CN114823776A - 具有pn二极管的非易失性存储元件 - Google Patents

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Abstract

一种具有PN二极管的非易失性存储元件。该非易失性存储元件包含：绝缘层，为电绝缘；PN二极管，形成于绝缘层上的一单晶硅层中；写入导线，具有导电性，且该写入导线与该PN二极管的前端电连接；存储单元，位于PN二极管上，该存储单元与该PN二极管的后端电连接；以及选择导线，位于存储单元上，与存储单元电连接；其中，于该非易失性存储元件被选择写入一数据时，一电流流经该PN二极管，以将该数据写入该存储单元。

Description

具有PN二极管的非易失性存储元件
技术领域
本发明涉及一种非易失性(non-volatile)存储元件，特别涉及一种具有PN二极管的非易失性存储元件。
背景技术
图1A与图1B分别显示一种典型的相变化随机存取存储(phase change randomaccess memory，PCRAM)元件10的剖视示意图与3D(three dimensional)示意图。PCRAM元件10为一种非易失性存储元件，用于电子装置系统中，以储存数据(datum)，且在电子装置关闭而停止供应电源后，所储存的数据仍存于其中的相变化区而不会消失。
如图1A与图1B所示，PCRAM元件10形成于基板11上，其包括源极/漏极12、双向选择器13、金属栓141与142、相变化区15、接地导线16以及位导线17。PCRAM元件10经由双向选择器13与位导线17寻址而决定将数据写入的特定的相变化区15的地址，通过控制双向选择器13，而导通源极/漏极12之间的通道，并通过控制位导线17的电压，而控制流经金属栓141、源极/漏极12与前述通道、金属栓142、相变化区15至接地导线16的电流，以改变相变化区15中材料的结晶状态，不同的结晶状态使相变化区15具有不同的电阻值，亦即示意不同的储存数据；其中，相变化区15中的材料例如为锗-锑-碲(GeSbTe，GST)合金，其结晶与非结晶(amorphous)状态下具有不同的阻值，PCRAM元件10以前述的寻址与改变相变化区15的阻值，而将代表“1”或/及“0”的数据写入相变化区15中，此为本领域技术人员所熟知，在此不予赘述。
图2A与图2B分别显示一种典型的自旋转移磁矩(spin transfer torque，STT)磁阻式随机存取存储(magnetoresistive random access memory，MRAM)元件20的剖视示意图与3D(three dimensional)示意图。STT-MRAM元件20为MRAM元件的一种，也是一种非易失性存储元件，用于电子装置系统中，以储存数据，且在电子装置关闭而停止提供电源后，所储存的数据仍存于其中的磁性区不会消失。MRAM元件包括上电极与下电极，都为铁磁性材料，上下电极中间夹着一层氧化层(例如氧化镁)，当上下铁磁层的磁化方向由平行变成反平行时，其电阻阻值将会变大；相反地若由反平行变成平行时，其电阻阻值将会变小，由此机制进而改变该磁性区的阻值，以示意不同的储存数据。
如图2A与图2B所示，STT-MRAM元件20形成于基板21，其包括源极/漏极22、双向选择器23、金属栓241与242、磁性区25、连接导线261与262以及位(bit)导线27。STT-MRAM元件20经由双向选择器23与位导线27寻址而决定将数据写入的磁性区25的地址，通过控制双向选择器23，而导通源极/漏极22之间的通道，并通过控制位导线27的电压，而控制流经磁性区25、连接导线261、金属栓241、源极/漏极22与源极/漏极22之间的通道、另一金属栓242而至连接导线262的电流，以改变磁性区25中材料的磁化方向。如前所述，在上下电极中，铁磁层的磁化方向不同使磁性区25具有不同的电阻值，亦即示意不同的储存数据；其中，上下电极的材料例如为钴铁(CoFe)或钴铁硼(CoFeB)，STT-MRAM元件20以此机制而将代表“1”或/及“0”的数据写入磁性区25中，此为本领域技术人员所熟知，在此不予赘述。
图3A与图3B分别显示一种典型的电阻变化随机存取存储(resistive randomaccess memory，RRAM)元件30的剖视示意图与3D(three dimensional)示意图。RRAM元件30为一种非易失性存储元件，用于电子装置系统中，以储存数据(datum)，且在电子装置关闭而停止提供电源后，所储存的数据仍存于其中的电阻变化区而不会消失。
如图3A与图3B所示，RRAM元件30形成于基板31上，其包括源极/漏极32、双向选择器33、金属栓341与342、电阻变化区35、接地导线36以及位导线37。RRAM元件30经由双向选择器33与位导线37寻址而决定将数据写入的特定电阻变化区35的地址，通过控制双向选择器33，而导通源极/漏极32之间的通道，并通过控制位导线37的电压，而控制流经金属栓341、源极/漏极32与极/漏极32之间通道、另一金属栓342、电阻变化区35至接地导线36的电流，以改变电阻变化区35中的阻值，亦即示意不同的储存数据；其中，电阻变化区35包括两层金属层，两层金属层间由介电层隔开，金属层的材料例如为碲化铜(copper telluride，CuTe)或铜锗(copper germanium，CuGe)合金，RRAM元件30以前述的寻址与改变电阻变化区35的阻值，而将代表“1”或/及“0”的数据写入电阻变化区35中，此为本领域技术人员所熟知，在此不予赘述。
传统控制非易失性存储元件，写入数据储存单元的选择器(selector)，都是双向的开关，如前述的双向选择器15、25与35，其例如为金属氧化半导体(metal oxidesemiconductor，MOS)元件。因此，非易失性存储元件采用双向选择器至少有以下缺点：一，以MOS元件作为双向选择器为例，因为需要源极、栅极与漏极，相对于二极管，例如PN二极管，MOS元件的面积较大，在微缩的技术进展上，传统非易失性存储元件基础条件较差；二，导通电流也受限于MOS元件电性特征，MOS元件在操作上具有饱和区，相对于二极管，例如PN二极管，MOS元件的导通电流相对较低。以MRAM元件为例，以MOS元件作为双向选择器时，将数据写入磁性区的电流通常必须达到107A/cm2，要达到此电流，MOS元件的面积与PN二极管相比，将相对的非常大；三，MOS元件的通道形成于半导体基板中，具有相对较高的漏电流。在非易失性存储元件技术朝着体积微缩与单位面积电流增加的趋势上，传统控制非易失性存储元件的双向选择器的应用范围受到很大的限制。
另一相关技术请参阅10.1109/IEDM.2006346905由J.H.Oh等人所提出的90nm的512Mb PCRAM元件，该论文公开了一种基于标准CMOS工艺步骤所制造的PCRAM元件。其中，此现有技术PCRAM元件于N型杂质重掺杂的硅基板上，形成外延硅层，再于该外延硅层中，形成PN二极管作为该PCRAM元件的选择器。在此PCRAM元件中，由于PN二极管形成于外延硅层中，因此其导通电阻值高于形成于单晶硅层中的PN二极管；此外，该PCRAM元件的N型杂质重掺杂的硅基板，无法与其他元件作有效的电隔绝，因此，漏电流相对较大。并且在半导体工艺演进的微缩工艺上会有困难。
有鉴于此，本发明即针对上述现有技术的不足，提出一种具有PN二极管的非易失性存储元件，可降低非易失性存储元件的面积，并提高单位面积电流，而增加非易失性存储元件的应用范围。
发明内容
就其中一个观点言，本发明提供了一种非易失性存储元件，包含：一绝缘层，为电绝缘；一第一PN二极管，形成于该绝缘层上的一单晶硅层中；一第一写入导线，具有导电性，且该第一写入导线与该第一PN二极管的一第一前端电连接；一存储单元，位于该第一PN二极管上，该存储单元与该第一PN二极管的一第一后端电连接；以及一选择导线，具有导电性，位于该存储单元上，与该存储单元电连接；于该非易失性存储元件被选择写入一第一数据时，一第一电流流经该第一PN二极管，以将该第一数据写入该存储单元。
就另一个观点言，本发明提供了一种非易失性存储装置，包含：一非易失性存储元件阵列，由多个非易失性存储元件组成；以及一控制电路，用以控制该非易失性存储元件阵列，而对该非易失性存储元件进行读写操作；其中，该非易失性存储元件包括：一绝缘层，为电绝缘；一第一PN二极管，形成于该绝缘层上的一单晶硅层中；一第一写入导线，具有导电性，且该第一写入导线与该第一PN二极管的一第一前端电连接；一存储单元，位于该第一PN二极管上，该存储单元与该第一PN二极管的一第一后端电连接；以及一选择导线，具有导电性，位于该存储单元上，与该存储单元电连接；于该非易失性存储元件被选择写入一第一数据时，一第一电流流经该第一PN二极管，以将该第一数据写入该存储单元。
在一种较佳的实施型态中，该第一PN二极管堆叠并连接于该绝缘层上。
在一种较佳的实施型态中，该第一写入导线堆叠并连接于该绝缘层上，且该第一PN二极管堆叠并连接于该第一写入导线上。
在一种较佳的实施型态中，该非易失性存储元件，还包含：一第二PN二极管，位于该绝缘层上的该单晶硅层中；以及一第二写入导线，具有导电性，且该第二写入导线与该第二PN二极管的一第二前端电连接；其中，于该非易失性存储元件被选择写入一第二数据时，一第二电流流经该第二PN二极管，以将该第二数据写入该存储单元。
在一种较佳的实施型态中，该第二PN二极管堆叠并连接于该绝缘层上。
在一种较佳的实施型态中，该第二写入导线堆叠并连接于该绝缘层上，且该第二PN二极管堆叠并连接于该第二写入导线上。
在一种较佳的实施型态中，该非易失性存储元件还包含：一第一连接导电单元，用以将该存储单元与该第一PN二极管的该第一后端电连接，其中该第一连接导电单元的一部分堆叠并连接于该第一后端；以及一第二连接导电单元，用以将该第一连接导电单元与该第二PN二极管的该第二后端电连接，以将该存储单元与该第二后端电连接；其中该第一写入导线堆叠并连接于该绝缘层上，且该第一前端堆叠并连接于该第一写入导线上，且该第一后端堆叠并连接于该第一前端上；其中该第二连接导电单元的一第一部分堆叠并连接于该绝缘层上，且该第二连接导电单元的一第二部分堆叠并连接于该第一部分上，且该第一连接导电单元的另一部分堆叠并连接于该第二部分上；其中该第二后端堆叠并连接于该第一部分上，且该第二前端堆叠并连接于该第二后端上，且该第二写入导线堆叠并连接于该第二前端上；其中该第一导线与该第一部分由同一金属沉积工艺步骤所形成；其中该第一前端与该第二后端由同一离子注入工艺步骤所形成，或由同一外延工艺步骤所形成；其中该第一后端与该第二前端由同一离子注入工艺步骤所形成，或由同一外延工艺步骤所形成。
在一种较佳的实施型态中，该非易失性存储元件，还包含一第一连接导电单元，电连接于该第一PN二极管与该存储单元之间，以将该存储单元与该第一PN二极管的该第一后端电连接。
在一种较佳的实施型态中，该非易失性存储元件，还包含一第二连接导电单元，电连接于该第二PN二极管与该存储单元之间，以将该存储单元与该第二PN二极管的该第二后端电连接。
在一种较佳的实施型态中，该非易失性存储元件为相变化随机存取存储(phasechange random access memory，PCRAM)、磁阻式随机存取存储(magnetoresistive randomaccess memory，MRAM)或电阻式随机存取存储(resistive random access memory，RRAM)。
在一种较佳的实施型态中，该第一写入导线为金属导线。
在一种较佳的实施型态中，该第一写入导线与该第二写入导线为金属导线。
在一种较佳的实施型态中，该非易失性存储元件形成于一绝缘层上半导体基板(semiconductor-on-insulator，SOI，substrate)或一绝缘层-金属层上半导体基板(semiconductor-on-metal-insulator，SMOI，substrate)。
在一种较佳的实施型态中，该第一连接导电单元与该第二写入导线由同一金属沉积工艺步骤所形成。
以下通过具体实施例详加说明，会更容易了解本发明的目的、技术内容、特点及其所实现的效果。
附图说明
图1A与1B显示一种典型的相变化随机存取存储(phase change random accessmemory，PCRAM)元件10的剖视示意图与3D(three dimensional)示意图。
图2A与2B分别显示一种典型的自旋转移磁矩(spin transfer torque，STT)磁阻式随机存取存储(magnetoresistive random access memory，MRAM)元件20的剖视示意图与3D(three dimensional)示意图。
图3A与3B分别显示一种典型的电阻变化随机存取存储(resistive randomaccess memory，RRAM)元件30的剖视示意图与3D(three dimensional)示意图。
图4A与4B显示根据本发明的非易失性存储元件的一种实施方式的剖视示意图与3D示意图。
图4C显示如图4A与4B所示的非易失性存储元件40在同一选择导线46排列方式的一种实施方式的剖视示意图。
图4D显示根据本发明的非易失性存储元件的一种实施方式的剖视示意图。
图4E显示根据本发明的非易失性存储装置的一种实施方式的示意图。
图5A与5B显示根据本发明的非易失性存储元件的一种实施方式的剖视示意图与3D示意图。
图6A与6B显示根据本发明的非易失性存储元件的一种实施方式的剖视示意图与3D示意图。
图7A与7B显示根据本发明的非易失性存储元件的一种实施方式的剖视示意图与3D示意图。
图8A、8B与8C显示根据本发明的非易失性存储元件的一种实施方式的剖视示意图、3D示意图与操作表。
图8D显示根据本发明的非易失性存储元件的一种实施方式的3D示意图。
图9A、9B与9C显示根据本发明的非易失性存储元件的一种实施方式的剖视示意图、3D示意图与操作表。
图9D显示根据本发明的非易失性存储装置的一种实施方式的示意图。
图10显示根据本发明的非易失性存储元件的一种实施方式示意图。
图11A与11B显示根据本发明的非易失性存储元件的一种实施方式的3D示意图与操作表。
图11C显示根据本发明的非易失性存储装置的一种实施方式的示意图。
图中符号说明
10，20，40，50，60，70，80，90，90’，100：非易失性存储元件
11，21，31，41，51，61，71，81，91：半导体基板
12，22，32：源极/漏极
13，23，33：双向选择器
15：相变化区
16，36：接地导线
17，27，37：位导线
25：磁性区
35：电阻变化区
42，52，62，72，82，92，102：绝缘层
43，53，631，632，731，732，831，832，931，1031，1032，1033，1034：PN二极管
43a，53a，73a，631a，632a，831a，832a，931a，932a：前端
43b，53b，73b，631b，632b，831b，832b，931b，932b：后端
44，54，64，74，841，842，942，971，1041，1042，1072，1073：写入导线
45，55，65，75，85，95，105：存储单元
46，56，66，76，86，96，106：选择导线
57，67，77，87，92，261，262，841，872，972，1043，1044，1071：连接导电单元
82：导体栓
141，142，241，242，341，342：金属栓
630：单晶硅层
921：第二部分
941：第一部分
1021，1022：导体栓
I0：第一电流
I1：第二电流
Vr：读取电压
Vw：写入电压
具体实施方式
有关本发明的前述及其他技术内容、特点与效果，在以下配合参考附图的较佳实施例的详细说明中，将可清楚地呈现。本发明中的附图均属示意，主要意在表示相关元件结构各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
图4A与4B显示根据本发明的非易失性存储元件的一种实施方式的剖视示意图与3D(three dimensional)示意图。根据本发明的非易失性存储元件40形成于半导体基板41上，非易失性存储元件40包括绝缘层42、PN二极管43、写入导线44、存储单元45以及选择导线46。绝缘层42形成于半导体基板41上，为电绝缘。PN二极管43，形成于绝缘层42上的一单晶硅层、单晶锗层或单晶砷化镓层中，并例如以离子注入工艺步骤，分别于前端43a与后端43b，以加速离子的形式，注入P型杂质与N型杂质，而形成PN二极管43。写入导线44，具有导电性，且写入导线44与PN二极管43的前端43a(在本实施例中为P型端)电连接，且PN二极管43单向导通。存储单元45位于PN二极管43上，且存储单元45与PN二极管43的后端43b(在本实施例中为N型端)电连接。选择导线46具有导电性，位于存储单元45上，与存储单元45电连接；其中，于非易失性存储元件40被选择，而将一数据写入其中的存储单元45时，第一电流I0流经该PN二极管43，以将该数据写入存储单元45。
非易失性存储元件40经由选择导线46与写入导线44寻址而决定将数据写入特定地址的存储单元45，并调整选择导线46与写入导线44的电位，而导通PN二极管43，并使第一电流流经写入导线44、PN二极管43、存储单元45至选择导线46，以将数据写入存储单元45。其中，存储单元45可以是PCRAM元件的相变化区、MRAM元件的磁性区或是RRAM元件的电阻变化区。所谓的数据，例如为代表“1”或“0”的电子特性，例如材料的结晶状态、磁化方向或是电阻等。此为本领域技术人员所熟知，在此不予赘述。
图4C显示如图4A与4B所示的非易失性存储元件40在同一选择导线46排列方式的一种实施方式的剖视示意图。如图4C所示，多个非易失性存储元件40例如可以在同一选择导线46上连续排列，而由多个选择导线46形成由多个非易失性存储元件40排列的非易失性存储元件阵列。
图4D显示根据本发明的非易失性存储元件的一种实施方式的剖视示意图。本实施例与图4A与4B所示的实施例不同之处，在于本实施例的写入导线44堆叠并连接于PN二极管43的前端43a(在本实施例中为P型端)上，而非如图4A所示，写入导线44于横向上连接PN二极管43的前端43a。图4D旨在说明导线44不仅可以如图4A所示，在横向上与前端43a连接；说明导线44也可以如图4D所示，在纵向上与前端43a连接。
图4E显示根据本发明的非易失性存储装置的一种实施方式的示意图。如图4E所示，并参阅图4A-4C，非易失性存储装置4，包含：非易失性存储元件阵列400，由多个非易失性存储元件40组成；以及控制电路410，用以控制非易失性存储元件阵列400，而对非易失性存储元件40进行读写操作；其中，非易失性存储元件40，如图4A-4C所示，包括：绝缘层42，为电绝缘；PN二极管43，形成于绝缘层42上的单晶硅层、单晶锗层或单晶砷化镓层中；写入导线44，具有导电性，且写入导线44与该PN二极管43的前端43a电连接；存储单元45，位于PN二极管43上，存储单元45与PN二极管43的后端43b电连接；以及选择导线46，具有导电性，位于存储单元45上，与存储单元45电连接；于非易失性存储元件40被选择写入一数据时，第一电流I0流经PN二极管43，以将该数据写入存储单元45。
本发明优于现有技术之处，至少有以下几点：一是根据本发明，非易失性存储元件采用单向导通的选择器(即PN二极管)，不需要如现有技术采用双向导通的选择器，可以节省选择器所占据的空间，面积较小；二是根据本发明，非易失性存储元件采用单向导通的选择器(PN二极管)可不受限于双向导通的选择器例如MOS元件电性特征，例如本发明可采用PN二极管作为选择器，其导通电流较MOS元件高，应用范围较广；三是根据本发明，非易失性存储元件采用单向导通的选择器(PN二极管)，可直接与写入导线44电连接，相对于现有技术采用双向导通的选择器例如MOS元件，根据本发明的PN二极管可以大大的降低漏电流；且写入导线可以更进一步形成于绝缘层之上，可更进一步降低漏电流。例如在本实施例中，非易失性存储元件40的写入导线44，在一种较佳的实施方式中，可以形成于一绝缘层42上，而与其他的导电区域，有较佳的电性隔绝，具有相较于现有技术更好的绝缘效果，降低非易失性存储元件40操作时的漏电流。本发明应用于多个PN二极管的实施例中(将于后详述)，可取代双向通道或应用于多向控制(如SOT-MRAM元件)，以使双向通道的电流大致上相等。
图5A与5B显示根据本发明的非易失性存储元件的一种实施方式的剖视示意图与3D示意图。根据本发明的非易失性存储元件50形成于半导体基板51上，非易失性存储元件50包括绝缘层52、PN二极管53、写入导线54、存储单元55、选择导线56以及连接导电单元57。绝缘层52形成于半导体基板51上，为电绝缘。PN二极管53，形成于绝缘层52上的一单晶硅层、单晶锗层或单晶砷化镓层中，并例如以离子注入工艺步骤，分别于前端53a与后端53b，以加速离子的形式，注入P型杂质与N型杂质，而形成PN二极管53。写入导线54，具有导电性，且写入导线54与PN二极管53的前端53a电连接，且PN二极管53单向导通。存储单元55位于PN二极管53上，且存储单元55与PN二极管53的后端53b电连接。选择导线56具有导电性，位于存储单元55上，与存储单元55电连接；其中，于非易失性存储元件50被选择，而将一数据写入其中的存储单元55时，第一电流I0流经该PN二极管53，以将该数据写入存储单元55。
本实施例与图4A与4B显示的实施例，不同之处在于，在本实施例中，非易失性存储元件50还包含连接导电单元57，具有导电性，用以将存储单元55与PN二极管53的后端53b(在本实施例中为N型端)电连接。在本实施例中，如图5A与5B所示，连接导电单元57例如但不限于堆叠并连接于二极管53的后端53b上，且存储单元55堆叠并连接于连接导电单元57上。
图6A与6B显示根据本发明的非易失性存储元件的一种实施方式的剖视示意图与3D示意图。根据本发明的非易失性存储元件60形成于半导体基板61上，非易失性存储元件60包括与绝缘层62、写入导线64、PN二极管631及632、存储单元65、选择导线66以及连接导电单元67。绝缘层62形成于半导体基板61上，为电绝缘。PN二极管631，形成于绝缘层62上的一单晶硅层、单晶锗层或单晶砷化镓层中，并例如以离子注入工艺步骤，分别于前端631a与后端631b，以加速离子的形式，注入P型杂质与N型杂质，而形成PN二极管631。在本实施例中，PN二极管631堆叠并连接于绝缘层62上，且PN二极管631的前端631a与后端631b例如但不限于在横向上邻接。本实施例的非易失性存储元件60例如还包含PN二极管632，形成于绝缘层62上的前述该单晶硅层中，并例如以离子注入工艺步骤，分别于前端632a与后端632b，以加速离子的形式，注入N型杂质与P型杂质，而形成PN二极管632。在本实施例中，PN二极管632堆叠并连接于绝缘层62上，且PN二极管632的前端632a与后端632b例如但不限于在横向上邻接。
写入导线641，具有导电性，且写入导线641与PN二极管631的前端631a电连接，在本实施例中，写入导线641例如但不限于堆叠并连接于前端631a上。写入导线642，具有导电性，且写入导线642与PN二极管632的前端632a电连接，在本实施例中，写入导线642例如但不限于堆叠并连接于前端632a上。存储单元65位于PN二极管631及632上，且存储单元65与PN二极管631及632的后端631b及632b经由连接导电单元67电连接。在本实施例中，连接导电单元67在横向上介于后端631b及632b之间。在本实施例中，选择导线66位于存储单元65上，与存储单元65电连接。于非易失性存储元件60被选择写入一数据时，第一电流I0流经该PN二极管631，以将该数据写入存储单元65。于非易失性存储元件60被选择写入另一数据时，第二电流I1流经该PN二极管632，以将该另一数据写入存储单元65。需说明的是，第一电流I0与第二电流I1在流经存储单元65时为彼此反向。
在一种较佳的实施例中，PN二极管63形成于一单晶硅层630中。如图6A所示，在一种较佳的实施例中，PN二极管63为双端元件。形成PN二极管的方式，例如为在单晶硅层中，掺杂P型及N型的杂质，而形成PN接面。需说明的是，在本实施例中PN二极管631及632，其PN接面的方向，可以根据电路设计而调整，而不限于如图所示的N型区在左，P型区在右；也可以为P型区在上，N型区在下；或是P型区在下与N型区在上(即上下排列，而非横向排列)。在一种较佳的实施例中，写入导线641及642为金属导线，其例如但不限于包括铝、铜或铝铜合金等金属材料所形成。在一种较佳的实施例中，本发明所述的选择导线与写入导线，例如但不限于为金属导线。
根据本发明，在一种较佳的实施例中，如本实施例所示，非易失性存储元件形成于绝缘层上半导体基板(semiconductor-on-insulator，SOI，substrate)或绝缘层-金属层上半导体基板(semiconductor-on-metal-insulator，SMOI，substrate)，其中SOI基板及SMOI基板为本领域技术人员所熟知，再此不予赘述。
图7A显示根据本发明的非易失性存储元件的一种实施方式的剖视示意图。图7B显示根据本发明的非易失性存储元件的一种实施方式的3D示意图。如图7A所示，根据本发明的非易失性存储元件70形成于半导体基板71上，非易失性存储元件70包括绝缘层72、写入导线74、PN二极管73、存储单元75、选择导线76以及连接导电单元77。绝缘层72形成于半导体基板71上，为电绝缘。写入导线74位于第一导体层640，具有导电性。PN二极管73，位于绝缘层72上，于单晶硅层、单晶锗层或单晶砷化镓层中形成。写入导线74，具有导电性，且写入导线74与PN二极管73的前端73a(在本实施例中为P型端)电连接，且PN二极管73单向导通。存储单元75位于PN二极管73上，且存储单元75与PN二极管73的后端73b电连接。选择导线76具有导电性，位于存储单元75上，与存储单元75电连接；其中，于非易失性存储元件70被选择，而将一数据写入其中的存储单元75时，第一电流I0流经该PN二极管73，以将该数据写入存储单元75。
本实施例与图4A与4B显示的实施例不同之处的其中之一在于，在本实施例中，非易失性存储元件70还包含连接导电单元77，电连接于PN二极管73与存储单元75之间。连接导电单元77具导电性，例如为金属导线或是金属连接栓(plug)，用以将存储单元75与PN二极管73的后端73b电连接。此外，在本实施例中，二极管73的后端73b堆叠并连接于前端73a之上，根据本发明，二极管73的后端73b可以如图4A与4B所示，在横向上连接于前端73a；也可以如图7A与7B所示，堆叠并连接于前端73a之上。
需说明的是，在不同非易失性存储元件70的应用中，第一电流I0的电流路径也可以不同。举例而言，如图7A所示，当非易失性存储元件70为PCRAM元件时，存储单元75为相变化区，则第一电流I0的电流路径，如图7A所示，例如会经由PN二极管73，经过连接导电单元77而流至存储单元75，以改变存储单元75中材料的结晶状态，此时选择导线76例如电连接至接地电位。当非易失性存储元件70为自旋轨道转矩(spin orbit torque，SOT)MRAM元件时，存储单元75为磁性区，则第一电流I0的电流路径，如图7B所示，例如会经由PN二极管73，而至连接导电单元77，并不流经存储单元75，藉以改变存储单元75中电极的磁化方向(如图7B中箭号所示意)，而改变存储单元75的电阻，以将数据写入存储单元75中。
图8A、8B与8C分别显示根据本发明的非易失性存储元件的一种实施方式的剖视示意图、3D示意图与操作表。如图8A与8B所示，根据本发明的非易失性存储元件80为一种三端元件，形成于半导体基板81上，非易失性存储元件80包括绝缘层82、写入导线841及842、PN二极管831及832、存储单元85、选择导线86以及连接导电单元87。其中，非易失性存储元件80的三端分别为写入导线841及842与选择导线86。
绝缘层82形成于半导体基板81上，为电绝缘。PN二极管831及832，形成于绝缘层82上的单晶硅层、单晶锗层或单晶砷化镓层中。写入导线841及842，具有导电性，且写入导线841及842分别与PN二极管831及832的前端831a(在本实施例中为P型端)及832a(在本实施例中为N型端)电连接，且PN二极管831及832单向导通。存储单元85位于PN二极管831及832上，且存储单元85与PN二极管831及832的后端831b(在本实施例中为N型端)及832b(在本实施例中为P型端)经由连接导电单元87电连接。选择导线86具有导电性，位于存储单元85上，与存储单元85电连接。其中，于非易失性存储元件80被选择，而将一数据写入其中的存储单元85时，第一电流I0流经该PN二极管831，以将该数据写入存储单元85。于非易失性存储元件80被选择，而将另一数据写入其中的存储单元85时，第二电流I1流经该PN二极管832，以将该另一数据写入存储单元85。在本实施例中，第一电流I0与第二电流I1流经存储单元85的方向相反。
举例而言，如图8C的操作表所示，非易失性存储元件80被寻址而将代表“0”的数据写入存储单元85中时，例如将写入导线841电连接于一写入电压Vw，并将选择导线86电连接于接地电位，而产生第一电流I0，由写入导线841，流经PN二极管831(P型区在下而N型区在上)后，再流经连接导电单元87，再流经存储单元85，而到达选择导线86，在此过程中，改变存储单元85材料的结晶状态、磁性区的磁化方向或是电阻变化区的阻值，而将代表“0”的数据写入存储单元85中。写入导线842则电浮接，而在其他未被选取的非易失性存储元件80中，其写入导线841及842与选择导线86，例如也电浮接。
另一方面，非易失性存储元件80被寻址而将代表“1”的数据写入磁性区85中时，例如将选择导线86电连接于写入电压Vw，并将写入导线842电连接于接地电位，而产生第二电流I1，由选择导线86，流经存储单元85后，再流经连接导电单元87，再流经PN二极管832(N型区在下而P型区在上)后，而到达写入导线842，在此过程中，改变存储单元85材料的结晶状态、磁性区的磁化方向或是电阻变化区的阻值，而将代表“1”的数据写入存储单元85中。写入导线841则电浮接，而在其他未被选取的非易失性存储元件80中，其写入导线841及842与选择导线86，例如也电浮接。其中，写入电压Vw例如为一正电压，且至少高于PN二极管的顺向导通电压(forward voltage)，且使得电流由电连接于写入电压Vw的一端，流至与接地电位电连接的另一端。
在一种较佳的实施例中，读取存储单元85中的数据时，例如将选择导线86电连接于读取电压Vr，而根据写入导线842的电压，判断存储单元85中的数据为“0”或“1”。
图8D显示根据本发明的非易失性存储元件的一种实施方式的3D示意图。本实施例与图8A与8B所示的实施例不同之处，在于本实施例的连接导电单元87包括第一部分871、第二部分872以及第三部分873。其中，第二部分872堆叠并连接于PN二极管831的后端831b(在本实施例中为N型端)上，第三部分873堆叠并连接于PN二极管832的后端832b(在本实施例中为P型端)上，而第一部分堆叠并连接于第二部分872与第三部分873，以分别将于PN二极管831与PN二极管832电连接于存储单元85。此外，PN二极管831及832的各别的前端831a及832a与后端831b及832b，可以在横向上连接，而不同于如图8A与8B所示的纵向上堆叠连接。
图9A、9B与9C显示根据本发明的非易失性存储元件的一种实施方式的剖视示意图、3D示意图与操作表。如图9A与9B所示，根据本发明的非易失性存储元件90形成于半导体基板91上，非易失性存储元件90包括绝缘层92、写入导线942及971、PN二极管931及932、存储单元95、选择导线96以及连接导电单元94及972。本实施例例如但不限于应用于STT-MRAM元件或是双向RRAM元件。
绝缘层92形成于半导体基板91上，为电绝缘。写入导线942与971具有导电性，且写入导线942与971分别与PN二极管931的前端931a(在本实施例中为P型端)与PN二极管932的前端932a(在本实施例中为N型端)电连接。PN二极管931及932形成于绝缘层92与第一导体层940上的一单晶硅层、单晶锗层或单晶砷化镓层中。存储单元95位于PN二极管931及932上方，且存储单元95与PN二极管931及932的后端931b及932b电连接。选择导线96位于存储单元95上，与存储单元95电连接。于非易失性存储元件90被选择写入一数据时，第一电流I0流经PN二极管931，以将该数据写入存储单元95。于非易失性存储元件90被选择写入另一数据时，第二电流I1流经PN二极管932，以将该另一数据写入存储单元95。在本实施例中，第一电流I0与第二电流I1流经存储单元95的方向相反。
在本实施例中，连接导电单元972用以将存储单元95与PN二极管931的后端931b电连接，其中连接导电单元972的一部分堆叠并连接于后端931b。连接导电单元94用以将连接导电单元972与PN二极管932的后端932b电连接，以将存储单元95与后端932b电连接。其中写入导线942堆叠并连接于绝缘层92上，且前端931a堆叠并连接于第一写入导线942上，且后端931b堆叠并连接于前端931a上。其中连接导电单元94的第一部分941堆叠并连接于绝缘层92上，且连接导电单元94的第二部分921堆叠并连接于第一部分941上，且连接导电单元972的另一部分堆叠并连接于第二部分921上。其中PN二极管932的后端932b堆叠并连接于第一部分941上，且其中PN二极管932的前端932a堆叠并连接于后端932b上，且写入导线971堆叠并连接于前端932a上。
其中写入导线942与第一部分941由同一金属沉积工艺步骤所形成。其中前端931a与后端932b由同一离子注入工艺步骤所形成，或由同一外延工艺步骤所形成。其中后端931b与前端932a由同一离子注入工艺步骤所形成，或由同一外延工艺步骤所形成。其中连接导电单元972与写入导线971例如但不限于由同一金属沉积工艺步骤所形成。举例而言，写入导线942与连接导电单元94的第一部分941形成于第一导体层940，具有导电性。其中，第一导体层940位于绝缘层92上并连接绝缘层92。
须说明的是，所谓“同一金属沉积工艺步骤”是指单一个金属沉积工艺步骤所形成的金属层，并经由同一微影(lithography)工艺步骤，使用同一光罩(mask)，定义出该金属沉积工艺步骤所形成的金属层的布线设计(layout)，再经由同一蚀刻工艺步骤，所形成的金属导线与区域。而所谓的“同一离子注入工艺步骤”是指以相同的单一个或单一组(包含多个)具有相同种类(species)的杂质、相同的加速电压所形成的离子束，于一半导体层的相同深度所形成的杂质掺杂工艺步骤。其中，外延工艺步骤是指在原有单晶硅层上长出新结晶以制成新半导体层的工艺步骤，又称外延成长(epitaxial growth)工艺步骤。以上工艺步骤都为本领域技术人员所熟知，在此不予赘述。
举例而言，如图9C的操作表所示，非易失性存储元件90被寻址而将代表“0”的数据写入存储单元95中时，例如将写入导线942电连接于写入电压Vw，并将选择导线96电连接于接地电位，而产生第一电流I0，由写入导线942，流经PN二极管931(P型区在下而N型区在上)后，再流经连接导电单元972，再流经存储单元95，而到达选择导线96，在此过程中，改变存储单元95材料的结晶状态、磁性区的磁化方向或是电阻变化区的阻值，而将代表“0”的数据写入存储单元95中。写入导线971则为电浮接，而在其他未被选取的非易失性存储元件90中，其写入导线942及971与选择导线96，例如则为电浮接。
另一方面，非易失性存储元件90被寻址而将代表“1”的数据写入存储单元95中时，例如将选择导线96电连接于写入电压Vw，并将写入导线971电连接于接地电位，而产生第二电流I1，由选择导线96，流经存储单元95后，再流经连接导电单元972、连接导电单元94的第二部分921与第一部分941，再流经PN二极管932(与PN二极管931相同，P型区在下而N型区在上)后，而到达写入导线971，在此过程中，改变存储单元95材料的结晶状态、磁性区的磁化方向或是电阻变化区的阻值，而将代表“1”的数据写入存储单元95中。写入导线942则为电浮接，而在其他未被选取的非易失性存储元件90中，其写入导线942及971与选择导线96，则为电浮接。
在一种较佳的实施例中，读取存储单元95中的数据时，例如将选择导线96电连接于读取电压Vr，而根据写入导线971的电压，判断存储单元75中的数据为“0”或“1”。
此外，关于如何在金属层上形成单晶硅层，可参阅US2010/0044670A1。惟在该申请案中提到，该申请案可应用于PCRAM元件与MRAM元件，其中，该申请案可应用MRAM元件是错误的描述，因为MRAM元件需要两个不同方向的电流，单一个PN二极管是无法实现的。
图9D显示根据本发明的非易失性存储装置的一种实施方式的示意图。如图9D所示，并参阅图9A-9B，非易失性存储装置9，包含：非易失性存储元件阵列900，由多个非易失性存储元件90组成；以及控制电路910，用以控制非易失性存储元件阵列900，而对非易失性存储元件90进行读写操作；其中，非易失性存储元件90，如图9A-9B所示，包括：绝缘层92，为电绝缘；PN二极管931及932，形成于绝缘层92上的单晶硅层、单晶锗层或单晶砷化镓层中；写入导线942及971，具有导电性，且写入导线942及971分别与PN二极管931的前端931a(在本实施例中为P型端)与PN二极管932的前端932a(在本实施例中为N型端)电连接；存储单元95，位于PN二极管931及932上方，存储单元95与PN二极管931及932的后端931b及932b电连接；以及选择导线96，具有导电性，位于存储单元95上，与存储单元95电连接；于非易失性存储元件90被选择写入一数据时，第一电流I0流经PN二极管931，以将该数据写入存储单元95。于非易失性存储元件90被选择写入另一数据时，第二电流I1流经PN二极管932，以将该另一数据写入存储单元95。在本实施例中，第一电流I0与第二电流I1流经存储单元95的方向相反。
图10显示根据本发明的非易失性存储元件的一种实施方式示意图。本实施例旨在示意多个非易失性存储元件的排列与连接方式。如图10所示，非易失性存储元件90与90’例如共享写入导线942与971。
图11A与11B显示根据本发明的非易失性存储元件的一种实施方式的3D示意图与操作表。如图11A所示，根据本发明的非易失性存储元件100为一种五端元件，形成于半导体基板上(未示出，请参考其他实施例，如图9A的半导体基板91)，非易失性存储元件100包括绝缘层102、写入导线1041、1042、1072及1073、PN二极管1031、1032、1033及1034、导体栓1021及1022、存储单元105、选择导线106以及连接导电单元1071、1043及1044。其中，非易失性存储元件100的五端分别为写入导线1041及1042与选择导线106。
绝缘层102形成于半导体基板(未示出)上，为电绝缘。写入导线1041、1042、1072及1073，具有导电性。PN二极管1031、1032、1033及1034单向导通，例如但不限于为如图所示的PN二极管。存储单元105位于PN二极管1031、1032、1033及1034与连接导电单元1071上方。选择导线106位于存储单元105上，与存储单元105电连接。于非易失性存储元件100被选择写入一数据时，第一电流I0流经PN二极管1031及1032，以将该数据写入存储单元105，在本实施中，非易失性存储元件100例如但不限于为自旋轨道转矩(spin orbit torque，SOT)MRAM元件。于非易失性存储元件100被选择写入另一数据时，第二电流I1流经PN二极管1033及1034，以将该另一数据写入存储单元105。本实施例例如但不限于应用于SOT-MRAM元件。
举例而言，如图11B的操作表所示，非易失性存储元件100被寻址而将代表“0”的数据写入存储单元105中时，例如将写入导线1041电连接于写入电压Vw，并将写入导线1072电连接于接地电位，而产生第一电流I0，由写入导线1041，流经PN二极管1031(P型区在下而N型区在上)后，再流经连接导电单元1071，再流经导体栓1021，再流经连接导电单元1043，再流经PN二极管1032，而到达写入导线1072，在此过程中，使第一电流I0流经与存储单元105中的电极电连接的连接导电单元1071，以改变磁性区的磁化方向，而将代表“0”的数据写入存储单元105中。写入导线1042及1073与选择导线106则为电浮接，而在其他未被选取的非易失性存储元件100中，其写入导线1041、1042、1072及1073与选择导线106，例如则为电浮接。
另一方面，非易失性存储元件100被寻址而将代表“1”的数据写入存储单元105中时，例如将写入导线1042电连接于写入电压Vw，并将写入导线1073电连接于接地电位，而产生第二电流I1，由写入导线1042，流经PN二极管1033(P型区在下而N型区在上)后，再流经连接导电单元1071，再流经导体栓1022，再流经连接导电单元1044，再流经PN二极管1034，而到达写入导线1073，在此过程中，使第二电流I1流经与存储单元105中的电极电连接的连接导电单元1071，但与前述写入代表“0”的数据的程序的电流方向相反，以改变磁性区的磁化方向，而将代表“1”的数据写入存储单元105中。写入导线1041及1072与选择导线106则为电浮接，而在其他未被选取的非易失性存储元件100中，其写入导线1041、1042、1072及1073与选择导线106，例如则为电浮接。
在一种较佳的实施例中，读取存储单元105中的数据时，例如将选择导线106电连接于读取电压Vr，而根据写入导线1042的电压，判断存储单元75中的数据为“0”或“1”。
图11C显示根据本发明的非易失性存储装置的一种实施方式的示意图。如图11C所示，并参阅图11A，非易失性存储装置101，包含：非易失性存储元件阵列1000，由多个非易失性存储元件100组成；以及控制电路1100，用以控制非易失性存储元件阵列1000，而对非易失性存储元件100进行读写操作；其中，非易失性存储元件100，如图11A所示，包括：绝缘层102，为电绝缘；PN二极管1031、1032、1033及1034，形成于绝缘层102上的单晶硅层、单晶锗层或单晶砷化镓层中；写入导线1041、1042、1072及1073，具有导电性，且写入导线1041、1042、1072及1073分别与PN二极管1031的前端(在本实施例中为P型端)、PN二极管1033的前端(在本实施例中为P型端)、PN二极管1032的前端(在本实施例中为N型端)与PN二极管1034的前端(在本实施例中为N型端)电连接；存储单元105，位于PN二极管91031、1032、1033及1034上方，存储单元105与PN二极管1031及1033的后端电连接；以及选择导线106，具有导电性，位于存储单元105上，与存储单元105电连接；于非易失性存储元件105被选择写入一数据时，第一电流I0流经PN二极管1031及1032，以将该数据写入存储单元105。于非易失性存储元件105被选择写入另一数据时，第二电流I1流经PN二极管1033及1034，以将该另一数据写入存储单元105。
以上已针对较佳实施例来说明本发明，但以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以想到各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构。凡此种种，都可根据本发明的教示类推而得。此外，所说明的各个实施例，并不限于单独应用，也可以组合应用，例如但不限于将两实施例并用。因此，本发明的范围应涵盖上述及其他所有等效变化。此外，本发明的任一实施型态不必需实现所有的目的或优点，因此，权利要求的任一项也不应以此为限。

Claims (24)

1.一种非易失性存储元件，其特征在于，包含：
一绝缘层，为电绝缘；
一第一PN二极管，形成于该绝缘层上的一单晶硅层、一单晶锗层或一单晶砷化镓层中；
一第一写入导线，具有导电性，且该第一写入导线与该第一PN二极管的一第一前端电连接；
一存储单元，位于该第一PN二极管上，该存储单元与该第一PN二极管的一第一后端电连接；以及
一选择导线，具有导电性，位于该存储单元上，与该存储单元电连接；
其中，于该非易失性存储元件被选择写入一第一数据时，一第一电流流经该第一PN二极管，以将该第一数据写入该存储单元。
2.如权利要求1所述的非易失性存储元件，其中，该第一PN二极管堆叠并连接于该绝缘层上。
3.如权利要求1所述的非易失性存储元件，其中，该第一写入导线堆叠并连接于该绝缘层上，且该第一PN二极管堆叠并连接于该第一写入导线上。
4.如权利要求1所述的非易失性存储元件，其中，还包含：
一第二PN二极管，位于该绝缘层上的该单晶硅层、一单晶锗层或一单晶砷化镓层中；以及
一第二写入导线，具有导电性，且该第二写入导线与该第二PN二极管的一第二前端电连接；
其中，于该非易失性存储元件被选择写入一第二数据时，一第二电流流经该第二PN二极管，以将该第二数据写入该存储单元。
5.如权利要求4所述的非易失性存储元件，其中，该第二PN二极管堆叠并连接于该绝缘层上。
6.如权利要求4所述的非易失性存储元件，其中，该第二写入导线堆叠并连接于该绝缘层上，且该第二PN二极管堆叠并连接于该第二写入导线上。
7.如权利要求4所述的非易失性存储元件，其中，还包含：
一第一连接导电单元，用以将该存储单元与该第一PN二极管的该第一后端电连接，其中该第一连接导电单元的一部分堆叠并连接于该第一后端；以及
一第二连接导电单元，用以将该第一连接导电单元与该第二PN二极管的该第二后端电连接，以将该存储单元与该第二后端电连接；
其中该第一写入导线堆叠并连接于该绝缘层上，且该第一前端堆叠并连接于该第一写入导线上，且该第一后端堆叠并连接于该第一前端上；
其中该第二连接导电单元的一第一部分堆叠并连接于该绝缘层上，且该第二连接导电单元的一第二部分堆叠并连接于该第一部分上，且该第一连接导电单元的另一部分堆叠并连接于该第二部分上；
其中该第二后端堆叠并连接于该第一部分上，且该第二前端堆叠并连接于该第二后端上，且该第二写入导线堆叠并连接于该第二前端上；
其中该第一写入导线与该第一部分由同一金属沉积工艺步骤所形成；
其中该第一前端与该第二后端由同一离子注入工艺步骤所形成，或由同一外延工艺步骤所形成；
其中该第一后端与该第二前端由同一离子注入工艺步骤所形成，或由同一外延工艺步骤所形成。
8.如权利要求1所述的非易失性存储元件，其中，还包含一第一连接导电单元，电连接于该第一PN二极管与该存储单元之间，以将该存储单元与该第一PN二极管的该第一后端电连接。
9.如权利要求4所述的非易失性存储元件，其中，还包含一第二连接导电单元，电连接于该第二PN二极管与该存储单元之间，以将该存储单元与该第二PN二极管的该第二后端电连接。
10.如权利要求1至9中的任一项所述的非易失性存储元件，其中，该非易失性存储元件为相变化随机存取存储、磁阻式随机存取存储或电阻式随机存取存储。
11.如权利要求1至9中的任一项所述的非易失性存储元件，其中，该第一写入导线为金属导线。
12.如权利要求4至7中的任一项所述的非易失性存储元件，其中，该第一写入导线与该第二写入导线为金属导线。
13.如权利要求1至11中的任一项所述的非易失性存储元件，其中，该非易失性存储元件形成于一绝缘层上半导体基板或一绝缘层-金属层上半导体基板。
14.如权利要求7所述的非易失性存储元件，其中，该第一连接导电单元与该第二写入导线由同一金属沉积工艺步骤所形成。
15.一种非易失性存储装置，其特征在于，包含：
一非易失性存储元件阵列，由多个非易失性存储元件组成；以及
一控制电路，用以控制该非易失性存储元件阵列，而对该非易失性存储元件进行读写操作；
其中，该非易失性存储元件包括：
一绝缘层，为电绝缘；
一第一PN二极管，形成于该绝缘层上的一单晶硅层、一单晶锗层或一单晶砷化镓层中；
一第一写入导线，具有导电性，且该第一写入导线与该第一PN二极管的一第一前端电连接；
一存储单元，位于该第一PN二极管上，该存储单元与该第一PN二极管的一第一后端电连接；以及
一选择导线，具有导电性，位于该存储单元上，与该存储单元电连接；
其中，于该非易失性存储元件被选择写入一第一数据时，一第一电流流经该第一PN二极管，以将该第一数据写入该存储单元。
16.如权利要求15所述的非易失性存储装置，其中，该第一PN二极管堆叠并连接于该绝缘层上。
17.如权利要求15所述的非易失性存储装置，其中，该第一写入导线堆叠并连接于该绝缘层上，且该第一PN二极管堆叠并连接于该第一写入导线上。
18.如权利要求15所述的非易失性存储装置，其中，该非易失性存储元件，还包含：
一第二PN二极管，位于该绝缘层上的该单晶硅层、一单晶锗层或一单晶砷化镓层中；以及
一第二写入导线，具有导电性，且该第二写入导线与该第二PN二极管的一第二前端电连接；
其中，于该非易失性存储元件被选择写入一第二数据时，一第二电流流经该第二PN二极管，以将该第二数据写入该存储单元。
19.如权利要求18所述的非易失性存储装置，其中，该第二PN二极管堆叠并连接于该绝缘层上。
20.如权利要求18所述的非易失性存储装置，其中，该第二写入导线堆叠并连接于该绝缘层上，且该第二PN二极管堆叠并连接于该第二写入导线上。
21.如权利要求18所述的非易失性存储装置，其中，该非易失性存储元件，还包含：
一第一连接导电单元，用以将该存储单元与该第一PN二极管的该第一后端电连接，其中该第一连接导电单元的一部分堆叠并连接于该第一后端；以及
一第二连接导电单元，用以将该第一连接导电单元与该第二PN二极管的该第二后端电连接，以将该存储单元与该第二后端电连接；
其中该第一写入导线堆叠并连接于该绝缘层上，且该第一前端堆叠并连接于该第一写入导线上，且该第一后端堆叠并连接于该第一前端上；
其中该第二连接导电单元的一第一部分堆叠并连接于该绝缘层上，且该第二连接导电单元的一第二部分堆叠并连接于该第一部分上，且该第一连接导电单元的另一部分堆叠并连接于该第二部分上；
其中该第二后端堆叠并连接于该第一部分上，且该第二前端堆叠并连接于该第二后端上，且该第二写入导线堆叠并连接于该第二前端上；
其中该第一写入导线与该第一部分由同一金属沉积工艺步骤所形成；
其中该第一前端与该第二后端由同一离子注入工艺步骤所形成，或由同一外延工艺步骤所形成；
其中该第一后端与该第二前端由同一离子注入工艺步骤所形成，或由同一外延工艺步骤所形成。
22.如权利要求15所述的非易失性存储装置，其中，该非易失性存储元件，还包含一第一连接导电单元，电连接于该第一PN二极管与该存储单元之间，以将该存储单元与该第一PN二极管的该第一后端电连接。
23.如权利要求15所述的非易失性存储装置，其中，该非易失性存储元件，还包含一第二连接导电单元，电连接于该第二PN二极管与该存储单元之间，以将该存储单元与该第二PN二极管的该第二后端电连接。
24.如权利要求15所述的非易失性存储装置，其中，该非易失性存储元件为相变化随机存取存储、磁阻式随机存取存储或电阻式随机存取存储。
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