KR102324009B1 - 독립적으로 조정 가능한 임계 전압을 가진 바이폴라 셀렉터 - Google Patents

독립적으로 조정 가능한 임계 전압을 가진 바이폴라 셀렉터 Download PDF

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Abstract

본원의 다양한 실시형태는 독립적으로 조정 가능한 임계 전압을 갖는 바이폴라 셀렉터와, 바이폴라 셀렉터를 포함하는 메모리 셀, 그리고 메모리 셀을 포함하는 메모리 어레이에 관한 것이다. 일부 실시형태에서, 바이폴라 셀렉터는 제1 유니폴라 셀렉터 및 제2 유니폴라 셀렉터를 포함한다. 제1 및 제2 유니폴라 셀렉터는 반대 방향으로 병렬로 전기적으로 결합되며, 예컨대 다이오드 또는 기타 적절한 유니폴라 셀렉터일 수 있다. 제1 및 제2 유니폴라 셀렉터를 반대 방향으로 병렬로 배치함으로써, 제1 유니폴라 셀렉터는 바이폴라 셀렉터의 제1 임계 전압을 독립적으로 규정하고, 제2 유니폴라 셀렉터는 바이폴라 셀렉터의 제2 임계 전압을 독립적으로 규정한다. 결과적으로, 제1 및 제2 임계 전압은 제1 및 제2 유니폴라 셀렉터의 파라미터를 조절함으로써 독립적으로 조정될 수 있다.

Description

독립적으로 조정 가능한 임계 전압을 가진 바이폴라 셀렉터{BIPOLAR SELECTOR WITH INDEPENDENTLY TUNABLE THRESHOLD VOLTAGES}
<관련 출원의 참조>
본 출원은 2018년 10월 23일에 출원한 미국 가출원 번호 제62/749,210호에 대해 우선권을 주장하며, 이 우선권 출원의 내용은 그 전체가 본 명세서에 원용된다.
<배경>
오늘날의 수많은 전자 디바이스는 전자 메모리를 포함하고 있다. 1 셀렉터 1 레지스터(1S1R) 메모리 셀을 가진 크로스포인트 메모리 아키텍처는 고밀도성 때문에 차세대 전자 메모리와 함께 사용하기 위해 점점 주목 받고 있다. 차세대 전자 메모리의 예는 저항성 랜덤 액세스 메모리(RRAM), 상변화 랜덤 액세스 메모리(PCRAM), 자기 저항 랜덤 액세스 메모리(MRAM), 및 전도성 브릿징 랜덤 액세스 메모리(CBRAM)를 포함한다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 독립적으로 조정 가능한 임계 전압을 가진 바이폴라 셀렉터를 포함하는 메모리 셀의 일부 실시형태의 개략도를 도시한다.
도 2a와 도 2b는 메모리 셀의 데이터 저장 엘리먼트가 자기 터널 접합(MTJ)인 도 1의 메모리 셀의 몇몇의 보다 상세한 실시형태의 개략도를 도시한다.
도 3a와 도 3b는 바이폴라 셀렉터의 개별 셀렉터들이 상이한 크기를 갖는 도 2a와 도 2b의 메모리 셀의 일부 다른 실시형태의 개략도를 각각 도시한다.
도 4a와 도 3b는 바이폴라 셀렉터의 개별 셀렉터들이 다층 스택인 도 3a와 도 3b의 메모리 셀의 일부 더 상세한 실시형태의 개략도를 각각 도시한다.
도 5는 도 1의 바이폴라 셀렉터에 대한 전류-전압(I-V) 곡선의 일부 실시형태의 그래프를 도시한다.
도 6a와 도 6b는 도 1의 메모리 셀을 포함하는 집적 칩의 다양한 실시형태의 단면도를 도시한다.
도 7은 복수의 메모리 셀을 포함하는 메모리 어레이의 일부 실시형태의 개략도를 도시하며, 이 메모리 어레이는 독립적으로 조정 가능한 임계 전압을 갖는 바이폴라 셀렉터들을 포함한다.
도 8a 내지 도 8c는 다양한 동작 상태에 있는 도 7의 메모리 어레이의 일부 실시형태의 개략도를 도시한다.
도 9a 내지 도 9d는 도 7의 메모리 어레이의 다양한 다른 실시형태의 개략도를 도시한다.
도 10a와 도 10b는 복수의 메모리 셀을 포함하는 3차원(3-D) 메모리 어레이의 다양한 실시형태의 개략도를 도시하며, 이 메모리 어레이는 독립적으로 조정 가능한 임계 전압을 갖는 바이폴라 셀렉터들을 포함한다.
도 11a와 도 11b는 도 10a와 도 10b의 한 쌍의 스택형 메모리 셀을 포함하는 집적 칩의 다양한 실시형태의 단면도를 도시한다.
도 12 내지 도 17은 메모리 어레이를 포함하는 집적 칩의 형성 방법의 일부 실시형태의 일련의 단면도를 도시하며, 이 메모리 어레이의 메모리 셀은 독립적으로 조정 가능한 전압을 갖는 바이폴라 셀렉터를 포함한다.
도 18은 도 12 내지 도 17의 방법의 일부 실시형태의 블록도를 도시한다.
본 개시내용은 이 개시내용의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
크로스포인트 메모리 어레이는 예컨대 비트 라인과 워드 라인의 교차점에 각각 1 셀렉터 1 레지스터(1S1R) 메모리 셀을 복수개 포함할 수 있다. 비트 라인과 워드 라인을 적절하게 바이어싱함으로써, 비트 라인과 워드 라인의 교차점에 있는 1S1R 메모리 셀이 선택되고, 전류가 1S1R 메모리 셀을 통해 흐른다. 1S1R 메모리 셀이 선택될 때에, 1S1R 메모리 셀의 셀렉터는 셀렉터의 임계 전압보다 높은 전압으로 바이어싱된다. 또한, 1S1R 메모리 셀의 비트 라인에 있는 미선택 메모리 셀의 셀렉터와 1S1R 메모리 셀의 워드 라인에 있는 미선택 메모리 셀의 설렉터도, 비트 라인과 워드 라인이 공유되기 때문에 바이어싱된다. 그러나, 미선택 메모리 셀의 셀렉터 양단 전압이 해당 셀렉터의 임계 전압보다 낮기 때문에, 전류는 다른 1S1R 메모리 셀에 흐르지 않는다.
1S1R 메모리 셀은 유니폴라 또는 바이폴라일 수 있다. 유니폴라 1S1R 메모리 셀은 단일 극성에서 판독 및 기록된다. 바이폴라 1S1R 메모리 셀은 2개의 극성에서 판독 및 기록된다. 예를 들어, 바이폴라 1S1R 메모리 셀은 상이한 극성에서 상이한 상태로 각각 설정될 수 있다. 이에, 유니폴라 1S1R 메모리 셀의 셀렉터(즉, 유니폴라 셀렉터)는 단일 극성에서 스위칭되고/되거나 단일 임계 전압을 갖고, 바이폴라 1S1R 메모리 셀의 셀렉터(즉, 바이폴라 셀렉터)는 2개의 극성에서 스위칭되고/되거나 2개의 극성에서 각각 다수의 임계 전압을 갖는다.
바이폴라 셀렉터는 통상 대칭적 임계 전압을 갖는다. 대칭적 임계 전압은 제2 극성에서와 같이 제1 극성에서 같은 값을 갖고 한쪽 극성에 대해, 다른 극성에 대한 같은 조정 없이 조정될 수 없다. 그러나, 제1 극성에서 사용되는 바이어스 전압이 제2 극성에서 사용되는 바이어스 전압과는 상이할 수 있으며, 그에 따라 대칭적 임계 전압을 제1 극성 및 제2 극성 양쪽의 바이어스 전압에 적절하게 매칭시키는 것이 어려울 수 있다. 불량하게 매칭되는 임계 전압으로 인해, 선택된 1S1R 메모리 셀과 비트 또는 워드 라인을 공유하는 미선택 1S1R 메모리 셀은 완전히 OFF되지 않은 셀렉터를 가질 수 있다. 결과적으로, 미선택 1S1R 메모리 셀들을 통해 누설 전류가 흐를 수 있고 판독 교란(read disturbance) 및/또는 기록 교란(write disturbance)을 일으킬 수 있다. 또한, 불량하게 매칭되는 임계 전압으로 인해, 선택된 1S1R 메모리 셀이 완전히 ON되지 않는 셀렉터를 가질 수도 있다. 그 결과, 셀렉터는 판독 교란을 일으키는 선택된 1S1R 메모리 셀에서 대량의 기생 저항을 야기할 수 있다. 판독 교란은 선택된 1S1R 메모리 셀의 판독 윈도우를 감소시키고 그리고/또는 판독 실패를 일으킬 수 있다. 기록 교란은 미선택 1S1R 메모리 셀의 상태가 변경되게 할 수 있다.
본원의 다양한 실시형태는 독립적으로 조정 가능한 임계 전압을 갖는 바이폴라 셀렉터와, 바이폴라 셀렉터를 포함하는 메모리 셀, 그리고 메모리 셀을 포함하는 메모리 어레이에 관한 것이다. 일부 실시형태에서, 바이폴라 셀렉터는 제1 유니폴라 셀렉터 및 제2 유니폴라 셀렉터를 포함한다. 유니폴라 셀렉터는, 예컨대 단일 극성에서 스위칭하고/하거나 단일 임계 전압을 가질 수 있는 반면, 바이폴라 셀렉터는, 예컨대 다중 극성에서 스위칭하고/하거나 다중 극성에서 각각 다수의 임계 전압을 갖는 셀럭터일 수 있다. 제1 및 제2 유니폴라 셀렉터는 반대 방향으로 병렬로 전기적으로 결합되며, 예컨대 다이오드 또는 기타 적절한 유니폴라 셀렉터일 수 있다.
제1 및 제2 유니폴라 셀렉터를 반대 방향으로 병렬로 배치함으로써, 제1 유니폴라 셀렉터는 바이폴라 셀렉터의 제1 임계 전압을 독립적으로 규정하고, 제2 유니폴라 셀렉터는 바이폴라 셀렉터의 제2 임계 전압을 독립적으로 규정한다. 결과적으로, 제1 및 제2 임계 전압은 제1 및 제2 유니폴라 셀렉터의 파라미터를 조절함으로써 독립적으로 조정될 수 있다. 독립적 조정(independent tuning)은, 판독 및/또는 기록 동작 사이에서 메모리 셀의 극성이 변할 때에, 제1 및 제2 임계 전압을, 메모리 셀로부터 판독하기 위한 바이어스 조건 및/또는 메모리 셀에 기록하기 위한 바이어스 조건에 더욱 양호하게 매칭시킬 수 있다. 바이어스 조건을 더욱 잘 매칭시킴으로써, 판독 교란 및/또는 기록 교란이 감소할 수 있다.
도 1을 참조하면, 독립적으로 조정 가능한 임계 전압을 가진 바이폴라 셀렉터(104)를 포함하는 메모리 셀(102)의 일부 실시형태의 개략도(100)가 제공된다. 바이폴라 셀렉터(104)는 비트 라인(BL)에서 소스 라인(SL)으로 데이터 저장 엘리먼트(106)와 직렬로 전기적으로 결합된다. 일부 실시형태에서는, 비트 라인(BL)과 소스 라인(SL)의 위치가 역전된다. 또한, 바이폴라 셀렉터(104)는 제1 극성에서 제1 임계 전압을 갖고, 또한 제2 극성에서 제2 임계 전압을 갖는다. 일부 실시형태에서, 제1 및 제2 임계 전압은 상이하다. 예를 들어, 제1 임계 전압은 5V일 수 있는 반면, 제2 임계 전압은 4V일 수도 있고, 그 반대로 가능하다. 그러나, 제1 및 제2 임계 전압에 대해 다른 값도 가능하다. 다른 실시형태에서는, 제1 및 제2 임계 전압이 동일하다.
바이폴라 셀렉터(104)는 비트 라인(BL)에서 데이터 저장 엘리먼트(106)로의 바이폴라 셀렉터(104) 양단 전압이 포지티브인 경우 제1 극성인 반면, 바이폴라 셀렉터(104)는 데이터 저장 엘리먼트(106)에서 비트 라인(BL)로의 바이폴라 셀렉터(104) 양단 전압이 포지티브인 경우 제2 극성이다. 제1 극성에서, 바이폴라 셀렉터(104)는 비트 라인(BL)에서 데이터 저장 엘리먼트(106)로의 바이폴라 셀렉터(104) 양단 전압이 제1 임계 전압을 초과하면 도통하고 그리고/또는 저저항 상태이다. 그렇지 않다면, 제1 극성에서, 바이폴라 셀렉터(104)는 비도통하고 그리고/또는 고저항 상태이다. 제2 극성에서, 바이폴라 셀렉터(104)는 데이터 저장 엘리먼트(106)에서 비트 라인(BL)으로의 바이폴라 셀렉터(104) 양단 전압이 제2 임계 전압을 초과하면 도통하고 그리고/또는 저저항 상태이다. 그렇지 않다면, 제2 극성에서, 바이폴라 셀렉터(104)는 비도통하고 그리고/또는 고저항 상태이다.
바이폴라 셀렉터(104)는 제1 유니폴라 셀렉터(108)와 제2 유니폴라 셀렉터(110)를 포함한다. 제1 및 제2 유니폴라 셀렉터(108, 110)은 반대 방향으로 병렬로 전기적으로 결합된다. 유니폴라 셀렉터는 단일 극성에서 스위칭하고 그리고/또는 단일 임계 전압을 갖는 디바이스이다. 제1 극성에서, 유니폴라 셀렉터는 유니폴라 셀렉터의 양단 전압이 임계 전압을 초과하면 도통하고 그리고/또는 저저항 상태이다. 그렇지 않다면, 제1 극성에서, 유니폴라 셀렉터는 비도통하고 그리고/또는 고저항 상태이다. 제2 극성에서, 유니폴라 셀렉터는 비도통하고 그리고/또는 고저항 상태이다. 제1 및 제2 유니폴라 셀렉터(108, 110)는, 예컨대 제1 유니폴라 셀렉터(108)는 선택적으로 전류가 제1 방향으로 흐르게 하면서 제2 방향의 전류 흐름을 차단하도록 구성되는 반면, 제2 유니폴라 셀렉터(110)는 선택적으로 전류가 제2 방향으로 흐르게 하면서 제1 방향의 전류 흐름을 차단하도록 구성된다는 점에서, 반대 방향을 가질 수 있다. 제1 및 제2 유니폴라 셀렉터(108, 110)는, 예컨대 PIN 다이오드, 폴리실리콘 다이오드, 펀치스루 다이오드, 바리스터 타입 셀렉터, 오보닉 임계 스위치(OTS), 도핑된 칼코겐화합물계 셀렉터, 모트 효과(Mott effect) 기반 셀렉터, MIEC(mixed-ionic-electronic-conductive) 기반 셀렉터, FAST(field-assisted-superliner-threshold) 기반 셀렉터, 필라멘트 기반 셀렉터, 도핑된 하프늄 산화물계 셀렉터, 또는 일부 다른 적절한 다이오드 및/또는 셀텍터일 수 있다.
제1 및 제2 유니폴라 셀렉터를 반대 방향으로 병렬로 배치함으로써, 제1 유니폴라 셀렉터는 제1 임계 전압을 독립적으로 규정하고, 제2 유니폴라 셀렉터(110)는 제2 임계 전압을 독립적으로 규정한다. 결과적으로, 제1 및 제2 임계 전압은 제1 및 제2 유니폴라 셀렉터(108, 110)의 파라미터를 조절함으로써 독립적으로 조정될 수 있다. 독립적 조정은, 판독 및/또는 기록 동작 사이에서 메모리 셀(102)의 극성이 변할 때에, 제1 및 제2 임계 전압을, 메모리 셀(102)로부터 판독하기 위한 바이어스 조건 및/또는 메모리 셀에 기록하기 위한 바이어스 조건에 더욱 양호하게 매칭시킬 수 있다. 바이어스 조건을 더욱 잘 매칭시킴으로써, 메모리 셀(102)의 판독 시에 판독 교란을 줄일 수 있다. 또한, 메모리 셀(102)로부터의 판독 및/또는 메모리 셀(102)에의 기록 시에 이웃한 메모리 셀(도시 생략)에 대한 기록 교란도 줄일 수 있다.
일부 실시형태에서, 제1 유니폴라 셀렉터(108)는 2개의 단자만 구비하고 그리고/또는 제2 유니폴라 셀렉터(110)는 2개의 단자만 구비한다. 일부 실시형태에서, 제1 유니폴라 셀렉터(108)는 2개보다 많은 단자를 구비하고 그리고/또는 제2 유니폴라 셀렉터(110)는 2개보다 많은 단자를 구비한다. 일부 실시형태에서(에컨대, 제1 및 제2 유니폴라 셀렉터(108, 110)가 다이오드인 경우), 제1 유니폴라 셀렉터(108)의 캐소드는 제2 유니폴라 셀렉터(110)의 애노드에 전기적으로 결합되고, 제1 유니폴라 셀렉터(108)의 애노드는 제2 유니폴라 셀렉터(110)의 캐소드에 전기적으로 결합된다. 다른 실시형태에서는, 제1 및 제2 유니폴라 셀렉터(108, 110)에 사용되는 유니폴라 셀렉터 대신에 바이폴라 셀렉터 및/또는 기타 적절한 타입의 셀렉터를 사용한다.
데이터 저장 엘리먼트(106)는 데이터의 비트를 저장한다. 일부 실시형태에서는, 데이터 저장 엘리먼트의 저항이 데이터 저장 엘리먼트(106)의 데이터 상태에 따라 변한다. 예를 들어, 데이터 저장 엘리먼트(106)는 제1 데이터 저장 상태에서 저저항을 가질 수 있고, 제2 데이터 상태에서 고저항을 가질 수 있다. 다른 실시형태에서는, 데이터 저장 엘리먼트(106)의 커패시턴스 또는 기타 적절한 파라미터가 데이터 저장 엘리먼트(106)의 데이터 상태에 따라 변한다. 일부 실시형태에서, 데이터 저장 엘리먼트(106)는 자기 터널 접합(MTJ) 또는 기타 적절한 자기 접합이고, 그리고/또는 메모리 셀(102)은 스핀 전달 토크 자기 랜덤 액세스 메모리(STT-MRAM) 또는 기타 적절한 MRAM 셀이다. 일부 실시형태에서, 데이터 저장 엘리먼트(106)는 금속-절연체-금속(MIM) 스택이고 그리고/또는 메모리 셀(102)은 저항 랜덤 액세스 메모리(RRAM) 셀이다. 그러나, 데이터 저장 엘리먼트(106)에 대한 다른 구조 및/또는 메모리 셀(102)에 대한 다른 메모리 셀 타입도 가능하다.
일부 실시형태에서는, 데이터 저장 엘리먼트(106)가 제1 극성에서 제1 데이터 상태로 설정되고 제2 극성에서 제2 데이터 상태로 설정되어, 데이터 저장 엘리먼트(106)에의 기록이 양극성으로 된다. 예를 들어, 데이터 저장 엘리먼트(106)가 MTJ인 경우, 데이터 저장 엘리먼트(106)는 제1 극성에서 제1 데이터 상태로 설정될 수 있고, 제2 극성에서 제2 데이터 상태로 설정될 수 있다. 따라서, 제1 임계 전압은 데이터 저장 엘리먼트(106)를 제1 데이터 상태로 설정하는 동안 사용되는 반면, 제2 임계 전압은 데이터 저장 엘리먼트(106)를 제2 데이터 상태로 설정하는 동안 사용된다. 일부 실시형태에서는, 데이터 저장 엘리먼트(106)가 제1 극성에서 판독되어, 데이터 저장 엘리먼트(106)로부터의 판독이 단극성으로 된다. 따라서, 제1 임계 전압만이 데이터 저장 엘리먼트(106)로부터 판독하는 동안에 사용된다.
도 2a를 참조하면, 데이터 저장 엘리먼트(106)가 MTJ인 도 1의 메모리 셀(102)의 보다 상세한 실시형태의 개략도(200A)가 제공된다. 데이터 저장 엘리먼트(106)는 기준(reference) 엘리먼트(202), 자유(free) 엘리먼트(204), 및 장벽(barrier) 엘리먼트(206)를 포함한다. 장벽 엘리먼트(206)는 비자성이며 기준 엘리먼트(202)와 자유 엘리먼트(204) 사이에 있다. 기준 엘리먼트(202)와 자유 엘리먼트(204)는 강자성이며, 자유 엘리먼트(204)는 기준 엘리먼트(202)와 장벽 엘리먼트(206) 위에 있다. 또한, 기준 엘리먼트(202)는 고정 자화를 갖지만, 자유 엘리먼트(204)는 가변 자화를 갖는다.
기준 엘리먼트(202)와 자유 엘리먼트(204)의 자화가 평행인지 역평행인지에 따라, 데이터 저장 엘리먼트(106)가 저저항 또는 고저항을 갖는다. 예를 들어, 데이터 저장 엘리먼트(106)는 기준 엘리먼트(202) 및 자유 엘리먼트(204)의 자화가 평행일 때에 저저항을 가질 수 있고 자화가 역평행일 때에 고저항을 가질 수 있다.이에, 저저항 및 고저항은 데이터 저장 엘리먼트(106)의 상이한 데이터 상태를 나타내는데 사용될 수 있다.
제1 극성에서 데이터 저장 엘리먼트(106) 양단에 제1 기록 전압이 인가되어 데이터 저장 엘리먼트(106)를 역병렬 상태로 설정하고, 제2 극성에서 데이터 저장 엘리먼트(106) 양단에 제2 기록 전압이 인가되어 데이터 저장 엘리먼트(106)를 병렬 상태로 설정한다. 일부 실시형태에서, 데이터 저장 엘리먼트(106)를 병렬 상태로 설정할 때에 항상 그렇지는 않지만 통상 데이터 저장 엘리먼트(106)가 고저항 상태(즉, 역병렬 상태)이기 때문에, 제2 기록 전압은 제1 기록 전압보다 크다. 제2 기록 전압은 예컨대 제1 기록 전압보다 약 1.5-3.0배 클 수 있다. 그러나, 1보다 큰 다른 배수(예컨대, 5.0 또는 기타 값)가 적용될 수도 있다. 제2 기록 전압이 제1 기록 전압보다 큰 일부 실시형태에서는, 제1 임계 전압이 제1 기록 전압과 동일한 극성에서 사용되고 제2 임계 전압이 제2 기록 전압과 동일한 극성에서 사용되기 때문에, 제2 임계 전압이 제1 임계 전압보다 크다. 이것은 예컨대 제1 유니폴라 셀렉터(108)의 길이(L1)에 비해 제2 유니폴라 셀렉터(110)의 증가한 길이(L2)로 개략적으로 보여질 수 있다.
일부 실시형태에서, 장벽 엘리먼트(206)는 장벽 엘리먼트(206)를 통한 전자들의 양자 기계 터널링을 선택적으로 허용하는 터널 장벽이다. 예를 들어, 양자 기계 터널링은, 기준 엘리먼트(202)와 자유 엘리먼트(204)가 평행 자화를 가질 때 허용될 수 있고, 기준 엘리먼트(202)와 자유 엘리먼트(204)가 역평행 자화를 가질 때 차단될 수 있다. 장벽 엘리먼트(206)는 예컨대 비정질 장벽, 결정질 장벽, 또는 기타 적절한 장벽일 수 있거나 또는 이들을 포함할 수 있다. 비정질 장벽은 예컨대 알루미늄 산화물(예, AlOx), 티탄 산화물(예, TiOx), 또는 기타 적절한 비정질 장벽일 수 있거나 또는 이들을 포함할 수 있다. 결정질 장벽은 망간 산화물(예. MgO), 스피넬(예, MgAl2O4), 또는 기타 적절한 결정질 장벽일 수 있거나 또는 이들을 포함할 수 있다.
일부 실시형태에서, 기준 엘리먼트(202)는 코발트 철(예, CoFe), 코발트 철 붕소(예, CoFeB), 또는 기타 적절한 강자성 재료, 또는 이들의 임의의 조합이거나, 이들을 포함한다. 일부 실시형태에서, 기준 엘리먼트(202)는 반강자성 엘리먼트(도시 생략)에 인접하고 그리고/또는 합성 반강자성(SAF) 엘리먼트(도시 생략)의 일부이거나 또는 그렇지 않다면 이것과 인접해 있다. 일부 실시형태에서, 자유 엘리먼트(204)는 코발트 철(예, CoFe), 코발트 철 붕소(예, CoFeB), 또는 기타 적절한 강자성 재료, 또는 이들의 임의의 조합이거나, 이들을 포함한다.
도 2b를 참조하면, 데이터 저장 엘리먼트(202)가 자유 엘리먼트(204) 위에 있는 도 2a의 메모리 셀(102)의 일부 다른 실시형태의 개략도(200B)가 제공된다. 기준 엘리먼트(202)가 자유 엘리먼트(204) 위에 있기 때문에, 제1 및 제2 기록 전압이 데이터 저장 엘리먼트(106) 양단에 인가되는 극성은 도 2a와 비교해 역전된다. 제2 극성에서 데이터 저장 엘리먼트(106) 양단에 제1 기록 전압이 인가되어 데이터 저장 엘리먼트(106)를 역병렬 상태로 설정하고, 제1 극성에서 데이터 저장 엘리먼트(106) 양단에 제2 기록 전압이 인가되어 데이터 저장 엘리먼트(106)를 병렬 상태로 설정한다. 제2 기록 전압이 제1 기록 전압보다 큰 일부 실시형태에서는, 제1 임계 전압이 제2 기록 전압과 동일한 극성에서 사용되고 제2 임계 전압이 제1 기록 전압과 동일한 극성에서 사용되기 때문에, 제1 임계 전압이 제2 임계 전압보다 크다. 이것은 예컨대 제2 유니폴라 셀렉터(110)의 길이(L2)에 비해 제1 유니폴라 셀렉터(108)의 증가한 길이(L1)로 개략적으로 보여질 수 있다.
도 3a를 참조하면, 제1 유니폴라 셀렉터(108)의 사이즈가 제2 유니폴라 셀렉터(110)의 사이즈보다 큰 도 2a의 메모리 셀(102)의 일부 다른 실시형태의 개략도(300A)가 제공된다. 이것은 예컨대 제2 유니폴라 셀렉터(110)의 폭(W2)에 비해 제1 유니폴라 셀렉터(108)의 증가한 폭(W1)으로 개략적으로 보여질 수 있다. 일부 실시형태에, 제1 및 제2 유니폴라 셀렉터(108, 110)는 각각 다층 스택으로 형성되고, 다층 스택의 단면 폭에 있어서 제1 유니폴라 셀렉터(108)의 사이즈가 제2 유니폴라 셀렉터(110)의 사이즈보다 크다.
일부 실시형태에서, 제1 유니폴라 셀렉터(108)는 사이즈가 더 크기 때문에 제2 유니폴라 셀렉터(110)의 ON 저항보다 더 낮은 ON 저항을 갖는다. 또한, 일부 실시형태에서, 제1 유니폴라 셀렉터(108)는 메모리 셀(102)의 판독 중에 ON인 반면, 제2 유니폴라 셀렉터(110)는 메모리 셀(102)의 판독 중에 OFF이다. 이에, 더 큰 사이즈의 제1 유니폴라 셀렉터(108)가 메모리 셀(102)의 판독 중에 기생 저항을 줄여서 판독 윈도우를 확대할 수 있다.
도 3b를 참조하면, 제2 유니폴라 셀렉터(110)의 사이즈가 제1 유니폴라 셀렉터(108)의 사이즈보다 큰 도 2b의 메모리 셀(102)의 일부 다른 실시형태의 개략도(300B)가 제공된다. 이것은 예컨대 제1 유니폴라 셀렉터(108)의 폭(W1)에 비해 제2 유니폴라 셀렉터(110)의 증가한 폭(W2)으로 개략적으로 보여질 수 있다. 더 큰 사이즈의 제2 유니폴라 셀렉터(110)가 메모리 셀(102)의 판독 중에 기생 저항을 줄여서 판독 윈도우를 확대하고 판독 교란을 줄일 수 있다.
도 4a를 참조하면, 제1 및 제2 유니폴라 셀렉터(108, 110)가 다층 스택인 도 3a의 메모리 셀(102)의 보다 상세한 실시형태의 개략도(400A)가 제공된다. 제1 및 제2 유니폴라 셀럭터(108, 110)는 개별 캐소드(402), 개별 절연체(404), 및 개별 애노드(406)를 포함한다. 절연체(404)는 각각 개개 캐소드(402)와 개개 애노드(406) 사이에 있다. 다층 스택은 예컨대 PIN 다이오드, MIM 디바이스, 또는 기타 다층 디바이스일 수도 또는 이들을 포함할 수도 있다.
다층 스택이 PIN 다이오드인 일부 실시형태에서, 캐소드(402)는 N타입 반도체 재료이거나 이것을 포함하고, 애노드(406)는 P타입 반도체 재료이거나 이것을 포함하며, 절연체(404)는 진성 반도체 재료 또는 저농도 도핑 반도체 재료이거나 이들을 포함힌다. 절연체(404)는 예컨대 캐소드(402) 및/또는 애노드(406)에 비해 저농도로 도핑될 수 있다. 다층 스택의 반도체 재료는 예컨대 폴리실리콘, 단결정 실리콘, 게르마늄, 인듐 갈륨 비화물, 또는 기타 적절한 반도체 재료일 수 있거나 또는 이들을 포함할 수 있다. 다층 스택이 MIM 디바이스인 일부 실시형태에서, 캐소드(402)와 애노드(406)는 금속 또는 기타 적절한 전도성 재료이거나 이들을 포함하고 그리고/또는 절연체(404)는 도핑된 하프늄 산화물, 기타 적절한 금속 산화물, 또는 기타 적절한 절연체 재료이거나 또는 이들을 포함한다.
일부 실시형태에서, 절연체(404)의 두께를 다르게 하여 제1 및 제2 유니폴라 셀렉터(108, 110)의 임계 전압을 조절한다. 예를 들어, 절연체의 두께를 증가시키면 대응하는 유니폴라 셀렉터의 임계 전압을 상승시킬 수 있는 반면, 그 두께를 줄이면 임계 전압을 저하시킬 수 있다. 일부 실시형태에서는, 제2 유니폴라 셀렉터(110)의 제2 절연체 두께(T2)가 제1 유니폴라 셀렉터(108)의 제1 절연체 두께(T1)보다 더 크므로 제2 유니폴라 셀렉터(110)는 제1 유니폴라 셀렉터(108)보다 더 큰 임계 전압을 갖는다. 일부 실시형태에서는, 절연체(404)의 도핑 농도를 다르게 하여 제1 및 제2 유니폴라 셀렉터(108, 110)의 임계 전압을 조절한다. 예를 들어, 절연체의 도핑 농도를 증가시키면 대응하는 셀렉터의 임계 전압을 저하시킬 수 있는 반면, 그 도핑 농도를 낮게 하면 임계 전압을 상승시킬 수 있다.
일부 실시형태에서는, 제1 및 제2 유니폴라 셀렉터(108, 110)의 폭을 다르게 하여 제1 및 제2 유니폴라 셀렉터(108, 110)의 ON 저항을 조절한다. 예를 들어, 셀렉터의 폭을 증가시키면 셀렉터의 ON 저항을 감소시킬 수 있는 반면, 그 폭을 줄이면 ON 저항을 높일 수 있다. 일부 실시형태에서는, 제2 유니폴라 셀렉터(110)의 제2 폭(W2)이 제1 유니폴라 셀렉터(108)의 제1 폭(W1)보다 작아서 제1 유니폴라 셀렉터(108)는 제2 유니폴라 셀렉터(110)보다 낮은 ON 저항을 갖는다. 전술한 바와 같이, ON 저항이 낮으면 판독 중에 제1 유니폴라 셀렉터(108)가 ON일 때 메모리 셀(102)에 대한 판독 윈도우를 확대할 수 있다.
도 4b를 참조하면, 제1 및 제2 유니폴라 셀렉터(108, 110)가 다층 스택인 도 3b의 메모리 셀(102)의 보다 상세한 실시형태의 개략도(400B)가 제공된다. 제1 및 제2 유니폴라 셀럭터(108, 110)는 개별 캐소드(402), 개별 절연체(404), 및 개별 애노드(406)를 포함한다. 캐소드(402), 절연체(404), 및 애노드(406)는 예컨대 도 4a에서 전술한 바와 같을 수 있다. 일부 실시형태에서는, 제1 유니폴라 셀렉터(108)의 제1 절연체 두께(T1)가 제2 유니폴라 셀렉터(110)의 제2 절연체 두께(T2)보다 더 커서 제1 유니폴라 셀렉터(108)는 제2 유니폴라 셀렉터(110)보다 더 큰 임계 전압을 갖는다. 일부 실시형태에서는, 제2 유니폴라 셀렉터(110)의 제2 폭(W2)이 제1 유니폴라 셀렉터(108)의 제1 폭(W1)보다 더 커서 제2 유니폴라 셀렉터(110)는 제1 유니폴라 셀렉터(108)보다 더 낮은 ON 저항을 갖는다.
도 5를 참조하면, 도 1의 바이폴라 셀렉터(104)에 대한 전류-전압(I-V) 곡선의 일부 실시형태의 그래프(500)가 제공된다. 그래프(500)의 수평축은 전압에 해당하고, 그래프(500)의 수직축은 전류에 해당한다. 또한, 그래프(500)의 상단 우측 사분면은 바이폴라 셀렉터(104)의 제1 극성에 대응하고, 그래프(500)의 하단 좌측 사분면은 바이폴라 셀렉터(104)의 제2 극성에 대응한다. 그래프(500)는 제1 I-V 곡선(502) 및 제2 I-V 곡선(504)을 포함한다.
제1 I-V 곡선(502)에 주목하면, 전류는 전압이 바이폴라 셀렉터(104)의 제1 임계 전압(VT1)을 초과할 때까지 거의 제로이고 전압에 따라 크기가 증가한다. 또한, 전류는 전압이 바이폴라 셀렉터(104)의 제2 임계 전압(VT2)을 초과할 때까지 거의 제로이고 전압에 따라 크기가 증가한다. 일부 실시형태에서, 도 1의 바이폴라 셀렉터(104)는 도 1의 제1 및 제2 유니폴라 셀렉터(108, 110)가 폴리실리콘 다이오드, PIN 다이오드, 또는 기타 적절한 타입의 다이오드일 때 제1 I-V 곡선(502)을 갖는다. 예를 들어, 도 4a 및 도 4b의 바이폴라 셀렉터(104)의 실시형태는 제1 및 제2 유니폴라 셀렉터(108, 110)가 PIN 다이오드일 수 있기 때문에, 제1 I-V 곡선(502)을 가질 수 있다.
제2 I-V 곡선(504)에 주목하면, 제2 I-V 곡선(504)은 스냅백 형상을 갖는다. 전류는 전압이 바이폴라 셀렉터(104)의 제1 임계 전압(VT1)을 초과할 때까지 거의 제로이고 이어서 크기가 증가한다. 전류 크기가 증가할 때에, 전압은 크기 상승 전에 제로 볼트쪽으로 되돌아간다. 또한, 전류는 전압이 바이폴라 셀렉터(104)의 제2 임계 전압(VT2)을 초과할 때까지 거의 제로이고 이어서 크기가 증가한다. 전류 크기가 증가할 때에, 전압은 크기 상승 전에 제로 볼트쪽으로 되돌아간다. 일부 실시형태에서, 바이폴라 셀렉터(104)는 제1 및 제2 유니폴라 셀렉터(108, 110)가 도핑된 하프늄 산화물 절연체를 포함하는 MIM 디바이스일 때 제2 I-V 곡선(504)을 갖는다. 예를 들어, 도 4a 및 도 4b의 바이폴라 셀렉터(104)의 실시형태는 제1 및 제2 유니폴라 셀렉터(108, 110)가 도핑된 하프늄 산화물 절연체를 포함하는 MIM 디바이스일 수 있기 때문에, 제2 I-V 곡선(504)을 가질 수 있다.
제2 I-V 곡선(504)을 갖는 바이폴라 셀렉터(104)의 실시형태는, 예컨대 제1 I-V 곡선(502)을 갖는 바이폴라 셀렉터(104)의 실시형태에 비해 더 낮은 ON 저항을 가질 수 있다. 주어진 전류(점선 506에 의해 구분됨)에 있어서, 제2 I-V 곡선(504)은 스냅백으로 인해 제1 I-V 곡선(502)보다 더 낮은 전압을 갖는다. 따라서, 옴의 법칙에 따라, 제2 I-V 곡선(504)을 갖는 바이폴라 셀렉터(104)의 실시형태의 경우에 바이폴라 셀렉터(104)의 양단 저항은 제1 I-V 곡선(502)을 갖는 바이폴라 셀렉터(104)의 실시형태보다 더 낮다. 그래서, 더 낮은 저항은 기생 저항도 낮기 때문에 도 1의 메모리 셀(102)에 대한 판독 윈도우를 확대한다.
바이폴라 셀렉터(104)가 제1 또는 제2 I-V 곡선(502, 504)을 갖는지에 관계없이, 제1 임계 전압(VT1)은 도 1의 제1 유니폴라 셀렉터(108)에 의해 규정되고, 제2 임계 전압(VT2)은 도 1의 제2 유니폴라 셀렉터(110)에 의해 규정된다. 일부 실시형태에서는, 제1 및 제2 임계 전압(VT1, VT2)이 상이한 크기를 가져서 바이폴라 셀렉터(104)는 비대칭적 임계 전압을 갖게 된다. 일부 실시형태에서는, 제1 및 제2 임계 전압(VT1, VT2)이 동일한 크기를 가져서 바이폴라 셀렉터(104)는 대칭적 임계 전압을 갖게 된다.
도 6a을 참조하면, 도 1의 메모리 셀(102)을 포함하는 집적 칩의 일부 실시형태의 단면 레이아웃(600A)이 제공된다. 메모리 셀(102)은 기판(602) 위에 있으며, 기판(602)을 덮는 인터커넥트구조(604) 내에 위치한다. 인터커넥트 구조(604)는 인터커넥트 유전체층(606), 복수의 와이어(608), 및 복수의 비아(610)를 포함한다. 편의상, 비아(610)의 일부에만 도면부호 610을 표시한다. 인터커넥트 유전체층(610)은 와이어(608), 비아(610), 및 메모리 셀(102)를 수용하고, 예컨대 실리콘 산화물, 로우 k 유전체, 기타 적절한 유전체, 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다. 본원에서 사용되는 용어인 로우 k 유전체는 유전 상수(k)가 약 3.9, 3, 2, 또는 1 미만인 유전체일 수 있다.
와이어(608)와 비아(610)는 인터커넥트 유전체층(606) 내에 교대로 적층되어, 메모리 셀(105)의 컴포넌트를 상호접속하고 그리고/또는 메모리 셀(102)을 집적 칩 내의 다른 디바이스(도시 생략)에 접속하는 전도성 경로를 규정한다. 예를 들어, 와이어(608)와 비아(610)는 제1 및 제2 유니폴라 셀렉터(108, 110)를 병렬로 전기적으로 결합하는 전도성 경로를 규정할 수 있다. 또 다른 예로서, 와이어(608)와 비아(610)는 바이폴라 셀렉터(104)를, 비트 라인(BL)을 규정하는 와이어로부터 소스 라인(SL)을 규정하는 와이어로, 데이터 저장 엘리먼트(106)와 직렬로 전기적으로 결합하는 전도성 경로를 규정할 수 있다. 와이어(608)와 비아(610)는 예컨대 금속, 기타 적절한 전도성 재료, 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다.
도 6b를 참조하면, 반도체 디바이스(612)가 메모리 셀(102) 밑에 있는 도 6a의 집적 칩의 일부 다른 실시형태의 단면도(600B)가 제공된다. 메모리 셀(102) 밑에 반도체 디바이스(612)를 배열하면, 예컨대 집적 칩의 기능 밀도를 높일 수 있다. 일부 실시형태에서, 반도체 디바이스(612)는 메모리 셀(102)과 전기적으로 분리되고 그리고/또는 와이어(608)와 비아(610)는 반도체 디바이스(612)로부터 메모리 셀(102)로의 직접적인 전도성 경로를 규정하지 않는다. 다른 실시형태에서, 반도체 디바이스(612)는 와이어(608) 및 비아(610)에 의해 메모리 셀(102)에 전기적으로 결합된다. 반도체 디바이스(612)는 예컨대 금속 산화물 반도체(MOS) 디바이스, 절연 게이트 전계 효과 트랜지스터(IGFET), 또는 기타 적절한 반도체 디바이스일 수 있다.
일부 실시형태에서, 반도체 디바이스(612)는 한 쌍의 소스/드레인 영역(614), 게이트 유전체층(616), 및 게이트 전극(618)을 포함한다. 소스/드레인 영역(614)은 기판(602)의 상부 표면을 따라 기판(602) 내에 있다. 게이트 유전체층(616) 및 게이트 전극(618)은 기판(602) 위에, 기판(602)과 인터커넥트 구조(604) 사이에서는 수직으로 그리고 소스/드레인 영역들(614) 사이에서는 측방향으로 적층된다.
도 7을 참조하면, 복수의 로우 및 복수의 컬럼에서 복수의 메모리 셀(102)을 포함하는 메모리 어레이(702)의 일부 실시형태의 개략도(700)가 제공된다. 편의상, 메모리 셀(102)의 일부에만 도면부호 102를 표시한다. 일부 실시형태에서는, 메모리 어레이(702)의 일부만 도시된다. 예를 들어, 3개의 로우 및 3개의 컬럼이 도시되고 있지만, 개략도(700A) 외부에는 더 많은 로우 및 더 많은 컬럼이 존재할 수도 있다. 다른 실시형태에서는, 메모리 어레이(702)가 전체 도시되기 때문에 3개의 로우 및 3개의 컬럼을 갖는다.
메모리 셀(102)은 독립적으로 조정 가능한 임계 전압을 갖는 개별 바이폴라 셀렉터(104)를 포함하고, 개별 데이터 저장 엘리먼트(106)도 포함한다. 편의상, 바이폴라 셀렉터(104) 중 일부에만 도면부호 104가 표시되고, 데이터 저장 엘리먼트(106) 중 일부에만 도면부호 106이 표시된다. 바이폴라 셀렉터(104)는 데이터 저장 엘리먼트(106)와 각각 직렬로 전기적으로 결합되고, 개개의 제1 유니폴라 셀렉터(108)와 개개의 제2 유니폴라 셀렉터(110)를 포함한다. 간결성을 위해, 제1 유니폴라 셀렉터(108) 중 일부에만 도면부호 108이 표시되고, 제2 유니폴라 셀렉터(110) 중 일부에만 도면부호 110이 표시된다. 제1 유니폴라 셀렉터(108)는 제2 유니폴라 셀렉터(110)와 각각 병렬로 전기적으로 결합되며, 제1 극성에서 유니폴라 셀렉터(104)의 임계 전압을 규정한다. 제2 유니폴라 셀렉터(110)는 제2 극성에서 바이폴라 셀렉터(104)의 임계 전압을 규정한다. 메모리 셀(102)은 예컨대 각각 도 1에서 예시 및 설명한 것과 같을 수도 있다.
비트 라인은 메모리 어레이의 대응하는 로우를 따라 측방향으로 연장되고 대응하는 로우에서 메모리 셀과 전기적으로 결합하는 반면, 소스 라인은 메모리 어레이의 대응하는 컬럼을 따라 측방향으로 연장되고 대응하는 컬럼에서 메모리 셀과 전기적으로 결합한다. 간결성을 위해, 비트 라인은 각각 BLm, BLm+1, 및 BLm+2로 표시되며, 여기서 첨자는 대응하는 로우를 식별하고, m은 메모리 어레이(702) 내의 로우를 나타내는 정수 변수이다. 마찬가지로, 간결성을 위해 소스 라인은 각각 SLn, SLn+1, 및 SLn+2로 표시되며, 여기서 첨자는 대응하는 컬럼을 식별하고, n은 메모리 어레이 내의 컬럼을 나타내는 정수 변수이다.
비트 라인과 소스 라인을 적절하게 바이어싱함으로써, 비트 라인과 소스 라인의 교차점에 있는 메모리 셀이 선택되고 그 메모리 셀에 대해 판독 또는 기록이 이루어질 수 있다. 일부 실시형태에서, 바이어스 조건은 제1 데이터 상태를 메모리 셀에 기록하는지 또는 제2 데이터 상태를 메모리 셀에 기록하는지에 따라 상이한 극성을 갖는다. 또한, 바이폴라 셀렉터(104)는 선택된 메모리 셀과 비트 라인 또는 소스 라인을 공유하는 미선택 메모리 셀에 대한 판독 및/또는 기록 교란을 방지한다.
도 8a 내지 도 8c를 참조하면, 바이폴라 셀렉터(104)의 동작을 설명하기 위해 다양한 동작 상태에 있는 도 7의 메모리 어레이(702)의 일부 실시형태의 개략도(800A-800C)가 제공된다. 도 8a는 선택된 메모리 셀(102s)을 제1 데이터 상태(예컨대, 논리 "1")에 기록하는 동안의 메모리 어레이(702)를 도시하고, 도 8b는 선택된 메모리 셀(102s)을 제2 데이터 상태(예컨대, 논리 "0")에 기록하는 동안의 메모리 어레이(702)를 도시한다. 도 8c는 선택된 메모리 셀(102s)의 상태를 판독하는 동안의 메모리 어레이(702)를 도시한다.
도 8a에 도시하는 바와 같이, 선택된 메모리 셀(102s)은 소스 라인(SLn)과 비트 라인(BLm+2)의 교차점에 있다. 비트 라인(BLm+2)은 제1 기록 전압(Vw1)으로 바이어싱되는 반면, 소스 라인(SLn)은 접지된다. 일부 실시형태에서, 다른 소스 라인(SLn+1, SLn+2) 및 다른 비트 라인(BLm, BLm+1)은 제1 기록 전압(Vw1)의 절반으로 또는 제1 기록 전압(Vw1)의 기타 일부로 바이어싱되어 미선택 메모리 셀에 대한 기록 교란을 줄인다. 제1 기록 전압(Vw1)이 비트 라인(BLm+2)에서 소스 라인(SLn)까지 포지티브이므로, 선택된 메모리 셀(102s)은 제1 극성이 되고, 선택된 메모리 셀(102s)의 제2 유니폴라 셀렉터(110)는 OFF이다. 또한, 제1 기록 전압(Vw1)이 제1 유니폴라 셀렉터(108)의 제1 임계 전압을 초과하므로, 선택된 메모리 셀(102s)의 제1 유니폴라 셀렉터(108)는 ON이고, 전류(Iw1)는 선택된 메모리 셀(102s)을 통해 흐른다. 그런 다음 전류(Iw1)는 선택된 메모리 셀(102s)의 데이터 저장 엘리먼트(106)를 제1 데이터 상태로 설정한다.
미선택 메모리 셀(102u)(그 중에서 일부만 도면부호 102u로 표시함)은 소스 라인(SLn) 및 비트 라인(BLm+2)을 선택된 메모리 셀(102s)과 공유하며, 이에 따라 이들 미선택 메모리 셀(102u)도 제1 극성에서 바이어스된다. 예를 들어, 미선택 메모리 셀(102u)은 제1 기록 전압(Vw1)의 약 절반의 전압으로 바이어싱될 수 있다. 그러나, 미선택 메모리 셀(102u)의 바이어스 전압은 제1 유니폴라 셀렉터(108)의 제1 임계 전압보다 더 작고, 이에 따라 미선택 메모리 셀(102u)의 제1 유니폴라 셀렉터(108)는 OFF이다. 또한, 미선택 메모리 셀(102u)이 제1 극성에서 바이어싱되기 때문에, 미선택 메모리 셀(102u)의 제2 유니폴라 셀렉터(110)는 OFF이다. 따라서, 전류가 미선택 메모리 셀(102u)을 통해 흐르지 않으며, 미선택 메모리 셀(102u)에 대한 기록 교란은 없다.
도 8b에 도시하는 바와 같이, 소스 라인(SLn)은 제2 기록 전압(Vw0)으로 바이어싱되는 반면, 비트 라인(BLm+2)은 접지된다. 일부 실시형태에서, 다른 소스 라인(SLn+1, SLn+2) 및 다른 비트 라인(BLm, BLm+1)은 제2 기록 전압(Vw0)의 절반으로 또는 제2 기록 전압(Vw0)의 기타 일부로 바이어싱된다. 제2 기록 전압(Vw0)이 소스 라인(SLn)에서 비트 라인(BLm+2)까지 포지티브이므로, 선택된 메모리 셀(102s)은 제2 극성이 되고, 선택된 메모리 셀(102s)의 제1 유니폴라 셀렉터(108)는 OFF이다. 또한, 제2 기록 전압(Vw0)이 제2 유니폴라 셀렉터(110)의 제2 임계 전압을 초과하므로, 선택된 메모리 셀(102s)의 제2 유니폴라 셀렉터(110)는 ON이고, 전류(Iw0)는 선택된 메모리 셀(102s)을 통해 흐른다. 그런 다음 전류(Iw0)은 선택된 메모리 셀(102s)의 데이터 저장 엘리먼트(106)를 제2 데이터 상태로 설정한다.
소스 라인(SLn) 및 비트 라인(BLm+2)을 선택된 메모리 셀(102s)과 공유하는 미선택 메모리 셀(102u)도 제2 극성에서 바이어스된다. 예를 들어, 미선택 메모리 셀(102u)은 제2 기록 전압(Vw0)의 약 절반의 전압으로 바이어싱될 수 있다. 그러나, 미선택 메모리 셀(102u)의 바이어스 전압은 제2 유니폴라 셀렉터(110)의 제2 임계 전압보다 더 작고, 이에 따라 미선택 메모리 셀(102u)의 제2 유니폴라 셀렉터(110)는 OFF이다. 또한, 미선택 메모리 셀(102u)이 제2 극성에서 바이어싱되기 때문에, 미선택 메모리 셀(102u)의 제1 유니폴라 셀렉터(108)는 OFF이다. 따라서, 전류가 미선택 메모리 셀(102u)을 통해 흐르지 않으며, 미선택 메모리 셀(102u)에 대한 기록 교란은 없다.
도 8c에서 도시하는 바와 같이, 비트 라인(BLm+2)은 판독 전압(Vr)으로 바이어싱되는 반면, 소스 라인(SLn)은 접지된다. 도 8c는, 판독 전압(Vr)이 제1 기록 전압(Vw1) 대신에 사용되고, 결과적인 판독 전류(Ir)가 선택된 메모리 셀(102s)의 상태를 변화시키지 않을 정도로 작은 것을 제외하고는, 도 8a에서 설명한 것과 같다. 데이터 저장 엘리먼트(106)의 저항이 대응하는 데이터 상태에 따라 변할 때, 선택된 메모리 셀(102s)은 판독 전류(Ir)의 범위에 따라 제1 데이터 상태 또는 제2 데이터 상태이다.
일부 실시형태에서, 제1 및 제2 기록 전압(Vw1, Vw0) 및 판독 전압(Vr)이 서로 다르며, 이에 따라 바이폴라 셀렉터(104)의 제1 및 제2 임계 전압은 상이한 동작들 중에 바이어스 조건들과 적절하게 매칭되도록 서로 다르다. 제2 극성에 대해 적절하게 매칭되는 임계 전압은, 예컨대 1) 제2 기록 동작 시의 선택된 메모리 셀(102s)의 바이폴라 셀렉터(104) 양단 전압(도 8b 참조)과 2) 제2 기록 동작 시의 미선택 메모리 셀(102u)의 바이폴라 셀렉터(104) 양단 전압(도 8b 참조) 사이의 중간 전압일 수 있다. 제1 기록 동작 및 판독 동작은 모두 제1 극성에서 수행되기 때문에, 제1 임계 전압을 적절하게 선택할 때에 양쪽 동작 동안의 바이어스 조건이 고려될 수 있다. 제1 극성에 대해 적절하게 매칭되는 임계 전압은, 예컨대 1) 판독 동작 시의 선택된 메모리 셀(102s)의 바이폴라 셀렉터(104) 양단 전압(도 8c 참조)과 2) 제1 기록 동작 시의 미선택 메모리 셀(102u)의 바이폴라 셀렉터(104) 양단 전압(도 8a 참조) 사이의 중간 전압일 수 있다. 예를 들어, 제1 임계 전압이 제1 유니폴라 셀렉터(108)에 의해 설정되고 제2 임계 전압이 제2 유니폴라 셀렉터(110)에 의해 별도로 규정되기 때문에, 제1 임계 전압은 제2 임계 전압에 대해 독립적으로 조정될 수 있고, 그 반대로 가능하다.
도 9a를 참조하면, 메모리 셀(102)이 각각 도 2a에서 예시 및 설명한 것과 같은 도 7의 메모리 어레이(702)의 일부 다른 실시형태의 개략도(900A)가 제공된다. 데이터 저장 엘리먼트(106)는 개개 기준 엘리먼트(202), 개개 자유 엘리먼트(204), 및 개개 장벽 엘리먼트(206)를 포함한다. 편의상, 기준 엘리먼트(202) 중 일부에만 도면부호 202를 표시하고, 자유 엘리먼트(204) 중 일부에만 도면부호 204를 표시하며, 장벽 엘리먼트(206) 중 일부에만 도면부호 206을 표시한다. 자유 엘리먼트(204)는 기준 엘리먼트(202) 위에 있고, 장벽 엘리먼트는 기준 엘리먼트(202)와 자유 엘리먼트(204) 사이에 있다.
도 9b를 참조하면, 메모리 셀(102)이 각각 도 2a 대신에 도 2b에서 예시 및 설명한 것과 같은 도 9a의 메모리 어레이(702)의 일부 다른 실시형태의 개략도(900B)가 제공된다. 도 9c를 참조하면, 메모리 셀(102)이 각각 도 2a 대신에 도 3a에서 예시 및 설명한 것과 같은 도 9a의 메모리 어레이(702)의 일부 다른 실시형태의 개략도(900C)가 제공된다. 도 9d를 참조하면, 메모리 셀(102)이 각각 도 2a 대신에 도 3b에서 예시 및 설명한 것과 같은 도 9a의 메모리 어레이(702)의 일부 다른 실시형태의 개략도(900D)가 제공된다.
도 10a를 참조하면, 제1 메모리 어레이(702a)와 제2 메모리 어레이(702b)를 포함하는 3차원(3D) 메모리 어레이의 일부 실시형태의 개략도(1000A)가 제공된다. 제1 및 제2 메모리 어레이(702a, 702b)는, 제2 메모리 어레이(702b)가 위에 있고 제1 메모리 어레이(702a)와 이격되도록, 적층된다. 제1 및 제2 메모리 어레이(702a, 702b)를 적층하면 예컨대 메모리 밀도를 높일 수 있다. 일부 실시형태에서는 도시하는 바와 같이, 제1 및 제2 메모리 어레이(702a, 702b)가 각각 도 7에서 예시 및 설명한 메모리 어레이(702)와 같다. 다른 실시형태에서는 제1 및 제2 메모리 어레이(702a, 702b)가 각각 도 9a 내지 도 9d 중 임의의 하나에서 예시 및 설명한 메모리 어레이(702)와 같다. 또 다른 실시형태에서는, 제1 메모리 어레이(702a)는 도 7과 도 9a 내지 도 9d 중 하나에서 예시 및 설명한 메모리 어레이(702)와 같고, 제2 메모리 어레이(702b)는 도 7과 도 9a 내지 도 9d 중 다른 하나에서 예시 및 설명한 메모리 어레이(702)와 같다.
도 10b를 참조하면, 제1 및 제2 메모리 어레이(702a, 702b)가 소스 라인을 공유하는 도 10a의 3D 메모리 어레이의 일부 다른 실시형태의 개략도(1000B)가 제공된다. 전술한 바와 같이, 소스 라인은 각각 SLn, SLn+1, 및 SLn+2로 표시되며, 여기서 첨자는 대응하는 컬럼을 식별하고, n은 3D 메모리 어레이 내의 컬럼을 나타내는 정수 변수이다.
도 11a을 참조하면, 도 10a의 3D 메모리 어레이로부터 한 쌍의 스택형 메모리 셀(102)을 포함하는 집적 칩의 일부 실시형태의 단면도(1100A)가 제공된다. 스택형 메모리 셀(102)는 3D 메모리 어레이에서 동일한 로우 및 동일한 컬럼에 있다. 또한, 스택형 메모리 셀(102) 중 하부의 메모리 셀은 도 10a의 제1 메모리 어레이(702a) 내에 있는 반면, 스택형 메모리 셀(102) 중 상부의 메모리 셀은 도 10a의 제2 메모리 어레이(702b) 내에 있다. 스택형 메모리 셀(102)은 기판(602) 위에 있고, 인터커넥트 구조(604)의 인터커넥트 유전체층(606)에 의해 둘러싸인다. 또한, 인터커넥트 유전체층(606) 내의 와이어(608)와 비아(610)는 스택형 메모리 셀(102)의 컴포넌트를 전기적으로 상호접속시킨다.
도 11b를 참조하면, 스택형 메모리 셀(102)이 도 10b의 3D 메모리 어레이를 대신하는 도 11a의 집적 칩의 일부 다른 실시형태의 단면도(1100B)가 제공된다. 따라서, 스택형 메모리 셀(102)은 와이어(608) 중 하나에 의해 규정되는 소스 라인(SL)을 공유한다.
도 12 내지 도 17을 참조하면, 메모리 어레이를 포함하는 집적 칩의 형성 방법의 일부 실시형태의 일련의 단면도(1200-1700)를 도시하며, 이 메모리 어레이의 메모리 셀은 독립적으로 조정 가능한 전압을 갖는 바이폴라 셀렉터를 포함한다. 편의상, 단면도(1200-1700)는 메모리 어레이의 제1 메모리 셀만 도시한다. 그러나, 메모리 어레이의 다른 메모리 셀은, 예컨대 제1 메모리 셀과 동시에 형성될 수도 있고 그리고/또는 다른 메모리 셀은 예컨대 제1 메모리 셀에 대해 예시한 바와 같이 형성될 수도 있다.
도 12의 단면도(1200)로 나타내는 바와 같이, 인터커넥트 구조(604)가 기판(602) 위에 부분적으로 형성된다. 기판(602)은 예컨대, 벌크 실리콘 기판, 실리콘-온-절연체(SOI) 기판, 또는 기타 적절한 기판일 수 있다. 인터커넥트 구조(604)는 제1 인터커넥트 유전체층(606a), 비트 라인(BL)을 규정하는 제1 와이어(608a), 및 제1 비아 세트(610a)를 포함한다. 제1 인터커넥트 유전체층(606a)은 제1 와이어(608a) 및 제1 비아(610a)를 수용하며, 예컨대 실리콘 산화물, 로우 k 유전체, 기타 적절한 유전체, 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다. 로우 k 유전체는 예컨대 유전 상수(k)가 약 3.9, 3, 2, 또는 1 미만인 유전체일 수 있다. 제1 와이어(608a)와 제1 비아(610a)는 제1 비아(610a)가 제1 와이어(608a) 위에 있도록 제1 인터커넥트 유전체층(606a) 내에 적층된다.
일부 실시형태에서는, 반도체 디바이스(도시 생략)이 기판(602) 상에서, 기판(602)과 인터커넥트 구조(604) 사이에 있다. 일부 실시형태에서는, 추가 와이어(도시 생략) 및/또는 추가 비아(도시 생략)는 제1 인터커넥트 유전체층(606a) 내에서 기판(602) 및 제1 와이어(608a) 사이에서 교대로 적층된다. 추가 와이어 및/또는 추가 비아는 예컨대 기판(602) 상에서 반도체 디바이스(도시 생략)로부터 유도되는 전도성 경로를 규정할 수 있다. 일부 실시형태에서, 인터커넥트 구조(604)를 부분적으로 형성하는 공정은, 1) 기판(602) 상에 제1 인터커넥트 유전체층(606a)의 하부 인터커넥트부를 퇴적하는 단계; 2) 하부 인터커넥트부에 삽입되는 제1 와이어(608a)를 형성하는 단계; 3) 제1 와이어(608a) 및 하부 인터커넥트부 상에 제1 인터커넥트 유전체층(606a)의 상부 인터커넥트부를 형성하는 단계; 및 4) 상부 인터커넥트부에 삽입되는 제1 비아(610a)를 형성하는 단계를 포함한다. 그러나, 인터커넥트 구조(604)를 부분적으로 형성하는 다른 공정도 가능하다.
도 13의 단면도(300)에 도시하는 바와 같이, 비트 라인(BL) 위에 있으며 제1 비아(610a) 중 하나에 의해 비트 라인(BL)에 전기적으로 결합되는 제1 유니폴라 셀렉터(108)가 형성된다. 제1 유니폴라 셀렉터(108)는 캐소드(402a), 절연체(404a), 및 애노드(406a)를 포함한다. 절연체(404a)는 캐소드(402a)와 애노드(406a) 사이에 있고, 캐소드(402a)는 애노드(406a) 위에 있다. 캐소드(402a), 절연체(404a), 및 애노드(406a)는 예컨대 PIN 다이오드, MIM 디바이스, 또는 기타 다층 디바이스를 규정할 수 있다.
캐소드(402a), 절연체(404a), 및 애노드(406a)가 PIN 다이오드를 규정하는 일부 실시형태에서, 캐소드(402a)는 N타입 반도체 재료이거나 이것을 포함하고, 애노드(406a)는 P타입 반도체 재료이거나 이것을 포함하며, 절연체(404a)는 진성 반도체 재료 또는 저농도 도핑 반도체 재료이거나 이들을 포함한다. 절연체(404a)는 예컨대 캐소드(402a) 및/또는 애노드(406a)에 비해 저농도로 도핑될 수 있다. 캐소드(402a), 절연체(404a), 및 애노드(406a)의 반도체 재료는 예컨대 폴리실리콘, 단결정 실리콘, 또는 기타 적절한 반도체 재료이거나 이들을 포함할 수 있다. 캐소드(402a), 절연체(404a), 및 애노드(406a)가 MIM 디바이스를 규정하는 일부 실시형태에서, 캐소드(402a)와 애노드(406a)는 금속 또는 기타 적절한 전도성 재료이거나 이들을 포함하고 그리고/또는 절연체(404a)는 도핑된 하프늄 산화물, 기타 적절한 금속 산화물, 또는 기타 적절한 절연체 재료이거나 또는 이들을 포함한다.
일부 실시형태에서, 제1 유니폴라 셀렉터(108)를 형성하는 공정은, 1) 인터커넥트 구조(604) 상에 애노드층을 퇴적하는 단계; 2) 애노드층 상에 절연체층을 퇴적하는 단계; 3) 절연체층 상에 캐소드층을 퇴적하는 단계; 및 4) 다층막을 제1 유니폴라 셀렉터(108)로 패터닝하는 단계를 포함한다. 그러나, 다른 공정도 가능하다. 퇴적 단계는 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 무전해 도금, 전기 도금, 기타 적절한 퇴적 공정, 또는 이들의 임의의 조합에 의해 수행될 수 있다. 패터닝은 예컨대 포토리소그래피/에칭 공정 및/또는 기타 적절한 패터닝 공정에 의해 수행될 수 있다.
도 14의 단면도(1400)에 도시하는 바와 같이, 비트 라인(BL) 위에 있으며, 제1 유니폴라 셀렉터(108)에 인접하고, 제1 비아(610a) 중 또 다른 하나에 의해 비트 라인(BL)에 전기적으로 결합되는 제2 유니폴라 셀렉터(110)가 형성된다. 제1 유니폴라 셀렉터(110)와 마찬가지로, 제2 유니폴라 셀렉터(110)는 캐소드(402b), 절연체(404b), 및 애노드(406b)를 포함하며, 절연체(404b)는 캐소드(402b)와 애노드(406b) 사이에 있다. 그러나, 제1 유니폴라 셀렉터(108)와는 대조적으로, 애노드(406b)는 캐소드(402b) 위에 있고, 제2 유니폴라 셀렉터(110)는 제1 유니폴라 셀렉터(18)와는 상이한 방향을 갖는다. 캐소드(402b), 절연체(404b), 및 애노드(406b)는 예컨대 PIN 다이오드, MIM 디바이스, 또는 기타 다층 디바이스를 규정할 수 있다.
캐소드(402b), 절연체(404b), 및 애노드(406b)가 PIN 다이오드를 규정하는 일부 실시형태에서, 캐소드(402b), 절연체(404b), 및 애노드(406b)는 제1 유니폴라 셀렉터(108)에서 설명한 상응하는 대응부와 같다. 캐소드(402b), 절연체(404b), 및 애노드(406b)가 MIM 디바이스를 규정하는 일부 실시형태에서, 캐소드(402b), 절연체(404b), 및 애노드(406b)는 제1 유니폴라 셀렉터(108)에서 설명한 상응하는 대응부와 같다.
일부 실시형태에서는, 제2 유니폴라 셀렉터(110)의 절연체(404b)가 제1 유니폴라 셀렉터(108)의 절연체(404a)보다 더 큰 두께를 가지므로 제2 유니폴라 셀렉터(110)는 제1 유니폴라 셀렉터(108)보다 더 큰 임계 전압을 갖는다. 제1 및 제2 유니폴라 셀렉터(108, 110)의 임계 전압 간의 차이는 예컨대 제1 및 제2 유니폴라 셀렉터(108, 110)가 대응하는 바이어스 조건에 더 잘 매칭되게 하여 판독 및/또는 기록 교란을 줄이게 할 수 있다. 일부 실시형태에서, 제1 및 제2 유니폴라 셀렉터(110)는 상이한 폭을 갖는다.
일부 실시형태에서, 제1 유니폴라 셀렉터(110)를 형성하는 공정은, 1) 인터커넥트 구조(604) 상에 캐소드층을 퇴적하는 단계; 2) 캐소드층 상에 절연체층을 퇴적하는 단계; 3) 절연체층 상에 애노드층을 퇴적하는 단계; 및 4) 다층막을 제1 유니폴라 셀렉터(108)로 패터닝하는 단계를 포함한다. 그러나, 다른 공정도 가능하다. 퇴적 단계 및 패터닝 단계는 예컨대 제1 유니폴라 셀렉터(108)에 대해 설명한 바와 같다.
도 15의 단면도(1500)에 도시하는 바와 같이, 인터커넥트 구조(604)가 제1 및 제2 유니폴라 셀렉터(108, 110) 주위에 연장됨으로써, 제1 인터케넉트 구조(604)가 제1 및 제2 유니폴라 셀렉터(108, 110)를 병렬로 전기적으로 결합하여 바이폴라 셀렉터(104)를 규정한다. 연장된 인터커넥트 구조(604)는 제2 인터커넥트 유전체층(606b), 제2 와이어(608b), 및 제2 비아 세트(610b)를 더 포함한다. 제2 인터커넥트 유전체층(606b)은 제2 와이어(608b)와 제2 비아(610b)를 수용하며, 예컨대 제1 인터커넥트 유전체(606a)에 대해 설명한 바와 같을 수 있다. 제2 와이어(608b)와 제2 비아 세트(610b)가 제2 인터커넥트 유전체층(606b) 내에 적층되어, 제2 와이어(608b)는 제2 비아(610b) 중 일부에 의해 제1 및 제2 유니폴라 셀렉터(108, 110)에 전기적으로 결합되며, 제2 비아(610b) 중 하나는 제2 와이어(608b) 위에 있다.
일부 실시형태에서, 인터커넥트 구조(604)를 연장시키는 공정은, 1) 제2 인터커넥트 유전체층(606b)의 하부 인터커넥트부를 퇴적하는 단계; 2) 하부 인터커넥트부에 삽입되는, 제2 와이어(608b)와, 제2 와이어(608b) 아래의 제2 비아(610b)를 동시에 형성하는 단계; 3) 제2 와이어(608b) 및 하부 인터커넥트부 상에 제2 인터커넥트 유전체층(606b)의 상부 인터커넥트부를 형성하는 단계; 및 4) 제2 와이어(608b) 위에 있고 상부 인터커넥트부에 삽입되는 제2 비아(610b)를 형성하는 단계를 포함한다. 그러나, 인터커넥트 구조(604)를 연장시키는 다른 공정도 가능하다.
도 16의 단면도(1600)에 도시하는 바와 같이, 제2 비아(610b) 중 하나 상에서 인터커넥트 구조(604) 위에 있는 데이터 저장 엘리먼트(106)가 형성된다. 데이터 저장 엘리먼트(106)는 예컨대 MTJ, MIM 스택, 또는 기타 적절한 데이터 저장 구조일 수 있다. 데이터 저장 엘리먼트(106)가 MTJ인 일부 실시형태에서, 데이터 저장 엘리먼트(106)는 기준 엘리먼트(202), 자유 엘리먼트(204), 및 장벽 엘리먼트(206)를 포함한다. 장벽 엘리먼트(206)는 비자성이며 기준 엘리먼트(202)와 자유 엘리먼트(204) 사이에 있다. 기준 엘리먼트(202)와 자유 엘리먼트(204)는 강자성이며, 자유 엘리먼트(204)는 기준 엘리먼트(202)와 장벽 엘리먼트(206) 위에 있다. 한편, 기준 엘리먼트(202)와 자유 엘리먼트(204)의 위치는 스위칭된다.
일부 실시형태에서, 데이터 저장 엘리먼트(106)을 형성하는 공정은, 1) 인터커넥트 구조(604) 상에 기준층을 퇴적하는 단계; 2) 기준층 상에 장벽층을 퇴적하는 단계; 3) 장벽층 상에 자유층을 퇴적하는 단계; 및 4) 기준, 장벽 및 자유 층을 데이터 저장 엘리먼트(106)로 패터닝하는 단계를 포함한다. 그러나, 다른 공정도 가능하다. 예를 들어, 자유층은 1)에서 퇴적될 수 있고, 기준층은 3)에서 퇴적될 수 있다. 퇴적 단계는 CVD, PVD, 무전해 도금, 전기 도금, 기타 적절한 퇴적 공정, 또는 이들의 임의의 조합에 의해 수행될 수 있다. 패터닝은 예컨대 포토리소그래피/에칭 공정 및/또는 기타 적절한 패터닝 공정에 의해 수행될 수 있다.
도 17의 단면도(1700)로 나타내는 바와 같이, 인터커넥트 구조(604)가 데이터 저장 엘리먼트(106) 주위에서 완성된다. 완성된 인터커넥트 구조(604)는 제3 인터커넥트 유전체층(606c), 소스 라인(SL)을 규정하는 제3 와이어(608c), 및 제3 비아(610c)를 포함한다. 제3 인터커넥트 유전체층(606c)은 제3 와이어(608c)와 제3 비아(610c)를 수용한다. 또한, 제3 인터커넥트 유전체층(606c)은 예컨대 제1 인터커넥트 유전체층(606a)에 대해 설명한 바와 같을 수 있다. 일부 실시형태에서, 인터커넥트 구조(604)를 연장시키는 공정은, 1) 제3 인터커넥트층(606c)을 퇴적하는 단계; 및 제3 인터커넥트 유전체층(606c)에 삽입되는 제3 와이어(608c) 및 제3 비아(610c)를 동시에 형성하는 단계를 포함한다. 그러나, 인터커넥트 구조(604)를 연장시키는 다른 공정도 가능하다.
도 12 내지 도 17에서 예시한 방법은 예컨대 도 1, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 또는 도 4b 중 어느 하나에 도시한 메모리 셀, 도 6a, 도 6b, 도 11a, 또는 도 11b 중 어느 하나에 도시한 집적 칩, 또는 도 7, 도 8a 내지 도 8c, 도 9a 내지 도 9d, 도 10a, 또는 도 10b 중 어느 하나에 도시한 메모리 어레이를 형성하는 데에 채택될 수 있다. 또한, 도 12 내지 도 17에 도시한 단면도(1200-1700)가 방법을 참조하여 설명되었지만, 도 12 내지 도 17에 도시한 구조가 그 방법에 한정되지 않는 것과, 그 방법 없이 독립될 수도 있음이 이해될 것이다.
도 18을 참조하면, 도 12 내지 도 17의 방법의 일부 실시형태의 블록도(1800)가 제공된다.
1802에서, 인터커넥트 구조가 기판 상에 부분적으로 형성되며, 부분적으로 형성되는 인터커넥트 구조는 비트 라인 와이어 및 비트 라인 와이어 상에 비아 쌍을 포함한다. 예를 들어 도 12을 참조하면 된다.
1804에서, 비아 상에 제1 유니폴라 셀렉터 및 제2 유니폴라 셀렉터가 각각 인접하게 형성되며, 제1 유니폴라 셀렉터의 애노드가 비트 라인 와이어를 향하고, 제2 유니폴라 셀렉터의 캐소드가 비트 라인 와이어를 향한다. 예를 들어 도 13과 도 14를 참조하면 된다.
1806에서, 인터커넥트 구조가 제1 및 제2 유니폴라 셀렉터 주위로 연장되며, 연장된 인터커넥트 구조는 제1 유니폴라 셀렉터의 캐소드를 제2 유니폴라 셀렉터의 애노드에 전기적으로 결합시키는 셀렉터간 와이어(inter-selector wire)를 포함한다. 예를 들어 도 15를 참조하면 된다.
1808에서, 데이터 저장 엘리먼트가 셀렉터간 와이어 상에 형성된다. 예를 들어 도 16을 참조하면 된다.
1810에서, 인터커넥트 구조가 데이터 저장 엘리먼트 주위에 형성되며, 완성된 인터커넥트 구조는, 데이터 저장 엘리먼트 위에 있고 데이터 저장 엘리먼트에 전기적으로 결합되는 소스 라인 와이어를 포함한다. 예를 들어 도 17을 참조하면 된다.
도 18의 블록도(1800)가 일련의 단계(act) 또는 이벤트로서 예시되고 설명되지만, 예시하는 그러한 단계 또는 이벤트의 순서가 제한적인 의미로서 해석되어서는 안 되는 것이 이해될 것이다. 예를 들어, 일부 단계가 본 명세서에 예시 및/또는 설명한 것과는 상이한 순서로 그리고/또는 그 설명한 것과는 별개로 다른 단계 또는 이벤트와 동시에 일어날 수 있다. 또한, 예시하는 단계 전부가, 본 명세서에 설명하는 하나 이상의 양태 또는 실시하는데 필요한 것은 아니며, 본 명세서에 나타내는 작용 중 하나 이상은 하나 이상의 개별 단계 및/또는 페이즈에서 수행될 수도 있다.
일부 실시형태에서, 본원은 메모리 셀을 제공하며, 메모리 셀은, 가변 저항을 가진 데이터 저장 엘리먼트와, 데이터 저장 엘리먼트와 직렬로 전기적으로 결합되는 바이폴라 셀렉터를 포함하고, 바이폴라 셀렉터는 제1 유니폴라 셀렉터 및 제2 유니폴라 셀렉터를 포함하며, 제1 및 제2 유니폴라 셀렉터는 반대 방향으로 병렬로 전기적으로 결합된다. 일부 실시형태에서, 제1 유니폴라 셀렉터의 캐소드가 제2 유니폴라 셀렉터의 애노드에 전기적으로 결합된다. 일부 실시형태에서, 제1 및 제2 유니폴라 셀렉터는 다이오드이다. 일부 실시형태에서, 바이폴라 셀렉터는 제1 극성에서 제1 임계 전압을 그리고 제2 극성에서 제2 임계 전압을 갖고, 제1 및 제2 유니폴라 셀렉터는 개별적으로 제1 및 제2 임계 전압을 규정한다. 일부 실시형태에서, 제1 및 제2 임계 전압은 상이하다. 일부 실시형태에서, 데이터 저장 엘리먼트는 MTJ를 포함하고, MTJ는 기준 강자성 엘리먼트와 자유 강자성 엘리먼트를 포함한다. 일부 실시형태에서, 자유 강자성 엘리먼트는 기준 강자성 엘리먼트에 의해 바이폴라 셀렉터로부터 전기적으로 분리되고, 기준 강자성 엘리먼트는 제1 유니폴라 셀렉터의 캐소드에 의해 제1 유니폴라 셀렉터의 애노드로부터 전기적으로 분리되며, 제1 유니폴라 셀렉터의 임계 전압은 제2 유니폴라 셀렉터의 임계 전압보다 낮다. 일부 실시형태에서, 기준 강자성 엘리먼트는 자유 강자성 엘리먼트에 의해 바이폴라 셀렉터로부터 전기적으로 분리되고, 자유 강자성 엘리먼트는 제1 유니폴라 셀렉터의 캐소드에 의해 제1 유니폴라 셀렉터의 애노드로부터 전기적으로 분리되며, 제1 유니폴라 셀렉터의 임계 전압은 제2 유니폴라 셀렉터의 임계 전압보다 높다. 일부 실시형태에 있어서, 제1 유니폴라 셀렉터의 폭은 제2 유니폴라 셀렉터의 폭과는 상이하다.
일부 실시형태에서, 본원은 집적 칩을 제공하며, 집적 칩은, 복수의 로우와 복수의 컬럼에서 복수의 메모리 셀을 포함하는 어레이로서, 메모리 셀은 개별 바이폴라 셀렉터 및 개별 데이터 저장 엘리먼트를 포함하며, 바이폴라 셀렉터 각각은 반대 방향으로 병렬로 전기적으로 결합되는 제1 셀렉터 및 제2 셀렉터를 포함하는, 상기 어레이와, 어레이의 대응하는 로우를 따라 연장되며 대응하는 로우에서 어레이의 메모리 셀과 전기적으로 결합하는 복수의 제1 전도성 라인과, 어레이의 대응하는 컬럼을 따라 연장되며 대응하는 컬럼에서 어레이의 메모리 셀과 전기적으로 결합하는 복수의 제2 전도성 라인을 포함한다. 일부 실시형태에서, 메모리 셀은 MRAM 셀이다. 일부 실시형태에서, 제1 및 제2 셀렉터는 유니폴라 셀렉터이고, 제1 셀렉터의 애노드가 제2 셀렉터의 캐소드에 직접 전기적으로 결합되며, 제1 셀렉터의 캐소드가 제2 셀렉터의 애노드에 직접 전기적으로 결합된다. 일부 실시형태에서, 집적 칩은, 복수의 로우 및 복수의 컬럼에서 복수의 제2 메모리 셀을 포함하는 제2 어레이로서, 제2 메모리 셀은 개별 제2 바이폴라 셀렉터 및 개별 제2 데이터 저장 엘리먼트를 포함하며, 제2 전도성 라인은 제2 어레이의 대응하는 컬럼을 따라 연장되며 대응하는 컬럼에서 제2 어레이의 제2 메모리 셀과 전기적으로 결합하는, 상기 제2 어레이와, 제2 어레이의 대응하는 로우를 따라 연장되며 대응하는 로우에서 제2 어레이의 제2 메모리 셀과 전기적으로 결합하는 복수의 제3 전도성 라인을 포함하고, 제2 전도성 라인은 제1 전도성 라인과 제2 전도성 라인 사이에 수직으로 있다. 일부 실시형태에서, 제1 및 제2 셀렉터는 순방향 바이어싱된 상태에서 상이한 임계 전압을 갖는 다이오드이다.
일부 실시형태에서, 본원은 방법을 제공하며, 이 방법은 복수의 로우 및 복수의 컬럼에서 복수의 메모리 셀을 포함하는 메모리 어레이를 제공하는 단계로서, 메모리 셀은 제1 메모리 셀을 포함하고, 제1 메모리 셀은 제1 유니폴라 셀렉터 및 제2 유니폴라 셀렉터를 포함하며, 제1 및 제2 유니폴라 셀렉터는 반대 방향으로 병렬로 전기적으로 결합되는 것인, 상기 메모리 어레이를 제공하는 단계와, 제1 극성에서 제1 메모리 셀 양단에 제1 전압을 인가하는 단계로서, 제1 메모리 셀 양단에 제1 전압을 인가하는 동안 제1 및 제2 유니폴라 셀렉터는 각각 ON 및 OFF인, 상기 제1 전압 인가 단계와, 제1 극성과는 상이한 제2 극성에서 제1 메모리 셀 양단에 제2 전압을 인가하는 단계를 포함하고, 제1 메모리 셀 양단에 제2 전압을 인가하는 동안 제1 및 제2 유니폴라 셀렉터는 각각 OFF 및 ON이다. 일부 실시형태에서, 제1 전압의 인가는 제1 메모리 셀을 제1 저항 상태로 설정하고, 제2 전압의 인가는 제1 메모리 셀을, 제1 저항 상태와는 상이한 제2 저항 상태로 설정한다. 일부 실시형태에서, 메모리 셀은 제1 메모리 셀과 동일한 로우 또는 컬럼에서 제2 메모리 셀을 더 포함하고, 제2 메모리 셀은 제3 셀렉터 및 제4 셀렉터를 포함하며, 제3 및 제4 셀렉터는 반대 방향으로 병렬로 전기적으로 결합되고, 방법은 제1 극성에서 메모리 셀 양단에 제1 전압을 인가하는 동안 제1 극성에서 제2 메모리 셀 양단에 제3 전압을 인가하는 단계를 더 포함하고, 제3 및 제4 셀렉터는 제3 전압을 인가하는 동안에 OFF이다. 일부 실시형태에서, 방법은 제2 극성에서 메모리 셀 양단에 제2 전압을 인가하는 동안에 제2 극성에서 제2 메모리 셀 양단에 제4 전압을 인가하는 단계를 더 포함하고, 제3 및 제4 셀렉터는 제4 전압을 인가하는 동안에 OFF이다. 일부 실시형태에서, 제1 유니폴라 셀렉터는 제1 및 제3 전압 사이에 임계 전압을 갖는다. 일부 실시형태에서, 제1 및 제2 유니폴라 셀렉터는 다이오드이고, 제1 및 제2 유니폴라 셀렉터는 각각 ON 동안에 순방향 바이어싱되고, 제1 및 제2 유니폴라 셀렉터는 각각 OFF 동안에 역방향 바이어싱된다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 메모리 셀에 있어서,
가변 저항을 가진 데이터 저장 엘리먼트와,
상기 데이터 저장 엘리먼트와 직렬로 전기적으로 결합되는 바이폴라 셀렉터를 포함하고, 상기 바이폴라 셀렉터는 제1 유니폴라 셀렉터 및 제2 유니폴라 셀렉터를 포함하며, 상기 제1 및 제2 유니폴라 셀렉터는 반대 방향으로 병렬로 전기적으로 결합되는, 메모리 셀.
2. 제1항에 있어서, 상기 제1 유니폴라 셀렉터의 캐소드가 상기 제2 유니폴라 셀렉터의 애노드에 전기적으로 결합되는, 메모리 셀.
3. 제1항에 있어서, 상기 제1 및 제2 유니폴라 셀렉터는 다이오드인, 메모리 셀.
4. 제1항에 있어서, 상기 바이폴라 셀렉터는 제1 극성에서 제1 임계 전압을 그리고 제2 극성에서 제2 임계 전압을 갖고, 상기 제1 및 제2 유니폴라 셀렉터는 개별적으로 제1 및 제2 임계 전압을 규정하는, 메모리 셀.
5. 제4항에 있어서, 상기 제1 및 제2 임계 전압은 상이한, 메모리 셀.
6. 제1항에 있어서, 상기 데이터 저장 엘리먼트는 자기 터널 접합(MTJ)을 포함하고, 상기 MTJ는 기준 강자성 엘리먼트와 자유 강자성 엘리먼트를 포함하는, 메모리 셀.
7. 제6항에 있어서, 상기 자유 강자성 엘리먼트는 상기 기준 강자성 엘리먼트에 의해 상기 바이폴라 셀렉터로부터 전기적으로 분리되고, 상기 기준 강자성 엘리먼트는 상기 제1 유니폴라 셀렉터의 캐소드에 의해 상기 제1 유니폴라 셀렉터의 애노드로부터 전기적으로 분리되며, 상기 제1 유니폴라 셀렉터의 임계 전압은 상기 제2 유니폴라 셀렉터의 임계 전압보다 낮은, 메모리 셀.
8. 제6항에 있어서, 상기 기준 강자성 엘리먼트는 상기 자유 강자성 엘리먼트에 의해 상기 바이폴라 셀렉터로부터 전기적으로 분리되고, 상기 자유 강자성 엘리먼트는 상기 제1 유니폴라 셀렉터의 캐소드에 의해 상기 제1 유니폴라 셀렉터의 애노드로부터 전기적으로 분리되며, 상기 제1 유니폴라 셀렉터의 임계 전압은 상기 제2 유니폴라 셀렉터의 임계 전압보다 높은, 메모리 셀.
9. 제1항에 있어서, 상기 제1 유니폴라 셀렉터의 폭은 상기 제2 유니폴라 셀렉터의 폭과는 상이한, 메모리 셀.
10. 집적 칩에 있어서,
복수의 로우와 복수의 컬럼에서 복수의 메모리 셀을 포함하는 어레이로서, 상기 메모리 셀은 개별 바이폴라 셀렉터 및 개별 데이터 저장 엘리먼트를 포함하며, 상기 바이폴라 셀렉터 각각은 반대 방향으로 병렬로 전기적으로 결합되는 제1 셀렉터 및 제2 셀렉터를 포함하는, 상기 어레이와,
상기 어레이의 대응하는 로우를 따라 연장되며 상기 대응하는 로우에서 상기 어레이의 메모리 셀과 전기적으로 결합하는 복수의 제1 전도성 라인과,
상기 어레이의 대응하는 컬럼을 따라 연장되며 상기 대응하는 컬럼에서 상기 어레이의 메모리 셀과 전기적으로 결합하는 복수의 제2 전도성 라인을 포함하는, 집적 칩.
11. 제10항에 있어서, 상기 메모리 셀은 자기 저항 랜덤 액세스 메모리(MRAM) 셀인, 집적 칩.
12. 제10항에 있어서, 상기 제1 및 제2 셀렉터는 유니폴라 셀렉터이고, 상기 제1 셀렉터의 애노드가 상기 제2 셀렉터의 캐소드에 직접 전기적으로 결합되며, 상기 제1 셀렉터의 캐소드가 상기 제2 셀렉터의 애노드에 직접 전기적으로 결합되는, 집적 칩.
13. 제10항에 있어서,
복수의 로우 및 복수의 컬럼에서 복수의 제2 메모리 셀을 포함하는 제2 어레이로서, 상기 제2 메모리 셀은 개별 제2 바이폴라 셀렉터 및 개별 제2 데이터 저장 엘리먼트를 포함하며, 상기 제2 전도성 라인은 상기 제2 어레이의 대응하는 컬럼을 따라 연장되며 상기 대응하는 컬럼에서 상기 제2 어레이의 제2 메모리 셀과 전기적으로 결합하는, 상기 제2 어레이와,
상기 제2 어레이의 대응하는 로우를 따라 연장되며 상기 대응하는 로우에서 상기 제2 어레이의 제2 메모리 셀과 전기적으로 결합하는 복수의 제3 전도성 라인을 포함하고, 상기 제2 전도성 라인은 상기 제1 전도성 라인과 상기 제2 전도성 라인 사이에 수직으로 있는, 집적 칩.
14. 제10항에 있어서, 상기 제1 및 제2 셀렉터는 순방향 바이어싱된 상태에서 상이한 임계 전압을 갖는 다이오드인, 집적 칩.
15. 방법에 있어서,
복수의 로우 및 복수의 컬럼에서 복수의 메모리 셀을 포함하는 메모리 어레이를 제공하는 단계로서, 상기 메모리 셀은 제1 메모리 셀을 포함하고, 상기 제1 메모리 셀은 제1 유니폴라 셀렉터 및 제2 유니폴라 셀렉터를 포함하며, 상기 제1 및 제2 유니폴라 셀렉터는 반대 방향으로 병렬로 전기적으로 결합되는 것인, 상기 메모리 어레이를 제공하는 단계와,
제1 극성에서 상기 제1 메모리 셀 양단에 제1 전압을 인가하는 단계로서, 상기 제1 메모리 셀 양단에 제1 전압을 인가하는 동안 상기 제1 및 제2 유니폴라 셀렉터는 각각 ON 및 OFF인, 상기 제1 전압을 인가하는 단계와,
상기 제1 극성과는 상이한 제2 극성에서 상기 제1 메모리 셀 양단에 제2 전압을 인가하는 단계로서, 상기 제1 메모리 셀 양단에 제2 전압을 인가하는 동안 상기 제1 및 제2 유니폴라 셀렉터는 각각 OFF 및 ON인, 상기 제2 전압을 인가하는 단계를 포함하는, 방법
16. 제15항에 있어서, 상기 제1 전압의 인가는 상기 제1 메모리 셀을 제1 저항 상태로 설정하고, 상기 제2 전압의 인가는 상기 제1 메모리 셀을, 상기 제1 저항 상태와는 상이한 제2 저항 상태로 설정하는, 방법.
17. 제15항에 있어서, 상기 메모리 셀은 상기 제1 메모리 셀과 동일한 로우 또는 컬럼에서 제2 메모리 셀을 더 포함하고, 상기 제2 메모리 셀은 제3 셀렉터 및 제4 셀렉터를 포함하며, 상기 제3 및 제4 셀렉터는 반대 방향으로 병렬로 전기적으로 결합되고, 상기 방법은,
상기 제1 극성에서 상기 메모리 셀 양단에 상기 제1 전압을 인가하는 동안 상기 제1 극성에서 상기 제2 메모리 셀 양단에 제3 전압을 인가하는 단계를 더 포함하고, 상기 제3 및 제4 셀렉터는 상기 제3 전압을 인가하는 동안에 OFF인, 방법.
18. 제17항에 있어서, 상기 방법은,
상기 제2 극성에서 상기 메모리 셀 양단에 상기 제2 전압을 인가하는 동안 상기 제2 극성에서 상기 제2 메모리 셀 양단에 제4 전압을 인가하는 단계를 더 포함하고, 상기 제3 및 제4 셀렉터는 상기 제4 전압을 인가하는 동안에 OFF인, 방법.
19. 제17항에 있어서, 상기 제1 유니폴라 셀렉터는 상기 제1 및 제3 전압 사이에 임계 전압을 갖는, 방법.
20. 제15항에 있어서, 상기 제1 및 제2 유니폴라 셀렉터는 다이오드이고, 상기 제1 및 제2 유니폴라 셀렉터는 각각 ON 동안에 순방향 바이어싱되고, 상기 제1 및 제2 유니폴라 셀렉터는 각각 OFF 동안에 역방향 바이어싱되는, 방법.

Claims (10)

  1. 메모리 셀에 있어서,
    가변 저항을 가진 데이터 저장 엘리먼트; 및
    상기 데이터 저장 엘리먼트와 직렬로 전기적으로 결합된 바이폴라 셀렉터
    를 포함하고, 상기 바이폴라 셀렉터는 제1 유니폴라 셀렉터 및 제2 유니폴라 셀렉터를 포함하며, 상기 제1 및 제2 유니폴라 셀렉터는 반대 방향으로 병렬로 전기적으로 결합되고, 상기 바이폴라 셀렉터는 반대 극성에서 각각 상이한 임계 전압을 가지며,
    상기 데이터 저장 엘리먼트는 자기 터널 접합(MTJ)을 포함하고, 상기 MTJ는 기준 강자성 엘리먼트와 자유 강자성 엘리먼트를 포함하고, 상기 자유 강자성 엘리먼트는 상기 기준 강자성 엘리먼트에 의해 상기 바이폴라 셀렉터로부터 전기적으로 분리되고, 상기 기준 강자성 엘리먼트는 상기 제1 유니폴라 셀렉터의 캐소드에 의해 상기 제1 유니폴라 셀렉터의 애노드로부터 전기적으로 분리되며, 상기 제1 유니폴라 셀렉터의 임계 전압은 상기 제2 유니폴라 셀렉터의 임계 전압보다 낮은 것인, 메모리 셀.
  2. 제1항에 있어서, 상기 제1 유니폴라 셀렉터의 캐소드는 상기 제2 유니폴라 셀렉터의 애노드에 전기적으로 결합되는 것인, 메모리 셀.
  3. 제1항에 있어서, 상기 제1 및 제2 유니폴라 셀렉터는 다이오드인 것인, 메모리 셀.
  4. 제1항에 있어서, 상기 제1 및 제2 유니폴라 셀렉터는 개별적으로 상기 상이한 임계 전압을 규정하는 것인, 메모리 셀.
  5. 제1항에 있어서, 상기 제1 유니폴라 셀렉터의 폭은 상기 제2 유니폴라 셀렉터의 폭과는 상이한 것인, 메모리 셀.
  6. 집적 칩에 있어서,
    복수의 로우와 복수의 컬럼에서 복수의 메모리 셀을 포함하는 어레이로서, 상기 메모리 셀은 개별 바이폴라 셀렉터 및 개별 데이터 저장 엘리먼트를 포함하며, 상기 바이폴라 셀렉터 각각은 반대 방향으로 병렬로 전기적으로 결합된 제1 셀렉터 및 제2 셀렉터를 포함하고, 상기 제1 셀렉터의 크기(dimension)는 상기 제2 셀렉터의 크기와 상이한 것인, 상기 어레이;
    상기 어레이의 대응하는 로우를 따라 연장되며 상기 대응하는 로우에서 상기 어레이의 메모리 셀과 전기적으로 결합된 복수의 제1 전도성 라인;
    상기 어레이의 대응하는 컬럼을 따라 연장되며 상기 대응하는 컬럼에서 상기 어레이의 메모리 셀과 전기적으로 결합된 복수의 제2 전도성 라인;
    복수의 로우 및 복수의 컬럼에서 복수의 제2 메모리 셀을 포함하는 제2 어레이로서, 상기 제2 메모리 셀은 개별 제2 바이폴라 셀렉터 및 개별 제2 데이터 저장 엘리먼트를 포함하며, 상기 제2 전도성 라인은 상기 제2 어레이의 대응하는 컬럼을 따라 연장되며 상기 대응하는 컬럼에서 상기 제2 어레이의 제2 메모리 셀과 전기적으로 결합되는 것인, 상기 제2 어레이; 및
    상기 제2 어레이의 대응하는 로우를 따라 연장되며 상기 대응하는 로우에서 상기 제2 어레이의 제2 메모리 셀과 전기적으로 결합된 복수의 제3 전도성 라인
    을 포함하고,
    상기 제2 전도성 라인은 상기 제1 전도성 라인과 상기 제3 전도성 라인 사이에 수직으로 있는 것인, 집적 칩.
  7. 제6항에 있어서, 상기 메모리 셀은 자기 저항 랜덤 액세스 메모리(MRAM) 셀인 것인, 집적 칩.
  8. 제6항에 있어서, 상기 제1 및 제2 셀렉터는 유니폴라 셀렉터이고, 상기 제1 셀렉터의 애노드는 상기 제2 셀렉터의 캐소드에 직접 전기적으로 결합되며, 상기 제1 셀렉터의 캐소드는 상기 제2 셀렉터의 애노드에 직접 전기적으로 결합되는 것인, 집적 칩.
  9. 제6항에 있어서, 상기 제1 및 제2 셀렉터는 순방향 바이어싱된 상태에서 상이한 임계 전압을 갖는 다이오드인 것인, 집적 칩.
  10. 방법에 있어서,
    복수의 로우 및 복수의 컬럼에서 복수의 메모리 셀을 포함하는 메모리 어레이를 제공하는 단계로서, 상기 메모리 셀은 제1 메모리 셀을 포함하고, 상기 제1 메모리 셀은 제1 유니폴라 셀렉터 및 제2 유니폴라 셀렉터를 포함하며, 상기 제1 및 제2 유니폴라 셀렉터는 반대 방향으로 병렬로 전기적으로 결합되고, 상기 메모리 셀은 상기 제1 메모리 셀과 동일한 로우 또는 컬럼에서 제2 메모리 셀을 더 포함하고, 상기 제2 메모리 셀은 제3 셀렉터 및 제4 셀렉터를 포함하며, 상기 제3 및 제4 셀렉터는 반대 방향으로 병렬로 전기적으로 결합되는 것인, 상기 메모리 어레이를 제공하는 단계;
    제1 극성에서 상기 제1 메모리 셀 양단에 상기 제1 유니폴라 셀렉터의 임계 전압을 초과하는 제1 전압을 인가하는 단계로서, 상기 제1 메모리 셀 양단에 상기 제1 전압을 인가하는 동안 상기 제1 및 제2 유니폴라 셀렉터는 각각 ON 및 OFF인 것인, 상기 제1 전압을 인가하는 단계;
    상기 제1 극성과는 상이한 제2 극성에서 상기 제1 메모리 셀 양단에 상기 제2 유니폴라 셀렉터의 임계 전압을 초과하는 제2 전압을 인가하는 단계로서, 상기 제1 메모리 셀 양단에 상기 제2 전압을 인가하는 동안 상기 제1 및 제2 유니폴라 셀렉터는 각각 OFF 및 ON이고, 상기 제2 유니폴라 셀렉터의 임계 전압은 상기 제1 유니폴라 셀렉터의 임계 전압과는 상이한 것인, 상기 제2 전압을 인가하는 단계; 및
    상기 제1 극성에서 상기 제1 메모리 셀 양단에 상기 제1 전압을 인가하는 동안 상기 제1 극성에서 상기 제2 메모리 셀 양단에 제3 전압을 인가하는 단계로서, 상기 제3 및 제4 셀렉터는 상기 제3 전압을 인가하는 동안에 OFF이고, 상기 제1 유니폴라 셀렉터의 임계 전압은 상기 제1 전압과 상기 제3 전압 사이인 것인, 상기 제3 전압을 인가하는 단계
    를 포함하는, 방법.
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