TWI749377B - 積體晶片、記憶體單元及其操作方法 - Google Patents
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Abstract
本揭露多種實施例直指一種具有獨立可調諧之臨界電壓的雙極性選擇器，以及包括該雙極性選擇器的記憶體單元與包括該記憶體單元的記憶體陣列。在一些實施例中，雙極性選擇器包括第一單極性選擇器及第二單極性選擇器。第一單極性選擇器與第二單極性選擇器以相反的方向並聯地電性耦接，且舉例來說，可為二極體或其他合適之單極性選擇器。藉由將第一單極性選擇器及第二單極性選擇器以相反的方向並聯設置，第一單極性選擇器獨立地定義雙極性選擇器的第一臨界電壓，而第二單極性選擇器獨立地定義雙極性選擇器的第二臨界電壓。因此，藉由調整第一單極性選擇器及第二單極性選擇器的參數，第一臨界電壓及第二臨界電壓可被獨立地調諧。
Description
本揭露係有關於記憶體單元及積體晶片，特別係有關於具有雙極性選擇器的記憶體單元及積體晶片。
許多現代化的電子裝置包括電子記憶體。具有一選擇器一電阻器(one-selector one-resistor,1S1R)記憶體單元的交叉點(cross-point)記憶體結構，因為它的高密度而在下一代電子記憶體的使用上越來越受到關注。下一代電子記憶體的範例包括電阻式隨機存取記憶體(resistive random-access memory,RRAM)、相變化隨機存取記憶體(phase-change RAM,PCRAM)、磁阻隨機存取記憶體(magnetoresistive RAM,MRAM)、以及導電橋接隨機存取記憶體(conductive-bridging RAM,CBRAM)。
本揭露實施例提供一種記憶體單元。上述記憶體單元包括：具有可變電阻的資料儲存元件；以及與資料儲存元件串聯地電性耦接的雙極性選擇器，其中雙極性選擇器包括第一單極性選擇器以及第二單極性選擇器，且第一
單極性選擇器與上述第二單極性選擇器以相反的方向並聯地電性耦接。
本揭露實施例提供一種積體晶片。上述積體晶片包括：一陣列，包括在複數列及複數行中的複數記憶體單元，其中複數記憶體單元包括個別之雙極性選擇器及個別之資料儲存元件，且每個雙極性選擇器包括以相反方向並聯地電性耦接的第一選擇器及第二選擇器；複數第一導電線路，沿著上述陣列之複數對應列延伸，且在上述陣列之複數對應列中與上述陣列的複數記憶體單元電性耦接；以及複數第二導電線路，沿著上述陣列之複數對應行延伸，且在上述陣列之複數對應行中與上述陣列的複數記憶體單元電性耦接。
在一些實施例中，本揭露提供一種記憶體單元操作方法。上述積體晶片製造方法包括：提供一記憶體陣列，上述記憶體陣列包括在複數列及複數行中的複數記憶體單元，其中複數記憶體單元包括第一記憶體單元，第一記憶體單元包括第一單極性選擇器及第二單極性選擇器，且第一單極性選擇器與第二單極性選擇器以相反的方向並聯地電性耦接；在第一記憶體單元上以第一極性施加第一電壓，其中當在第一記憶體單元上施加第一電壓時，第一單極性選擇器及第二單極性選擇器分別為開啟(ON)及關閉(OFF)；以及在第一記憶體單元上以不同於第一極性的第二極性施加第二電壓，其中當在第一記憶體單元上施加第二電壓時，第一單極性選擇器及第二單極性選擇器分別為關閉及開啟。
100:示意圖
102:記憶體單元
104:雙極性選擇器
106:資料儲存元件
108:第一單極性選擇器
110:第二單極性選擇器
SL:源線
BL:位元線
200A:示意圖
202:參考元件
204:自由元件
206:屏障元件
L1,L2:長度
200B:示意圖
300A:示意圖
W1,W2:寬度
300B:示意圖
400A:示意圖
402:陰極
404:絕緣體
406:陽極
T1:第一絕緣體厚度
T2:第二絕緣體厚度
400B:示意圖
500:圖表
502:第一I-V曲線502
504:第二I-V曲線504
506:虛線
VT1:第一臨界電壓
VT2:第二臨界電壓
600A:截面圖
602:基板
604:互連結構
606:互連介電層
608:導線
610:通孔
600B:截面圖
612:半導體裝置
614:源極/汲極區域
616:閘極介電層
618:閘極電極
700:示意圖
702:記憶體陣列
SLn,SLn+1,SLn+2:源線
BLm,BLm+1,BLm+2:位元線
800A:示意圖
GND:接地
Vw1:第一寫入電壓
Iw1:電流
102s:被選擇之記憶體單元
102u:未被選擇之記憶體單元
800B:示意圖
Vw0:第二寫入電壓
Iw0:電流
800C:示意圖
Vr:讀取電壓
Ir:讀取電流
900A,900B,900C,900D:示意圖
1000A:示意圖
702a:第一記憶體陣列
702b:第二記憶體陣列
1000B:示意圖
1100A:截面圖
1100B:截面圖
1200:截面圖
606a:第一互連介電層
608a:第一導線
610a:第一通孔
1300:截面圖
402a:陰極
404a:絕緣體
406a:陽極
1400:截面圖
402b:陰極
404b:絕緣體
406b:陽極
1500:截面圖
606b:第二互連介電層
608b:第二導線
610b:第二通孔
1600:截面圖
1700:截面圖
606c:第三互連介電層
608c:第三導線
610c:第三通孔
1800:方塊圖
1802~1810:操作
本揭露實施例可藉由閱讀下列之詳細說明及範例並配合對應之圖式以更加詳細地了解。需注意的是，依照業界之標準操作，各種特徵並未依照比例繪製，且僅用於說明之目的。事實上，為了清楚論述，各種特徵之尺寸
可任意地增加或減少。
第1圖顯示記憶體單元之一些實施例的示意圖，該記憶體單元包括具有獨立可調諧之臨界電壓的雙極性選擇器。
第2A圖及第2B圖顯示第1圖之記憶體單元多種更加詳細的實施例的示意圖，圖中記憶體單元的資料儲存元件為磁穿隧接面(MTJ)。
第3A圖及第3B圖分別顯示第2A圖及第2B圖之記憶體單元的一些替代性實施例的示意圖，圖中雙極性選擇器的個別選擇器具有不同尺寸。
第4A圖及第4B圖分別顯示第3A圖及第3B圖之記憶體單元的一些更加詳細的實施例的示意圖，圖中雙極性選擇器的個別選擇器為多層堆疊。
第5圖顯示第1圖之雙極性選擇器之電流-電壓(I-V)的一些實施例的圖表。
第6A圖及第6B圖顯示包括第1圖之記憶體單元的積體晶片之許多實施例的截面圖。
第7圖顯示包含複數記憶體單元之記憶體陣列的一些實施例的示意圖，其中上述記憶體單元包括具有獨立可調諧臨界電壓的雙極性選擇器。
第8A圖至第8C圖顯示第7圖之記憶體陣列在不同操作狀態的一些實施例的示意圖。
第9A圖至第9D圖顯示第7圖之記憶體陣列的多種替代性實施例的示意圖。
第10A圖及第10B圖顯示包括複數記憶體單元之三維(3D)記憶體陣列的多種實施例的示意圖，其中上述記憶體單元包括具有獨立可調諧之臨界電壓的雙極性選擇器。
第11A圖及第11B圖分別顯示第10A圖及第10B圖中包括一對堆疊之記憶體單元的積體晶片的多種實施例的截面圖。
第12圖顯示形成包括記憶體陣列之積體晶片的方法之一些實施例的截面圖，其中上述記憶體陣列的記憶體單元包括具有獨立可調諧之臨界電壓的雙極性選擇器。
第13圖顯示形成包括記憶體陣列之積體晶片的方法之一些實施例的截面圖，其中上述記憶體陣列的記憶體單元包括具有獨立可調諧之臨界電壓的雙極性選擇器。
第14圖顯示形成包括記憶體陣列之積體晶片的方法之一些實施例的截面圖，其中上述記憶體陣列的記憶體單元包括具有獨立可調諧之臨界電壓的雙極性選擇器。
第15圖顯示形成包括記憶體陣列之積體晶片的方法之一些實施例的截面圖，其中上述記憶體陣列的記憶體單元包括具有獨立可調諧之臨界電壓的雙極性選擇器。
第16圖顯示形成包括記憶體陣列之積體晶片的方法之一些實施例的截面圖，其中上述記憶體陣列的記憶體單元包括具有獨立可調諧之臨界電壓的雙極性選擇器。
第17圖顯示形成包括記憶體陣列之積體晶片的方法之一些實施例的截面圖，其中上述記憶體陣列的記憶體單元包括具有獨立可調諧之臨界電壓的雙極性選擇器。
第18圖顯示第12圖至第17圖之方法的一些實施例的方塊圖。
本揭露提供許多不同的實施例或範例以實施本案的不同特徵。以
下的揭露內容敘述各個組件及其排列方式的特定實施例，以簡化說明。理所當然的，這些特定的範例並非旨於限制。舉例來說，若是本揭露敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。此外，以下本揭露不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限制所討論之不同實施例及/或結構之間有特定的關係。
此外，空間相對術語，例如「在...下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，係為了便於描述圖式中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中所描繪的方位外，這些空間相對術語意欲包含使用中或操作中的裝置之不同方位。除此之外，設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相對術語也可相應地進行解釋。
一個交叉點記憶體陣列，舉例來說，可包括複數一選擇器一電阻器(1S1R)記憶體單元，分別位於位元線與字線的交叉點上。藉由適當地對位元線及字線施加偏壓(bias)，位於位元線與字線之交叉點上的1S1R記憶體單元會被選擇，且電流流經該1S1R記憶體單元。當1S1R記憶體單元被選擇時，1S1R記憶體單元的選擇器被以大於該選擇器之臨界電壓(threshold voltage)的電壓施加偏壓。此外，由於位元線與字線是共享的，因此在1S1R記憶體單元之位元線處的未被選擇之記憶體單元的選擇器，與在1S1R記憶體單元之字線處的未被選擇之記憶體單元的選擇器被偏壓。然而，橫跨未被選擇之記憶體單元之選擇器的電
壓會小於選擇器的臨界電壓，因此電流不會流經其他1S1R記憶體單元。
1S1R記憶體單元可為單極性(unipolar)或雙極性(bipolar)。單極性1S1R記憶體單元以單一極性讀取或寫入。雙極性1S1R記憶體單元以兩個極性讀取及/或寫入。舉例來說，雙極性1S1R記憶體單元可被設定為分別對應不同極性的不同狀態(state)。因此，用於單極性1S1R記憶體單元的選擇器(例如：單極性選擇器)以單一極性切換及/或具有單一臨界電壓，而用於雙極性1S1R記憶體單元的選擇器(例如：雙極性選擇器)以兩個極性切換，及/或具有分別在兩個極性上的臨界電壓。
典型的雙極性選擇器具有對稱的臨界電壓。對稱的臨界電壓在第一極性處具有與在第二極性處相似的數值，且若不對另一個極性進行相似的調諧(tune)，則不能針對一個極性進行調諧。然而，用於第一極性處的偏壓電壓可不同於用於第二極性處的偏壓電壓，因此可能難以將對稱的臨界電壓與第一極性及第二極性上的偏壓電壓作適當的匹配(match)。由於臨界電壓差勁的匹配性，因此與被選擇之1S1R記憶體單元共享位元線或字線的未被選擇之1S1R記憶體單元，可能會具有未完全關閉(OFF)的選擇器。因此，漏電流(leakage current)可能會流經未被選擇之1S1R記憶體單元，並導致讀取干擾(disturbance)及/或寫入干擾。此外，由於臨界電壓差勁的匹配性，被選擇之1S1R記憶體單元可能會具有未完全開啟(ON)的選擇器。因此，該選擇器可能會在被選擇之1S1R記憶體單元中導致大量的寄生電阻(parasitic resistance)，這會導致讀取干擾。讀取干擾可能會降低被選擇之1S1R記憶體單元的讀取電阻，及/或導致讀取失敗(read failure)。寫入干擾可能導致未被選擇之1S1R記憶體單元的狀態發生變化。
本申請之各種實施例直指一種具有可獨立調諧臨界電壓的雙極
性選擇器，以及包括該雙極性選擇器的記憶體單元與包括該記憶體單元的記憶體陣列。在一些實施例中，雙極性選擇器包括第一單極性選擇器及第二單極性選擇器。單極性選擇器，舉例來說，可以單一極性切換及/或具有單一臨界電壓，而雙極性選擇器，舉例來說，可為在複數極性上切換及/或分別在複數極性上具有複數臨界電壓的選擇器。第一單極性選擇器及第二單極性選擇器以相反的方向並聯地電性耦接(electrically couple)，且第一單極性選擇器及第二單極性選擇器，舉例來說，可為二極體(diode)或一些其他合適之單極性選擇器。
藉由將第一單極性選擇器與第二單極性選擇器以相反的方向並聯地設置，第一單極性選擇器獨立地定義雙極性選擇器的第一臨界電壓，而第二單極性選擇器獨立地定義雙極性選擇器的第二臨界電壓。因此，可藉由調整第一單極性選擇器及第二單極性選擇器的參數，以獨立地調諧第一臨界電壓及第二臨界電壓。當記憶體單元的極性在讀取及/或寫入操作之間改變時，獨立的調諧允許第一臨界電壓及第二臨界電壓更好地匹配偏壓條件，其中這些偏壓條件用於自記憶體單元讀取及/或寫入記憶體單元。藉由更好地匹配偏壓條件，可以減少讀取干擾及/或寫入干擾。
參照第1圖，第1圖提供記憶體單元102之一些實施例的示意圖100，其中記憶體單元102包括具有獨立可調諧之臨界電壓的雙極性選擇器104。雙極性選擇器104與資料儲存元件106串聯地電性耦接於位元線BL與源線(source line)SL之間。在一些實施例中，位元線BL與源線SL的位置相反。此外，雙極性選擇器104具有在第一極性的第一臨界電壓，且更具有在第二極性的第二臨界電壓。在一些實施例中，第一臨界電壓與第二臨界電壓並不相同。舉例來說，第一臨界電壓可為5伏特(V)，而第二臨界電壓可為4V，反之亦然。不過，第一臨
界電壓及第二臨界電壓亦可採用其他數值。在其他實施例中，第一臨界電壓及第二臨界電壓是相同的。
當橫跨雙極性選擇器104的電壓自位元線BL到資料儲存元件106為正時，雙極性選擇器104處於第一極性，而當橫跨雙極性選擇器104的電壓自資料儲存元件106到位元線BL為正時，雙極性選擇器104處於第二極性。在第一極性，若自位元線BL到資料儲存元件106之橫跨雙極性選擇器104的電壓超過第一臨界電壓，則雙極性選擇器104導通及/或處於低電阻狀態。否則，在第一極性下，雙極性選擇器104不導通及/或處於高電阻狀態。在第二極性，若自資料儲存元件106到位元線BL橫跨雙極性選擇器104的電壓超過第二臨界電壓，則雙極性選擇器104導通及/或處於低電阻狀態。否則，在第二極性下，雙極性選擇器104不導通及/或處於高電阻狀態。
雙極性選擇器104包括第一單極性選擇器108及第二單極性選擇器110。第一單極性選擇器108與第二單極性選擇器110以相反的方向並聯地電性耦接。單極性選擇器是一種以單一極性切換及/或具有單一臨界電壓的裝置。在第一極性，若橫跨單極性選擇器的電壓超過臨界電壓，則單極性選擇器導通及/或處於低電阻狀態。否則，在第一極性下，單極性選擇器不導通及/或處於高電阻狀態。在第二極性下，單極性選擇器不導通及/或處於高電阻狀態。第一單極性選擇器108及第二單極性選擇器110，舉例來說，可以具有相反方向，以這種方式，第一單極性選擇器108被配置以選擇性地允許電流在第一方向上流動，同時阻止電流在第二方向上流動，而第二單極性選擇器110被配置以選擇性地允許電流在第二方向上流動，同時阻止電流在第一方向上流動。第一單極性選擇器108及第二單極性選擇器110，舉例來說，可為PIN二極體、多晶矽二極體、衝穿
二極體(punch-through diode)、變阻器式選擇器(varistor-type selector)、雙向定限開關(ovonic threshold switch,OTS)、硫化物摻雜基選擇器(doped-chalcogenide-based selector)、莫特效應基選擇器(Mott effect based selector)、混合離子電子導電基選擇器(mixed-ionic-electronic-conductive(MIEC)-based selector)、場輔助超線性臨界選擇器(field-assisted-superliner-threshold)、燈絲基選擇器(filament-based selector)、氧化鉿摻雜基選擇器(doped-hafnium-oxide-based selector)、或其他合適之二極體及/或選擇器。
藉由將第一單極性選擇器108與第二單極性選擇器110以相反的方向並聯地設置，第一單極性選擇器108獨立地定義第一臨界電壓，而第二單極性選擇器110獨立地定義第二臨界電壓。因此，可藉由調整第一單極性選擇器108及第二單極性選擇器110的參數，以獨立地調諧第一臨界電壓及第二臨界電壓。當記憶體單元102的極性在讀取及/或寫入操作之間改變時，獨立的調諧允許第一臨界電壓及第二臨界電壓更好地匹配偏壓條件，其中這些偏壓條件用於自記憶體單元102讀取及/或寫入記憶體單元102。藉由更好地匹配偏壓條件，可以減少讀取記憶體單元102時的讀取干擾。此外，在自記憶體單元102讀取及/或寫入記憶體單元102時，可以減少對相鄰記憶體單元(未圖示)的寫入干擾。
在一些實施例中，第一單極性選擇器108僅具有兩個端子(terminal)，及/或第二單極性選擇器110僅具有兩個端子。在一些實施例中，第一單極性選擇器108具有兩個以上的端子，及/或第二單極性選擇器110具有兩個以上的端子。在一些實施例中(例如：在第一單極性選擇器108及第二單極性選擇器110為二極體的情況下)，第一單極性選擇器108的陰極電性耦接至第二單極性選
擇器110的陽極，而第一單極性選擇器108的陽極電性耦接至第二單極性選擇器110的陰極。在替代性實施例中，雙極性選擇器及/或一些其他合適類型之選擇器被用於第一單極性選擇器108及第二單極性選擇器110之單極性選擇器的位置。
資料儲存元件106儲存一位元的資料。在一些實施例中，資料儲存元件的電阻根據資料儲存元件106的資料狀態而改變。舉例來說，資料儲存元件106在第一資料狀態下可具有低電阻，而在第二資料狀態下可具有高電阻。在其他實施例中，資料儲存元件106的電容或一些其他合適之參數根據資料儲存元件106的資料狀態而改變。在一些實施例中，資料儲存元件106為磁穿隧接面(magnetic tunnel junction,MTJ)或其他合適之磁性接面，及/或記憶體單元102為自旋轉移矩磁性隨機存取記憶體(spin-transfer torque magnetic random-access memory,STT-MRAM)單元或其他合適之MRAM單元。在一些實施例中，資料儲存元件106為金屬-絕緣體-金屬(MIM)堆疊，及/或記憶體單元102為電阻式隨機存取記憶體(RRAM)單元。不過，資料儲存元件106亦可採用其他結構，及/或記憶體單元102亦可採用其他類型的記憶體單元。
在一些實施例中，資料儲存元件106被設定為在第一極性是第一資料狀態，並被設定為在第二極性是第二資料狀態，使得對資料儲存元件106的寫入是雙極性的。舉例來說，在資料儲存元件106是MTJ的情況下，資料儲存元件106可被設定為在第一極性是第一資料狀態，並可被設定為在第二極性是第二資料狀態。因此，在將資料儲存元件106設定為第一資料狀態時使用第一臨界電壓，而在將資料儲存元件106設定為第二資料狀態時使用第二臨界電壓。在一些實施例中，以第一極性讀取資料儲存元件106，使得自資料儲存元件106的讀取是單極性的。因此，在自資料儲存元件106讀取時僅使用第一臨界電壓。
參照第2A圖，第2A圖提供第1圖之記憶體單元102的一些更加詳細的實施例的示意圖200A，其中資料儲存元件106為MTJ。資料儲存元件106包括參考元件202、自由元件204及屏障(barrier)元件206。屏障元件206為非磁性的，且被夾設在參考元件202與自由元件204之間。參考元件202及自由元件204為鐵磁性的(ferromagnetic)，且自由元件204鋪上在參考元件202及屏障元件206上。此外，參考元件202具有固定的磁化(magnetization)，而自由元件204具有可變的磁化(方向)。
根據參考元件202與自由元件204的磁化是平行或是反平行(anti-parallel)，資料儲存元件106具有低電阻或高電阻。舉例來說，當參考元件202與自由元件204的磁化為平行時，資料儲存元件106可具有低電阻，而當磁化為反平行時，可具有高電阻。低電阻及高電阻可依次(in turn)用來代表資料儲存元件106的不同資料狀態。
第一寫入電壓以第一極性施加在資料儲存元件106上，以將資料儲存元件106設置為反平行狀態，而第二寫入電壓以第二極性施加在資料儲存元件106上，以將資料儲存元件106設置為平行狀態。在一些實施例中，第二寫入電壓大於第一寫入電壓，因為當將資料儲存元件106設置為平行狀態時，資料儲存元件106通常，但並非總是，處於高電阻狀態(即反平行狀態)。第二寫入電壓，舉例來說，可為第一寫入電壓的約1.5-3.0倍。不過，亦可採用其他大於1的倍數(例如：5.0或一些其他數值)。在第二寫入電壓大於第一寫入電壓的一些實施例中，第二臨界電壓大於第一臨界電壓，因為第一臨界電壓與第一寫入電壓以相同的極性被使用，而第二臨界電壓與第二寫入電壓以相同的極性被使用。舉例來說，這可藉由相對於第一單極性選擇器108之長度L1有所增加的第二單極性選擇器
110之長度L2來示意性地呈現。
在一些實施例中，屏障元件206為隧道屏障(tunnel barrier)，選擇性地允許電子通過屏障元件206進行量子力學穿隧(quantum mechanical tunneling)。舉例來說，當參考元件202及自由元件204具有平行的磁化時，量子力學穿隧可被允許，而當參考元件202及自由元件204具有反平行的磁化時，量子力學穿隧可被阻擋。舉例來說，屏障元件206可包括非晶屏障(amorphous barrier)、結晶屏障(crystalline barrier)、或其他合適之屏障。舉例來說，非晶屏障可為或可包括氧化鋁(例如：AlOx)、氧化鈦(例如：TiOx)、或其他合適之非晶屏障。結晶屏障可為或可包括氧化錳(例如：MgO)、尖晶石(例如：MgAl2O4)、或其他合適之結晶屏障。
在一些實施例中，參考元件202為下列材料，或是包括下列材料：鈷鐵(例如：CoFe)、鈷鐵硼(例如：CoFeB)、或某種其他合適之鐵磁材料、或前述的任意組合。在一些實施例中，參考元件202毗鄰反鐵磁(antiferromagnetic)元件(未圖示)，及/或為合成反鐵磁(synthetic antiferromagnetic,SAF)元件(未圖示)的一部分或是另外毗鄰合成反鐵磁元件。在一些實施例中，自由元件204為下列材料，或是包括下列材料：鈷鐵(例如：CoFe)、鈷鐵硼(例如：CoFeB)、或某種其他合適之鐵磁材料、或前述的任意組合。
參照第2B圖，第2B圖提供第2A圖之記憶體單元102的一些替代性實施例的示意圖200B，其中參考元件202鋪設在自由元件204上。因為其中參考元件202鋪設在自由元件204上，因此與第2A圖相比，施加在資料儲存元件106上的第一寫入電壓及第二寫入電壓的極性相反。第一寫入電壓以第二極性施加在資料儲存元件106上，以將資料儲存元件106設置為反平行狀態，而第二寫入
電壓以第一極性施加在資料儲存元件106上，以將資料儲存元件106設置為平行狀態。在第二寫入電壓大於第一寫入電壓的一些實施例中，第一臨界電壓大於第二臨界電壓，因為第一臨界電壓與第二寫入電壓以相同的極性被使用，而第二臨界電壓與第一寫入電壓以相同的極性被使用。舉例來說，這可藉由相對於第二單極性選擇器110之長度L2有所增加的第一單極性選擇器108之長度L1來示意性地呈現。
參照第3A圖，第3A圖提供第2A圖之記憶體單元102的一些替代性實施例的示意圖300A，其中第一單極性選擇器108的尺寸大於第二單極性選擇器110的尺寸。舉例來說，這可藉由相對於第二單極性選擇器110之寬度W2有所增加的第一單極性選擇器108之寬度W1來示意性地呈現。在一些實施例中，第一單極性選擇器108及第二單極性選擇器110分別由多層堆疊所形成，且就多層堆疊之橫截面寬度而言，第一單極性選擇器108的尺寸大於第二單極性選擇器110的尺寸。
在一些實施例中，由於較大的尺寸，第一單極性選擇器108具有比第二單極性選擇器110的導通電阻(ON resistance)更小的導通電阻。此外，在一些實施例中，在讀取記憶體單元102時，第一單極性選擇器108為開啟(ON)，且在讀取記憶體單元102時，第二單極性選擇器110為關閉(OFF)。因此，第一單極性選擇器108之較大的尺寸可在讀取記憶體單元102的同時減少寄生電阻，這擴大了讀取窗口。
參照第3B圖，第3B圖提供第2B圖之記憶體單元102的一些替代性實施例的示意圖300B，其中第二單極性選擇器110的尺寸大於第一單極性選擇器108的尺寸。舉例來說，這可藉由相對於第一單極性選擇器108之寬度W1有所增
加的第二單極性選擇器110之寬度W2來示意性地呈現。第一單極性選擇器108之較大的尺寸能夠，舉例來說，在讀取記憶體單元102的同時減少寄生電阻，這擴大了讀取窗口並減少了讀取干擾。
參照第4A圖，第4A圖提供第3A圖之記憶體單元102的一些更加詳細的實施例的示意圖400A，其中第一單極性選擇器108及第二單極性選擇器110為多層堆疊。第一單極性選擇器108及第二單極性選擇器110包括個別的陰極402、個別的絕緣體404、以及個別的陽極406。每個絕緣體404被夾設在對應之陰極402與對應之陽極406之間。舉例來說，多層堆疊可為PIN二極體、MIM裝置、或一些其他多層裝置。
在多層堆疊為PIN二極體的一些實施例中，陰極402為N型半導體材料，或是包含N型半導體材料，陽極406為P型半導體材料，或是包含P型半導體材料，而絕緣體404為本質或輕度摻雜的半導體材料，或是包含本質或輕度摻雜的半導體材料。舉例來說，相對於陰極402及/或陽極406，絕緣體404可為輕度摻雜。舉例來說，多層堆疊的半導體材料可為下列材料，或是包括下列材料：多晶矽、單晶矽、鍺、砷化銦鎵(indium gallium arsenide)、或一些其他合適之半導體材料。在多層堆疊是MIM裝置的一些實施例中，陰極402及陽極406為包括金屬或一些其他合適之導電材料，或是包括金屬或一些其他合適之導電材料；及/或絕緣體404為下列材列，或是包括下列材料：摻雜之氧化鉿、一些其他合適之金屬氧化物、或一些其他合適之絕緣體材料。
在一些實施例中，絕緣體404的厚度被改變，以調整第一單極性選擇器108及第二單極性選擇器110的臨界電壓。舉例來說，增加絕緣體的厚度可增加對應之單極性選擇器的臨界電壓，而減少厚度可縮小臨界電壓。在一些
實施例中，第二單極性選擇器110之第二絕緣體厚度T2會大於第一單極性選擇器108之第一絕緣體厚度T1，因此第二單極性選擇器110具有比第一單極性選擇器108更大的臨界電壓。在一些實施例中，絕緣體404的摻雜濃度被改變，以調整第一單極性選擇器108及第二單極性選擇器110的臨界電壓。舉例來說，增加絕緣體的摻雜濃度可縮小對應之選擇器的臨界電壓，而減少摻雜濃度可增加臨界電壓。
在一些實施例中，第一單極性選擇器108及第二單極性選擇器110的寬度被改變，以調整第一單極性選擇器108及第二單極性選擇器110的導通電阻。舉例來說，增加選擇器的寬度可減少選擇器的導通電阻，而縮小寬度則可增加導通電阻。在一些實施例中，第二單極性選擇器110之第二寬度W2會小於第一單極性選擇器108之第一寬度W1，因此第一單極性選擇器108具有比第二單極性選擇器110更小的導通電阻。如上所述，當第一單極性選擇器108在讀取期間開啟時，較小的導通電阻可以擴大記憶體單元102的讀取窗口。
參照第4B圖，第4B圖提供第3B圖之記憶體單元102的一些更詳細的實施例的示意圖400B，其中第一單極性選擇器108及第二單極性選擇器110為多層堆疊。第一單極性選擇器108及第二單極性選擇器110包括個別的陰極402、個別的絕緣體404、以及個別的陽極406。陰極402、絕緣體404、以及陽極406，舉例來說，可如前文關於第4A圖所述。在一些實施例中，第一單極性選擇器108之第一絕緣體厚度T1會大於第二單極性選擇器110之第二絕緣體厚度T2，因此第一單極性選擇器108具有比第二單極性選擇器110更大的臨界電壓。在一些實施例中，第二單極性選擇器110之第二寬度W2會大於第一單極性選擇器108之第一寬度W1，因此第二單極性選擇器110具有比第一單極性選擇器108還小的導通電
阻。
參照第5圖，第5圖提供第1圖之雙極選擇器104的電流-電壓(I-V)曲線的一些實施例的圖表500。圖表500之水平軸對應電壓，而圖表500之垂直軸對應電流。此外，圖表500之右上象限對應雙極性選擇器104的第一極性，而圖表500之左下象限則對應雙極性選擇器104的第二極性。圖表500包括第一I-V曲線502及第二I-V曲線504。
聚焦於第一I-V曲線502，電流約為零直到電壓超過雙極性選擇器104之第一臨界電壓VT1，並接著隨電壓的大小而增加。此外，電流約為零直到電壓超過雙極性選擇器104之第二臨界電壓VT2，並接著隨電壓的大小而增加。在一些實施例中，當第1圖之第一單極性選擇器108及第二單極性選擇器110為多晶矽二極體、PIN二極體、或某種其他合適類型之二極體時，第1圖之雙極性選擇器104具有第一I-V曲線502。舉例來說，因為第一單極性選擇器108及第二單極性選擇器110可為PIN二極體，因此第4A圖及第4B圖中雙極性選擇器104的實施例可具有第一I-V曲線502。
聚焦於第二I-V曲線504，第二I-V曲線504具有轉折(snapback)形狀。電流約為零直到電壓超過雙極性選擇器104之第一臨界電壓VT1，並接著大小增加。隨著電流大小的增加，電壓在大小增加之前會朝零伏特轉折。此外，電流約為零直到電壓超過雙極性選擇器104之第二臨界電壓VT2，並接著大小增加。隨著電流大小的增加，電壓在大小增加之前會朝零伏特轉折。在一些實施例中，當第一單極性選擇器108及第二單極性選擇器110為包含氧化鉿摻雜之絕緣體的MIM裝置時，雙極性選擇器104具有第二I-V曲線504。舉例來說，因為第一單極性選擇器108及第二單極性選擇器110可為包含氧化鉿摻雜之絕緣體的
MIM裝置，因此第4A圖及第4B圖中雙極性選擇器104的實施例可具有第二I-V曲線504。
舉例來說，與雙極性選擇器104具有第一I-V曲線502的實施例相比，雙極性選擇器104具有第二I-V曲線504的實施例可具有較小的導通電阻。對於給定的電流(由虛線506劃定)，由於轉折的關係，第二I-V曲線504具有小於第一I-V曲線502的電壓。因此，根據歐姆定律，在橫跨雙極性選擇器104的電阻方面，雙極性選擇器104具有第二I-V曲線504的實施例小於雙極性選擇器104具有第一I-V曲線502的實施例。較小的電阻繼而擴大了第1圖之記憶體單元102的讀取窗口，因為寄生電阻較小。
不管雙極性選擇器104是否具有第一I-V曲線502或第二I-V曲線504，第一臨界電壓VT1由第1圖之第一單極性選擇器108所定義，而第二臨界電壓VT2則由第1圖之第二單極性選擇器110所定義。在一些實施例中，第一臨界電壓VT1與第二臨界電壓VT2具有不同的大小，使得雙極性選擇器104具有不對稱的臨界電壓。在一些實施例中，第一臨界電壓VT1與第二臨界電壓VT2具有相同的大小，使得雙極性選擇器104具有對稱的臨界電壓。
參照第6A圖，第6A圖提供包含第1圖之記憶體單元102的積體晶片的一些實施例的截面圖600A。記憶體單元102鋪設在基板602上，並位於覆蓋基板602的互連結構604中。互連結構604包括互連介電層606、複數導線608、以及複數通孔610。為了易於圖示，僅有一些通孔610被標記610。互連介電層606容納導線608、通孔610、以及記憶體單元102，且舉例來說，互連介電層606可為或可包括氧化矽、低k值介電質、一些其他合適之介電質、或前述之任意組合。舉例來說，如本文所用，低k值介電質可為所具有之介電常數k小於約3.9、3、2
或1的介電質。
導線608及通孔610在互連介電層606中交互堆疊，以定義導電路徑，這些導電路徑在積體晶片中互連記憶體單元102的組件，及/或將記憶體單元102連接至其他裝置(未圖示)。舉例來說，導線608及通孔610可定義導電路徑，該導電路徑並聯地電性耦接第一單極性選擇器108及第二單極性選擇器110。作為其他範例中，導線608及通孔610可定義導電路徑，該導電路徑自定義位元線BL之導線到定義源線SL之導線將雙極性選擇器104與資料儲存元件106串聯地電性耦接。導線608及通孔610，舉例來說，可為或可包括金屬、一些其他合適之導電材料、或前述之任意組合。
參照第6B圖，第6B圖提供第6A圖之積體晶片的一些替代性實施例的截面圖600B，其中半導體裝置612位於記憶體單元102的下方。將半導體裝置612安排在記憶體單元102下方，舉例來說，能夠增強積體晶片的功能密度。在一些實施例中，半導體裝置612與記憶體單元102電性隔離，及/或導線608及通孔610並未定義直接自半導體裝置612通往(to)記憶體單元102的導電路徑。在其他實施例中，半導體裝置612藉由導線608及通孔610電性耦接至記憶體單元102。半導體裝置612，舉例來說，可為金屬絕緣層半導體(metal-oxide-semiconductor,MOS)裝置、絕緣閘極場效電晶體(insulated-gate field-effect transistor,IGFET)、或一些其他合適之半導體裝置。
在一些實施例中，半導體裝置612包括一對源極/汲極區域614、閘極介電層616、以及閘極電極618。源極/汲極區域614在基板602中，沿著基板602的頂部表面。閘極介電層616及閘極電極618堆疊於基板602上，垂直地位於基板102與互連結構604之間，且橫向地位於源極/汲極區域614之間。
參照第7圖，第7圖提供包含以複數列及行排列之複數記憶體單元102的記憶體陣列702的一些實施例的示意圖700。為了易於圖示，僅有一些記憶體單元102被標記102。在一些實施例中，僅有一部分的記憶體陣列被圖示。舉例來說，儘管圖示了三列及三行，但更多的列及行可存在於示意圖700之外。在其他實施例中，記憶體陣列702被完全圖示，因此具有三行及三列。
記憶體單元102包括具有獨立可調諧之臨界電壓的個別之雙極性選擇器104，且進一步包括個別之資料儲存元件106。為了易於圖示，僅有一些雙極性選擇器104被標記104，僅有一些資料儲存元件106被標記106。雙極性選擇器104分別與資料儲存元件106串聯地電性耦接，且包括個別之第一單極性選擇器108及個別之第二單極性選擇器110。為了清楚起見，僅有一些第一單極性選擇器108被標記108，僅有一些第二單極性選擇器110被標記110。第一單極性選擇器108分別與第二單極性選擇器110並聯地電性耦接，並定義雙極性選擇器104在第一極性的臨界電壓。第二單極性選擇器110定義雙極性選擇器104在第二極性的臨界電壓。每個記憶體單元102，舉例來說，可如前文關於第1圖所示及所述。
位元線沿著記憶體陣列之對應列橫向地延伸，並與對應列中的記憶體單元電性耦接，而源線沿著記憶體陣列之對應行橫向地延伸，並與對應行中的記憶體單元電性耦接。為了清楚起見，將位元線分別被標記為BLm、BLm+1、以及BLm+2，其中下標標識對應的列，且m是表示記憶體陣列702中列的整數變量。相似地，為了清楚起見，源線分別被標記為SLn、SLn+1、以及SLn+2，其中下標標識對應的行，n是表示記憶體陣列中行的整數變量。
藉由適當地偏壓位元線及源線，位元線與源線交叉點上的記憶體
單元可被選擇以及讀取或寫入。在一些實施例中，取決於是將第一資料狀態寫入記憶體單元還是將第二資料狀態寫入記憶體單元，偏壓條件具有不同的極性。此外，雙極性選擇器104防止對與被選擇之記憶體單元共享位元線或源線的未被選擇之記憶體單元的讀取及/或寫入干擾。
參照第8A圖至第8C圖，第8A圖至第8C圖以各種操作狀態提供第7圖之記憶體陣列702之一些實施例的示意圖800A到800C，以出示雙極性選擇器104的操作。第8A圖顯示將被選擇之記憶體單元102s寫入為第一資料狀態(例如：邏輯「1」)時的記憶體陣列702，而第8B圖顯示將被選擇之記憶體單元102s寫入為第二資料狀態(例如：邏輯「0」)時的記憶體陣列702。第8C圖顯示讀取被選擇之記憶體單元102s的狀態時的記憶體陣列702。
如第8A圖所示，被選擇之記憶體單元102s位於源線SLn與位元線BLm+2的交叉點處。當源線SLn接地(GND)時，位元線BLm+2被第一寫入電壓Vw1偏壓。在一些實施例中，其他源線SLn+1、SLn+2及其他位元線BLm、BLm+1被以第一寫入電壓Vw1的一半或第一寫入電壓Vw1的一小部份偏壓，以降低對未被選擇之記憶體單元的寫入干擾。自位元線BLm+2到源線SLn的第一寫入電壓Vw1為正，使得被選擇之記憶體單元102s處於第一極性，且被選擇之記憶體單元102s的第二單極性選擇器110關閉(OFF)。此外，第一寫入電壓Vw1超過第一單極性選擇器108的第一臨界電壓，使得被選擇之記憶體單元102s的第一單極性選擇器108開啟(ON)，且電流Iw1流經被選擇之記憶體單元102s。電流Iw1繼而將被選擇之記憶體單元102s的資料儲存元件106設置為第一資料狀態。
一些未被選擇之記憶體單元102u(僅有其中的一些被標記為102u)與被選擇之記憶體單元102s共享源線SLn及位元線BLm+2，因此這些未被選擇之記
憶體單元102u亦被偏壓為第一極性。舉例來說，未被選擇之記憶體單元102u可被偏壓為第一寫入電壓Vw1的約一半的電壓。然而，未被選擇之記憶體單元102u的偏壓電壓小於第一單極性選擇器108的第一臨界電壓，因此未被選擇之記憶體單元102u的第一單極性選擇器108為關閉(OFF)。此外，因為未被選擇之記憶體單元102u被以第一極性偏壓，因此未被選擇之記憶體單元102u的第二單極性選擇器110為關閉(OFF)。因此，電流不會流經未被選擇之記憶體單元102u，且沒有對未被選擇之記憶體單元102u的寫入干擾。
如第8B圖所示，當位元線BLm+2接地時，源線SLn被以第二寫入電壓Vw0偏壓。在一些實施例中，其他源線SLn+1、SLn+2及其他位元線BLm、BLm+1被以第二寫入電壓Vw0的一半或第二寫入電壓Vw0的一小部份偏壓。從源線SLn到位元線BLm+2的第二寫電壓Vw0為正，使得被選擇之記憶體單元102s處於第二極性，且被選擇之記憶體單元102s的第一單極性選擇器108為關閉(OFF)。此外，第二寫入電壓Vw0超過第二單極性選擇器110的第二臨界電壓，使得被選擇之記憶體單元102s的第二單極性選擇器110開啟(ON)，且電流Iw0流經被選擇之記憶體單元102s。電流Iw0繼而將被選擇之記憶體單元102s的資料儲存元件106設置為第二資料狀態。
與被選擇之記憶體單元102s共享源線SLn及位元線BLm+2的未被選擇之記憶體單元102u也被偏壓為第二極性。舉例來說，未被選擇之記憶體單元102u可被偏壓為第二寫入電壓Vw0的約一半的電壓。然而，未被選擇之記憶體單元102u的偏壓電壓小於第二單極性選擇器110的第二臨界電壓，因此未被選擇之記憶體單元102u的第二單極性選擇器110為關閉(OFF)。此外，因為未被選擇之記憶體單元102u被以第二極性偏壓，因此未被選擇之記憶體單元102u的第一單
極性選擇器108為關閉(OFF)。因此，電流不會流經未被選擇之記憶體單元102u，且沒有對未被選擇之記憶體單元102u的寫入干擾。
如第8C圖所示，在源線SLn接地的同時，位線BLm+2被以讀取電壓Vr偏壓。除了使用讀取電壓Vr取代第一寫入電壓Vw1，且讀取電壓Vr夠小使得所得讀取電流Ir不會改變被選擇之記憶體單元102s的狀態之外，第8C圖與第8A圖相同。當資料儲存元件106的電阻隨著對應之資料狀態變化時，取決於讀取電流Ir的大小，被選擇之記憶體單元102s處於第一資料狀態或第二資料狀態。
在一些實施例中，第一寫入電壓Vw1及第二寫入電壓Vw0與讀取電壓Vr是不同的，藉此，雙極性選擇器104之第一臨界電壓與第二臨界電壓是不同的，以在不同操作期間適當地匹配偏壓條件。舉例來說，用於第二極性之適當匹配的臨界電壓，可處於下列兩個電壓之間：1)在第二寫入操作期間，橫跨被選擇之記憶體單元102s的雙極性選擇器104的電壓(見第8B圖)；以及2)在第二寫入操作期間，橫跨未被選擇之記憶體單元102u的雙極性選擇器104的電壓(見第8B圖)。由於第一寫入操作及讀取操作皆執行於第一極性，因此當適當地選擇第一臨界電壓時，可考慮兩個操作期間的偏壓條件。舉例來說，用於第一極性之適當匹配的臨界電壓，可處於下列兩個電壓之間：1)在讀取操作期間，橫跨被選擇之記憶體單元102s的雙極性選擇器104的電壓(見第8C圖)；以及2)在第一寫入操作期間，橫跨未被選擇之記憶體單元102u的雙極性選擇器104的電壓(見第8A圖)。舉例來說，第一臨界電壓可相對於第二臨界電壓獨立地調諧，反之亦然，因為第一臨界電壓由第一單極性選擇器108設定，而第二臨界電壓則由第二單極性選擇器110個別定義。
參照第9A圖，第9A圖提供第7圖之記憶體陣列702的一些替代性
實施例的示意圖900A，其中每個記憶體單元102如前文關於第2A圖所示及所述。資料儲存元件106包括個別之參考元件202、個別之自由元件204、以及個別之屏障元件206。為了易於圖示，僅有一些參考元件202被標記為202、僅有一些自由元件204被標記為204、且僅有一些屏障元件206被標記為206。自由元件204鋪設在參考元件202上，且屏障元件206被夾設在參考元件202與自由元件204之間。
參照第9B圖，第9B圖提供第9A圖之記憶體陣列702的一些替代性實施例的示意圖900B，其中每個記憶體單元102如前文關於第2B圖所示及所述，而非第2A圖。參照第9C圖，第9C圖提供第9A圖之記憶體陣列702的一些替代性實施例的示意圖900C，其中每個記憶體單元102如前文關於第3A圖所示及所述，而非第2A圖。參照第9D圖，第9D圖提供第9A圖之記憶體陣列702的一些替代性實施例的示意圖900D，其中每個記憶體單元102如前文關於第3B圖所示及所述，而非第2A圖。
參照第10A圖，第10A圖提供包含第一記憶體陣列702a及第二記憶體陣列702b之三維(3D)記憶體陣列的一些實施例的示意圖1000A。第一記憶體陣列702a及第二記憶體陣列702b被堆疊，使得第二記憶體陣列702b被鋪設在第一記憶體陣列702a上，並與第一記憶體陣列702a分隔。第一記憶體陣列702a及第二記憶體陣列702b的堆疊，舉例來說，可增強記憶體密度。在一些實施例中，如圖所示，每個第一記憶體陣列702a及第二記憶體陣列702b如第7圖中之記憶體陣列所示及所述。在其他實施例中，每個第一記憶體陣列702a及第二記憶體陣列702b，如第9A圖至第9D圖中之任一個記憶體陣列702所示及所述。在其他實施例中，第一記憶體陣列702a如第7圖及第9A圖至第9D圖中的其中一個記憶體陣列
702所示及所述，而第二記憶體陣列702b則如第7圖及第9A圖至第9D圖中的另一個記憶體陣列702所示及所述。
參照第10B圖，第10B圖提供第10A圖之3D記憶體陣列的一些替代性實施例的示意圖1000B，其中第一記憶體陣列702a與第二記憶體陣列702b共用源線。如上所述，源線分別被標記為SLn、SLn+1、以及SLn+2，其中，下標標識對應於行，且n表示3D記憶體陣列中行的整數變量。
參照第11A圖，第11A圖提供積體晶片之一些實施例的截面圖1100A，其中該積體晶片包含來自第10A圖之3D記憶體陣列的一對堆疊之記憶體單元102。堆疊之記憶體單元102在3D記憶體陣列中位於相同的列及相同的行上。此外，堆疊之記憶體單元102之下方的那個在第10A圖的第一記憶體陣列702a中，而堆疊之記憶體單元102之上方的那個則在第10A圖的第二記憶體陣列702b中。堆疊之記憶體單元102鋪設在基板602上，且由互連結構604之互連介電層606所環繞。此外，互連介電層606中的導線608及通孔610電性互連堆疊之記憶體單元102的組件。
參照第11B圖，第11B圖提供第11A圖之積體晶片的一些替代性實施例的截面圖1100B，其中堆疊之記憶體單元102由第11B圖之3D記憶體陣列所代替。因此，堆疊之記憶體單元102共享由其中一個導線608所定義的源線SL。
參照第12圖至第17圖，第12圖至第17圖提供用於形成包含記憶體陣列之積體晶片的方法的一些實施例的截面圖1200至截面圖1700，其中記憶體陣列之記憶體單元包括具有獨立可調諧之臨界電壓的雙極性選擇器。為了易於圖示，截面圖1200至截面圖1700僅顯示了記憶體陣列的第一記憶體單元。然而，記憶體陣列之其他記憶體單元，舉例來說，可與第一記憶體單元同時形成，及/
或每個其他記憶體單元，舉例來說，可如第一記憶體單元所示般形成。
如第12圖之截面圖1200所示，互連結構604部分地形成於基板602上。基板602，舉例來說，可為塊材矽(bulk silicon)基板、絕緣層上矽(silicon-on-insulator,SOI)基板、或一些其他合適之基板。互連結構604包括第一互連介電層606a、定義位元線BL的第一導線608a、以及第一組之第一通孔610a。第一互連介電層606a容納第一導線608a及第一通孔610a，且舉例來說，第一互連介電層606a可為或可包括氧化矽、低k值介電材料、一些其他合適之介電質、或前述之組合。舉例來說，低k值介電材料可為或可包所具有之介電常數k小於約3.9、3、2或1的介電質。第一導線608a及第一通孔610a堆疊於第一互連介電層606a中，使得第一通孔610a鋪設在第一導線608a上。
在一些實施例中，半導體裝置(未圖示)位於基板602上，介於基板602與互連結構604之間。在一些實施例中，附加之導線(未圖示)及/或通孔(未圖示)交替地堆疊於第一互連介電層606a中，介於基板602及/或第一導線608a之間。附加之導線及/或附加之通孔，舉例來說，可定義自基板602上之半導體裝置(未圖示)引出的導電路徑。在一些實施例中，用於部分地形成互連結構604的製程包括：1)在基板602上沉積第一互連介電層606a之下部互連部分；2)形成嵌入下部互連部分的第一導線608a；3)在第一導線608a及下部互連部分上形成第一互連介電層606a之上部互連部分；以及4)形成嵌入上部互連部分的第一通孔610a。不過，亦可採用用於部分地形成互連結構604的其他製程。
如第13圖之截面圖1300所示，第一單極性選擇器108形成於位元線BL之上，並藉由其中一個第一通孔610a電性耦接到位元線BL。第一單極性選擇器108包括陰極402a、絕緣體404a、以及陽極406a。絕緣體404a介於陰極402a
與陽極406a之間，且陰極402a鋪在陽極406a上。舉例來說，陰極402a、絕緣體404a、以及陽極406a可定義PIN二極體、MIM裝置、或一些其他多層裝置。
在陰極402a、絕緣體404a、以及陽極406a定義PIN二極體的一些實施例中，陰極402a為N型半導體材料或是包括N型半導體材料，陽極406a為P型半導體材料或是包括P型半導體材料，而絕緣體404a為本質或輕度摻雜之半導體材料或是包含本質或輕度摻雜之半導體材料。舉例來說，絕緣體404a相對於陰極402a及/或陽極406a可被輕度摻雜。用於陰極402a、絕緣體404a、以及陽極406a的半導體材料，舉例來說，可為或可包括多晶矽、單晶矽、或一些其他合適的半導體材料。在陰極402a、絕緣體404a、以及陽極406a定義MIM裝置的一些實施例中，陰極402a及陽極406a為金屬或一些其他合適之導電材料，或是包括金屬或一些其他合適之導電材料；及/或絕緣體404a為下列材料，或是包括下列材料：摻雜之氧化鉿、一些其他合適之金屬氧化物、或一些其他合適之絕緣材料。
在一些實施例中，用於形成第一單極性選擇器108的製程包括：1)在互連結構604上沉積陽極層；2)在陽極層上沉積絕緣體層；3)在絕緣體層上沉積陰極層；以及4)將多層薄膜圖案化為第一單極性選擇器108。不過，亦可採用其他製程。舉例來說，可由下列技術執行：化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、無電電鍍(electroless plating)、電鍍(electroplating)、一些其他合適之沉積製程、或前述之任何組合。舉例來說，可藉由微影(photolithography)/蝕刻製程及/或一些其他合適之圖案化製程來執行圖案化。
如第14圖之截面圖1400所示，第二單極性選擇器110形成於位元
線BL上，與第一單極性選擇器108相鄰，且藉由另一個第一通孔610a電性耦合至位元線BL。與第一單極性選擇器108相似，第二單極性選擇器110包括陰極402b、絕緣體404b、以及陽極406b，且絕緣體404b介於陰極402b與陽極406b之間。然而，與第一單極性選擇器108相反，陽極406b鋪設在陰極402b上，且第二單極性選擇器110具有與第一單極性選擇器108不同的方向。舉例來說，陰極402b、絕緣體404b、以及陽極406b可定義PIN二極體、MIM裝置、或一些其他多層裝置。
在陰極402b、絕緣體404b、以及陽極406b定義PIN二極體的一些實施例中，陰極402b、絕緣體404b、以及陽極406b與所述第一單極選擇器108之對應部分相同。在陰極402b、絕緣體404b、以及陽極406b定義MIM裝置的一些實施例中，陰極402b、絕緣體404b、以及陽極406b與所述第一單極選擇器108之對應部分相同。
在一些實施例中，第二單極性選擇器110的絕緣體404b，具有比第一單極性選擇器108的絕緣體404a更大的厚度，因此第二單極性選擇器110具有比第一單極性選擇器108更大的臨界電壓。第一單極性選擇器108與第二單極性選擇器110之間臨界電壓的不同，舉例來說，使第一單極性選擇器108及第二單極性選擇器110能更好地匹配對應之偏壓條件，以降低讀取及/或寫入干擾。在一些實施例中，第一單極性選擇器108及第二單極性選擇器110具有不同的寬度。
在一些實施例中，用於形成第二單極性選擇器110的製程包括：1)在互連結構604上沉積陰極層；2)在陰極層上沉積絕緣體層；3)在絕緣體層上沉積陽極層；以及4)將多層薄膜圖案化為第二單極性選擇器110。不過，亦可採用其他製程。舉例來說，沉積及圖案化可如前文對第一單極性選擇器108所述。
如第15圖之截面圖1500所示，互連結構604延伸圍繞第一單極性
選擇器108及第二單極性選擇器110，使得互連結構604將第一單極性選擇器108與第二單極性選擇器110並聯地電性耦接，以定義雙極性選擇器104。延伸之互連結構604更包括第二互連介電層606b、第二導線608b、以及一組第二通孔610b。第二互連介電層606b容納第二導線608b及第二通孔610b，且舉例來說，可如所述之第一互連介電層606a般。第二導線608b與第二通孔610b於第二互連介電層606b中堆疊，使得第二導線608b藉由一些第二通孔610b電性耦接至第一單極性選擇器108及第二單極選擇器110，且其中一個第二通孔610b鋪設在第二導線608b上。
在一些實施例中，用於延伸互連結構604的製程包括：1)沉積第二互連介電層606b的下部互連部分；2)同時形成第二導線608b及第二通孔610b，其中第二通孔610b位於嵌入下部互連部分之第二導線608b的下方；3)在第二導線608b及下部互連部分上形成第二互連介電層606b的上部互連部分；以及4)形成鋪在第二導線608b上並嵌入上部互連部分的第二通孔610b。不過，亦可採用用於延伸互連結構604的其他製程。
如第16圖之截面圖1600所示，在互連結構604上、其中一個第二通孔610b上形成資料儲存元件106。舉例來說，資料儲存元件106可為MTJ、MIM堆疊、或用於資料儲存之一些其他合適結構。在資料儲存元件106為MTJ的一些實施例中，資料儲存元件106包括參考元件202、自由元件204、以及屏障元件206。屏障元件206是非磁性的，且被夾設在參考元件202與自由元件204之間。參考元件202及自由元件204是鐵磁性的，且自由元件204鋪設在參考元件202及屏障元件206上。可替代地，參考元件202與自由元件204的位置被交換。
在一些實施例中，用於形成資料儲存元件106的製程包括：1)在
互連結構604上沉積參考層；2)在參考層上沉積屏障層；3)在屏障層上沉積自由層；以及4)將參考層、屏障層、以及自由層圖案化為資料儲存元件106。不過，亦可採用其他製程。舉例來說，可在1)沉積自由層並在3)沉積參考層。舉例來說，沉積可藉由下列技術執行：CVD、PVD、無電電鍍、電鍍、一些其他合適之沉積製程、或前述之任意組合。舉例來說，可藉由微影/蝕刻製程及/或一些其他合適之圖案化製程來執行圖案化。
如第17圖之截面圖1700所示，互連結構604完整地圍繞資料儲存元件106。完整的互連結構604包括第三互連介電層606c、定義源線SL的第三導線608c、以及第三通孔610c。第三互連介電層606c容納第三導線608c及第三通孔610c。此外，第三互連介電層606c，舉例來說，可如所述之第一互連介電層606a。在一些實施例中，完成互連結構604的製程包括：1)沉積第三互連介電層606c；以及2)同時形成嵌入第三互連介電層606c的第三導線608c及第三通孔610c。不過，亦可採用用於延伸互連結構604的其他製程。
舉例來說，第12圖至第17圖所示之方法被採用來形成第1、2A、2B、3A、3B、4A或4B圖中任一者的記憶體單元；形成第6A、6B、11A或11B圖中任一者的積體晶片；或是形成第7、8A-8C、9A-9D、10A或10B圖中任一者的記憶體陣列。此外，儘管參照方法描述了第12圖至第17圖所示之截面圖1200至截面圖1700，但應當理解，第12圖至第17圖所示之結構並不限於該方法，且可單獨使用而無需使用該方法。
參照第18圖，第18圖提供第12圖至第17圖之方法的一些實施例的方塊圖1800。
在操作1802中，互連結構被部分地形成於基板上，其中部分形成
的互連結構包括位元線導線及位元線導線上的一對通孔。舉例來說，見第12圖。
在操作1804中，第一單極性選擇器及第二單極性選擇器分別被形成於通孔上且彼此相鄰，其中第一單極性選擇器的陽極面對位元線導線，而第二單極性選擇器的陰極面對位元線導線。舉例來說，見第13圖及第14圖。
在操作1806中，互連結構被延伸圍繞第一單極性選擇器及第二單極性選擇器，其中被延伸的互連結構包括將第一單極性選擇器之陰極電性耦接至第二單極性選擇器之陽極的選擇器間導線(inter-selector wire)。舉例來說，見第15圖。
在操作1808中，資料儲存元件被形成於選擇器間導線上。舉例來說，見第16圖。
在操作1810中，形成圍繞資料儲存元件的互連結構，其中完成之互連結構包括鋪設在資料儲存元件上並電性耦接至資料儲存元件的源線導線。舉例來說，見第17圖。
儘管本文將第18圖之方塊圖1800圖示及描述為一系列的動作或事件，但是將理解的是，此等動作或事件被圖示的順序不應以限制性的意義來解讀。舉例來說，除了本文所示及/或所述的那些動作或事件外，某些動作可以用不同的順序發生及/或與其他動作或事件同時發生。此外，可能不需要全部出示的動作來實施本文所描述的一或多個態樣或實施例，且本文所描述的一或多個動作可在一或多個單獨的動作及/或階段中執行。
在一些實施例中，本揭露提供一種記憶體單元。上述記憶體單元包括：具有可變電阻的資料儲存元件；以及與資料儲存元件串聯地電性耦接的雙極性選擇器，其中雙極性選擇器包括第一單極性選擇器以及第二單極性選擇
器，且第一單極性選擇器與上述第二單極性選擇器以相反的方向並聯地電性耦接。在一些實施例中，第一單極性選擇器之陰極電性耦接至第二單極性選擇器之陽極。在一些實施例中，第一單極性選擇器及第二單極性選擇器為二極體。在一些實施例中，雙極性選擇器在第一極性具有第一臨界電壓，且在第二極性具有第二臨界電壓，其中第一單極性選擇器及第二單極性選擇器分別定義第一臨界電壓及第二臨界電壓。在一些實施例中，第一臨界電壓不同於第二臨界電壓。在一些實施例中，資料儲存裝置包括磁穿隧接面(MTJ)，且其中磁穿隧接面包括參考鐵磁元件及自由鐵磁元件。在一些實施例中，自由鐵磁元件藉由參考鐵磁元件與雙極性選擇器電性分隔，其中參考鐵磁元件藉由第一單極性選擇器之陰極與第一單極性選擇器之陽極電性分隔，且第一單極性選擇器之臨界電壓小於第二單極型選擇器之臨界電壓。在一些實施例中，參考鐵磁元件藉由自由鐵磁元件與雙極性選擇器電性分隔，其中自由鐵磁元件藉由第一單極性選擇器之陰極與第一單極性選擇器之陽極電性分隔，且第一單極性選擇器之臨界電壓大於第二單極型選擇器之臨界電壓。在一些實施例中，第一單極性選擇器之寬度不同於第二單極性選擇器之寬度。
在一些實施例中，本揭露提供一種積體晶片。上述積體晶片包括：一陣列，包括在複數列及複數行中的複數記憶體單元，其中複數記憶體單元包括個別之雙極性選擇器及個別之資料儲存元件，且每個雙極性選擇器包括以相反方向並聯地電性耦接的第一選擇器及第二選擇器；複數第一導電線路，沿著上述陣列之複數對應列延伸，且在上述陣列之複數對應列中與上述陣列的複數記憶體單元電性耦接；以及複數第二導電線路，沿著上述陣列之複數對應行延伸，且在上述陣列之複數對應行中與上述陣列的複數記憶體單元電性耦
接。在一些實施例中，記憶體單元為磁阻隨機存取記憶體(MRAM)單元。在一些實施例中，第一選擇器及第二選擇器為單極性選擇器，其中第一選擇器之陽極直接電性耦接至第二選擇器之陰極，且第一選擇器之陰極直接電性耦接至第二選擇器之陽極。在一些實施例中，上述積體晶片更包括一第二陣列，包括在複數列及複數行中的複數第二記憶體單元，其中複數第二記憶體單元包括個別之第二雙極性選擇器及個別之第二資料儲存元件，且其中複數第二導電線路沿著上述第二陣列之複數對應行延伸，並在上述第二陣列之複數對應行中與上述第二陣列的複數第二記憶體單元電性耦接；以及複數第三導電線路，沿著上述第二陣列之複數對應列延伸，並在上述第二陣列之複數對應列中與上述第二陣列的複數第二記憶體單元電性耦接，其中複數第二導電線路垂直地位於複數第一導電線路與複數第三導電線路之間。在一些實施例中，第一選擇器及第二選擇器為二極體，且在正偏壓狀態下具有不同的臨界電壓。
在一些實施例中，本揭露提供一種記憶體單元操作方法。上述積體晶片製造方法包括：提供一記憶體陣列，上述記憶體陣列包括在複數列及複數行中的複數記憶體單元，其中複數記憶體單元包括第一記憶體單元，第一記憶體單元包括第一單極性選擇器及第二單極性選擇器，且第一單極性選擇器與第二單極性選擇器以相反的方向並聯地電性耦接；在第一記憶體單元上以第一極性施加第一電壓，其中當在第一記憶體單元上施加第一電壓時，第一單極性選擇器及第二單極性選擇器分別為開啟(ON)及關閉(OFF)；以及在第一記憶體單元上以不同於第一極性的第二極性施加第二電壓，其中當在第一記憶體單元上施加第二電壓時，第一單極性選擇器及第二單極性選擇器分別為關閉及開啟。在一些實施例中，第一電壓的施加將第一記憶體單元設定為第一電阻狀態，且
第二電壓的施加將第一記憶體單元設定為第二電阻狀態，其中第二電阻狀態不同於第一電阻狀態。在一些實施例中，複數記憶體單元更包括第二記憶體單元，第二記憶體單元在與第一記憶體單元相同的上述列或上述行中，其中第二記憶體單元包括第三選擇器及第四選擇器，其中第三選擇器與第四選擇器以相反的方向並聯地電性耦接，且上述記憶體單元操作方法更包括：當在第一記憶體單元上以第一極性施加第一電壓時，在第二記憶體單元上以第一極性施加第三電壓，其中當施加第三電壓時，第三選擇器及第四選擇器為關閉。在一些實施例中，上述記憶體單元操作方法更包括：當在第一記憶體單元上以第二極性施加第二電壓時，在第二記憶體單元上以第二極性施加第四電壓，其中當施加第四電壓時，第三選擇器及第四選擇器為關閉。在一些實施例中，第一單極性選擇器具有介於第一電壓與第二電壓之間的臨界電壓。在一些實施例中，第一單極性選擇器及第二單極性選擇器為二極體，且其中當開啟時，每個第一單極性選擇器及第二單極性選擇器為正偏壓，且其中當關閉時，每個第一單極性選擇器及第二單極性選擇器為逆偏壓。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修改其他製程及結構，並以此達到相同的目的及/或達到與在此介紹之實施例等相同之優點。本技術領域中具有通常知識者亦應了解這些相等的結構並未脫離本揭露的精神與範圍。在不脫離本揭露的精神與範圍的前提下，可對本揭露進行各種改變、置換及修改。
102:記憶體單元
104:雙極性選擇器
106:資料儲存元件
108:第一單極性選擇器
110:第二單極性選擇器
SL:源線
BL:位元線
202:參考元件
204:自由元件
206:屏障元件
W1、W2:寬度
400A:示意圖
402:陰極
404:絕緣體
406:陽極
T1:第一絕緣體厚度
T2:第二絕緣體厚度
Claims (8)
- 一種記憶體單元，包括一資料儲存元件，具有一可變電阻，上述資料儲存裝置包括一磁穿隧接面(MTJ)，其中上述磁穿隧接面包括一參考鐵磁元件及一自由鐵磁元件；以及一雙極性選擇器，與上述資料儲存元件串聯地電性耦接，其中上述雙極性選擇器包括一第一單極性選擇器以及一第二單極性選擇器，且其中上述第一單極性選擇器及上述第二單極性選擇器以相反的方向並聯地電性耦接；其中上述參考鐵磁元件藉由上述自由鐵磁元件與上述雙極性選擇器電性分隔，其中上述自由鐵磁元件藉由上述第一單極性選擇器之一陰極與上述第一單極性選擇器之一陽極電性分隔，且其中上述第一單極性選擇器之臨界電壓大於上述第二單極型選擇器之臨界電壓。
- 如請求項1項之記憶體單元，其中上述第一單極性選擇器之陰極與上述第二單極性選擇器之陽極電性耦接。
- 如請求項1之記憶體單元，其中上述雙極性選擇器在一第一極性具有一第一臨界電壓，且在一第二極性具有一第二臨界電壓，其中上述第一單極性選擇器及上述第二單極性選擇器分別定義上述第一臨界電壓及上述第二臨界電壓，且上述第一臨界電壓不同於上述第二臨界電壓。
- 一種積體晶片，包括：一陣列，包括在複數列及複數行中的複數記憶體單元，其中上述記憶體單元包括個別之雙極性選擇器及個別之資料儲存元件，且每個上述雙極性選擇器包括以相反方向並聯地電性耦接的一第一選擇器及一第二選擇器；複數第一導電線路，沿著上述陣列之複數對應列延伸，且在上述陣列之複數 對應列中與上述陣列的上述記憶體單元電性耦接；複數第二導電線路，沿著上述陣列之複數對應行延伸，且在上述陣列之複數對應行中與上述陣列的上述記憶體單元電性耦接；一第二陣列，包括在複數列及複數行中的複數第二記憶體單元，其中上述第二記憶體單元包括個別之第二雙極性選擇器及個別之第二資料儲存元件，且其中上述第二導電線路沿著上述第二陣列之複數對應行延伸，並在上述第二陣列之複數對應行中與上述第二陣列的上述第二記憶體單元電性耦接；以及複數第三導電線路，沿著上述第二陣列之複數對應列延伸，並在上述第二陣列之複數對應列中與上述第二陣列的上述第二記憶體單元電性耦接，其中上述第二導電線路垂直地位於上述第一導電線路與上述第三導電線路之間。
- 如請求項4之積體晶片，其中上述第一選擇器及上述第二選擇器為單極性選擇器，其中上述第一選擇器之陽極直接電性耦接至上述第二選擇器之陰極，且其中上述第一選擇器之陰極直接電性耦接至上述第二選擇器之陽極。
- 一種記憶體單元操作方法，包括：提供一記憶體陣列，上述記憶體陣列包括在複數列及複數行中的複數記憶體單元，其中上述記憶體單元包括一第一記憶體單元，上述第一記憶體單元包括一第一單極性選擇器及一第二單極性選擇器，且其中上述第一單極性選擇器及上述第二單極性選擇器以相反的方向並聯地電性耦接；在上述第一記憶體單元上以一第一極性施加一第一電壓，其中當在上述第一記憶體單元上施加上述第一電壓時，上述第一單極性選擇器及上述第二單極性選擇器分別為開啟(ON)及關閉(OFF)；以及 在上述第一記憶體單元上以不同於上述第一極性的一第二極性施加一第二電壓，其中當在上述第一記憶體單元上施加上述第二電壓時，上述第一單極性選擇器及上述第二單極性選擇器分別為關閉及開啟；其中上述記憶體單元更包括一第二記憶體單元，上述第二記憶體單元在與上述第一記憶體單元相同的上述列或上述行中，其中上述第二記憶體單元包括一第三選擇器及一第四選擇器，其中上述第三選擇器及上述第四選擇器以相反的方向並聯地電性耦接，且其中上述記憶體單元操作方法更包括：當在上述第一記憶體單元上以上述第一極性施加上述第一電壓時，在上述第二記憶體單元上以上述第一極性施加一第三電壓，其中當施加上述第三電壓時，上述第三選擇器及上述第四選擇器為關閉。
- 如請求項6之記憶體單元操作方法，其中上述第一電壓的施加將上述第一記憶體單元設定為一第一電阻狀態，且其中上述第二電壓的施加將上述第一記憶體單元設定為一第二電阻狀態，其中上述第二電阻狀態不同於上述第一電阻狀態。
- 如請求項6之記憶體單元操作方法，其中上述記憶體單元操作方法更包括：當在上述第一記憶體單元上以上述第二極性施加上述第二電壓時，在上述第二記憶體單元上以上述第二極性施加一第四電壓，其中當施加上述第四電壓時，上述第三選擇器及上述第四選擇器為關閉。
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