KR20180045660A - 비휘발성 메모리 장치 및 그 기록 방법 - Google Patents
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Abstract
일 실시예에 따르는 비휘발성 메모리 장치가 개시된다. 상기 비휘발성 메모리 장치는 강유전성 게이트 유전층을 구비하는 전계 효과 트랜지스터를 포함하는 강유전성 메모리 요소, 및 상기 전계 효과 트랜지스터의 드레인 전극과 전기적으로 직렬 연결되는 자기 메모리 요소를 포함한다. 상기 전계 효과 트랜지스터의 채널 저항 및 상기 자기 메모리 요소의 자기 저항을 제어함으로써 멀티 레벨 신호를 구현한다.
Description
본 개시(disclosure)는 대체로(generally) 비휘발성 메모리 장치 및 그 기록 방법에 관한 것이다.
최근에 플레시 메모리 장치 외에 다양한 종류의 비휘발성 메모리 장치가 제안되고 있다. 상기 비휘발성 메모리 장치는 외부에서 인가하는 전압에 대응하여, 내부의 메모리 요소가 저항 상태를 가역적으로 변화시키고, 상기 변화된 저항 상태에 근거하여 서로 다른 전기 신호를 비휘발적으로 저장할 수 있다. 상기 비휘발성 메모리 장치는 일 예로서, 자기 메모리(magnetic RAM, MRAM), 상변화메모리(phase change RAM, PCRAM), 저항변화메모리(resistive RAM, ReRAM) 등을 포함할 수 있다.
본 개시의 일 실시 예는, 멀티 레벨 신호를 저장할 수 있는 메모리 셀을 구비하는 비휘발성 메모리 장치를 제공한다.
본 개시의 일 실시 예는, 비휘발성 메모리 장치의 메모리 셀에 멀티 레벨 신호를 기록하는 방법을 제공한다.
본 개시의 일 측면에 따르는 비휘발성 메모리 장치가 개시된다. 상기 비휘발성 메모리 장치는 강유전성 게이트 유전층을 구비하는 전계 효과 트랜지스터를 포함하는 강유전성 메모리 요소, 및 상기 전계 효과 트랜지스터의 드레인 전극과 전기적으로 직렬 연결되는 자기 메모리 요소를 포함한다. 상기 전계 효과 트랜지스터의 채널 저항 및 상기 자기 메모리 요소의 자기 저항을 제어함으로써 멀티 레벨 신호를 구현한다.
본 개시의 다른 측면에 따르는 비휘발성 메모리 장치가 개시된다. 상기 비휘발성 메모리 장치는 반도체 기판, 상기 반도체 기판의 표면으로부터 내부 방향으로 형성되는 트렌치의 내벽에 배치되는 강유전성 게이트 유전층, 상기 트렌치 내부에서 상기 강유전성 게이트 유전층 상에 배치되고 워드 라인과 연결되는 게이트 전극층, 및 상기 트렌치를 기준으로 서로 반대편에 이격하여 배치되는 소스 전극 영역 및 드레인 전극 영역을 포함한다. 또한, 상기 비휘발성 메모리 장치는 상기 드레인 전극 영역 상에 배치되는 제1 컨택 배선, 상기 제1 컨택 배선 상에 순차적으로 배치되는 자유층, 터널 장벽층 및 고정층, 및 상기 고정층 상에 배치되어 비트 라인과 연결되는 제2 컨택 배선을 포함한다. 상기 소스 전극 영역은 소스 라인과 연결된다. 상기 자유층 및 상기 고정층 사이에 인가되는 제1 스위칭 전압를 이용하여 상기 자유층의 자화 상태를 제어하고, 상기 강유전성 게이트 유전층에 인가되는 제2 스위칭 전압을 이용하여 상기 강유전성 게이트 유전층의 분극 상태를 제어한다. 상기 제1 스위칭 전압의 절대치와 상기 제2 스위칭 전압의 절대치는 서로 다른 크기를 가진다.
본 개시의 다른 측면에 따르는 비휘발성 메모리 장치의 기록 방법이 개시된다. 상기 기록 방법에 있어서, 복수의 메모리 셀의 어레이를 제공한다. 이때, 상기 메모리 셀은 강유전성 게이트 유전층을 구비하는 전계 효과 트랜지스터를 포함하는 강유전성 메모리 요소, 및 상기 전계 효과 트랜지스터의 드레인 전극과 전기적으로 직렬 연결되며, 자유층, 터널 장벽층 및 고정층을 구비하는 자기 메모리 요소를 포함한다. 상기 메모리 셀 중 소정의 목적 셀을 결정한다. 상기 목적 셀의 상기 자기 메모리 요소의 상기 자유층과 상기 고정층 사이에 제1 스위칭 전압을 인가하여 상기 자기 메모리 요소에 자기 저항을 기록한다. 상기 목적 셀의 상기 전계 효과 트랜지스터의 게이트 전극에 제2 스위칭 전압을 인가하여 상기 전계 효과 트랜지스터의 채널 저항을 기록한다. 상기 자기 저항을 기록하는 단계와 상기 채널 저항을 기록하는 단계는 순차적으로 진행된다.
상술한 본 개시의 실시 예에 따르면, 강유전성 메모리 요소 및 자기 메모리 요소에 각각 저장된 서로 차별되는 저항 상태를 이용하여, 멀티 레벨 신호를 저장하는 메모리 셀을 구비하는 비휘발성 메모리 장치를 제공할 수 있다.
상술한 본 개시의 실시 예에 따르면, 상기 강유전성 메모리 요소의 전계 효과 트랜지스터에 채널 저항을 기록하는 과정 및 상기 자기 메모리 요소에 자기 저항을 기록하는 과정을 순차적으로 진행하여, 멀티 레벨 신호를 구현하는 비휘발성 메모리 장치의 기록 방법을 제공할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 모식도이다.
도 2는 본 개시의 일 실시 예에 따르는 메모리 셀을 개략적으로 나타내는 도면이다.
도 3은 본 개시의 일 실시 예에 따르는 메모리 셀을 개략적으로 도시하는 단면도이다.
도 4는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 기록 방법을 개략적으로 나타내는 순서도이다.
도 5는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 기록 방법을 개략적으로 나타내는 회로도이다.
도 6은 본 개시의 일 실시 예에 따르는 메모리 셀의 복수의 저항 레벨을 개략적으로 도시하는 그래프이다.
도 2는 본 개시의 일 실시 예에 따르는 메모리 셀을 개략적으로 나타내는 도면이다.
도 3은 본 개시의 일 실시 예에 따르는 메모리 셀을 개략적으로 도시하는 단면도이다.
도 4는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 기록 방법을 개략적으로 나타내는 순서도이다.
도 5는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 기록 방법을 개략적으로 나타내는 회로도이다.
도 6은 본 개시의 일 실시 예에 따르는 메모리 셀의 복수의 저항 레벨을 개략적으로 도시하는 그래프이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 개시의 일 실시 예는, 멀티 레벨 신호를 저장하는 메모리 셀을 구비하는 비휘발성 메모리 장치를 제공한다. 또한, 본 개시의 일 실시 예는, 비휘발성 메모리 장치의 메모리 셀에 멀티 레벨 신호를 기록하는 방법을 제공한다.
도 1은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 모식도이다. 도 1을 참조하면, 비휘발성 메모리 장치(10)는 복수의 비트 라인(BL1, BL2), 워드 라인(WL1, WL2) 및 소스 라인(SL1, SL2)를 구비할 수 있다. 도 1을 참조하면, 복수의 비트 라인(BL1, BL2) 및 워드 라인(WL1, WL2)은 x 방향을 따라 배열되고, 복수의 소스 라인(SL1, SL2)은 x 방향과 비평행한 y 방향을 따라 배열될 수 있다.
비휘발성 메모리 장치(10)는 복수의 메모리 셀(100a, 100b, 100c, 100d)를 포함할 수 있다. 이하에서는, 설명의 편의상, 복수의 메모리 셀(100a, 100b, 100c, 200d)를 제1 메모리 셀(100a), 제2 메모리 셀(100b), 제3 메모리 셀(100c), 및 제4 메모리 셀(100d)로 구분하여 지칭하도록 한다.
제1 메모리 셀(100a)은 제1 강유전성 메모리 요소(110a) 및 제1 자기 메모리 요소(120a)를 포함한다. 제2 메모리 셀(100b)은 제2 강유전성 메모리 요소(110b) 및 제2 자기 메모리 요소(120b)를 포함한다. 제3 메모리 셀(100c)은 제3 강유전성 메모리 요소(100c) 및 제3 자기 메모리 요소(120c)를 포함한다. 제4 메모리 셀(100d)는 제4 강유전성 메모리 요소(100d) 및 제4 자기 메모리 요소(120d)를 포함한다.
제1 메모리 셀(100a)은 서로 교차하는 제1 비트 라인(BL1)과 제1 소스 라인(SL1) 사이에 배치된다. 또한, 제1 메모리 셀(100a)의 강유전성 메모리 요소(110a)의 게이트 전극은 제1 워드 라인(WL1)에 연결된다.
마찬가지로, 제2 메모리 셀(100b)는 서로 교차하는 제1 비트 라인(BL1)과 제2 소스 라인(SL2) 사이에 배치된다. 또한, 제2 메모리 셀(100b)의 강유전성 메모리 요소(110b)의 게이트 전극은 제1 워드 라인(WL1)에 연결된다. 제3 메모리 셀(100c)는 서로 교차하는 제2 비트 라인(BL2)과 제1 소스 라인(SL1) 사이에 배치된다. 또한, 제3 메모리 셀(100c)의 강유전성 메모리 요소(110c)의 게이트 전극은 제2 워드 라인(WL2)에 연결된다. 제4 메모리 셀(100d)는 서로 교차하는 제2 비트 라인(BL2)과 제2 소스 라인(SL2) 사이에 배치된다. 또한, 제4 메모리 셀(100d)의 강유전성 메모리 요소(110d)의 게이트 전극은 제2 워드 라인(WL2)에 연결된다.
이와 같이, 비휘발성 메모리 장치(10)는 복수의 메모리 셀(100a, 100b, 100c, 100d)의 어레이를 구비할 수 있다. 비록, 도면에서는 4개의 메모리 셀이 도시되고 있지만, 더 많은 개수의 비트 라인(BL1, BL2), 소스 라인(SL1, SL2) 및 워드 라인(WL1, WL2)이 배치되는 경우, 도시된 4개 보다 많은 메모리 셀이 배치될 수 있다.
비휘발성 메모리 장치(10) 내의 메모리 셀(100a, 100b, 100c, 100d) 중 기록을 원하는 목적 셀(일 예로서, 제1 메모리 셀(100a)이 결정되면, 워드 라인(WL1), 비트 라인(BL1), 소스 라인(SL1)에 의해 각각 제공되는 전압에 의해, 제1 메모리 셀(100a)의 강유전성 메모리 요소(110a) 및 자기 메모리 요소(120a)의 저항 상태가 각각 조작됨으로써, 서로 식별되는 복수의 전기 신호가 저장될 수 있다.
도 2는 본 개시의 일 실시 예에 따르는 메모리 셀을 개략적으로 나타내는 도면이다. 일 실시 예에서, 도 2의 메모리 셀(100a)은 도 1의 비휘발성 메모리 장치(10)를 구성하는 일 메모리 셀(100a)일 수 있다.
도 2를 참조하면, 메모리 셀(100a)은 강유전성 메모리 요소(110a) 및 자기 메모리 요소(120a)를 포함한다. 강유전성 메모리 요소(110a)과 자기 메모리 요소(120a)는 제1 컨택 배선(121a)을 통해 서로 전기적으로 직렬 연결될 수 있다. 즉, 강유전성 메모리 요소(110a)를 구성하는 전계 효과 트랜지스터(111a)의 채널 저항과 자기 메모리 요소(120a)의 자기 저항은 전기 회로적으로 서로 직렬 연결될 수 있다.
강유전성 메모리 요소(110a)는 강유전성 게이트 유전층(118a)를 구비하는 전계 효과 트랜지스터(111a)를 포함할 수 있다. 강유전성 게이트 유전층(118a) 상에는 워드 라인(WL1)과 연결되는 게이트 전극(114a)이 배치될 수 있다. 강유전성 게이트 유전층(118a)를 기준으로 서로 반대쪽에는 소스 전극(112a)과 드레인 전극(116a)이 배치될 수 있다. 소스 전극(112a)는 소스 라인(SL1)과 연결될 수 있다. 드레인 전극(116a)은 제1 컨택 배선(121a)과 연결될 수 있다.
워드 라인(WL1)에 의해 게이트 전극(114a)에 소정 극성을 가지는 문턱 전압 이상의 전압이 인가될 수 있다. 상기 문턱 전압 이상의 인가 전압에 의해, 강유전성 게이트 유전층(118a)의 분극 상태가 변화할 수 있다.
강유전성 게이트 유전층(118a)의 분극 상태를 변화시키는 상기 전압을 강유전성 메모리 요소(110a)의 스위칭 전압으로 지칭한다. 일 실시 예에서, 상기 스위칭 전압은 동일 크기를 가지되 극성이 변화되어, 강유전성 게이트 유전층(118a)에 인가될 수 있다.
상기 스위칭 전압에 의해 강유전성 게이트 유전층(118a)의 분극 상태가 변화하면, 상기 강유전성 게이트 유전층(118a) 하부의 채널 저항이 변화할 수 있다. 일 예로서, 양의 극성을 가지는 바이어스가 게이트 전극(114a)에 인가되도록, 상기 스위칭 전압이 인가된 경우를 들 수 있다. 이 경우, 강유전성 게이트 유전층(118a) 하부의 채널 영역에는 음의 전하가 분포되도록, 강유전성 게이트 유전층(118a)이 분극될 수 있다. 그 결과, 전계 효과 트랜지스터(111a)가 턴온 되도록 조작될 때, 상기 채널 영역에서 전자가 이동하는 저항, 즉, 채널 저항은 감소할 수 있다.
다른 예로서, 음의 극성을 가지는 바이어스가 게이트 전극(114a)에 인가되도록, 상기 스위칭 전압이 인가되는 경우를 들 수 있다. 이 경우, 강유전성 게이트 유전층(118a) 하부의 채널 영역에는 양의 전하가 분포되도록, 강유전성 게이트 유전층(118a)이 분극될 수 있다. 그 결과, 전계 효과 트랜지스터(111a)가 턴온되도록 조작될 때, 상기 채널 영역에서 전자가 이동하는 저항, 즉, 채널 저항은 증가할 수 있다.
상기 스위칭 전압이 제거된 후에도, 강유전성 게이트 유전층(118a)은 상기 분극 상태를 유지할 수 있다. 따라서, 전계 효과 트랜지스터(111a)의 채널 저항은 저저항 상태 또는 고저항 상태로서, 비휘발적으로 저장될 수 있다. 또한, 상기 인가되는 스위칭 전압의 극성에 따라, 전계 효과 트랜지스터(111a)의 채널 저항은 가역적으로 변화할 수 있다. 그 결과, 전계 효과 트랜지스터(111a)는 상기 구별되는 적어도 둘 이상의 채널 저항 상태를 이용하여 서로 식별되는 적어도 둘 이상의 전기 신호를 비휘발적으로 저장할 수 있다.
자기 메모리 요소(120a)는 순차적으로 적층되는 자유층(122a), 터널 장벽층(124a) 및 고정층(126a)를 구비할 수 있다. 자기 메모리 요소(120a)는 일 예로서, 스핀주입 자화반전 메모리(Spin Transfer Torque RAM)일 수 있다. 자유층(122a)는 전자의 자화 방향이 변화하는 층일 수 있다. 자유층(122a)은 제1 컨택 배선(121a)을 통해 전계 효과 트랜지스터(111a)의 드레인 전극(116)과 연결될 수 있다. 고정층(126a)은 전자의 자화 방향이 고정되는 층일 수 있다. 고정층(126a)은 제2 컨택 배선(127a)을 통해 비트 라인(BL1)과 연결될 수 있다.
자기 메모리 요소(120a)에 소정 극성을 가지는 문턱 전압 이상의 전압이 인가될 때, 자유층(122a)의 전자의 자화 상태가 변화할 수 있다. 자유층(122a)의 전자의 자화 상태를 변화시키는 상기 전압을 자기 메모리 요소(120a)의 스위칭 전압으로 지칭한다. 일 실시 예에서, 상기 스위칭 전압은 동일 크기를 가지되 서로 다른 극성을 유지한 상태로, 자기 메모리 요소(120a)(즉, 자유층(122a)과 고정층(126a) 사이)에 인가될 수 있다.
일 예로서, 고정층(126a)으로부터 터널 장벽층(124a)를 경유하여 자유층(122a) 방향으로 전자 흐름이 발생하도록, 일 극성의 스위칭 전압이 인가되는 경우, 자유층(122a)의 전자의 자화 상태는 고정층(126a)의 전자의 자화 상태와 평행한 방향으로 변화할 수 있다. 그 결과, 자기 메모리 요소(120a)를 관통하여 이동하는 전자가 나타내는 전기 저항, 즉, 자기 저항은 상대적으로 저저항일 수 있다.
반면에, 다른 예로서, 자유층(122a)으로부터 터널 장벽층(124a)를 경유하여 고정층(126a) 방향으로 전자 흐름이 발생하도록, 일 극성의 스위칭 전압이 인가되는 경우, 자유층(122a)의 전자의 자화 상태는 고정층(126a)의 전자의 자화 상태와는 반대 방향으로 자화될 수 있다. 그 결과, 자기 메모리 요소(120a)를 관통하여 이동하는 전자가 나타내는 전기 저항, 즉, 자기 저항은 상대적으로 고저항일 수 있다.
한편, 자기 메모리 요소(120a)에 인가되는 상기 스위칭 전압이 제거된 후에도, 자기 메모리 요소(120a)는 상기 서로 다른 자화 상태를 유지할 수 있다. 따라서, 자기 메모리 요소(120a)의 자기 저항은 저저항 상태 또는 고저항 상태로서, 비휘발적으로 저장할 수 있다. 또한, 상기 인가되는 스위칭 전압의 극성에 따라, 자기 메모리 요소(120a)의 자기 저항은 가역적으로 변화할 수 있다. 그 결과, 자기 메모리 요소(120a)는 상기 서로 식별되는 자기 저항 상태를 이용하여 서로 다른 전기 신호를 비휘발적으로 저장할 수 있다.
본 개시의 실시 예에서는 전계 효과 트랜지스터(111a)의 드레인 전극(116a)과 자기 메모리 요소(120a)의 자유층(122a)이 제1 컨택 배선(122a)를 통해, 전기적으로 직렬 연결된다. 이에 따라, 메모리 셀(100a)의 내부 회로는, 전계 효과 트랜지스터(111a)의 채널 저항과 자기 메모리 요소(120a)의 자기 저항이 서로 전기적으로 직렬로 연결되는 구성을 가질 수 있다.
일 실시 예에서, 전계 효과 트랜지스터(111a)는 채널 저항으로서, 제1 채널 저항 상태, 및 제2 채널 저항 상태를 가질 수 있다. 한편, 자기 메모리 요소(120a)는 자기 저항으로서, 제1 자기 저항 상태 및 제2 자기 저항 상태를 가질 수 있다. 이때, 상기 제1 및 제2 채널 저항, 제1 및 제2 자기 저항이 서로 다른 저항값을 가질 수 있다.
또한, 전계 효과 트랜지스터(111a)의 스위칭 전압의 절대값은 자기 메모리 요소(120a)의 스위칭 전압의 절대값과 서로 차별되도록 구성될 수 있다. 일 예로서, 전계 효과 트랜지스터(111a)의 스위칭 전압의 절대값은 자기 메모리 요소(120a)의 스위칭 전압의 절대값 보다 클 수 있다. 그 결과, 전계 효과 트랜지스터(111a) 및 자기 메모리 요소(120a)의 기록 동작을 각각 독립적으로 순차적으로 수행할 수 있다. 이에 따라, 상기 기록 동작을 통해, 상기 채널 저항과 상기 자기 저항이 직렬로 연결된 메모리 셀(100a)의 전체 저항으로서, 서로 다른 4개의 저항을 구현할 수 있다. 결과적으로, 강유전성 메모리 요소(110a) 및 자기 메모리 요소(120a)를 이용하여, 복수의 저항 상태에 근거한 멀티 레벨 신호를 메모리 셀(100a)에 구현할 수 있다.
한편, 본 실시 예의 도 2에서는, 소스 전극(112a)이 소스 라인(SL1)과 연결되고, 드레인 전극(116a)이 제1 컨택 배선(121a)에 연결되고 있으나, 반드시 이에 한정되지는 않는다. 몇몇 다른 실시예들에 있어서, 전계 효과 트랜지스터(111a)의 소스 전극(112a)과 드레인 전극(116a)은 필요에 따라 그 위치가 서로 교환되어 배치될 수 있다.
또한, 도 2에서는, 자유층(122a)이 제1 컨택 배선(121a)과 연결되고, 고정층(126a)이 제2 컨택 배선(127a)와 연결되고 있으나, 반드시 이에 한정되지는 않는다. 몇몇 다른 실시예들에 있어서, 자기 메모리 요소(120a)의 자유층(122a)과 고정층(126a)은 필요에 따라 그 위치가 서로 교환되어 배치될 수 있다.
도 3은 본 개시의 일 실시 예에 따르는 메모리 셀을 개략적으로 도시하는 단면도이다. 도 3을 참조하면, 메모리 셀(20)은 강유전성 메모리 요소(210) 및 자기 메모리 요소(250)을 포함한다. 메모리 셀(20)의 구성은 도 1 및 2와 관련하여 상술한 메모리 셀(100a, 100b, 100c, 100d)에 적용될 수 있다.
도 3을 참조하면, 반도체 기판(211)이 제공된다. 반도체 기판(211)은 일 예로서, 실리콘(Si) 또는 게르마늄(Ge) 기판일 수 있다. 다른 예로서, 반도체 기판(211)은 갈륨비소(GaAs)와 같은 화합물 반도체 기판일 수 있다. 반도체 기판(211)은 일 예로서, p형 도펀트로 도핑된 기판일 수 있다.
반도체 기판(211)의 표면으로부터 내부 방향으로 트렌치(214)가 형성될 수 있다. 트렌치(214)의 내벽을 따라 강유전성 게이트 유전층(215)이 배치될 수 있다. 강유전성 게이트 유전층(215)은 일 예로서, 하프늄산화물, 지르코늄산화물, 티타늄산화물 또는 이들의 둘 이상의 조합의 산화물을 포함할 수 있다. 강유전성 게이트 유전층(215)은 일 예로서, 이트륨, 지르코늄, 마그네슘, 실리콘, 바륨 또는 이들의 둘 이상의 조합을 도펀트로서, 상기 산화물 내에 분포할 수 있다.
강유전성 게이트 유전층(215) 상에는 게이트 전극층(216)이 배치될 수 있다. 게이트 전극층(216)은 일 예로서, 텅스텐(W), 티타늄(Ti), 구리(Cu) 등과 같은 금속을 포함할 수 있다. 게이트 전극층(216)은 다른 예로서, 텅스텐 질화물(WN), 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등과 같은 금속 질화물을 포함할 수 있다. 게이트 전극층(216)은 또다른 예로서, 전도성 금속 탄화물, 전도성 금속 실리사이드를 포함할 수 있다. 게이트 전극층(216)은 워드 라인(미도시)과 연결될 수 있다.
트렌치(214)를 기준으로 서로 반대편에 이격하여, 소스 전극 영역(212) 및 드레인 전극 영역(213)이 배치될 수 있다. 소스 전극 영역(212) 및 드레인 전극 영역(213)은 반도체 기판(211) 내에 도펀트가 도핑되어 형성될 수 있다. 소스 전극 영역(212)은 소스 라인(미도시)과 연결될 수 있다. 일 실시 예에 있어서, 반도체 기판(211)이 p형으로 도핑될 때, 소스 전극 영역(212) 및 드레인 전극 영역(213)은 n형 도펀트가 주입되어 형성될 수 있다.
상술한 바와 같이, 반도체 기판(211) 내부에 강유전성 게이트 유전층(215) 및 게이트 전극층(216)이 매몰된 매립형 전계 효과 트랜지스터가 형성될 수 있다. 상기 매립형 전계 효과 트랜지스터는 강유전체 메모리 요소(210)를 구성할 수 있다.
상기 매립형 전계 효과 트랜지스터에서, 게이트 전극층(216)에 인가되는 상기 스위칭 전압의 바이어스 극성에 따라, 강유전성 게이트 유전층(215)의 분극 상태가 변화할 수 있다. 그 결과, 강유전성 게이트 유전층(215) 하부의 채널 영역(217)의 채널 저항이 변화할 수 있다.
일 실시 예에 있어서, 상기 바이어스 극성이 양인 경우, 채널 영역(217)에 음의 전하가 밀집할 수 있다. 이에 따라, 전자가 캐리어로서 이동할 때, 상대적으로 저저항의 채널 저항을 나타낼 수 있다. 다른 실시 예에 있어서, 상기 바이어스 극성이 음인 경우, 채널 영역(217)에 양의 전하가 밀집할 수 있다. 이에 따라, 전자가 캐리어로서 이동할 때, 상대적으로 고저항의 채널 저항을 나타낼 수 있다.
도 3을 다시 참조하면, 드레인 전극 영역(213) 상에는 제1 층간 절연층(220)이 배치된다. 제1 층간 절연층(220) 상에는 자기 메모리 요소(25)가 배치된다.
자기 메모리 요소(250)는 자유층(252), 터널 장벽층(254) 및 고정층(256)을 포함할 수 있다. 자유층(252)은 제1 컨택 배선(230)을 통해, 드레인 전극 영역(213)과 전기적으로 연결될 수 있다. 제1 컨택 배선(230)은 제1 층간 절연층(220)을 관통하는 비아일 수 있다. 제1 컨택 배선(230)은 일 예로서, 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 구리, 알루미늄 등과 같은 전도성 물질을 포함할 수 있다.
자기 메모리 요소(250)는 일 예로서, 스핀주입 자화반전 메모리(Spin Transfer Torque RAM)일 수 있다. 일 예로서, 자유층(252), 터널 장벽층(254) 및 고정층(256)은 수직형 자기터널접합(p-MTJ)의 일부분을 구성할 수 있다.
자유층(252)은 전자의 자화 방향이 변화할 수 있다. 자유층(252)는 일 예로서, 철(Fe), 니켈(Ni), 코발트(Co), 백금(Pt), 팔라듐(Pd), 철-보론(FeB), 코발트-철-보론(CoFeB), 코발트-철(CoFe), 철-백금(FePt), 테르븀-코발트-철(TbCoFe), 코발트-백금(CoPt) 등의 강자성 물질을 포함할 수 있다.
터널 장벽층(254)은 자유층(252) 및 고정층(256) 사이에 배치될 수 있다. 터널 장벽층(253)는 일 예로서, 산화마그네슘(MgO), 산화알루미늄(Al2O3) 등을 포함할 수 있다.
고정층(256)은 전자의 자화 방향이 고정된다. 고정층(256)은 일 예로서, 철(Fe), 니켈(Ni), 코발트(Co), 백금(Pt), 팔라듐(Pd), 철-보론(FeB), 코발트-철-보론(CoFeB), 코발트-철(CoFe), 철-백금(FePt), 테르븀-코발트-철(TbCoFe), 코발트-백금(CoPt) 등의 강자성 물질을 포함할 수 있다. 고정층(256)은 단일층 또는 복층의 구조물로 이루어질 수 있다. 일 예로서, 고정층(256)은 SAF(Synthetic AntiFerromagnetic) 구조물로 이루어질 수 있다.
자기 메모리 요소(250)은 제2 층간 절연층(240)에 의해 주위 환경과 분리될 수 있다. 자기 메모리 요소(250) 상에는 제3 층간 절연층(260)이 배치될 수 있다. 제3 층간 절연층(260) 상에는 비트 라인(280)이 배치될 수 있다. 비트 라인(280)은 제2 컨택 배선(270)에 의해, 자기 메모리 요소(250)의 고정층(256)과 전기적으로 연결될 수 있다. 제2 컨택 배선(270)은 제3 층간 절연층(260)을 관통하는 비아일 수 있다. 제2 컨택 배선(270)은 일 예로서, 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 구리, 알루미늄 등과 같은 전도성 물질을 포함할 수 있다.
자기 메모리 요소(250)은 다음과 같이 구동될 수 있다. 일 실시 예로서, 고정층(256)으로부터 터널 장벽층(254)를 경유하여 자유층(252) 방향으로 전자 흐름이 발생하도록, 일 극성의 스위칭 전압이 인가되는 경우, 자유층(252)의 전자의 자화 상태는 고정층(256)의 전자의 자화 상태와 평행한 방향으로 변화할 수 있다. 그 결과, 자기 메모리 요소(250)를 관통하여 이동하는 전자가 나타내는 전기 저항, 즉, 자기 저항은 상대적으로 저저항일 수 있다.
반면에, 다른 실시 예로서, 자유층(252)으로부터 터널 장벽층(254)를 경유하여 고정층(256) 방향으로 전자 흐름이 발생하도록, 일 극성의 스위칭 전압이 인가되는 경우, 자유층(252)의 전자의 자화 상태는 고정층(256)의 전자의 자화 상태와는 반대 방향으로 자화될 수 있다. 그 결과, 자기 메모리 요소(250)를 관통하여 이동하는 전자가 나타내는 전기 저항, 즉, 자기 저항은 상대적으로 고저항일 수 있다.
상술한 바와 같이, 메모리 셀(20)은 강유전성 메모리 요소(210)와 자기 메모리 요소(250)를 포함한다. 강유전성 메모리 요소(210)는 반도체 기판(211) 내에 매몰되는 매립 전계 효과 트랜지스터의 구조로 구현될 수 있다. 한편, 자기 메모리 요소(250)는 상기 매립 전계 효과 트랜지스터의 드레인 전극 영역(213)과 직렬로 연결될 수 있다.
메모리 셀(20)은 강유전성 메모리 요소(210)의 채널 저항 및 자기 메모리 요소(250)의 자기 저항이 직렬 연결되는 회로 구조를 가질 수 있다. 강유전성 게이트 유전층에 인가되는 제1 스위칭 전압에 의해 상기 강유전성 게이트 유전층의 분극 상태를 제어하고, 상기 자유층 및 상기 고정층 사이에 인가되는 제2 스위칭 전압에 의해 상기 자유층의 자화 상태를 각각 제어할 수 있다. 이와 같이, 상기 채널 저항 및 상기 자기 저항을 각각 제어하여 저장함으로써, 서로 다른 멀티 레벨의 전기 신호를 기록할 수 있다.
한편, 도 3에서는, 소스 전극 영역(212)이 소스 라인과 연결되고, 드레인 전극 영역(213)이 제1 컨택 배선(230)에 연결되고 있으나, 반드시 이에 한정되지는 않는다. 몇몇 다른 실시예들에 있어서, 소스 전극 영역(212)과 드레인 전극 영역(213)은 필요에 따라 그 위치가 서로 교환되어 배치될 수 있다.
또한, 도 3에서는, 자유층(252)이 제1 컨택 배선(230)과 연결되고, 고정층(256)이 제2 컨택 배선(270)와 연결되고 있으나, 반드시 이에 한정되지는 않는다. 몇몇 다른 실시예들에 있어서, 자기 메모리 요소(250)의 자유층(252)과 고정층(256)은 필요에 따라 그 위치가 서로 교환되어 배치될 수 있다.
도 4는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 기록 방법을 개략적으로 나타내는 순서도이다. 도 4의 비휘발성 메모리 장치의 기록 방법은 도 1 및 도 2와 관련하여 상술한 비휘발성 메모리 장치(10) 및 도 3과 관련하여 상술한 메모리 셀(20)의 기록 방법에 적용될 수 있다.
도 4의 S110 단계를 참조하면, 강유전성 메모리 요소 및 자기 메모리 요소를 구비하는 메모리 셀의 어레이를 제공한다. 일 실시 예에서, 상기 강유전성 메모리 요소는 강유전성 게이트 유전층을 구비하는 전계 효과 트랜지스터를 포함할 수 있다. 상기 자기 메모리 요소는 순차적으로 적층되는 자유층, 터널 장벽층 및 고정층을 구비할 수 있다. 상기 전계 효과 트랜지스터의 드레인 전극은 상기 자유층 및 상기 고정층 중 어느 하나와 전기적으로 직렬 연결될 수 있다.
S120 단계를 참조하면, 상기 메모리 셀 중 소정의 목적 셀을 결정한다. 일 예로서, 상기 소정의 목적 셀은 상기 메모리 셀의 어레이와 연결된 제어 회로의 제어 신호를 통해 선택될 수 있다.
S130 단계를 참조하면, 상기 목적 셀의 상기 자기 메모리 요소에 자기 저항을 기록한다. 일 실시 예에서, 상기 자기 메모리 요소의 상기 자유층과 상기 고정층 사이에 제1 스위칭 전압을 인가하여, 상기 자유층 내 전자의 자화 상태를 변화시킴으로써, 자기 저항을 기록할 수 있다. 일 실시 예에서, 상기 자기 저항은 서로 다른 제1 자기 저항 상태 및 제2 자기 저항 상태를 구비할 수 있다.
S140 단계를 참조하면, 상기 목적 셀의 강유전성 메모리 요소에 채널 저항을 기록한다. 일 실시 예에서, 상기 전계 효과 트랜지스터의 게이트 전극에 제2 스위칭 전압을 인가하여 상기 전계 효과 트랜지스터의 채널 저항을 기록할 수 있다. 일 실시 예에서, 상기 채널 저항은 서로 다른 제1 채널 저항 상태 및 제2 채널 저항 상태를 구비할 수 있다.
한편, 본 개시의 실시예에서, 상기 제1 및 제2 자기저항과 상기 제1 및 제2 채널 저항은 각각 서로 다른 값을 가질 수 있다. 따라서, 상기 목적 셀 내에는 서로 다른 레벨의 4개의 저항 상태가 기록될 수 있다. 결과적으로, 본 개시의 실시 예에 따르면, 비휘발성 메모리 장치에 멀티 레벨 신호를 구현하는 방법을 제공할 수 있다.
도 5는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 기록 방법을 개략적으로 나타내는 회로도이다. 표 1은 본 개시의 일 실시 예에 따라 비휘발성 메모리 장치의 메모리 셀 내에 전기 신호를 저장하기 위한 동작 조건을 설명하는 표이다.
도 5를 참조하면, 복수의 메모리 셀(100a, 100b, 110c, 100d)의 어레이를 구비하는 비휘발성 메모리 장치가 제공된다. 도 5의 비휘발성 메모리 장치(10)는 도 1 및 2와 관련하여 상술한 비휘발성 메모리 장치(10)와 동일하다. 따라서, 상기 비휘발성 메모리 장치에 관한 상세한 설명은 생략한다.
비휘발성 메모리 장치(10)의 기록 방법에 있어서, 메모리 셀(100a, 100b, 100c, 100d) 중 소정의 목적 셀을 결정한다. 이하에서는, 설명의 편의상 상기 목적 셀로서, 제1 메모리 셀(100a)을 선택한다. 제1 메모리 셀(100a)은 제1 강유전성 메모리 요소(110a) 및 제1 자기 메모리 요소(120a)을 포함한다. 제1 강유전성 메모리 요소(110a)의 게이트 전극은 제1 워드 라인(WL1)과 연결되고, 소스 전극은 제1 소스 라인(SL1)과 연결된다. 제1 자기 메모리 요소(120a)의 일 단부는 제1 비트 라인(BL1)과 연결되고, 타 단부는 제1 강유전성 메모리 요소(110a)의 드레인 전극과 연결된다.
본 개시의 일 실시 예에 따르면, 제1 메모리 셀(100a)에는 서로 다른 4가지 레벨의 전기 신호가 저장될 수 있다. 일 예로서, 표 1에 도시된 바와 같이, 상기 전기 신호는 각각, '00', '01', '10', '11' 일 수 있다. 상기 '00' 전기 신호는 상기 제1 강유전성 메모리 요소(110a)의 채널 저항이 저저항 상태이며, 제1 자기 메모리 요소(120a)의 자기 저항이 저저항 상태인 경우의 신호이다. 상기 '01' 전기 신호는 상기 제1 강유전성 메모리 요소(110a)의 채널 저항이 저저항 상태이며, 제1 자기 메모리 요소(120a)의 자기 저항이 고저항 상태인 경우의 신호이다. 상기 '10' 전기 신호는 상기 제1 강유전성 메모리 요소(110a)의 채널 저항이 고저항 상태이며, 제1 자기 메모리 요소(120a)의 자기 저항이 저저항 상태인 경우의 신호이다. 상기 '11' 전기 신호는 상기 제1 강유전성 메모리 요소(110a)의 채널 저항이 고저항 상태이며, 제1 자기 메모리 요소(120a)의 자기 저항이 고저항 상태인 경우의 신호이다.
일 실시 예에 있어서, 선택된 제1 메모리 셀(100a)에 전기 신호를 기록하는 동작은, 제1 자기 메모리 요소(120a)에 자기 저항을 기록하는 제1 단계와, 제1 강유전성 메모리 요소(110a)에 채널 저항을 기록하는 제2 단계로 순차적으로 진행될 수 있다.
상기 제1 단계에서, 자기 저항을 기록하기 위해 제1 자기 메모리 요소(120a)의 양단에 인가되는 제1 스위칭 전압은 V/2 일 수 있다. 이때, V는 양수이다. 한편, 제2 단계에서, 채널 저항을 기록하기 위해 제1 강유전성 메모리 요소(110a)의 강유전성 게이트 유전층에 인가되는 제2 스위칭 전압은 V 또는 -V 일 수 있다. 이때, V는 양수이다. 이와 같이, 상기 제2 스위칭 전압의 절대치는 상기 제1 스위칭 전압의 절대치보다 클 수 있다.
또한, 제1 강유전체 메모리 요소(110a)를 구성하는 전계 효과 트랜지스터는, 상기 채널 저항 기록 동작과는 관계없이, 상기 V 미만의 게이트 전압에서 턴온될 수 있다. 일 예로서, 상기 전계 효과 트랜지스터는 게이트 전극에 인가되는 전압이 V/2 인 경우에 턴온될 수 있다. 이때, 드레인 전극과 소스 전극 사이에 인가되는 전압에 따라 채널 전류가 흐를 수 있다.
이하에 설명하는 실시 예에서는, 제1 자기 메모리 요소(120a)의 양단에 인가되는 스위칭 전압으로서, V/2 를 적용하고, 제1 강유전성 메모리 요소(110a)의 강유전성 게이트 유전층에 인가되는 스위칭 전압은 V 또는 -V 로 적용하고 있다. 하지만, 반드시 이에 한정되는 것은 아니다. 제1 자기 메모리 요소(120a)에 인가되는 스위칭 전압과 제1 강유전성 메모리 요소(110a)에 인가되는 스위칭 전압이 서로 차별될 수 있으면, 다양한 변형예가 가능하다.
먼저, 제1 메모리 셀(100a)에 '00' 전기 신호를 기록하기 위한 동작을 다음과 같이 설명한다. 도 5 및 표 1을 참조하면, 제1 단계에서, 제1 워드 라인(WL1)에 V/2의 전압, 제1 비트라인(BL1)에 0의 전압, 및 제1 소스 라인(SL1)에 V/2의 전압이 인가된다. 제2 워드 라인(WL2), 제2 비트 라인(BL2) 및 제2 소스 라인(SL2)에 각각 0의 전압이 인가된다.
이에 따라, 제1 워드 라인(WL1)에 인가된 V/2의 전압에 의해, 제1 강유전성 메모리 요소(110a)의 제1 전계 효과 트랜지스터(111a)가 턴온된다. 그리고, 제1 비트 라인(BL1)과 제1 소스 라인(SL1) 사이의 전압 V/2가 제1 자기 메모리 요소(120a)에 인가된다. 이때, 도 2의 구조에서와 같이, 고정층(126a)으로부터 자유층(122a) 방향으로 전자 흐름이 발생하므로, 자유층(122a)의 전자 자화 방향이 고정층(126a)의 전자 자화 방향과 일치하도록 변화된다. 그 결과, 저저항의 자기 저항 상태가 제1 자기 메모리 요소(120a)에 기록된다.
한편, 제2 메모리 셀(100b)의 경우, 제1 워드 라인(WL1)의 V/2에 의해 제2 전계 효과 트랜지스터(111b)가 턴온 되지만, 제2 비트 라인(BL2) 및 제2 소스 라인(SL2) 사이에 전압차가 발생하지 않아, 제2 자기 메모리 요소(120b)에 대한 기록 동작이 진행되지 않는다. 제3 및 제4 메모리 셀(100c, 100d)의 경우, 제2 워드 라인(WL2)에 0의 전압이 인가됨으로써, 제3 및 제4 전계 효과 트랜지스터(111c, 111d)가 턴온 되지 않는다.
| 기록 data | 기록동작 | WL1 전압 | BL1 전압 | SL1 전압 | WL2 전압 | BL2 전압 | SL2 전압 |
| 00 | 제1단계 | V/2 | 0 | V/2 | 0 | 0 | 0 |
| 제2단계 | V | 0 | 0 | V/2 | 0 | V/2 | |
| 01 | 제1단계 | V/2 | 0 | V/2 | 0 | 0 | 0 |
| 제2단계 | -V | 0 | 0 | -V/2 | 0 | -V/2 | |
| 10 | 제1단계 | V/2 | V/2 | 0 | 0 | 0 | 0 |
| 제2단계 | V | 0 | 0 | V/2 | 0 | V/2 | |
| 11 | 제1단계 | V/2 | V/2 | 0 | 0 | 0 | 0 |
| 제2단계 | -V | 0 | 0 | -V/2 | 0 | -V/2 |
상기 제1 단계가 종료되면, 제2 단계가 순차적으로 진행된다. 상기 제2 단계에서는, 제1 워드 라인(WL1)에 V의 전압, 제1 비트라인(BL1)에 0의 전압, 및 제1 소스 라인(SL1)에 0의 전압이 인가된다. 제2 워드 라인(WL2)에 V/2의 전압, 제2 비트 라인(BL2)에 0의 전압 및 제2 소스 라인(SL2)에 V/2의 전압이 인가한다.
제1 워드 라인(WL1)에 V의 전압이 상기 스위칭 전압으로 인가될 때, 제1 전계 효과 트랜지스터(111a)의 강유전성 게이트 유전층이 분극될 수 있다. 이에 따라, 상기 강유전성 게이트 유전층 하부의 채널 영역에는 음의 전하가 밀집할 수 있다. 그 결과, 상기 채널 영역에는 저저항의 채널 저항 상태가 기록될 수 있다.
한편, 제2 단계가 진행되는 동안, 제1 메모리 셀(100a)의 제1 자기 메모리 요소(120a)의 양단에는 전압차가 발생하지 않는다. 따라서, 제1 자기 메모리 요소(120a)에 대한 기록 동작을 발생하지 않을 수 있다
또한, 제2 메모리 셀(100b)의 경우, 제1 워드 라인(WL1)을 통해 V의 전압이 제공되나, 제2 소스 라인(SL2)에 V/2의 전압이 인가되므로, 제2 전계 효과 트랜지스터(111b)의 강유전성 게이트 유전층에 인가되는 전압은 V의 전압보다 감소한다. 따라서, 제2 전계 효과 트랜지스터(111b)의 채널 영역에는 기록 동작이 진행되지 않을 수 있다.
마찬가지로, 제3 및 제4 메모리 셀(100c, 100d)의 경우, 제2 워드 라인(WL2)을 통해 V/2의 전압이 인가되고, 제1 소스 라인(SL1) 및 제2 소스 라인(SL2)에 각각 0, V/2의 전압이 인가되므로, 제3 및 제4 전계 효과 트랜지스터(111c, 111d)의 채널 영역에는 기록 동작이 진행되지 않을 수 있다.
한편, 제1 메모리 셀(100a)에 대해 상기 제1 단계가 진행되는 동안, 상기 제2 단계는 진행되지 않을 수 있다. 마찬가지로, 제1 메모리 셀(100a)에 대해 상기 제2 단계가 진행되는 동안, 상기 제1 단계는 진행되지 않을 수 있다. 즉, 제1 메모리 셀(100a)에 대해 상기 제1 단계와 상기 제2 단계는 순차적으로 진행될 수 있다.
결론적으로, 상술한 바와 같은 제1 단계 및 제2 단계의 동작을 통해, 제1 자기 메모리 요소(120a)에는 저저항의 자기 저항 상태, 제1 전계 효과 트랜지스터(111a)의 채널 영역에는 저저항의 채널 저항 상태가 기록될 수 있다.
다음으로, 제1 메모리 셀(100a)에 '01' 전기 신호를 기록하기 위한 동작을 다음과 같이 살펴본다. 도 5 및 표 1을 참조하면, 제1 단계에서, 제1 워드 라인(WL1)에 V/2의 전압, 제1 비트라인(BL1)에 0의 전압, 및 제1 소스 라인(SL1)에 V/2의 전압이 인가된다. 제2 워드 라인(WL2), 제2 비트 라인(BL2) 및 제2 소스 라인(SL2)에 각각 0의 전압이 인가된다.
이에 따라, 상술한 '00' 전기 신호를 기록하기 위한 동작에서와 같이, 제1 메모리 셀(100a)의 제1 자기 저항 요소(120a)에 저저항의 자기 저항 상태가 기록될 수 있다.
한편, 상기 제1 단계가 종료되면, 제2 단계가 순차적으로 진행된다. 상기 제2 단계에서는, 제1 워드 라인(WL1)에 -V의 전압, 제1 비트라인(BL1)에 0의 전압, 및 제1 소스 라인(SL1)에 0의 전압이 인가된다. 제2 워드 라인(WL2)에 -V/2의 전압, 제2 비트 라인(BL2)에 0의 전압 및 제2 소스 라인(SL2)에 -V/2의 전압이 인가된다.
제1 워드 라인(WL1)에 -V의 전압이 상기 스위칭 전압으로 인가될 때, 제1 전계 효과 트랜지스터(111a)의 강유전성 게이트 유전층이 분극될 수 있다. 이에 따라, 상기 강유전성 게이트 유전층 하부의 채널 영역에는 양의 전하가 밀집할 수 있다. 그 결과, 상기 채널 영역에는 고저항의 채널 저항 상태가 기록될 수 있다.
한편, 제2 단계가 진행되는 동안, 제1 메모리 셀(100a)의 제1 자기 메모리 요소(120a)의 양단에는 전압차가 발생하지 않는다. 따라서, 제1 자기 메모리 요소(120a)에 대한 기록 동작을 발생하지 않을 수 있다
또한, 제2 메모리 셀(100b)의 경우, 제1 워드 라인(WL1)을 통해 -V의 전압이 제공되나, 제2 소스 라인(SL2)에 -V/2의 전압이 인가되므로, 제2 전계 효과 트랜지스터(111b)의 강유전성 게이트 유전층에 인가되는 전압은 -V의 스위칭 전압보다 절대치가 감소한다. 따라서, 제2 전계 효과 트랜지스터(111b)의 채널 영역에는 기록 동작이 진행되지 않을 수 있다.
마찬가지로, 제3 및 제4 메모리 셀(100c, 100d)의 경우, 제2 워드 라인(WL2)을 통해 -V/2의 전압이 인가되고, 제1 소스 라인(SL1) 및 제2 소스 라인(SL2)에 각각 0, -V/2의 전압이 인가되므로, 제3 및 제4 전계 효과 트랜지스터(111c, 111d)의 채널 영역에는 기록 동작이 진행되지 않을 수 있다.
결론적으로, 상술한 바와 같은 제1 단계 및 제2 단계의 동작을 통해, 제1 자기 메모리 요소(120a)에는 저저항의 자기 저항 상태, 제1 전계 효과 트랜지스터(111a)의 채널 영역에는 고저항의 채널 저항 상태가 기록될 수 있다.
다음으로, 제1 메모리 셀(100a)에 '10' 전기 신호를 기록하기 위한 동작을 다음과 같이 살펴본다. 도 5 및 표 1을 참조하면, 제1 단계에서, 제1 워드 라인(WL1)에 V/2의 전압, 제1 비트라인(BL1)에 V/2의 전압, 및 제1 소스 라인(SL1)에 0의 전압이 인가된다. 제2 워드 라인(WL2), 제2 비트 라인(BL2) 및 제2 소스 라인(SL2)에 각각 0의 전압이 인가된다.
이에 따라, 제1 워드 라인(WL1)에 인가된 V/2의 전압에 의해, 제1 강유전성 메모리 요소(110a)의 제1 전계 효과 트랜지스터(111a)가 턴온된다. 그리고, 제1 비트 라인(BL1)과 제1 소스 라인(SL1) 사이의 전압 V/2가 제1 자기 메모리 요소(120a)에 인가된다. 이때, 도 2의 구조에서와 같이, 자유층(122a)으로부터 고정층(126a) 방향으로 전자 흐름이 발생하므로, 자유층(122a)의 전자 자화 방향이 고정층(126a)의 전자 자화 방향과 서로 방향으로 변화한다. 그 결과, 고저항의 자기 저항 상태가 제1 자기 메모리 요소(120a)에 기록된다.
한편, 제2 메모리 셀(100b)의 경우, 제1 워드 라인(WL1)의 V/2에 의해 제2 전계 효과 트랜지스터(111b)가 턴온 되지만, 제2 비트 라인(BL2) 및 제2 소스 라인(SL2) 사이에 전압차가 발생하지 않아, 제2 자기 메모리 요소(120b)에 대한 기록 동작이 진행되지 않는다. 제3 및 제4 메모리 셀(100c, 100d)의 경우, 제2 워드 라인(WL2)에 0의 전압이 인가됨으로써, 제3 및 제4 전계 효과 트랜지스터(111c, 111d)가 턴온 되지 않는다.
한편, 상기 제1 단계가 종료되면, 제2 단계가 순차적으로 진행된다. 상기 제2 단계에서는, 제1 워드 라인(WL1)에 V의 전압, 제1 비트라인(BL1)에 0의 전압, 및 제1 소스 라인(SL1)에 0의 전압이 인가된다. 제2 워드 라인(WL2)에 V/2의 전압, 제2 비트 라인(BL2)에 0의 전압 및 제2 소스 라인(SL2)에 V/2의 전압을 인가된다.
이러한 제2 단계의 동작은 상술한 '00'전기 신호를 기록할 때의 제2 단계의 동작과 실질적으로 동일하다. 이에 따라, 제1 메모리 셀(100a)의 제1 전계 효과 트랜지스터(111a)의 채널 영역에는 저저항의 채널 저항 상태가 기록될 수 있다.
결론적으로, 상술한 바와 같은 제1 단계 및 제2 단계의 동작을 통해, 제1 자기 메모리 요소(120a)에는 고저항의 자기 저항 상태, 제1 전계 효과 트랜지스터(111a)의 채널 영역에는 저저항의 채널 저항 상태가 기록될 수 있다.
다음으로, 제1 메모리 셀(100a)에 '11' 전기 신호를 기록하기 위한 동작을 다음과 같이 살펴본다. 도 5 및 표 1을 참조하면, 제1 단계에서, 제1 워드 라인(WL1)에 V/2의 전압, 제1 비트라인(BL1)에 V/2의 전압, 및 제1 소스 라인(SL1)에 0의 전압이 인가된다. 제2 워드 라인(WL2), 제2 비트 라인(BL2) 및 제2 소스 라인(SL2)에 각각 0의 전압이 인가된다. 상기 제1 단계의 동작은, '10' 전기 신호를 기록하기 위한 제1 단계 동작과 동일하다.
한편, 상기 제1 단계가 종료되면, 제2 단계가 순차적으로 진행된다. 상기 제2 단계에서는, 제1 워드 라인(WL1)에 -V의 전압, 제1 비트라인(BL1)에 0의 전압, 및 제1 소스 라인(SL1)에 0의 전압이 인가된다. 제2 워드 라인(WL2)에 -V/2의 전압, 제2 비트 라인(BL2)에 0의 전압 및 제2 소스 라인(SL2)에 -V/2의 전압이 인가된다. 상기 제2 단계의 동자은, '01' 전기 신호를 기록하기 위한 제2 단계 동작과 동일하다.
따라서, 상술한 바와 같은 제1 단계 및 제2 단계의 동작을 통해, 제1 자기 메모리 요소(120a)에는 고저항의 자기 저항 상태, 제1 전계 효과 트랜지스터(111a)의 채널 영역에는 고저항의 채널 저항 상태가 기록될 수 있다.
결론적으로, 상술한 바와 같이, 제1 단계 동작 및 제2 단계 동작을 순차적으로 진행함으로써, 서로 다른 4개의 저항 상태를 가지는 전기 신호를 선택된 메모리 셀 내에 기록할 수 있다.
도 6은 본 개시의 일 실시 예에 따르는 메모리 셀의 복수의 저항 레벨을 개략적으로 도시하는 그래프이다. 일 실시 예에서, 도 6에 도시되는 복수의 저항 레벨(Rm1, Rm2, Rm3, Rm4)는 도 5와 관련하여 상술한, '00' '01' '10' '11'에 대응될 수 있다.
본 개시의 일 실시 예에 따르면, 자기 메모리 요소(120a, 120b, 120c, 120d)는 서로 다른 제1 자기 저항 상태 및 제2 자기 저항 상태를 가질 수 있다. 강유전성 메모리 요소(110a, 110b, 110c, 110d)는 서로 다른 제1 채널 저항 상태 및 제2 채널 저항 상태를 가질 수 있다. 또한, 제1 및 제2 자기 저항 상태 과 제1 및 제2 채널 저항 상태는 서로 다른 저항값을 가질 수 있다. 따라서, 상기 제1 및 제2 자기 저항 상태와 제1 및 제2 채널 저항 상태가 조합되어 구현되는 4개의 저항 레벨(Rm1, Rm2, Rm3, Rm4)은 도 6에 도시되는 바와 같이, 크기별로 서로 차별되어 순차적으로 배치될 수 있다. 그 결과, 소정의 목적 셀 내에 서로 식별되는 4개의 전기 신호를 기록할 수 있다.
한편, 일 실시 예에 있어서, 소정의 전기 신호가 기록된 메모리 셀을 판독하는 방법은, 선택된 메모리 셀과 연결된 워드 라인에, 상기 제2 스위칭 전압 미만의 전압을 인가하여 전계 효과 트랜지스터를 턴온시키는 과정, 상기 선택된 메모리 셀과 연결된 비트 라인과 소스 라인 사이에, 상기 제1 스위칭 전압 미만의 전압을 인가하는 과정, 및 상기 메모리 셀로부터 검출되는 전류를 분석하여 저항 레벨을 판독하는 과정으로 진행될 수 있다. 이에 따라, 자기 메모리 요소 및 강유전성 메모리 요소에 기록 동작을 발생시키지 않은 상태로, 메모리 셀 내에 저장된 저항 레벨을 검출할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 비휘발성 메모리 장치,
20: 메모리 셀,
100a, 100b, 100c, 100d: 제1 내지 제4 메모리 셀,
110a, 110b, 110c, 110d: 제1 내지 제4 강유전성 메모리 요소,
112a: 소스 전극, 114a: 게이트 전극, 116a: 드레인 전극,
118a: 강유전성 게이트 유전층,
120a, 120b, 120c, 120d: 제1 내지 제4 자기 메모리 요소,
121a: 제1 컨택 배선, 122a: 자유층, 124a: 터널 장벽층,
126a: 고정층, 127a: 제2 컨택 배선,
111a, 111b, 111d, 111d: 제1 내지 제4 전계 효과 트랜지스터,
WL1, WL2: 제1 및 제2 워드 라인,
SL1, SL2: 제1 및 제2 소스 라인,
BL1, BL2: 제1 및 제2 비트 라인,
210: 강유전성 메모리 요소, 211: 반도체 기판,
212: 소스 전극 영역, 213: 드레인 전극 영역, 214: 트렌치,
216: 게이트 전극층, 217: 채널 영역,
220: 제1 층간 절연층, 230: 제1 컨택 배선,
240: 제2 층간 절연층, 250: 자기 메모리 요소,
252: 자유층, 254: 터널 장벽층, 256: 고정층, 260: 제3 층간 절연층,
270: 제2 컨택 배선, 250: 비트라인.
20: 메모리 셀,
100a, 100b, 100c, 100d: 제1 내지 제4 메모리 셀,
110a, 110b, 110c, 110d: 제1 내지 제4 강유전성 메모리 요소,
112a: 소스 전극, 114a: 게이트 전극, 116a: 드레인 전극,
118a: 강유전성 게이트 유전층,
120a, 120b, 120c, 120d: 제1 내지 제4 자기 메모리 요소,
121a: 제1 컨택 배선, 122a: 자유층, 124a: 터널 장벽층,
126a: 고정층, 127a: 제2 컨택 배선,
111a, 111b, 111d, 111d: 제1 내지 제4 전계 효과 트랜지스터,
WL1, WL2: 제1 및 제2 워드 라인,
SL1, SL2: 제1 및 제2 소스 라인,
BL1, BL2: 제1 및 제2 비트 라인,
210: 강유전성 메모리 요소, 211: 반도체 기판,
212: 소스 전극 영역, 213: 드레인 전극 영역, 214: 트렌치,
216: 게이트 전극층, 217: 채널 영역,
220: 제1 층간 절연층, 230: 제1 컨택 배선,
240: 제2 층간 절연층, 250: 자기 메모리 요소,
252: 자유층, 254: 터널 장벽층, 256: 고정층, 260: 제3 층간 절연층,
270: 제2 컨택 배선, 250: 비트라인.
Claims (20)
- 강유전성 게이트 유전층을 구비하는 전계 효과 트랜지스터를 포함하는 강유전성 메모리 요소; 및
상기 전계 효과 트랜지스터의 드레인 전극과 전기적으로 직렬 연결되는 자기 메모리 요소를 포함하고,
상기 전계 효과 트랜지스터의 채널 저항 및 상기 자기 메모리 요소의 자기 저항을 제어함으로써, 멀티 레벨 신호를 구현하는
비휘발성 메모리 장치
- 제1 항에 있어서,
상기 전계 효과 트랜지스터는 상기 강유전성 게이트 유전층 상에 배치되고 워드 라인과 연결되는 게이트 전극, 및 상기 강유전성 게이트 유전층을 기준으로 상기 드레인 전극과 반대쪽에 배치되는 소스 전극을 포함하고,
상기 자기 메모리 요소는 순차적으로 적층되는 자유층, 터널 장벽층 및 고정층을 구비하는
비휘발성 메모리 장치. - 제2 항에 있어서,
상기 자유층 및 상기 고정층 중 어느 하나를 상기 드레인 전극과 전기적으로 연결시키는 제1 컨택 배선 및 상기 자유층 및 상기 고정층 중 나머지 하나와 비트 라인을 전기적으로 연결시키는 제2 컨택 배선을 더 포함하는
비휘발성 메모리 장치.
- 제2 항에 있어서,
상기 전계 효과 트랜지스터의 채널 저항은 저저항의 제1 채널 저항 상태 및 고저항의 제2 채널 저항 상태를 가지며,
상기 자기 메모리 요소의 자기 저항은 저저항의 제1 자기 저항 상태 및 고저항의 제2 자기 저항 상태를 가지며,
상기 채널 저항과 상기 자기 저항이 각각 제어되어, 서로 다른 4개의 저항 상태를 구현하는
비휘발성 메모리 장치.
- 제4 항에 있어서,
상기 자기 메모리 요소에서 진행되는 상기 자기 저항의 기록 동작과 상기 강유전성 메모리 요소에서 진행되는 상기 채널 저항의 기록 동작은 순차적으로 진행되는
비휘발성 메모리 장치.
- 제4 항에 있어서,
상기 전계 효과 트랜지스터의 상기 채널 저항의 기록에 적용되는 제2 스위칭 전압의 절대치는 상기 자기 메모리 요소의 상기 자기 저항의 기록에 적용되는 제1 스위칭 전압의 절대치 보다 큰
비휘발성 메모리 장치.
- 반도체 기판;
상기 반도체 기판의 표면으로부터 내부 방향으로 형성되는 트렌치의 내벽에 배치되는 강유전성 게이트 유전층;
상기 트렌치 내부에서 상기 강유전성 게이트 유전층 상에 배치되고, 워드 라인과 연결되는 게이트 전극층;
상기 트렌치를 기준으로 서로 반대편에 이격하여 배치되는 소스 전극 영역 및 드레인 전극 영역;
상기 드레인 전극 영역 상에 배치되는 제1 컨택 배선;
상기 제1 컨택 배선 상에 순차적으로 배치되는 자유층, 터널 장벽층 및 고정층; 및
상기 고정층 상에 배치되어 비트 라인과 연결되는 제2 컨택 배선을 포함하되,
상기 소스 전극 영역은 소스 라인과 연결되며,
상기 자유층 및 상기 고정층 사이에 인가되는 제1 스위칭 전압을 이용하여 상기 자유층의 자화 상태를 제어하고, 상기 강유전성 게이트 유전층에 인가되는 제2 스위칭 전압을 이용하여 상기 강유전성 게이트 유전층의 분극 상태를 제어하되,
상기 제1 스위칭 전압의 절대치와 상기 제2 스위칭 전압의 절대치는 서로 다른 크기를 가지는
비휘발성 메모리 장치.
- 제7 항에 있어서,
상기 소스 전극 영역 및 상기 드레인 전극 영역은 n형 또는 p형 도펀트로 도핑되는 상기 반도체 기판 내 영역을 포함하는
비휘발성 메모리 장치.
- 제7 항에 있어서,
상기 강유전성 게이트 유전층은 하프늄산화물, 지르코늄산화물 및 티타늄산화물로 이루어지는 그룹에서 선택되는 적어도 하나의 산화물을 포함하는
비휘발성 메모리 장치.
- 제9 항에 있어서,
상기 강유전성 게이트 유전층은 이트륨, 지르코늄, 마그네슘, 실리콘 및 바륨으로 이루어지는 그룹에서 선택되는 적어도 하나를 도펀트로서 포함하는
비휘발성 메모리 장치.
- 제7 항에 있어서,
상기 제2 스위칭 전압의 극성에 따라, 상기 자유층 및 상기 고정층의 자화 상태는 서로 동일 방향 또는 서로 반대 방향으로 결정되는
비휘발성 메모리 장치.
- 제7 항에 있어서,
상기 자유층 및 상기 고정층은 강자성 금속 또는 강자성 산화물을 포함하는
비휘발성 메모리 장치.
- 제12 항에 있어서,
상기 자유층 및 상기 고정층은 철(Fe), 니켈(Ni), 코발트(Co), 백금(Pt), 팔라듐(Pd), 철-보론(FeB), 코발트-철-보론(CoFeB), 코발트-철(CoFe), 철-백금(FePt), 테르븀-코발트-철(TbCoFe) 및 코발트-백금(CoPt)로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
비휘발성 메모리.
- 제7 항에 있어서,
상기 제2 스위칭 전압의 절대치는 상기 제1 스위칭 전압의 절대치보다 큰
비휘발성 메모리.
- 복수의 메모리 셀의 어레이를 제공하되, 상기 메모리 셀은 강유전성 게이트 유전층을 구비하는 전계 효과 트랜지스터를 포함하는 강유전성 메모리 요소, 및 상기 전계 효과 트랜지스터의 드레인 전극과 전기적으로 직렬 연결되며, 자유층, 터널 장벽층 및 고정층을 구비하는 자기 메모리 요소를 포함하는 단계;
상기 메모리 셀 중 소정의 목적 셀을 결정하는 단계;
상기 목적 셀의 상기 자기 메모리 요소의 상기 자유층과 상기 고정층 사이에 제1 스위칭 전압을 인가하여 상기 자기 메모리 요소에 자기 저항을 기록하는 단계; 및
상기 목적 셀의 상기 전계 효과 트랜지스터의 게이트 전극에 제2 스위칭 전압을 인가하여 상기 전계 효과 트랜지스터의 채널 저항을 기록하는 단계를 포함하되,
상기 자기 저항을 기록하는 단계와 상기 채널 저항을 기록하는 단계는 순차적으로 진행되는
비휘발성 메모리 장치의 기록 방법.
- 제15 항에 있어서,
상기 자기 저항은 저저항의 제1 자기 저항 상태 및 고저항의 제2 자기 저항 상태를 구비하며,
상기 채널 저항은 저저항의 제1 채널 저항 상태 및 고저항의 제2 채널 저항 상태를 구비하며,
상기 제1 및 제2 자기 저항과 상기 제1 및 제2 채널 저항은 각각 서로 다른 저항값을 가지는
비휘발성 메모리 장치의 기록 방법.
- 제15 항에 있어서,
상기 제1 스위칭 전압의 절대치는 상기 제2 스위칭 전압의 절대치와 서로 다른
비휘발성 메모리 장치의 기록 방법.
- 제17 항에 있어서,
상기 제2 스위칭 전압의 절대치는 상기 제1 스위칭 전압의 절대치보다 큰 휘발성 메모리 장치의 기록 방법.
- 제15 항에 있어서,
상기 자기 저항을 기록하는 단계는 상기 자유층의 자화 상태를 변화시키는 단계를 포함하고,
상기 자화 상태는 상기 제1 스위칭 전압의 극성에 의해 결정되며,
상기 자기 저항을 기록하는 동안, 상기 채널 저항을 기록하는 동작은 진행되지 않는
- 제15 항에 있어서,
상기 채널 저항을 기록하는 단계는 상기 강유전성 게이트 유전층의 분극 상태를 변화시키는 단계를 포함하고,
상기 분극 상태는 상기 제2 스위칭 전압의 극성에 의해 결정되며,
상기 채널 저항을 기록하는 동안, 상기 자기 저항을 기록하는 동작은 진행되지 않는
비휘발성 메모리 장치의 기록 방법.
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|---|---|---|---|
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