KR102431059B1 - 유니폴라 선택기를 갖는 메모리 디바이스 - Google Patents

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Abstract

본 출원의 다양한 실시형태는 메모리 셀, 메모리 셀을 포함하는 집적 칩, 및 메모리 디바이스의 동작시키는 방법에 관한 것이다. 몇몇 실시형태에서, 메모리 셀은 가변 저항을 갖는 데이터 스토리지 엘리먼트 및 데이터 스토리지 엘리먼트와 직렬로 전기적으로 커플링되는 유니폴라 선택기를 포함한다. 메모리 셀은 데이터 스토리지 엘리먼트와 유니폴라 선택기에 걸쳐 인가되는 단일의 극성을 갖는 기록 전압에 의해 기록되도록 구성된다.

Description

유니폴라 선택기를 갖는 메모리 디바이스{MEMORY DEVICE WITH UNIPOLAR SELECTOR}
많은 현대의 전자 디바이스는 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 불휘발성 메모리(non-volatile memory; NVM)일 수도 있다. 불휘발성 메모리는 전력이 없을 때 데이터를 저장할 수 있고, 반면 휘발성 메모리는 저장할 수 없다. 자기 저항성 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM) 및 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM)와 같은 불휘발성 메모리는, 상대적으로 단순한 구조 및 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 로직 제조 프로세스와의 그들의 호환성에 기인하여 차세대 불휘발성 메모리 기술에 대한 유망한 후보이다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1은 유니폴라 선택기(unipolar selector)를 포함하는 메모리 셀의 몇몇 실시형태의 개략도를 예시한다.
도 2는 유니폴라 선택기를 포함하는 메모리 셀의 몇몇 대안적인 실시형태의 개략도를 예시한다.
도 3은 유니폴라 선택기가 다층 스택(multilayer stack)을 포함하는 도 1의 메모리 셀의 약간 더 상세한 실시형태의 개략도를 예시한다.
도 4는 유니폴라 선택기 및 메모리 셀에 커플링되는 자기장 생성기를 포함하는 도 1의 메모리 셀의 몇몇 실시형태의 개략도를 예시한다.
도 5는 도 1의 유니폴라 선택기에 대한 전류-전압(IV) 곡선의 몇몇 실시형태의 그래프를 예시한다.
도 6a 내지 도 6d는 도 1, 도 2, 도 3, 또는 도 4의 메모리 셀을 포함하는 집적 칩의 다양한 실시형태의 단면도를 예시한다.
도 7은 도 1, 도 2, 또는 도 3의 복수의 메모리 셀을 포함하는 메모리 어레이의 몇몇 실시형태의 개략도를 예시한다.
도 8a 및 도 8b는 다양한 동작 상태에서의 도 7의 메모리 어레이의 몇몇 실시형태의 개략도를 예시한다.
도 9a 및 도 9b는 도 4의 복수의 메모리 셀을 포함하는 메모리 어레이의 다양한 실시형태의 개략도를 예시한다.
도 10 및 도 11은 도 1, 도 2, 도 3, 또는 도 4의 메모리 셀의 적층형 메모리 어레이를 포함하는 삼차원(three dimensional; 3D) 메모리 어레이의 다양한 실시형태의 개략도를 예시한다.
도 12 및 도 13은 도 10 및 도 11의 삼차원(3D) 메모리 어레이를 포함하는 집적 칩의 다양한 실시형태의 단면도를 예시한다.
도 14 내지 도 17은 메모리 어레이를 포함하는 집적 칩을 형성하기 위한 방법의 몇몇 실시형태의 일련의 단면도를 예시하는데, 여기서 메모리 어레이의 메모리 셀은 유니폴라 선택기를 포함한다.
도 18은 도 14 내지 도 17의 방법의 몇몇 실시형태의 블록도를 예시한다.
도 19는, 도 1 내지 도 4의 메모리 셀, 도 7 내지 도 11의 메모리 어레이, 또는 도 6a 내지 도 6d, 도 12 또는 도 13에 대한 집적 칩을 포함할 수 있는 메모리 디바이스를 동작시키는 방법의 몇몇 실시형태의 블록도를 예시한다.
본 개시는 본 개시의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
하나의 선택기 하나의 저항기(one-selector one-resistor; 1S1R) 메모리 셀을 갖는 교차점 메모리 아키텍쳐(cross-point memory architecture)는 그것의 고밀도에 기인하여 차세대 전자 메모리와의 사용을 위해 점점 더 주목받고 있다. 교차점 메모리 어레이는, 예를 들면, 비트 라인과 소스 라인의 교차점에 각각 배열되는 다수의 하나의 선택기 하나의 저항기(1S1R) 메모리 셀을 포함할 수도 있다. 선택기는, 각각의 임계 전압을 초과하여 바이어싱될 때 양방향 전류를 통과시키도록 구성되는 바이폴라 디바이스이다. 비트 라인과 소스 라인(예를 들면, BL0 및 SL0)을 적절하게 바이어싱하는 것에 의해, 비트 라인과 소스 라인의 교차점에 있는 1S1R 메모리 셀이 선택될 수 있고 반대 상태로 기록될 수 있다. 1S1R 메모리 셀이 선택되는 경우, 다른 비트 라인 및 소스 라인은 선택되지 않은 메모리 셀을 턴오프하기 위해 중간 지점 전압에서 바이어싱될 수도 있다. 그러나, 선택되지 않은 메모리 셀의 제1 그룹은 선택된 1S1R 메모리 셀과 동일한 비트 라인(BL0)을 공유하고, 따라서, 비트 라인 전압과 중간 지점 전압의 차이 전압에서 바이어싱된다. 유사하게, 선택되지 않은 메모리 셀의 제2 그룹은 선택된 1S1R 메모리 셀과 동일한 소스 라인(SL0)을 공유하고, 따라서, 소스 라인 전압과 중간 지점 전압의 차이 전압에서 바이어싱된다. 선택되지 않은 메모리 셀의 제1 그룹과 선택되지 않은 메모리 셀의 제2 그룹을 통해 흐르는 총(collective) 누설 전류는 교란(disturbance)를 도입하고 판독(reading) 및 기록(writing) 동작을 위한 메모리 동작을 위한 전류 윈도우를 감소시킨다. 교란은 심지어 판독 동작 동안의 판독 실패 또는 기록 동작 동안 잘못된 기록으로 나타날 수도 있다.
상기의 관점에서, 본 출원의 다양한 실시형태는 유니폴라 선택기를 사용하는 메모리 셀뿐만 아니라, 그러한 메모리 셀의 유니폴라 동작 방법에 관한 것이다. 유니폴라 선택기는, 예를 들면, 자신의 임계 전압보다 더 큰 순방향 바이어스가 인가되는 경우 턴온되는 다이오드 또는 어떤 다른 적절한 유니폴라 디바이스일 수도 있다. 유니폴라 선택기는 데이터 스토리지 엘리먼트(data-storage element)와 직렬로 전기적으로 커플링되며 데이터 스토리지 엘리먼트를 통해 흐르는 전류 또는 데이터 스토리지 엘리먼트에 걸쳐 인가되는 전압을 제어한다. 몇몇 실시형태에서, 메모리 셀은 단일의 극성에서 판독 및 기록되고 재기록될 수 없다. 몇몇 대안적인 실시형태에서, 재설정 동작은 오프보드(off-board) 또는 온보드(on-board) 자기장 생성기에 의해 생성되는 외부 자기장을 사용하는 것과 같은 다른 수단에 의해 수행될 수도 있다. 바이폴라 선택기가 아닌 유니폴라 선택기를 사용하는 것에 의해, 선택되지 않은 메모리 셀이 반대 극성에서 바이어싱될 수 있고, 따라서, 누설 전류를 최소화할 수 있고 판독 및 기록 교란을 감소시킬 수 있다.
도 1을 참조하면, 유니폴라 선택기(104)를 포함하는 메모리 셀(102)의 몇몇 실시형태의 개략도(100)가 제공된다. 유니폴라 선택기는 단일의 극성에서 스위칭되고, 반면, 바이폴라 선택기는 두 극성에서 스위칭된다. 제1 극성에서, 유니폴라 선택기에 걸친 전압이 임계 전압을 초과하는 경우, 유니폴라 선택기는 도통하고 및/또는 "온" 상태로 칭해지는 낮은 저항 상태에 있다. 그렇지 않으면, 제1 극성에서, 유니폴라 선택기는 비도통 상태이거나 또는 "오프" 상태로 칭해지는 높은 저항 상태에 있다. 제2 극성에서, 유니폴라 선택기는 "오프" 상태에 있다. 유니폴라 선택기(104)는, 소스 라인(source line; SL)으로부터 비트 라인(bit line; BL)으로의 제2 방향에서의 전류의 흐름을 차단하면서, 전류가 비트 라인(BL)에서 소스 라인(SL)으로의 제1 방향에서 흐르는 것을 선택적으로 허용하도록 구성된다. 몇몇 실시형태에서, 유니폴라 선택기(104)는 단지 두 개의 단자를 갖는다. 몇몇 대안적인 실시형태에서, 유니폴라 선택기(104)는 두 개보다 더 많은 단자를 갖는다. 유니폴라 선택기(104)는, 예를 들면, PIN 다이오드, 폴리실리콘 다이오드, 펀치 스루 다이오드(punch-through diode), 배리스터 타입(varistor-type) 선택기, 오보닉 임계 스위치(ovonic threshold switch; OTS), 도핑된 칼코겐화물 기반의 선택기(doped-chalcogenide-based selector), 모트(Mott) 효과 기반의 선택기, 혼합 이온 전자 전도성(mixed-ionic-electronic-conductive; MIEC) 기반의 선택기, FAST(field-assisted-superliner-threshold) 선택기, 필라멘트 기반의 선택기, 도핑된 하프늄 산화물 기반의 선택기, 또는 어떤 다른 적절한 다이오드 및/또는 선택기일 수도 있다.
유니폴라 선택기(104)는, 비트 라인(BL)으로부터 소스 라인(SL) 쪽으로, 데이터 스토리지 엘리먼트(106)와 직렬로 전기적으로 커플링된다. 몇몇 실시형태에서, 비트 라인(BL) 및 소스 라인(SL)의 위치는 반대로 될 수 있다. 동작의 예는 다음과 같다: 비트 라인(BL)으로부터 데이터 스토리지 엘리먼트(106) 쪽으로의 유니폴라 선택기(104)에 걸친 전압이 양의 값일 때, 비트 라인(BL)으로부터 데이터 스토리지 엘리먼트(106) 쪽으로의 유니폴라 선택기(104)에 걸친 전압이 임계 전압(Vt)을 초과하는 경우, 유니폴라 선택기(104)는 도통하고 낮은 저항 상태에 있다. 그렇지 않으면, 유니폴라 선택기(104)는 비도통 상태이고 및/또는 높은 저항 상태에 있다. 데이터 스토리지 엘리먼트(106)는 데이터의 비트를 저장한다. 한 예로서, 기록 동작 동안, 유니폴라 선택기(104)가 제1 극성에서 임계 전압 위로 바이어싱되고 데이터 스토리지 엘리먼트(106)가 제1 데이터 상태로 설정되도록 기록 전압이 인가된다. 판독 동작 동안, 유니폴라 선택기(104)가 제1 극성에서 임계 전압 위로 바이어싱되고 한편 데이터 스토리지 엘리먼트(106)가 변경되지 않도록 판독 전압이 인가된다. 판독 전압은 기록 전압보다 더 작을 수도 있다.
몇몇 실시형태에서, 데이터 스토리지 엘리먼트의 저항은 데이터 스토리지 엘리먼트(106)의 데이터 상태에 의존하여 변한다. 예를 들면, 데이터 스토리지 엘리먼트(106)는 제1 데이터 상태에서 낮은 저항을 가질 수도 있고 제2 데이터 상태에서 높은 저항을 가질 수도 있다. 다른 실시형태에서, 데이터 스토리지 엘리먼트(106)의 커패시턴스 또는 어떤 다른 적절한 파라미터는 데이터 스토리지 엘리먼트(106)의 데이터 상태에 의존하여 변한다. 몇몇 실시형태에서, 데이터 스토리지 엘리먼트(106)는 자기 터널 접합부(magnetic tunnel junction; MTJ) 또는 스핀 밸브(spin-valve)이고 스핀 전달 토크(spin-transfer torque; STT) 방법에 의해 기록된다. 그러한 경우에, 메모리 셀(102)은 STT 자기 메모리 셀로 지칭되고, 그러한 메모리 셀의 어레이로 이루어지는 메모리 디바이스는 STT-MRAM 디바이스로 지칭된다. STT 방법은 하기에서 상세하게 설명된다. 몇몇 대안적인 실시형태에서, 데이터 스토리지 엘리먼트(106)는 금속 절연체 금속(metal-insulator-metal; MIM) 스택이고, 메모리 셀(102)은 저항 메모리 셀일 수도 있다. 데이터 스토리지 엘리먼트(106)에 대한 다른 구조물 및/또는 메모리 셀(102)에 대한 다른 메모리 셀 타입도 또한 수용 가능하다.
한 예로서, 데이터 스토리지 엘리먼트(106)는 기준 강자성 엘리먼트(reference ferromagnetic element; 108), 자유 강자성 엘리먼트(free ferromagnetic element; 110), 및 배리어 엘리먼트(barrier element; 112)를 포함하고 STT 방법을 사용하여 데이터를 저장한다. 배리어 엘리먼트(112)는 비자성이고 기준 강자성 엘리먼트(108)와 자유 강자성 엘리먼트(110) 사이에 끼워진다. 기준 강자성 엘리먼트(108)는 고정된 자화를 가지며, 반면, 자유 강자성 엘리먼트(110)는 가변적인 자화를 갖는다. 배리어 엘리먼트(112)는 터널링 배리어층일 수 있다. 몇몇 실시형태에서, 기준 강자성 엘리먼트(108)를 통해 전류를 통과시키는 것에 의해 스핀 분극 전류(spin-polarized current)가 생성된다. 그 다음, 이 전류는 자유 강자성 엘리먼트(110)로 지향되고, 각운동량을 전달하고, 자유 강자성 엘리먼트(110)에서 전자의 스핀을 변화시킨다. 기준 강자성 엘리먼트(108) 및 자유 강자성 엘리먼트(110)의 자기 모멘트는 실리콘 기판 표면에 대해 수직일 수 있거나 또는 평면 내에 있을 수 있다. 수직 자기 모멘트를 갖는 디바이스는 평면 내 모멘트를 갖는 것들에 비교하여 더 많이 확장 가능하고 비용 경쟁력도 또한 더 높다. 기준 강자성 엘리먼트(108) 및 자유 강자성 엘리먼트(110)의 자화가 평행인지 또는 반평행인지의 여부에 따라, 데이터 스토리지 엘리먼트(106)는 낮은 저항 또는 높은 저항을 갖는다. 예를 들면, 데이터 스토리지 엘리먼트(106)는, 기준 강자성 엘리먼트(108) 및 자유 강자성 엘리먼트(110)의 자화가 평행한 경우 낮은 저항을 가질 수도 있고 자화가 반평행인 경우 높은 저항을 가질 수도 있다. 낮은 저항과 높은 저항은, 이어서, 데이터 스토리지 엘리먼트(106)의 상이한 데이터 상태를 나타내기 위해 사용될 수도 있다.
몇몇 실시형태에서, 배리어 엘리먼트(112)는, 배리어 엘리먼트(112)를 통한 전자의 양자 역학적 터널링을 선택적으로 허용하는 터널 배리어이다. 예를 들면, 양자 역학적 터널링은, 기준 강자성 엘리먼트(108)와 자유 강자성 엘리먼트(110)가 평행한 자화를 가질 때 허용될 수도 있고, 기준 강자성 엘리먼트(108) 및 자유 강자성 엘리먼트(110)가 반평행한 자화를 가질 때 차단될 수도 있다. 배리어 엘리먼트(112)는, 예를 들면, 비정질 배리어, 결정질 배리어, 또는 어떤 다른 적절한 배리어일 수도 있거나, 또는 그것을 포함할 수도 있다. 비정질 배리어는, 예를 들면, 알루미늄 산화물(aluminum oxide)(예를 들면, AlOx), 티타늄 산화물(titanium oxide)(예를 들면, TiOx), 또는 어떤 다른 적절한 비정질 배리어일 수도 있거나, 또는 그것을 포함할 수도 있다. 결정질 배리어는 망간 산화물(manganese oxide)(예를 들면, MgO), 스피넬(spinel)(예를 들면, MgAl2O4), 또는 어떤 다른 적절한 결정질 배리어일 수도 있거나 또는 그것을 포함할 수도 있다.
몇몇 실시형태에서, 기준 강자성 엘리먼트(108)는 코발트 철(cobalt iron)(예를 들면, CoFe), 코발트 철 붕소(cobalt iron boron)(예를 들면, CoFeB), 또는 어떤 다른 적절한 강자성 물질(들), 또는 전술한 것의 임의의 조합이거나 또는 그것을 포함한다. 몇몇 실시형태에서, 기준 강자성 엘리먼트(108)는 반강자성 엘리먼트(도시되지 않음)에 인접하고 및/또는 합성 반강자성(synthetic antiferromagnetic; SAF) 엘리먼트(도시되지 않음)의 일부이거나 또는 그렇지 않으면 그에 인접한다. 몇몇 실시형태에서, 자유 강자성 엘리먼트(110)는 코발트 철(예를 들면, CoFe), 코발트 철 붕소(예를 들면, CoFeB), 또는 어떤 다른 적절한 강자성 물질(들), 또는 전술한 것의 임의의 조합이거나 또는 그것을 포함한다.
도 2를 참조하면, 기준 강자성 엘리먼트(108)가 자유 강자성 엘리먼트(110) 위에 놓이는 도 1의 메모리 셀(102)의 몇몇 대안적인 실시형태의 개략도(200)가 제공된다. 기준 강자성 엘리먼트(108)가 자유 강자성 엘리먼트(110) 위에 있기 때문에, 기록 전압이 데이터 스토리지 엘리먼트(106)에 걸쳐 인가되는 극성은 도 1에 비교하여 반대로 된다. 기록 전압은 데이터 스토리지 엘리먼트(106)를 반평행 상태로 설정하기 위해 제2 극성에서 데이터 스토리지 엘리먼트(106)에 걸쳐 인가된다.
도 3을 참조하면, 유니폴라 선택기(104)가 다층 스택인 도 1의 메모리 셀(102)의 몇몇 더 상세한 실시형태의 개략도(300)가 제공된다. 유니폴라 선택기(104)는 캐소드(302), 절연체(304), 및 애노드(306)를 포함한다. 절연체(304)는 캐소드(302)와 애노드(306) 사이에 끼워진다. 몇몇 실시형태에서, 캐소드(302)는 데이터 스토리지 엘리먼트(106)의 기준 강자성 엘리먼트(108)에 직접적으로 연결되는데, 캐소드(302)가 하나 이상의 전도성 와이어 및/또는 비아에 의해 기준 강자성 엘리먼트(108)에, 그들 사이에 배치되는 다른 전자 디바이스 없이, 전기적으로 연결된다는 것을 의미한다. 몇몇 대안적인 실시형태에서, 유니폴라 선택기(104)는, 애노드(306)가 기준 강자성 엘리먼트(108)에 직접적으로 연결되도록, 반대로 배치될 수도 있다. 다층 스택은, 예를 들면, PIN 다이오드 또는 몇몇 다른 다층 디바이스일 수도 있거나 또는 그것을 포함할 수도 있다. 다층 스택이 PIN 다이오드인 몇몇 실시형태에서, 캐소드(302)는 N 타입 반도체 물질이거나 또는 그것을 포함하고, 애노드(306)는 P 타입 반도체 물질이거나 또는 그것을 포함하며, 절연체(304)는 진성의(intrinsic) 또는 약하게 도핑된 반도체 물질이거나 또는 그것을 포함한다. 절연체(304)는, 예를 들면, 캐소드(302) 및/또는 애노드(306)에 비해 약하게 도핑될 수도 있다. 다층 스택의 반도체 물질은, 예를 들면, 폴리실리콘, 단결정 실리콘(monocrystalline silicon), 게르마늄, 인듐 갈륨 비화물, 또는 어떤 다른 적절한 반도체 물질일 수도 있거나 또는 그것을 포함할 수도 있다. 다층 스택이 MIM 디바이스인 몇몇 실시형태에서, 캐소드(302) 및 애노드(306)는 금속 또는 어떤 다른 적절한 전도성 물질이거나 또는 그것을 포함하고 및/또는 절연체(304)는 도핑된 하프늄 산화물, 어떤 다른 적절한 금속 산화물, 또는 어떤 다른 적절한 절연체 물질이거나 또는 그것을 포함한다.
몇몇 실시형태에서, 절연체(304)의 두께(T1)는 유니폴라 선택기(104)의 임계 전압을 조정하기 위해 변경된다. 예를 들면, 절연체의 두께를 증가시키는 것은 대응하는 유니폴라 선택기의 임계 전압을 증가시킬 수도 있고, 반면, 두께를 감소시키는 것은 임계 전압을 감소시킬 수도 있다. 몇몇 실시형태에서, 절연체(304)의 도핑 농도는 유니폴라 선택기(104)의 임계 전압을 조정하기 위해 변경된다. 예를 들면, 절연체의 도핑 농도를 증가시키는 것은 대응하는 선택기의 임계 전압을 감소시킬 수도 있고, 반면, 도핑 농도를 감소시키는 것은 임계 전압을 증가시킬 수도 있다. 몇몇 실시형태에서, 유니폴라 선택기(104)의 폭(W1)은 유니폴라 선택기(104)의 "온" 저항을 조정하기 위해 변경된다. 예를 들면, 선택기의 폭을 증가시키는 것은 선택기의 "온"저항을 감소시킬 수도 있고, 반면, 폭을 감소시키는 것은 "온" 저항을 증가시킬 수도 있다.
도 4를 참조하면, 자기장 생성기(114)가 데이터 스토리지 엘리먼트(106)에 커플링되는 도 1의 메모리 셀의 몇몇 실시형태의 개략도(400)가 제공된다. 자기장 생성기(114)는, 자유 강자성 엘리먼트(110)의 극성을 변화시킬 수 있고 따라서 데이터 스토리지 엘리먼트(106)의 데이터 상태를 변화시킬 수 있는 자기장을 생성하도록 구성되는 전류 운반 와이어(current carrying wire)일 수도 있다. 몇몇 실시형태에서, 자기장 생성기(114)는 컨트롤러에 의해 제어되고 데이터 스토리지 엘리먼트(106)를 기록 동작과는 반대인 상태로 재설정하는 외부 자기장을 생성하도록 구성된다. 도 4에 의해 도시되는 메모리 셀의 예시적인 메모리 어레이 애플리케이션은 도 9a 또는 도 9b를 참조하여 나중에 주어진다.
도 5를 참조하면, 도 1의 유니폴라 선택기(104)에 대한 전류-전압(IV) 곡선의 몇몇 실시형태의 그래프(500)가 제공된다. 그래프(500)의 수평 축은 전압에 대응하고, 그래프(500)의 수직 축은 전류에 대응한다. 게다가, 그래프(500)의 우측은 유니폴라 선택기(104)의 제1 극성에 대응하고, 그래프(500)의 좌측은 유니폴라 선택기(104)의 제2 극성에 대응한다. 그래프(500)는, 유니폴라 선택기(104)에 인가되는 바이어스(V)가 임계 전압(Vt)보다 더 작은 제1 I-V 곡선(502) 및 유니폴라 선택기(104)에 인가되는 바이어스(V)가 임계 전압(Vt)보다 더 큰 제2 I-V 곡선(504)을 포함한다. 제1 I-V 곡선(502)에 의해 도시되는 바와 같이, 유니폴라 선택기(104)에 인가되는 전압(V)이 유니폴라 선택기(104)의 임계 전압(Vt)보다 더 작은 경우 전류는 최소이다. 제2 I-V 곡선(504)에 의해 도시되는 바와 같이, 유니폴라 선택기(104)에 인가되는 전압(V)이 유니폴라 선택기(104)의 임계 전압(Vt)을 초과하는 경우 전류는 증가한다.
도 6a를 참조하면, 도 1의 메모리 셀(102)을 포함하는 집적 칩의 몇몇 실시형태의 단면도(600a)가 제공된다. 메모리 셀(102)은 기판(602) 위에 놓이고 기판(602)을 피복하는 인터커넥트 구조물(interconnect structure)(604) 내에 위치된다. 인터커넥트 구조물(604)은 인터커넥트 유전체층(606)에 의해 둘러싸이는 복수의 와이어(608) 및 복수의 비아(610)를 포함하는 라인 백엔드(back-end-of-line; BEOL) 구조물일 수도 있다. 인터커넥트 유전체층(606)은, 예를 들면, 실리콘 산화물, 저유전율(low k) 유전체, 어떤 다른 적절한 유전체(들), 또는 전술한 것의 임의의 조합일 수도 있거나 또는 그것을 포함할 수도 있다. 본원에서 사용되는 바와 같이, 저유전율 유전체는, 예를 들면, 유전 상수(k)가 약 3.9 미만인 유전체일 수도 있다. 와이어(608) 및 비아(610)는 메모리 셀(102)의 컴포넌트를 인터커넥트하고 및/또는 메모리 셀(102)을 집적 칩의 다른 디바이스(도시되지 않음)에 연결하는 전도성 경로를 정의하기 위해 인터커넥트 유전체층(606)에서 교대로 적층된다. 와이어(608) 및 비아(610)는, 예를 들면, 금속, 어떤 다른 적절한 전도성 물질(들), 또는 전술한 것의 임의의 조합일 수도 있거나 또는 그것을 포함할 수도 있다. 예를 들면, 중간 비아(610')는 데이터 스토리지 엘리먼트(106)와 직렬로 유니폴라 선택기(104)를 전기적으로 커플링하는 전도성 경로를 정의할 수도 있다. 몇몇 실시형태에서, 개시된 선택기의 단순화된 구조에 기인하여, 메모리 셀(102)(유니폴라 선택기(104) 및 데이터 스토리지 엘리먼트(106)를 포함함)은 금속 와이어의 두 개의 바로 이웃하는 층 사이에 삽입될 수도 있다. 따라서, 메모리 셀(102)의 위치는 배치 및 배선(place and route) 요건과 더욱 쉽게 공동 최적화된다. 중간 비아(610')는 비아(610)보다 더 작은 높이를 가질 수도 있다.
도 6b를 참조하면, 도 1의 메모리 셀(102)을 포함하는 집적 칩의 몇몇 대안적인 실시형태의 단면도(600b)가 제공된다. 도 6a와 관련하여 상기에서 논의되는 유사한 피쳐 외에도, 몇몇 대안적인 실시형태에서, 메모리 셀(102)(유니폴라 선택기(104) 및 데이터 스토리지 엘리먼트(106)를 포함함)은 금속 와이어(608)의 두 개의 이웃하지 않는 층 사이에 삽입되고, 하나 이상의 추가적인 와이어층이 그들 사이에 존재할 수도 있다. 유니폴라 선택기 및 데이터 스토리지 엘리먼트(106)는 하나 이상의 격리된 금속 아일랜드(isolated metal island; 608b)에 의해 연결되는 다수의 서브 비아(610b)에 의해 연결될 수도 있다. 격리된 금속 아일랜드(608b)는 동일한 인터커넥트층의 다른 와이어(608)의 폭과 동일한 폭을 가지며 다른 메모리 셀에 연결되지 않는다. 서브 비아(610b)는 비아(610)보다 더 작은 높이를 가질 수도 있다. 여기서, 와이어(608), 격리된 금속 아일랜드(608b), 및/또는 비아(610)와 같은 전도성 라인만이 두 컴포넌트를 연결하기 위해 사용되고 어떤 다른 전자 컴포넌트도 그들 사이에 삽입되지 않은 경우, 두 컴포넌트는 "직접적으로 연결되는" 것으로 간주된다. 예를 들면, 유니폴라 선택기(104) 및 데이터 스토리지 엘리먼트(106)는 이 경우에 직접적으로 연결된다.
도 6c를 참조하면, 도 1의 메모리 셀(102)을 포함하는 집적 칩의 몇몇 대안적인 실시형태의 단면도(600c)가 제공된다. 도 6a 및 도 6b와 관련하여 상기에서 논의되는 유사한 피쳐 외에도, 유니폴라 선택기(104) 및 데이터 스토리지 엘리먼트(106)는 또한 서로 직접적으로 적층될 수도 있다. 따라서, 데이터 스토리지 엘리먼트(106)의 기준 강자성 엘리먼트(108)의 저부(bottom) 표면과 유니폴라 선택기(104)의 캐소드(302)의 상부 표면은 서로 직접적으로 접촉할 수도 있다. 도면에서 도시되지는 않지만, 몇몇 대안적인 실시형태에서, 데이터 스토리지 엘리먼트(106)의 자유 강자성 엘리먼트(110)는 애노드(306) 또는 캐소드(302)의 상부/저부 표면과 직접적으로 접촉하는 상부/저부 표면을 가질 수도 있거나, 또는 애노드(306)는 자유 강자성 엘리먼트(110) 또는 기준 강자성 엘리먼트(108)의 상부/저부 표면과 직접적으로 접촉하는 상부/저부 표면을 가질 수도 있다. 캐소드(302) 및 애노드(306)는 동일한 횡방향 치수(lateral dimension)를 가질 수도 있다. 자유 강자성 엘리먼트(110) 및 기준 강자성 엘리먼트(108)는 동일한 횡방향 치수를 가질 수도 있다. 몇몇 실시형태에서, 유니폴라 선택기(104)는 데이터 스토리지 엘리먼트(106)의 횡방향 면적의 대략 1 배 내지 5 배 사이의 횡방향 면적을 가지는데, 이것은 액세스 트랜지스터(access transistor)보다 더 작은 사이즈이며 다른 타입의 바이폴라 선택기보다 더 높은 품질이다. 따라서, 결과적으로 나타나는 메모리 셀은 상대적으로 작은 사이즈 및 우수한 성능(예를 들면, 높은 내구성 및 액세스 속도)을 가질 수 있다. 횡방향 치수는 기판의 표면과 평행한 길이 및 폭 치수를 포함한다. 메모리 셀(102)은 금속 와이어(608)의 두 개의 이웃하는 또는 이웃하지 않는 층 사이에 삽입될 수도 있고, 하나 이상의 추가적인 와이어층이 그들 사이에 존재할 수도 있거나 또는 존재하지 않을 수도 있다.
도 6d를 참조하면, 도 1의 메모리 셀(102)을 포함하는 집적 칩의 몇몇 대안적인 실시형태의 단면도(600d)가 제공된다. 도 6a 내지 도 6c와 관련하여 상기에서 논의되는 유사한 피쳐 외에도, 격리된 금속 아일랜드(608b)는 유니폴라 선택기(104)의 캐소드(302)로서 사용될 수도 있다. 유니폴라 선택기(104)는 또한 반전될 수 있고, 격리된 금속 아일랜드(608b)는 애노드(306)로서 사용될 수 있다. 이 경우, 캐소드(302) 및 애노드(306)는 상이한 횡방향 치수를 가질 수도 있다. 격리된 금속 아일랜드(608b)는 동일한 인터커넥트층의 다른 와이어(608)의 폭과 동일한 폭을 갖는다. 그들 사이의 절연체(304)는, 격리된 금속 아일랜드(608b)에 의해 기능하지 않는 캐소드(302) 또는 애노드(306) 중 하나와 동일한 폭을 가질 수도 있고 격리된 금속 아일랜드(608b)의 폭보다 더 클 수도 있다. 유니폴라 선택기(104)의 하나의 전극으로서 격리된 금속 아일랜드(608b)를 사용하는 것에 의해, 제조 프로세스는 더욱 단순화되고 디바이스 구조는 더욱 컴팩트해진다.
몇몇 실시형태에서, 집적 칩은 독립형 메모리이다. 몇몇 대안적인 실시형태에서, 메모리 셀(102)은 기판(602) 상에 배치되는 로직 회로에 임베딩된다. 예를 들면, 반도체 디바이스(612)는 메모리 셀(102)과 집적되는 기판(602) 상에 배치된다. 몇몇 실시형태에서, 반도체 디바이스(612)는 와이어(608) 및 비아(610)에 의해 메모리 셀(102)에 전기적으로 커플링된다. 반도체 디바이스(612)는, 예를 들면, 금속 산화물 반도체(MOS) 디바이스, 절연 게이트 전계 효과 트랜지스터(insulated-gate field-effect transistor; IGFET), 또는 어떤 다른 적절한 반도체 디바이스일 수도 있다. 몇몇 실시형태에서, 반도체 디바이스(612)는 한 쌍의 소스/드레인 영역(614), 게이트 유전체층(616), 및 게이트 전극(618)을 포함한다. 소스/드레인 영역(614)은 기판(602)의 상부 표면을 따라 기판(602) 내에 있다. 게이트 유전체층(616) 및 게이트 전극(618)은, 기판(602)과 인터커넥트 구조물(604) 사이에서 수직으로 그리고 소스/드레인 영역(614) 사이에서 횡방향으로, 기판(602) 위에 적층된다.
도 7을 참조하면, 복수의 행 및 복수의 열의 복수의 메모리 셀(102)을 포함하는 메모리 어레이(702)의 몇몇 실시형태의 개략도(700)가 제공된다. 메모리 셀(102)은 데이터 스토리지 엘리먼트(106)와 직렬로 전기적으로 커플링되는 유니폴라 선택기(104)를 각각 포함한다. 메모리 셀(102) 각각은, 예를 들면, 도 1 내지 도 3과 관련하여 예시되고 설명되는 바와 같을 수도 있다. 한 예로서, 비트 라인(예를 들면, BLm, BLm+1, BLm+2)은 메모리 어레이의 대응하는 행을 따라 횡방향으로 연장되고 대응하는 행의 메모리 셀과 전기적으로 커플링되고, 반면, 소스 라인(예를 들면, SLn, SLn+1 및 SLn+2)은 메모리 어레이의 대응하는 열을 따라 횡방향으로 연장되고 대응하는 열의 메모리 셀과 전기적으로 커플링된다. 첨자는 대응하는 행 또는 열을 식별하고 m 또는 n은 메모리 어레이(702)의 행 또는 열을 나타내는 정수 변수이다. m 또는 n의 예시적인 숫자는 256, 512, 1024, 등등이다. 비트 라인과 소스 라인을 적절하게 바이어싱하는 것에 의해, 비트 라인 및 소스 라인의 교차점에 있는 메모리 셀이 판독 또는 기록을 위해 선택될 수도 있다.
도 8a 및 도 8b를 참조하면, 도 7의 메모리 어레이(702)의 몇몇 실시형태의 개략도(800A-800B)는 메모리 어레이(702)의 동작을 예시하기 위해 다양한 동작 상태에서 제공된다. 메모리 어레이(702)는, 테스트 스테이지 또는 특정한 환경에서 모든 메모리 셀이 제1 데이터 상태(예를 들면, 로직 "0")로 미리 설정되는 리드 온리 메모리 디바이스로서 사용될 수도 있다. 일단 선택되면, 메모리 셀은, 메모리 셀을 통해 흐르는 전류 또는 단일의 극성을 가지고 메모리 셀에 걸쳐 인가되는 전압에 의해서만 제2 데이터 상태(예를 들면, 로직 "1")로 기록될 수 있다. 메모리 어레이(702)는 외부 자기장 또는 온보드 자기장 생성기에 의해 미리 설정될 수도 있다. 도 8a는 선택된 메모리 셀(102s)을 제2 데이터 상태(예를 들면, 로직 "1")로 기록하는 동안의 메모리 어레이(702)를 예시한다. 도 8b는 선택된 메모리 셀(102s)의 상태를 판독하는 동안의 메모리 어레이(702)를 예시한다.
도 8a에서 예시되는 바와 같이, 선택된 메모리 셀(102s)은, 예를 들면, 소스 라인(SLn+2) 및 비트 라인(BLm+2)의 교차점에 있다. 비트 라인(BLm+2)은 기록 전압(Vw)으로 바이어싱되고, 한편, 소스 라인(SLn+2)은 접지된다. 기록 전압(Vw)은 비트 라인(BLm+2)으로부터 소스 라인(SLn+2) 쪽으로 양의 값이며, 유니폴라 선택기(104)의 임계 전압을 초과하는 바이어스를 유니폴라 선택기(104)에 제공하고, 그 결과, 선택된 메모리 셀(102s)은 제1 극성에 있고 선택된 메모리 셀(102s)의 유니폴라 선택기(104)는 "온"이다. 전류(Iw)는 선택된 메모리 셀(102s)을 통해 흐르고 선택된 메모리 셀(102s)의 데이터 스토리지 엘리먼트(106)를 제2 데이터 상태(예를 들면, 로직 "1")로 설정한다. 예를 들면, 데이터 스토리지 엘리먼트(106)는 MTJ 구조물일 수 있고 전류(Iw)에 의해 유도되는 스핀 전달 토크에 의해 기록될 수 있다.
몇몇 실시형태에서, 다른 선택되지 않은 메모리 셀(102u)은, 선택된 메모리 셀(102s)에 기록할 때 선택되지 않은 메모리 셀을 "오프"로 유지하기 위해 제1 극성과는 반대인 제2 극성에 있는 억제 전압(inhibiting voltage)에 의해 역으로 바이어싱된다. 억제 전압은 기록 전압(Vw) 또는 기록 전압(Vw)의 어떤 다른 분율(fraction)의 것과 동일한 절대 값을 가질 수도 있다. 대안적으로, 억제 전압은 기록 전압(Vw)보다 더 큰 절대 값을 가질 수도 있다. 예를 들면, 몇몇 선택되지 않은 메모리 셀(102u)은 선택된 메모리 셀(102s)과 소스 라인(SLn+2) 또는 비트 라인(BLm+2)를 공유한다. 그러나, 이들 선택되지 않은 메모리 셀(102u)을 연결하는 대응하는 비트 라인(BLm, BLm+1) 및 소스 라인(SLn, SLn+1)은 반대로 바이어싱된다. 예를 들면, 소스 라인(SLn+2) 및 비트 라인(BLm) 둘 모두는 접지되고, 소스 라인(SLn) 및 비트 라인(BLm+2) 둘 모두는 Vw 또는 기록 전압(Vw)의 어떤 다른 분율에서 바이어싱된다. 따라서, 선택되지 않은 메모리 셀(102u)을 통해 흐르는 전류가 감소되거나 또는 방지되고, 선택되지 않은 메모리 셀(102u)에 대한 기록 교란이 감소된다. 몇몇 실시형태에서, 소스 라인(SLn, SLn+1)은 기록 전압(Vw) 또는 기록 전압(Vw)의 어떤 다른 분율로 바이어싱되고, 반면, 비트 라인(BLm, BLm+1)은 접지될 수 있다. 따라서, 누설 전류 및 그것의 결과적으로 나타나는 기록 교란이 감소될 수 있다.
도 8b에서 예시되는 바와 같이, 비트 라인(BLm+2)은 판독 전압(Vr)으로 바이어싱되고, 한편 소스 라인(SLn+2)은 접지된다. 판독 전압(Vr)은 기록 전압(Vw)보다 더 작고, 결과적으로 나타나는 판독 전류(Ir)가 선택된 메모리 셀(102s)의 상태를 변경하지 않을 만큼 충분히 작다. 예를 들면, 기록 전압(Vw)은 약 0.3 V 내지 약 1 V의 범위 내에 있을 수 있고, 판독 전압(Vr)은 선택된 메모리 셀(102s)의 상태가 변경되지 않도록 0.3 V보다 더 작을 수 있다. 판독 전압(Vr)은 또한, 전류가 데이터 스토리지 엘리먼트(106)를 통해 흐를 수 있도록, 선택된 메모리 셀(102s)의 유니폴라 선택기(104)를 턴온시킬 수 있을 필요가 있다. 예를 들면, 판독 전압(Vr)은 0.1 V보다 이상인 것을 필요로 할 수도 있다. 판독 전류(Ir)는 데이터 스토리지 엘리먼트(106)의 저항 및 선택된 메모리 셀(102s)의 대응하는 데이터 상태를 결정하기 위해 사용될 수 있다. 기록 동작과 유사하게, 선택되지 않은 메모리 셀(102u)은, 선택된 메모리 셀(102s)에 걸쳐 판독 전압(Vr)을 인가할 때, 제1 극성과는 반대인 제2 극성에서 바이어싱된다. 선택되지 않은 메모리 셀(102u)은, 판독 전압의 것과 동일한 절대 값을 갖는 억제 전압에 의해 역으로 바이어싱될 수도 있다. 따라서, 누설 전류 및 그것의 결과적으로 나타나는 판독 교란이 감소될 수 있다.
도 9a 및 도 9b를 참조하면, 몇몇 추가적인 실시형태에 따라 복수의 메모리 셀(102)에 커플링되는 자기장 생성기(114)를 포함하는 메모리 어레이(702)의 개략도(900a, 900b)가 제공된다. 도 7 및 도 8a 및 도 8b와 관련되는 상기의 설명에 추가하여, 자기장 생성기(114)는, 복수의 메모리 셀(102)의 상태를 설정 또는 재설정하기 위한 외부 자기장을 제공하기 위해 복수의 메모리 셀(102) 옆에 배열될 수도 있다. 도 9a에서 도시되는 바와 같이, 자기장 생성기(114)는 복수의 메모리 셀(102)과 나란히 배열되는 전류 운반 와이어일 수도 있다. 도 9b에서 도시되는 바와 같이, 자기장 생성기(114)는, 메모리 셀(102)이 그룹에 의해, 또는 심지어 개별적으로, 재설정될 수 있도록, 개별적으로 제어될 수 있는 복수의 전류 운반 와이어를 포함할 수도 있다.
도 10을 참조하면, 제1 메모리 어레이(702a) 및 제2 메모리 어레이(702b)를 포함하는 삼차원(3D) 메모리 어레이의 몇몇 실시형태의 개략도(1000)가 제공된다. 제1 메모리 어레이(702a) 및 제2 메모리 어레이(702b)는, 제2 메모리 어레이(702b)가 제1 메모리 어레이(702a) 위에 놓이고 그로부터 이격되도록, 적층된다. 제1 메모리 어레이(702a) 및 제2 메모리 어레이(702b)를 적층하는 것은, 예를 들면, 메모리 밀도를 향상시킬 수도 있다. 몇몇 실시형태에서, 예시되는 바와 같이, 제1 메모리 어레이(702a) 및 제2 메모리 어레이(702b) 각각은 도 7의 메모리 어레이(702)가 예시되고 설명되는 바와 같다. 한 예로서, 제1 메모리 어레이(702a)의 유니폴라 선택기(104)의 애노드는 제1 복수의 비트 라인(BLm, BLm+1, 및 BLm+2)에 연결된다. 제1 메모리 어레이(702a)의 유니폴라 선택기(104)의 캐소드는 제1 메모리 어레이(702a)의 데이터 스토리지 엘리먼트(106)의 제1 단자에 연결된다. 제1 메모리 어레이(702a)의 데이터 스토리지 엘리먼트(106)의 제2 단자는, 제1 복수의 소스 라인(SLn, SLn+1, 및 SLn+2)에 각각 연결된다. 제2 메모리 어레이(702b)의 유니폴라 선택기(104)의 애노드는 제2 복수의 비트 라인(BLm, BLm+1, 및 BLm+2)에 연결된다. 제2 메모리 어레이(702b)의 유니폴라 선택기(104)의 캐소드는 제2 메모리 어레이(702b)의 데이터 스토리지 엘리먼트(106)의 제1 단자에 연결된다. 제2 메모리 어레이(702b)의 데이터 스토리지 엘리먼트(106)의 제2 단자는 제2 복수의 소스 라인(SLn, SLn+1, 및 SLn+2)에 각각 연결된다. 대안적으로, 제1 메모리 어레이(702a) 및 제2 메모리 어레이(702b)의 유니폴라 선택기(104) 및 데이터 스토리지 엘리먼트(106)는 각각 거울상으로(in mirror) 배열될 수 있다는 것이 기술 분야의 숙련된 자에 의해 인식된다.
도 11을 참조하면, 도 10의 3D 메모리 어레이의 몇몇 대안적인 실시형태의 개략도(1100)가 제공되는데, 여기서 제1 메모리 어레이(702a) 및 제2 메모리 어레이(702b)는 소스 라인을 공유한다. 상기에서와 같이, 소스 라인은 SLn, SLn+1, 및 SLn+2로 각각 라벨링되는데, 여기서 아래 첨자는 대응하는 열을 식별하고 n은 3D 메모리 어레이에서의 열을 나타내는 정수 변수이다. m 또는 n의 예시적인 숫자는 256, 512, 1024, 등등이다. 한 예로서, 제1 메모리 어레이(702a)의 유니폴라 선택기(104)의 애노드는 제1 복수의 비트 라인(BLm, BLm+1, 및 BLm+2)에 연결된다. 제1 메모리 어레이(702a)의 유니폴라 선택기(104)의 캐소드는 제1 메모리 어레이(702a)의 데이터 스토리지 엘리먼트(106)의 제1 단자에 연결된다. 제2 메모리 어레이(702b)의 유니폴라 선택기(104)의 애노드는 제2 복수의 비트 라인(BLm, BLm+1, 및 BLm+2)에 연결된다. 제2 메모리 어레이(702b)의 유니폴라 선택기(104)의 캐소드는 제2 메모리 어레이(702b)의 데이터 스토리지 엘리먼트(106)의 제1 단자에 연결된다. 제1 메모리 어레이(702a) 및 제2 메모리 어레이(702b)의 데이터 스토리지 엘리먼트(106)의 제2 단자는 복수의 공유된 소스 라인(SLn, SLn+1, 및 SLn+2)에 각각 연결된다. 대안적으로, 제1 메모리 어레이(702a) 및 제2 메모리 어레이(702b)의 유니폴라 선택기(104) 및 데이터 스토리지 엘리먼트(106)는 각각 거울상으로(in mirror) 배열될 수 있다는 것이 기술 분야의 숙련된 자에 의해 인식된다. 또한, 제1 메모리 어레이(702a) 및 제2 메모리 어레이(702b)는 복수의 비트 라인을 공유할 수 있고 개개의 소스 라인에 각각 연결될 수 있다.
도 12를 참조하면, 도 10의 3D 메모리 어레이로부터의 한 쌍의 적층된 메모리 셀(102)을 포함하는 집적 칩의 몇몇 실시형태의 단면도(1200)가 제공된다. 적층된 메모리 셀(102)은 3D 메모리 어레이에서 동일한 행 및 동일한 열에 있다. 게다가, 적층된 메모리 셀(102) 중 하위의(lower) 메모리 셀은 도 10의 제1 메모리 어레이(702a) 내에 있고, 반면, 적층된 메모리 셀(102) 중 상위의(upper) 메모리 셀은 도 10의 제2 메모리 어레이(702b) 내에 있다. 적층된 메모리 셀(102)은 기판(602) 위에 놓이며 인터커넥트 구조물(604)의 인터커넥트 유전체층(606)에 의해 둘러싸인다. 게다가, 인터커넥트 유전체층(606)에서의 와이어(608) 및 비아(610)는 적층된 메모리 셀(102)의 컴포넌트를 전기적으로 인터커넥트한다.
도 13을 참조하면, 도 12의 집적 칩의 몇몇 대안적인 실시형태의 단면도(1300)가 제공되는데, 여기서 적층된 메모리 셀(102)은, 대신, 도 11의 3D 메모리 어레이로부터 유래한다. 따라서, 적층된 메모리 셀(102)은 와이어(608) 중 하나에 의해 정의되는 소스 라인(SL)을 공유한다.
도 14 내지 도 17을 참조하면, 메모리 어레이를 포함하는 집적 칩을 형성하기 위한 방법의 몇몇 실시형태의 일련의 단면도(1400-1700)가 제공되는데, 여기서 메모리 어레이의 메모리 셀은 유니폴라 선택기를 포함한다.
도 14의 단면도(1400)에 의해 예시되는 바와 같이, 인터커넥트 구조물(604)은 기판(602) 위에서 부분적으로 형성된다. 기판(602)은, 예를 들면, 벌크 실리콘 기판, 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판, 또는 어떤 다른 적절한 기판일 수도 있다. 인터커넥트 구조물(604)은 제1 인터커넥트 유전체층(606a), 비트 라인(BL)을 정의하는 제1 와이어(608a), 및 제1 비아 세트(610a)를 포함한다. 제1 인터커넥트 유전체층(606a)은 제1 와이어(608a) 및 제1 비아(610a)를 수용하고, 예를 들면, 실리콘 산화물, 저유전율 유전체, 어떤 다른 적절한 유전체(들), 또는 전술한 것의 임의의 조합일 수도 있거나 또는 그것을 포함할 수도 있다. 저유전율 유전체는, 예를 들면, 약 3.9, 3, 2 또는 1 미만의 유전 상수(k)를 갖는 유전체일 수도 있다. 제1 와이어(608a) 및 제1 비아(610a)는, 제1 비아(610a)가 제1 와이어(608a) 위에 놓이도록, 제1 인터커넥트 유전체층(606a)에서 적층된다.
몇몇 실시형태에서, 반도체 디바이스(도시되지 않음)는 기판(602)과 인터커넥트 구조물(604) 사이에서, 기판(602) 상에 있다. 몇몇 실시형태에서, 추가적인 와이어(도시되지 않음) 및/또는 추가적인 비아(도시되지 않음)는, 기판(602) 및/또는 제1 와이어(608a) 사이에서, 제1 인터커넥트 유전체층(606a)에서 교대로 적층된다. 추가적인 와이어 및/또는 추가적인 비아는, 예를 들면, 기판(602) 상의 반도체 디바이스(도시되지 않음)로부터 이어지는 전도성 경로를 정의할 수도 있다. 몇몇 실시형태에서, 인터커넥트 구조물(604)을 부분적으로 형성하기 위한 프로세스는 다음의 것을 포함한다: 1) 기판(602) 상에 제1 인터커넥트 유전체층(606a)의 하위 인터커넥트 부분을 퇴적하는 것; 2) 하위 인터커넥트 부분에 삽입되는 제1 와이어(608a)를 형성하는 것; 3) 제1 와이어(608a) 및 하위 인터커넥트 부분 상에 제1 인터커넥트 유전체층(606a)의 상위 인터커넥트 부분을 형성하는 것; 및 4) 상위 인터커넥트 부분에 삽입되는 제1 비아(610a)를 형성하는 것. 그러나, 인터커넥트 구조물(604)을 부분적으로 형성하기 위한 다른 프로세스도 수용 가능하다.
도 15의 단면도(1500)에 의해 예시되는 바와 같이, 유니폴라 선택기(104)는 비트 라인(BL) 위에 형성되고 제1 비아(610a) 중 하나에 의해 비트 라인(BL)에 전기적으로 커플링된다. 유니폴라 선택기(104)는 캐소드(302), 절연체(304), 및 애노드(306)를 포함한다. 절연체(304)는 캐소드(302)와 애노드(306) 사이에 있고, 캐소드(302)는 애노드(306) 위에 놓인다. 캐소드(302), 절연체(304), 및 애노드(306)는, 예를 들면, PIN 다이오드, MIM 디바이스, 또는 어떤 다른 다층 디바이스를 정의할 수도 있다. 캐소드(302), 절연체(304), 및 애노드(306)가 PIN 다이오드를 정의하는 몇몇 실시형태에서, 캐소드(302)는 N 타입 반도체 물질이거나 또는 그것을 포함하고, 애노드(306)는 P 타입 반도체 물질이거나 또는 그것을 포함하고, 절연체(304)는 진성의 또는 약하게 도핑된 반도체 물질이거나 또는 그것을 포함한다. 절연체(304)는, 예를 들면, 캐소드(302) 및/또는 애노드(306)에 비해 약하게 도핑될 수도 있다. 캐소드(302), 절연체(304), 및 애노드(306)에 대한 반도체 물질은, 예를 들면, 폴리실리콘, 단결정 실리콘, 또는 어떤 다른 적절한 반도체 물질일 수도 있거나 또는 그것을 포함할 수도 있다. 캐소드(302), 절연체(304), 및 애노드(306)가 MIM 디바이스를 정의하는 몇몇 대안적인 실시형태에서, 캐소드(302) 및 애노드(306)는 금속 또는 어떤 다른 적절한 전도성 물질이거나 또는 그것을 포함하고 및/또는 절연체(304)는 도핑된 하프늄 산화물, 어떤 다른 적절한 금속 산화물, 또는 어떤 다른 적절한 절연체 물질이거나 또는 그것을 포함한다.
몇몇 실시형태에서, 유니폴라 선택기(104)를 형성하기 위한 프로세스는 다음의 것을 포함한다: 1) 인터커넥트 구조물(604) 상에 애노드층을 퇴적하는 것; 2) 애노드층 상에 절연체층을 퇴적하는 것; 3) 절연체층 상에 캐소드층을 퇴적하는 것; 및 4) 다층 필름을 유니폴라 선택기(104)로 패턴화하는 것. 그러나, 다른 프로세스도 수용 가능하다. 퇴적은, 예를 들면, 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 무전해 도금, 전기 도금, 어떤 다른 적절한 퇴적 프로세스(들), 또는 전술한 것의 임의의 조합에 의해 수행될 수도 있다. 패턴화는, 예를 들면, 포토리소그래피/에칭 프로세스 및/또는 어떤 다른 적절한 패턴화 프로세스(들)에 의해 수행될 수도 있다.
도 16의 단면도(1600)에 의해 예시되는 바와 같이, 인터커넥트 구조물(604)은 유니폴라 선택기(104) 주위로 연장된다. 연장된 인터커넥트 구조물(604)은 제2 인터커넥트 유전체층(606b), 격리된 금속 아일랜드(608b), 및 한 세트의 서브 비아(610b)를 더 포함한다. 몇몇 실시형태에서, 격리된 금속 아일랜드(608b)는 동일한 인터커넥트층의 다른 금속 와이어와 함께 형성되고 다른 메모리 셀에 연결되지 않는다. 제2 인터커넥트 유전체층(606b)은 격리된 금속 아일랜드(608b) 및 서브 비아(610b)를 수용하고, 예를 들면, 제1 인터커넥트 유전체층(606a)이 설명되는 바와 같을 수도 있다. 격리된 금속 아일랜드(608b) 및 서브 비아(610b)는, 격리된 금속 아일랜드(608b)가 격리된 금속 아일랜드(608b) 아래의 서브 비아(610b) 중 하나에 의해 유니폴라 선택기(104)에 전기적으로 커플링되고 서브 비아(610b) 중 하나가 격리된 금속 아일랜드(608b) 위에 놓이도록, 제2 인터커넥트 유전체층(606b)에서 적층된다.
몇몇 실시형태에서, 인터커넥트 구조물(604)을 연장시키기 위한 프로세스는 다음의 것을 포함한다: 1) 제2 인터커넥트 유전체층(606b)의 하위 인터커넥트 부분을 퇴적하는 것; 2) 하위 인터커넥트 부분에 삽입되는 격리된 금속 아일랜드(608b) 및 격리된 금속 아일랜드(608b) 아래에 있는 서브 비아(610b)를 듀얼 다마신 프로세스(dual damascene process)에 의해 형성하는 것; 3) 격리된 금속 아일랜드(608b) 및 하위 인터커넥트 부분 상에 제2 인터커넥트 유전체층(606b)의 상위 인터커넥트 부분을 형성하는 것; 및 4) 격리된 금속 아일랜드(608b) 위에 놓이며 상부 인터커넥트 부분에 삽입되는 서브 비아(610b)를 형성하는 것. 그러나, 인터커넥트 구조물(604)을 연장하기 위한 다른 프로세스도 수용 가능하다.
도 16의 단면도(1600)에 의해 여전히 예시되는 바와 같이, 데이터 스토리지 엘리먼트(106)는, 서브 비아(610b) 중 하나 상에서, 인터커넥트 구조물(604) 위에 놓이면서 형성된다. 데이터 스토리지 엘리먼트(106)는, 예를 들면, MTJ, MIM 스택, 또는 데이터 저장을 위한 어떤 다른 적절한 구조물일 수도 있다. 데이터 스토리지 엘리먼트(106)가 기준 강자성 엘리먼트(108), 자유 강자성 엘리먼트(110) 및 배리어 엘리먼트(112)를 포함하는 MTJ인 몇몇 실시형태에서, 배리어 엘리먼트(112)는 비자성이고 기준 강자성 엘리먼트(108)와 자유 강자성 엘리먼트(110) 사이에 끼워진다. 기준 강자성 엘리먼트(108) 및 자유 강자성 엘리먼트(110)는 강자성이고, 자유 강자성 엘리먼트(110)는 기준 강자성 엘리먼트(108) 및 배리어 엘리먼트(112) 위에 놓인다. 대안적으로, 기준 강자성 엘리먼트(108) 및 자유 강자성 엘리먼트(110)의 위치가 스위칭된다.
몇몇 실시형태에서, 데이터 스토리지 엘리먼트(106)를 형성하기 위한 프로세스는 다음의 것을 포함한다: 1) 인터커넥트 구조물(604) 상에 기준층을 퇴적하는 것; 2) 기준층 상에 배리어층을 퇴적하는 것; 3) 배리어층 상에 자유층을 퇴적하는 것; 및 4) 데이터 스토리지 엘리먼트(106) 안으로 기준층, 배리어층, 및 자유층을 패턴화하는 것. 그러나, 다른 프로세스도 수용 가능하다. 예를 들면, 자유층은 1)에서 퇴적될 수도 있고 기준층은 3)에서 퇴적될 수도 있다. 예를 들면, 퇴적은 CVD, PVD, 무전해 도금, 전기 도금, 어떤 다른 적절한 퇴적 프로세스(들), 또는 전술한 것의 임의의 조합에 의해 수행될 수도 있다. 패턴화는, 예를 들면, 포토리소그래피/에칭 프로세스 및/또는 어떤 다른 적절한 패턴화 프로세스(들)에 의해 수행될 수도 있다.
도 17의 단면도(1700)에 의해 예시되는 바와 같이, 인터커넥트 구조물(604)은 데이터 스토리지 엘리먼트(106) 주위에서 완성된다. 완성된 인터커넥트 구조물(604)은 제3 인터커넥트 유전체층(606c), 소스 라인(SL)을 정의하는 제3 와이어(608c), 및 제3 비아(610c)를 포함한다. 제3 인터커넥트 유전체층(606c)은 제3 와이어(608c) 및 제3 비아(610c)를 수용한다. 게다가, 제3 인터커넥트 유전체층(606c)은, 예를 들면, 제1 인터커넥트 유전체층(606a)이 설명되는 바와 같을 수도 있다. 몇몇 실시형태에서, 인터커넥트 구조물(604)을 완성하기 위한 프로세스는 다음의 것을 포함한다: 1) 제3 인터커넥트 유전체층(606c)을 퇴적하는 것; 및 2) 제3 인터커넥트 유전체층(606c)에 삽입되는 제3 와이어(608c) 및 제3 비아(610c)를 동시에 형성하는 것. 그러나, 인터커넥트 구조물(604)을 연장하기 위한 다른 프로세스도 수용 가능하다.
도 14 내지 도 17에 의해 예시되는 방법은, 예를 들면, 도 1 내지 도 4 중 임의의 하나에서의 메모리 셀, 도 6a 내지 도 6d, 도 12 또는 도 13 중 임의의 하나에서의 집적 칩, 또는 도 7 내지 도 11 중 임의의 하나에서의 메모리 어레이를 형성하기 위해 활용될 수도 있다. 게다가, 도 14 내지 도 17에서 도시되는 단면도(1400-1700)가 방법을 참조하여 설명되지만, 도 14 내지 도 17에서 도시되는 구조물은 그 방법으로 제한되지 않으며 방법 없이 독립적일 수도 있다는 것이 인식될 것이다.
도 18을 참조하면, 도 14 내지 도 17의 방법의 몇몇 실시형태의 블록도(1800)가 제공된다.
1802에서, 인터커넥트 구조물은 기판 상에서 부분적으로 형성되는데, 여기서 부분적으로 형성된 인터커넥트 구조물은 비트 라인 와이어 및 비트 라인 와이어 상의 비아를 포함한다. 예를 들면, 도 14를 참조한다.
1804에서, 유니폴라 선택기가 비아 상에서 형성되는데, 여기서 제1 유니폴라 선택기의 애노드는 비트 라인 와이어와 마주보고 있다. 예를 들면, 도 15를 참조한다.
1806에서, 인터커넥트 구조물은 유니폴라 선택기 주위로 연장된다. 예를 들면, 도 16을 참조한다.
1808에서, 데이터 스토리지 엘리먼트가 형성되고 유니폴라 선택기에 전기적으로 커플링된다. 예를 들면, 도 16을 참조한다.
1810에서, 인터커넥트 구조물은 데이터 스토리지 엘리먼트 주위에 형성되는데, 여기서 완성된 인터커넥트 구조물은 데이터 스토리지 엘리먼트 위에 놓이며 데이터 스토리지 엘리먼트에 전기적으로 커플링되는 소스 라인 와이어를 포함한다. 예를 들면, 도 17을 참조한다.
도 19를 참조하면, 메모리 디바이스를 동작시키는 방법의 몇몇 실시형태의 블록도(1900)가 제공된다.
액트(act)(1902)에서, 행과 열로 배열되는 복수의 메모리 셀을 포함하는 메모리 디바이스가 형성된다. 메모리 디바이스는 도 14 내지 도 18과 관련되는 상기에서 설명되는 방법에 의해 또는 다른 적용 가능한 제조 방법에 의해 형성될 수 있다. 복수의 메모리 셀은 직렬로 전기적으로 커플링되는 유니폴라 선택기 및 데이터 스토리지 엘리먼트를 각각 포함한다. 메모리 디바이스는 도 1 내지 도 4에 의해 도시되는 메모리 셀, 도 7 내지 도 11에 의해 도시되는 메모리 어레이, 또는 도 6a 내지 도 6d, 도 12 또는 도 13에 의해 도시되는 집적 칩을 포함할 수도 있다.
액트(1904)에서, 몇몇 실시형태에서, 복수의 메모리 셀은 제1 데이터 상태(예를 들면, 로직 "0")로 미리 설정된다. 몇몇 실시형태에서, 미리 설정된 동작은 웨이퍼 제조 이후 그러나 테스트 및 일회성 프로그래밍(onetime programing; OTP) 이전에 수행된다. 미리 설정된 동작은, 강자성 엘리먼트의 자기 방향을 정렬하는 것에 의해 모든 메모리 셀을 설정하기 위해, 높은 외부 자기장(예를 들면, 0.5 ~ 5 테슬라)을 인가하는 것에 의해 수행될 수도 있다. 미리 설정된 동작은 자기장 생성기에 의해 오프보드 또는 온보드에서 수행될 수 있다. 자기장 생성기는, 메모리 셀의 데이터 스토리지 엘리먼트에 커플링되는 그리고 데이터 스토리지 엘리먼트를 제1 데이터 상태로 설정하는 높은 외부 자기장 자기장을 인가하도록 구성된다.
액트(1906)에서, 제1 선택된 메모리 셀의 유니폴라 선택기를 턴온시키기 위해, 기록 전압이 제1 극성에서 제1 선택된 메모리 셀에 걸쳐 인가된다. 제1 선택된 메모리 셀의 데이터 스토리지 엘리먼트는 제2 데이터 상태(예를 들면, 로직 "1")로 기록된다. 데이터 스토리지 엘리먼트는 데이터 스토리지 엘리먼트를 통해 흐르는 전류 또는 데이터 스토리지 엘리먼트에 걸쳐 인가되는 전압에 의해 기록될 수도 있다. 도 8a는 기록 동작을 수행할 때의 예시적인 개략도를 도시한다. 유니폴라 선택기를 사용하는 것에 의해, 남아 있는 선택되지 않은 메모리 셀은 제1 극성과는 반대인 제2 극성에서 바이어싱되어 선택되지 않은 메모리 셀을 오프 상태로 유지하고 따라서 누설 전류를 최소화할 수 있다. 누설 전류를 감소시키는 것에 의해, 기록 교란이 감소될 수 있다.
액트(1908)에서, 제2 선택된 메모리 셀의 데이터 스토리지 엘리먼트의 데이터 상태가 판독되도록 제2 선택된 메모리 셀의 유니폴라 선택기를 턴온시키기 위해 제1 극성에서 제2 선택된 메모리 셀에 걸쳐 판독 전압이 인가된다. 도 8b는 판독 동작을 수행할 때의 예시적인 개략도를 도시한다. 유니폴라 선택기를 사용하는 것에 의해, 남아 있는 선택되지 않은 메모리 셀은 제1 극성과는 반대인 제2 극성으로 바이어싱되어 선택되지 않은 메모리 셀을 오프 상태로 유지할 수 있다. 따라서, 누설 전류 및 그것의 결과적으로 나타나는 판독 교란이 감소될 수 있다.
액트(1910)에서, 몇몇 실시형태에서, 복수의 메모리 셀은 필요할 때 제1 데이터 상태(예를 들면, 로직 "0")로 재설정된다. 재설정 동작은 온보드 자기장 생성기에 의해 수행될 수도 있는데, 이것은, 예를 들면, 전류 운반 와이어일 수 있다. 자기장 생성기는, 메모리 셀의 데이터 스토리지 엘리먼트에 커플링되며 데이터 스토리지 엘리먼트를 제1 데이터 상태로 설정하는 외부 자기장을 생성하도록 구성된다.
도 18의 블록도(1800) 및 도 19의 블록도(1900)가 본원에서 일련의 액트 또는 이벤트로서 예시되고 설명되지만, 그러한 액트 또는 이벤트의 예시된 순서화는 제한적인 의미로 해석되지 않아야 한다는 것이 인식될 것이다. 예를 들면, 몇몇 액트는 본원에서 예시 및/또는 설명되는 것들과는 상이한 순서로 및/또는 다른 액트 또는 이벤트와 동시에 발생할 수도 있다. 게다가, 본원에서의 설명의 하나 이상의 양태 또는 실시형태를 구현하는 데 모든 예시된 액트가 반드시 필수인 것은 아닐 수도 있으며, 본원에서 묘사되는 액트 중 하나 이상은 하나 이상의 별개의 액트 및/또는 단계에서 실행될 수도 있다.
몇몇 실시형태에서, 본 출원은 메모리 셀을 제공한다. 메모리 셀은 가변 저항을 갖는 데이터 스토리지 엘리먼트 및 데이터 스토리지 엘리먼트와 직렬로 전기적으로 커플링되는 유니폴라 선택기를 포함한다. 메모리 셀은 데이터 스토리지 엘리먼트와 유니폴라 선택기에 걸쳐 인가되는 단일의 극성을 갖는 기록 전압에 의해 기록되도록 구성된다.
몇몇 대안적인 실시형태에서, 본 출원은 집적 칩을 제공한다. 집적 칩은 기판 위에 배치되며 행과 열로 배열되는 제1 복수의 메모리 셀을 포함하는 제1 메모리 어레이를 포함한다. 제1 복수의 메모리 셀은 직렬로 전기적으로 커플링되는 유니폴라 선택기 및 데이터 스토리지 엘리먼트를 각각 포함한다. 집적 칩은 메모리 어레이의 대응하는 행을 따라 연장되며 대응하는 행에서 제1 복수의 메모리 셀의 제1 단자와 각각 연결되는 제1 복수의 비트 라인을 더 포함한다. 집적 칩은 제1 메모리 어레이의 대응하는 열을 따라 연장되며 대응하는 열에서 제1 복수의 메모리 셀의 제2 단자와 각각 연결되는 제1 복수의 소스 라인을 더 포함한다.
몇몇 대안적인 실시형태에서, 본 출원은 메모리 디바이스를 동작시키는 방법을 제공한다. 행과 열로 배열되는 복수의 메모리 셀을 포함하는 메모리 어레이가 제공된다. 복수의 메모리 셀은 직렬로 전기적으로 커플링되는 유니폴라 선택기 및 데이터 스토리지 엘리먼트를 각각 포함한다. 제1 선택된 메모리 셀의 데이터 스토리지 엘리먼트가 제1 데이터 상태로 기록되도록 제1 선택된 메모리 셀의 유니폴라 선택기를 턴온시키기 위해 제1 극성에서 제1 선택된 메모리 셀에 걸쳐 기록 전압이 인가된다. 제2 선택된 메모리 셀의 유니폴라 선택기를 턴온시키기 위해 제1 극성에서 제2 선택된 메모리 셀에 걸쳐 판독 전압이 인가된다. 제2 선택된 메모리 셀의 데이터 스토리지 엘리먼트의 데이터 상태는 변경되지 않고 판독된다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 실행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
<부기>
1. 메모리 셀로서,
가변 저항을 갖는 데이터 스토리지 엘리먼트; 및
상기 데이터 스토리지 엘리먼트와 직렬로 전기적으로 커플링되는 유니폴라 선택기
를 포함하며;
상기 메모리 셀은, 상기 데이터 스토리지 엘리먼트 및 상기 유니폴라 선택기에 걸쳐 인가되는 단일 극성 기록 전압에 의해 제1 데이터 상태로부터 제2 데이터 상태로 기록되도록 구성되는, 메모리 셀.
2. 제1항에 있어서, 상기 데이터 스토리지 엘리먼트에 커플링되는 자기장을 생성하고 상기 데이터 스토리지 엘리먼트를 상기 제2 데이터 상태로부터 상기 제1 데이터 상태로 재설정하도록 구성되는 자기장 생성기를 더 포함하는, 메모리 셀.
3. 제1항에 있어서, 상기 데이터 스토리지 엘리먼트는 판독 전용이며, 상기 기록 전압과 동일한 극성으로 상기 데이터 스토리지 엘리먼트 및 상기 유니폴라 선택기에 걸쳐 판독 전압을 인가함으로써 판독되도록 구성되는, 메모리 셀.
4. 제1항에 있어서, 상기 데이터 스토리지 엘리먼트는 자기 터널 접합부(magnetic tunnel junction; MTJ)를 포함하며, 상기 MTJ는, 터널링 배리어층에 의해 분리되는 기준 강자성 엘리먼트(reference ferromagnetic element)와 자유 강자성 엘리먼트(free ferromagnetic element)를 포함하는, 메모리 셀.
5. 제4항에 있어서,
상기 유니폴라 선택기의 캐소드는 상기 MTJ의 기준 강자성 엘리먼트에 직접적으로 연결되고;
상기 유니폴라 선택기의 애노드는 소스 라인에 직접적으로 연결되고;
상기 MTJ의 자유 강자성 엘리먼트는 비트 라인에 직접적으로 연결되는, 메모리 셀.
6. 제1항에 있어서, 상기 유니폴라 선택기는 PIN 다이오드인, 메모리 셀.
7. 집적 칩으로서,
기판 위에 배치되는 제1 메모리 어레이 - 상기 제1 메모리 어레이는, 행과 열로 배열되는 제1 복수의 메모리 셀을 포함하며, 상기 제1 복수의 메모리 셀은, 직렬로 전기적으로 커플링되는 유니폴라 선택기와 데이터 스토리지 엘리먼트를 각각 포함함 - ;
상기 제1 메모리 어레이의 대응하는 행을 따라 연장되며, 상기 대응하는 행에서 상기 제1 복수의 메모리 셀의 제1 단자에 각각 연결되는 제1 복수의 비트 라인; 및
상기 제1 메모리 어레이의 대응하는 열을 따라 연장되며, 상기 대응하는 열에서 상기 제1 복수의 메모리 셀의 제2 단자에 각각 연결되는 제1 복수의 소스 라인
을 포함하는, 집적 칩.
8. 제7항에 있어서,
상기 데이터 스토리지 엘리먼트는, 터널링 배리어층에 의해 분리되는 기준 강자성 엘리먼트와 자유 강자성 엘리먼트를 포함하는 자기 터널 접합부(MTJ)이고;
상기 데이터 스토리지 엘리먼트는, 상기 데이터 스토리지 엘리먼트 및 상기 유니폴라 선택기에 걸쳐 단일 극성을 갖는 기록 전압을 인가함으로써 제1 데이터 상태로부터 제2 데이터 상태로 기록되도록 구성되는, 집적 칩.
9. 제8항에 있어서, 상기 제1 메모리 어레이는 외부 자기장에 의해 상기 제1 데이터 상태로 미리 설정되도록 구성되는, 집적 칩.
10. 제8항에 있어서,
상기 제1 복수의 메모리 셀의 데이터 스토리지 엘리먼트에 자기적으로 커플링되는 전류 운반 와이어(current carrying wire)를 더 포함하며, 상기 전류 운반 와이어는, 상기 제1 복수의 메모리 셀을 상기 제1 데이터 상태로 재설정하는 자기장을 생성하도록 구성되는, 집적 칩.
11. 제7항에 있어서,
상기 제1 메모리 어레이 위에 적층되는 제2 메모리 어레이 - 상기 제2 메모리 어레이는, 행과 열로 배열되는 제2 복수의 메모리 셀을 포함하며, 상기 제2 복수의 메모리 셀은, 직렬로 전기적으로 커플링되는 유니폴라 선택기와 데이터 스토리지 엘리먼트를 각각 포함함 - ;
상기 제2 메모리 어레이의 대응하는 행을 따라 연장되며, 상기 대응하는 행에서 상기 제2 복수의 메모리 셀의 제1 단자와 전기적으로 커플링되는 제2 복수의 비트 라인; 및
상기 제2 메모리 어레이의 대응하는 열을 따라 연장되며, 상기 대응하는 열에서 상기 제2 복수의 메모리 셀의 제2 단자와 각각 연결되는 제2 복수의 소스 라인
을 더 포함하는, 집적 칩.
12. 제11항에 있어서, 상기 제1 메모리 어레이 및 상기 제2 메모리 어레이는, 상기 기판 상에 배치되는 로직 회로에 임베딩되는, 집적 칩.
13. 제7항에 있어서,
행과 열로 배열되는 제2 복수의 메모리 셀을 포함하는 제2 메모리 어레이 - 상기 제2 복수의 메모리 셀은, 직렬로 전기적으로 커플링되는 유니폴라 선택기와 데이터 스토리지 엘리먼트를 각각 포함함 - ; 및
상기 제2 메모리 어레이의 대응하는 행을 따라 연장되며, 상기 대응하는 행에서 상기 제2 복수의 메모리 셀의 제1 단자와 전기적으로 커플링되는 제2 복수의 비트 라인
을 더 포함하며;
상기 제1 복수의 소스 라인은 또한, 상기 제2 메모리 어레이의 대응하는 열을 따라 연장되며, 상기 대응하는 열에서 상기 제2 메모리 어레이의 메모리 셀의 제2 단자와 전기적으로 커플링되는, 집적 칩.
14. 제13항에 있어서,
상기 제1 메모리 어레이의 유니폴라 선택기의 애노드는 상기 제1 복수의 비트 라인에 연결되고, 상기 제1 메모리 어레이의 유니폴라 선택기의 캐소드는 상기 제1 메모리 어레이의 데이터 스토리지 엘리먼트의 제1 단자에 연결되고;
상기 제2 메모리 어레이의 유니폴라 선택기의 애노드는 상기 제2 복수의 비트 라인에 연결되고, 상기 제2 메모리 어레이의 유니폴라 선택기의 캐소드는 상기 제2 메모리 어레이의 데이터 스토리지 엘리먼트의 제1 단자에 연결되고;
상기 제1 메모리 어레이 및 상기 제2 메모리 어레이의 데이터 스토리지 엘리먼트의 제2 단자는 상기 제1 복수의 소스 라인에 각각 연결되는, 집적 칩.
15. 메모리 디바이스를 동작시키는 방법으로서,
행과 열로 배열되는 복수의 메모리 셀을 포함하는 메모리 어레이를 제공하는 단계 - 상기 복수의 메모리 셀은 제1 데이터 상태로 미리 설정되며, 직렬로 전기적으로 커플링되는 유니폴라 선택기와 데이터 스토리지 엘리먼트를 각각 포함함 - ;
제1 선택된 메모리 셀의 데이터 스토리지 엘리먼트가 상기 제1 데이터 상태로부터 제2 데이터 상태로 기록되도록 상기 제1 선택된 메모리 셀의 유니폴라 선택기를 턴온시키기 위해 제1 극성에서 상기 제1 선택된 메모리 셀에 걸쳐 기록 전압을 인가하는 단계; 및
제2 선택된 메모리 셀의 유니폴라 선택기를 턴온시키기 위해 상기 제1 극성에서 상기 제2 선택된 메모리 셀에 걸쳐 판독 전압을 인가하는 단계 - 상기 제2 선택된 메모리 셀의 데이터 스토리지 엘리먼트의 데이터 상태가 판독됨 -
를 포함하는, 메모리 디바이스를 동작시키는 방법.
16. 제15항에 있어서, 상기 제1 선택된 메모리 셀에 걸쳐 상기 기록 전압을 인가할 때 상기 제1 극성과는 반대인 제2 극성에서 선택되지 않은 메모리 셀이 바이어싱되는, 메모리 디바이스를 동작시키는 방법.
17. 제16항에 있어서, 상기 선택되지 않은 메모리 셀은, 상기 기록 전압의 값과 동일한 절대 값을 갖는 억제 전압에 의해 역으로 바이어싱되는, 메모리 디바이스를 동작시키는 방법.
18. 제15항에 있어서,
상기 제2 선택된 메모리 셀에 걸쳐 상기 판독 전압을 인가할 때 상기 제1 극성과는 반대인 제2 극성에서 선택되지 않은 메모리 셀이 바이어싱되고;
상기 선택되지 않은 메모리 셀은, 상기 제2 선택된 메모리 셀에 상기 판독 전압을 인가할 때 상기 판독 전압의 값과 동일한 절대 값을 갖는 억제 전압에 의해 바이어싱되는, 메모리 디바이스를 동작시키는 방법.
19. 제15항에 있어서, 상기 복수의 메모리 셀을 상기 제1 데이터 상태로 미리 설정하는 것은, 오프보드 자기 생성기에 의해 생성되는 외부 자기장을 인가함으로써 수행되는, 메모리 디바이스를 동작시키는 방법.
20. 제15항에 있어서, 상기 복수의 메모리 셀의 데이터 스토리지 엘리먼트에 자기적으로 커플링되는 전류 운반 와이어를 사용하여 외부 자기장을 인가함으로써 상기 복수의 메모리 셀을 상기 제1 데이터 상태로 재설정하는 단계를 더 포함하는, 메모리 디바이스를 동작시키는 방법.

Claims (10)

  1. 메모리 셀로서,
    가변 저항을 갖는 데이터 스토리지 엘리먼트;
    상기 데이터 스토리지 엘리먼트와 직렬로 전기적으로 커플링되는 유니폴라 선택기; 및
    상기 데이터 스토리지 엘리먼트에 커플링되고, 상기 데이터 스토리지 엘리먼트를 재설정하기 위해 외부 자기장을 생성하도록 구성된 자기장 생성기
    를 포함하며;
    상기 메모리 셀은, 상기 외부 자기장에 의해 제1 데이터 상태로 미리 설정되도록, 그리고 상기 데이터 스토리지 엘리먼트 및 상기 유니폴라 선택기에 걸쳐 인가되는 단일 극성 기록 전압에 의해 상기 제1 데이터 상태로부터 제2 데이터 상태로 기록되도록 구성되는, 메모리 셀.
  2. 삭제
  3. 제1항에 있어서, 상기 데이터 스토리지 엘리먼트는 판독 전용이며, 상기 기록 전압과 동일한 극성으로 상기 데이터 스토리지 엘리먼트 및 상기 유니폴라 선택기에 걸쳐 판독 전압을 인가함으로써 판독되도록 구성되는, 메모리 셀.
  4. 제1항에 있어서, 상기 데이터 스토리지 엘리먼트는 자기 터널 접합부(magnetic tunnel junction; MTJ)를 포함하며, 상기 MTJ는, 터널링 배리어층에 의해 분리되는 기준 강자성 엘리먼트(reference ferromagnetic element)와 자유 강자성 엘리먼트(free ferromagnetic element)를 포함하는, 메모리 셀.
  5. 제1항에 있어서, 상기 유니폴라 선택기는 PIN 다이오드인, 메모리 셀.
  6. 집적 칩으로서,
    기판 위에 배치되는 제1 메모리 어레이 - 상기 제1 메모리 어레이는, 행과 열로 배열되는 제1 복수의 메모리 셀을 포함하며, 상기 제1 복수의 메모리 셀은, 직렬로 전기적으로 커플링되는 유니폴라 선택기와 데이터 스토리지 엘리먼트를 각각 포함함 - ;
    상기 제1 메모리 어레이의 대응하는 행을 따라 연장되며, 상기 대응하는 행에서 상기 제1 복수의 메모리 셀의 제1 단자에 각각 연결되는 제1 복수의 비트 라인;
    상기 제1 메모리 어레이의 대응하는 열을 따라 연장되며, 상기 대응하는 열에서 상기 제1 복수의 메모리 셀의 제2 단자에 각각 연결되는 제1 복수의 소스 라인; 및
    상기 제1 메모리 어레이에 커플링되고, 상기 데이터 스토리지 엘리먼트를 재설정하기 위해 외부 자기장을 생성하도록 구성된 자기장 생성기
    를 포함하고,
    상기 제1 메모리 어레이는 상기 외부 자기장에 의해 제1 데이터 상태로 미리 설정되도록 구성되는, 집적 칩.
  7. 제6항에 있어서,
    상기 데이터 스토리지 엘리먼트는, 터널링 배리어층에 의해 분리되는 기준 강자성 엘리먼트와 자유 강자성 엘리먼트를 포함하는 자기 터널 접합부(MTJ)이고;
    상기 데이터 스토리지 엘리먼트는, 상기 데이터 스토리지 엘리먼트 및 상기 유니폴라 선택기에 걸쳐 단일 극성을 갖는 기록 전압을 인가함으로써 상기 제1 데이터 상태로부터 제2 데이터 상태로 기록되도록 구성되는, 집적 칩.
  8. 제6항에 있어서,
    상기 제1 메모리 어레이 위에 적층되는 제2 메모리 어레이 - 상기 제2 메모리 어레이는, 행과 열로 배열되는 제2 복수의 메모리 셀을 포함하며, 상기 제2 복수의 메모리 셀은, 직렬로 전기적으로 커플링되는 유니폴라 선택기와 데이터 스토리지 엘리먼트를 각각 포함함 - ;
    상기 제2 메모리 어레이의 대응하는 행을 따라 연장되며, 상기 대응하는 행에서 상기 제2 복수의 메모리 셀의 제1 단자와 전기적으로 커플링되는 제2 복수의 비트 라인; 및
    상기 제2 메모리 어레이의 대응하는 열을 따라 연장되며, 상기 대응하는 열에서 상기 제2 복수의 메모리 셀의 제2 단자와 각각 연결되는 제2 복수의 소스 라인
    을 더 포함하는, 집적 칩.
  9. 제6항에 있어서,
    행과 열로 배열되는 제2 복수의 메모리 셀을 포함하는 제2 메모리 어레이 - 상기 제2 복수의 메모리 셀은, 직렬로 전기적으로 커플링되는 유니폴라 선택기와 데이터 스토리지 엘리먼트를 각각 포함함 - ; 및
    상기 제2 메모리 어레이의 대응하는 행을 따라 연장되며, 상기 대응하는 행에서 상기 제2 복수의 메모리 셀의 제1 단자와 전기적으로 커플링되는 제2 복수의 비트 라인
    을 더 포함하며;
    상기 제1 복수의 소스 라인은 또한, 상기 제2 메모리 어레이의 대응하는 열을 따라 연장되며, 상기 대응하는 열에서 상기 제2 메모리 어레이의 메모리 셀의 제2 단자와 전기적으로 커플링되는, 집적 칩.
  10. 메모리 디바이스를 동작시키는 방법으로서,
    행과 열로 배열되는 복수의 메모리 셀을 포함하는 메모리 어레이를 제공하는 단계 - 상기 복수의 메모리 셀은 외부 자기장에 의해 제1 데이터 상태로 미리 설정되며, 직렬로 전기적으로 커플링되는 유니폴라 선택기와 데이터 스토리지 엘리먼트를 각각 포함함 - ;
    제1 선택된 메모리 셀의 데이터 스토리지 엘리먼트가 상기 제1 데이터 상태로부터 제2 데이터 상태로 기록되도록 상기 제1 선택된 메모리 셀의 유니폴라 선택기를 턴온시키기 위해 제1 극성에서 상기 제1 선택된 메모리 셀에 걸쳐 기록 전압을 인가하는 단계; 및
    제2 선택된 메모리 셀의 유니폴라 선택기를 턴온시키기 위해 상기 제1 극성에서 상기 제2 선택된 메모리 셀에 걸쳐 판독 전압을 인가하는 단계 - 상기 제2 선택된 메모리 셀의 데이터 스토리지 엘리먼트의 데이터 상태가 판독됨 -
    를 포함하는, 메모리 디바이스를 동작시키는 방법.
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