KR20190008051A - 비휘발성 메모리 장치 및 그 동작 방법 - Google Patents

비휘발성 메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20190008051A
KR20190008051A KR1020170089926A KR20170089926A KR20190008051A KR 20190008051 A KR20190008051 A KR 20190008051A KR 1020170089926 A KR1020170089926 A KR 1020170089926A KR 20170089926 A KR20170089926 A KR 20170089926A KR 20190008051 A KR20190008051 A KR 20190008051A
Authority
KR
South Korea
Prior art keywords
memory
resistance
layer
ferroelectric
memory device
Prior art date
Application number
KR1020170089926A
Other languages
English (en)
Inventor
이상헌
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020170089926A priority Critical patent/KR20190008051A/ko
Priority to US16/016,548 priority patent/US10497433B2/en
Priority to CN201810769508.6A priority patent/CN109256161B/zh
Publication of KR20190008051A publication Critical patent/KR20190008051A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8822—Sulfides, e.g. CuS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

일 실시예에 따르는 비휘발성 메모리 장치는 강유전성 메모리 요소 및 저항 메모리 요소를 포함한다. 상기 강유전성 메모리 요소는 강유전성 게이트 유전층을 구비하는 전계 효과 트랜지스터를 포함한다. 상기 저항 메모리 요소는 서로 이격하여 배치되는 제1 및 제2 메모리 전극 사이에 배치되는 저항 변화 메모리층을 포함한다. 상기 전계 효과 트랜지스터의 드레인 전극은 상기 제1 및 제2 메모리 전극 중 어느 하나와 연결된다.

Description

비휘발성 메모리 장치 및 그 동작 방법{Nonvolatile Memory Device and Method of Operating Nonvolatile Memory Device}
본 개시(disclosure)는 대체로(generally) 비휘발성 메모리 장치 및 그 동작 방법에 관한 것이다.
비휘발성 메모리 장치로서, 플래시 메모리 장치와는 다른 동작 방식을 가지는 저항 메모리 장치가 제안되고 있다. 상기 플래시 메모리 장치가, 외부 전압에 의해 전하 저장층 내에 서로 다른 양(quantity)의 전하가 저장되는 특성을 이용하여 정보를 저장하는 것과 대비하여, 상기 저항 메모리 장치는 외부에서 전압 또는 전류가 인가될 때, 내부의 메모리 요소의 전기적 저항이 가역적으로 변화하고, 상기 전압 또는 전류가 제거된 후에 상기 변화된 저항이 상기 메모리 요소 내에 전기 신호로서 비휘발적으로 저장되는 방식을 따른다. 상기 저항 메모리 장치는 일 예로서, 자기 메모리(magnetic RAM, MRAM), 상변화메모리(phase change RAM, PCRAM), 저항변화메모리(resistive RAM, ReRAM) 등을 포함할 수 있다.
본 개시의 일 실시 예는, 멀티 레벨 신호를 저장할 수 있는 메모리 셀을 구비하는 비휘발성 메모리 장치를 제공한다.
본 개시의 일 실시 예는, 비휘발성 메모리 장치의 메모리 셀에 멀티 레벨 신호를 기록하는 방법을 제공한다.
본 개시의 일 측면에 따르는 비휘발성 메모리 장치가 개시된다. 상기 비휘발성 메모리 장치는 강유전성 메모리 요소 및 저항 메모리 요소를 포함한다. 상기 강유전성 메모리 요소는 강유전성 게이트 유전층을 구비하는 전계 효과 트랜지스터를 포함한다. 상기 저항 메모리 요소는 서로 이격하여 배치되는 제1 및 제2 메모리 전극 사이에 배치되는 저항 변화 메모리층을 포함한다. 상기 전계 효과 트랜지스터의 드레인 전극은 상기 제1 및 제2 메모리 전극 중 어느 하나와 연결된다.
본 개시의 다른 측면에 따르는 비휘발성 메모리 장치의 동작 방법이 개시된다. 상기 동작 방법에 있어서, 강유전성 메모리 요소 및 저항 메모리 요소를 포함하는 메모리 셀을 제공한다. 상기 강유전성 메모리 요소는 강유전성 게이트 유전층을 구비하는 전계 효과 트랜지스터를 포함하고, 상기 저항 메모리 요소는 제1 메모리 전극, 저항 변화 메모리층 및 제2 메모리 전극을 포함하되, 상기 전계 효과 트랜지스터의 드레인 전극이 상기 제1 및 제2 메모리 전극 중 어느 하나와 연결된다. 상기 저항 메모리 요소의 상기 저항 변화 메모리층에 저항 기록 전압을 인가하여, 상기 저항 메모리 요소에 전기 저항을 기록한다. 상기 전계 효과 트랜지스터의 게이트 전극층에 분극 기록 전압을 인가하여 상기 강유전성 게이트 유전층의 잔류 분극을 제어한다. 상기 전기 저항을 기록하는 단계와 상기 잔류 분극을 제어하는 단계는 순차적으로 진행된다.
상술한 본 개시의 실시 예에 따르면, 강유전성 메모리 요소에 기록되는 복수의 잔류 분극 상태 및 저항 메모리 요소에 기록되는 복수의 전기 저항 상태를 조합하여, 메모리 셀 내에 멀티 레벨 신호를 저장하는 비휘발성 메모리 장치를 제공할 수 있다.
상술한 본 개시의 실시 예에 따르면, 상기 저항 메모리 요소에 전기 저항을 기록하는 과정 및 상기 강유전성 메모리 요소의 강유전성 게이트 유전층에 분극을 기록하는 과정을 순차적으로 진행하여, 멀티 레벨 신호를 구현하는 비휘발성 메모리 장치의 기록 방법을 제공할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 모식도이다.
도 2a는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 메모리 셀을 개략적으로 나타내는 도면이다.
도 2b는 도 2a의 메모리 셀의 전기 회로를 개략적으로 나타내는 도면이다.
도 3은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 메모리 셀을 개략적으로 도시하는 단면도이다.
도 4a 내지 도 4c는 본 개시의 일 실시 예에 따르는 강유전성 메모리 요소의 기록 방법을 개략적으로 나타내는 도면이다.
도 5a 내지 도 5c는 본 개시의 일 실시 예에 따르는 저항 메모리 요소의 기록 방법을 개략적으로 나타내는 도면이다.
도 6은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 기록 방법을 개략적으로 나타내는 순서도이다.
도 7은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 동작 방법을 개략적으로 나타내는 회로도이다.
도 8은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 메모리 셀의 복수의 저항 레벨을 개략적으로 도시하는 그래프이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 개시의 일 실시 예는, 멀티 레벨 신호를 저장하는 메모리 셀을 구비하는 비휘발성 메모리 장치를 제공한다. 또한, 본 개시의 일 실시 예는, 상기 비휘발성 메모리 장치의 메모리 셀에 멀티 레벨 신호를 기록하는 방법 및 상기 멀티 레벨 신호를 판독하는 방법을 제공한다.
도 1은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 모식도이다. 도 1을 참조하면, 비휘발성 메모리 장치(10)는 복수의 비트 라인(BL1, BL2), 워드 라인(WL1, WL2) 및 선택 라인(SL1, SL2)를 구비할 수 있다. 복수의 비트 라인(BL1, BL2) 및 워드 라인(WL1, WL2)은 x 방향을 따라 배열되고, 복수의 선택 라인(SL1, SL2)은 x 방향과 비평행한 y 방향을 따라 배열될 수 있다.
비휘발성 메모리 장치(10)는 복수의 메모리 셀(100a, 100b, 100c, 100d)를 포함할 수 있다. 이하에서는, 설명의 편의상, 복수의 메모리 셀(100a, 100b, 100c, 200d)를 제1 메모리 셀(100a), 제2 메모리 셀(100b), 제3 메모리 셀(100c), 및 제4 메모리 셀(100d)로 구분하여 지칭하도록 한다.
제1 메모리 셀(100a)은 제1 강유전성 메모리 요소(110a) 및 제1 저항 메모리 요소(120a)를 포함한다. 제2 메모리 셀(100b)은 제2 강유전성 메모리 요소(110b) 및 제2 저항 메모리 요소(120b)를 포함한다. 제3 메모리 셀(100c)은 제3 강유전성 메모리 요소(110c) 및 제3 저항 메모리 요소(120c)를 포함한다. 제4 메모리 셀(100d)는 제4 강유전성 메모리 요소(110d) 및 제4 저항 메모리 요소(120d)를 포함한다.
제1 메모리 셀(100a)은 서로 교차하는 제1 비트 라인(BL1)과 제1 선택 라인(SL1) 사이에 배치된다. 제1 메모리 셀(100a)의 강유전성 메모리 요소(110a)의 게이트 전극은 제1 워드 라인(WL1)에 연결된다.
마찬가지로, 제2 메모리 셀(100b)는 서로 교차하는 제1 비트 라인(BL1)과 제2 선택 라인(SL2) 사이에 배치된다. 또한, 제2 메모리 셀(100b)의 강유전성 메모리 요소(110b)의 게이트 전극은 제1 워드 라인(WL1)에 연결된다. 제3 메모리 셀(100c)는 서로 교차하는 제2 비트 라인(BL2)과 제1 선택 라인(SL1) 사이에 배치된다. 또한, 제3 메모리 셀(100c)의 강유전성 메모리 요소(110c)의 게이트 전극은 제2 워드 라인(WL2)에 연결된다. 제4 메모리 셀(100d)는 서로 교차하는 제2 비트 라인(BL2)과 제2 선택 라인(SL2) 사이에 배치된다. 또한, 제4 메모리 셀(100d)의 강유전성 메모리 요소(110d)의 게이트 전극은 제2 워드 라인(WL2)에 연결된다.
이와 같이, 비휘발성 메모리 장치(10)는 복수의 메모리 셀(100a, 100b, 100c, 100d)의 어레이를 구비할 수 있다. 비록, 도면에서는 4개의 메모리 셀이 도시되고 있지만, 더 많은 개수의 비트 라인(BL1, BL2), 선택 라인(SL1, SL2) 및 워드 라인(WL1, WL2)이 배치되는 경우, 도시된 4개 보다 많은 메모리 셀이 배치될 수 있다.
비휘발성 메모리 장치(10) 내의 메모리 셀(100a, 100b, 100c, 100d) 중 기록을 원하는 목적 메모리 셀, 일 예로서, 제1 메모리 셀(100a)이 결정되면, 워드 라인(WL1), 비트 라인(BL1), 선택 라인(SL1)에 의해 각각 제공되는 전압에 의해, 제1 메모리 셀(100a)의 강유전성 메모리 요소(110a)의 분극 상태 및 저항 메모리 요소(120a)의 저항 상태가 각각 결정됨으로써, 서로 식별되는 복수의 전기 신호가 저장될 수 있다.
도 2a는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 메모리 셀을 개략적으로 나타내는 도면이다. 도 2b는 도 2a의 메모리 셀의 전기 회로를 개략적으로 나타내는 도면이다. 일 실시 예에서, 도 2a 및 도 2b의 메모리 셀(100a)은 도 1의 비휘발성 메모리 장치(10)를 구성하는 일 메모리 셀(100a)일 수 있다.
도 2a 및 도 2b를 참조하면, 메모리 셀(100a)은 강유전성 메모리 요소(110a) 및 저항 메모리 요소(120a)를 포함한다. 강유전성 메모리 요소(110a)과 저항 메모리 요소(120a)는 제1 컨택 배선(121a)을 통해 서로 직렬 연결될 수 있다. 즉, 강유전성 메모리 요소(110a)를 구성하는 전계 효과 트랜지스터(111a)의 채널 저항(R110a)과 저항 메모리 요소(120a)의 메모리 저항(R120a)은 서로 직렬 연결될 수 있다.
도 2a를 참조하면, 강유전성 메모리 요소(110a)는 강유전성 게이트 유전층(118a)를 구비하는 전계 효과 트랜지스터(111a)를 포함할 수 있다. 강유전성 게이트 유전층(118a) 상에는 워드 라인(WL1)과 연결되는 게이트 전극층(114a)이 배치될 수 있다. 강유전성 게이트 유전층(118a)를 기준으로 서로 반대쪽에는 소스 전극(112a)과 드레인 전극(116a)이 배치될 수 있다. 소스 전극(112a)는 선택 라인(SL1)과 연결될 수 있다. 드레인 전극(116a)은 제1 컨택 배선(121a)과 연결될 수 있다.
워드 라인(WL1)에 의해 게이트 전극층(114a)에 소정 극성을 가지는 전압이 인가될 수 있다. 상기 인가 전압이 소정의 문턱 전압 이상의 크기를 가질 때, 강유전성 게이트 유전층(118a)의 분극 배향이 변화할 수 있다. 상기 소정의 문턱 전압 이상의 전압을 강유전성 메모리 요소(110a)의 스위칭 전압으로 지칭한다. 상기 스위칭 전압이 게이트 전극층(114a)으로부터 제거될 때, 상기 변화된 분극 배향을 가지는 잔류 분극이 강유전성 게이트 유전층(118a) 내에 저장될 수 있다.
상기 잔류 분극은 강유전성 게이트 유전층(118a) 하부에 위치하는 기판 영역에 전기적 인력을 작용하여, 전자 또는 홀과 같은 전도성 캐리어를 채널 영역으로 유도할 수 있다. 일 실시 예로서, 양의 극성을 가지는 소정의 스위칭 전압이 게이트 전극층(114a)에 인가될 때, 강유전성 게이트 유전층(118a)에 형성되는 분극 배향은 강유전성 게이트 유전층(118a) 하부의 채널 영역으로 전자를 유도할 수 있다. 그 결과, 게이트 전극층(114a)에 읽기 전압이 인가될 때, 소스 영역(112a) 및 드레인 전극(116a)사이의 상기 채널 영역에서 전도하는 전도성 캐리어의 전기적 저항은 감소할 수 있다.
다른 실시 예로서, 음의 극성을 가지는 소정의 스위칭 전압이 게이트 전극층(114a)에 인가될 때, 강유전성 게이트 유전층(118a)에 형성되는 분극 배향은 강유전성 게이트 유전층(118a) 하부의 채널 영역으로부터 전자가 축출되도록 작용할 수 있다. 그 결과, 게이트 전극층(114a)에 읽기 전압이 인가될 때, 소스 영역(112a) 및 드레인 전극(116a)사이의 상기 채널 영역에서 전도하는 전도성 캐리어의 전기적 저항은 증가할 수 있다. 상술한 바와 같이, 전계 효과 트랜지스터(111a)를 구비하는 강유전성 메모리 요소(110a)는 서로 다른 분극 배향에 대응되는 신호 정보를 비휘발적으로 저장할 수 있다.
저항 메모리 요소(120a)는 외부에서 인가되는 전압의 크기 또는 극성에 따라 내부 저항이 가변적으로 변화하는 특성을 이용하여, 적어도 둘 이상의 신호 정보를 비휘발적으로 저장할 수 있다. 저항 메모리 요소(120a)는 일 예로서, 상변화 메모리 소자, 또는 저항 변화 메모리 소자를 포함할 수 있다. 이하에서는, 본 개시의 일 실시 예로서, 저항 메모리 요소(120a)로서, 저항 변화 메모리 소자(120a)가 설명되고 있지만, 반드시 이에 한정되는 것은 아니다. 도시되지 않은 다른 실시예들에 있어서, 저항 메모리 요소(120a)로서, 상변화 메모리 소자가 적용될 수도 있다.
일 실시 예에 있어서, 저항 메모리 요소(120a)는 순차적으로 배치되는 제1 메모리 전극(122a), 저항 변화 메모리층(124a) 및 제2 메모리 전극(126a)를 구비할 수 있다. 제1 메모리 전극(122a)은 제1 컨택 배선(121a)을 통해 전계 효과 트랜지스터(111a)의 드레인 전극(116a)과 연결될 수 있다. 가변 저항 메모리층(124a)는 인가 전압에 대응하여 내부 저항이 가변적으로 변화하는 특성을 가질 수 있다. 제2 메모리 전극(126a)은 제2 컨택 배선(127a)을 통해 비트 라인(BL1)과 연결될 수 있다.
일 실시 예에서, 제1 및 제2 메모리 전극(122a, 126a) 사이에 소정의 문턱 전압 이상의 제1 스위칭 전압이 인가되는 경우, 가변 저항 메모리층(124a) 내부에 제1 및 제2 메모리 전극(122a, 126a)을 서로 연결하는 전도성 필라멘트가 형성될 수 있다. 상기 전도성 필라멘트가 형성되는 경우, 가변 저항 메모리층(124a)의 저항은 감소할 수 있다. 상기 전도성 필라멘트가 형성되어 가변 저항 메모리층(124a)의 전기적 저항이 감소된 상태를 '저저항 상태'로 명명할 수 있다. 또, 저저항 상태로의 최초 스위칭 동작을 '포밍' 동작이라 명명할 수 있다. 상기 제1 스위칭 전압이 제거된 후에도, 상기 전도성 필라멘트는 가변 저항 메모리층(124a) 내부에 잔존함으로써, 상기 저저항 상태가 신호 정보로서 저장될 수 있다.
상기 저저항 상태에서, 제1 및 제2 메모리 전극(122a, 162a) 사이에 소정의 문턱 전압 이상의 제2 스위칭 전압이 인가되는 경우, 상기 전도성 필라멘트의 적어도 일부분이 제거될 수 있다. 상기 적어도 일부분의 제거는, 상기 제2 스위칭 전압의 인가에 따라 상기 전도성 필라멘트에 국부적으로 발생하는 주울 열에 기인할 수 있다. 상기 전도성 필라멘트의 적어도 일부분이 제거되어, 제1 및 제2 메모리 전극(122a, 126a) 사이의 전기적 연결이 단절됨으로써, 가변 저항 메모리층(124a)의 저항은 증가할 수 있다. 상기 전도성 필라멘트의 적어도 일부분이 제거되어 가변 저항 메모리층(124a)의 전기적 저항이 증가된 상태를 '고저항 상태'로 명명할 수 있다. 또한, 상기 저저항 상태로부터 상기 고저항 상태로의 스위칭 동작을 '리셋' 동작이라 명명할 수 있다. 상기 제2 스위칭 전압이 제거된 후에도, 상기 전도성 필라멘트는 상기 적어도 일부분이 제거된 상태로 가변 저항 메모리층(124a) 내부에 존재함으로써, 상기 고저항 상태가 신호 정보로서 저장될 수 있다.
한편, 상기 리셋 동작에 의해 상기 고저항 상태로 스위칭된 가변 저항 메모리층(124a)에 소정의 문턱 전압 이상의 제3 스위칭 전압이 인가되는 경우, 상기 제거된 전도성 필라멘트의 일부분이 복원되어, 상기 전도성 필라멘트가 제1 및 제2 메모리 전극(122a, 124a)을 다시 전기적으로 연결할 수 있다. 이에 따라, 가변 저항 메모리층(124a)의 저항은 감소할 수 있으며, 상기 고저항 상태로부터 저저항 상태로의 스위칭 동작을 '셋' 동작이라 명명할 수 있다. 상기 제3 스위칭 전압이 제거된 후에도, 상기 전도성 필라멘트는 가변 저항 메모리층(124a) 내부에 잔존함으로써, 상기 저저항 상태가 신호 정보로서 저장될 수 있다.
상술한 바와 같이, 저항 메모리 요소(120a)는 서로 다른 저항 상태에 대응되는 신호 정보를 비휘발적으로 저장할 수 있다. 한편, 본 실시 예에서는, 전도성 필라멘트의 형성 및 부분적 단절을 통해, 가변 저항 메모리층(124a) 내부의 저항 변화를 설명하고 있지만, 반드시 이에 한정되는 것은 아니고, 가변 저항 메모리층(124a)의 저항 제어와 관련하여서는 공지의 다른 다양한 구동 방식이 적용될 수 있다.
도 2a 및 도 2b를 다시 참조하면, 본 개시의 실시 예에서는 전계 효과 트랜지스터(111a)의 드레인 전극(116a)과 저항 메모리 요소(120a)의 제1 메모리 전극(122a)이 제1 컨택 배선(121a)를 통해, 전기적으로 직렬 연결된다. 이에 따라, 외부에서 읽기 전압이 인가되는 경우, 메모리 셀(100a)의 내부 회로는, 전계 효과 트랜지스터(111a)의 채널 저항(R110a)과 저항 메모리 요소(120a)의 메모리 저항(R120a)이 서로 전기적으로 직렬로 연결되는 구성을 가질 수 있다.
일 실시 예에서, 전계 효과 트랜지스터(111a)는 강유전성 게이트 유전층의 잔류 분극에 각각 대응되는 채널 저항으로서, 제1 채널 저항, 또는 제2 채널 저항을 가질 수 있다. 한편, 저항 메모리 요소(120a)는 가변 저항 메모리층(124a)에 저장된 제1 메모리 저항 또는 제2 메모리 저항을 가질 수 있다. 이 때, 상기 제1 및 제2 채널 저항, 제1 및 제2 메모리 저항이 각각 서로 다른 값을 가지도록 제어될 수 있다.
전계 효과 트랜지스터(111a) 및 저항 메모리 요소(120a)의 기록 동작은 서로 독립적으로 진행될 수 있다. 이에 따라, 상기 기록 동작을 통해, 상기 채널 저항과 상기 메모리 저항이 직렬로 연결된 메모리 셀(100a)의 전체 저항은, 서로 다른 상기 채널 저항과 상기 메모리 저항의 조합의 개수를 가질 수 있다. 일 예로서, 상기 제1 및 제2 채널 저항, 제1 및 제2 메모리 저항이 메모리 셀(100a) 내에 구현되는 경우, 전체 저항은 4개의 서로 다른 저항으로 구현될 수 있다. 결과적으로, 강유전성 메모리 요소(110a) 및 저항 메모리 요소(120a)를 이용하여, 복수의 저항 상태에 근거한 멀티 레벨 신호를 메모리 셀(100a)에 구현할 수 있다.
한편, 본 실시 예의 도 2에서는, 소스 전극(112a)이 선택 라인(SL1)과 연결되고, 드레인 전극(116a)이 제1 컨택 배선(121a)에 연결되고 있으나, 반드시 이에 한정되지는 않는다. 몇몇 다른 실시예들에 있어서, 전계 효과 트랜지스터(111a)의 소스 전극(112a)과 드레인 전극(116a)은 필요에 따라 그 위치가 서로 교환되어 배치될 수 있다.
몇몇 다른 실시예들에 있어서, 저항 메모리 요소(120a)가 상변화 메모리 소자일 경우, 상변화 메모리 요소(120a)는 한 쌍의 전극층 및 상기 한 쌍의 전극층 사이에 배치되는 상변화층을 구비할 수 있다. 상변화 메모리 소자(120a)에 소정의 크기를 가지는 스위칭 전압이 인가될 때, 상기 상변화층으로 제공되는 전류에 의한 줄 히팅(joule heating)에 의해, 상기 상변화층은 상대적으로 저저항을 가지는 결정질 상태 또는 상대적으로 고저항을 가지는 비정질 상태로 스위칭될 수 있다. 상변화 메모리 소자(120a)에 인가되는 상기 스위칭 전압이 제거된 후에도, 상변화 메모리 소자(120a)는 상기 스위칭된 결정 상태를 유지함으로써, 서로 다른 저항 상태를 유지할 수 있다. 상술한 바와 같이, 상변화 메모리 소자(120a)의 상기 한 쌍의 전극층 중 어느 하나가 강유전성 메모리 요소(110a)의 상기 드레인 전극과 전기적으로 직렬 연결됨으로써, 복수의 저항 상태에 근거한 멀티 레벨 신호를 메모리 셀(100a)에 구현할 수 있다.
도 3은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 메모리 셀을 개략적으로 도시하는 단면도이다. 도 3을 참조하면, 메모리 셀(20)은 강유전성 메모리 요소(21) 및 저항 메모리 요소(22)을 포함한다. 메모리 셀(20)의 구성은 도 1 및 2와 관련하여 상술한 메모리 셀(100a, 100b, 100c, 100d)에 적용될 수 있다.
도 3을 참조하면, 강유전성 메모리 요소(21)는 기판(201)에 배치되는 전계 효과 트랜지스터 형태의 메모리 소자일 수 있다. 강유전성 메모리 요소(21)는 기판(201) 상에 순차적으로 배치되는 계면 절연층(211), 강유전성 게이트 유전층(212) 및 게이트 전극층(213)을 포함할 수 있다. 게이트 전극층(213)의 양단의 기판(201)에 소스 전극(202) 및 드레인 전극(203)이 배치될 수 있다.
기판(201)은 반도체 물질을 포함할 수 있다. 기판(201)은 일 예로서, 실리콘(Si) 또는 게르마늄(Ge)을 포함할 수 있다. 다른 예로서, 기판(201)은 갈륨비소(GaAs)와 같은 화합물 반도체를 포함할 수 있다. 일 실시 예에서 기판(201)은 p형 또는 n형 도펀트로 도핑된 반도체 기판일 수 있다.
계면 절연층(211)은 기판(201)과 강유전성 게이트 유전층(212) 사이에 개재될 수 있다. 계면 절연층(211)은, 강유전성 메모리 요소(21)의 제조 공정 시에 기판(201)과 강유전성 게이트 유전층(212) 사이의 물질 확산을 억제하는 기능을 수행할 수 있다. 또한, 계면 절연층(211)은 서로 다른 크기의 결정 격자를 가지는 기판(201)과 강유전성 게이트 유전층(212)이 직접 접촉하는 것을 방지하여, 기판(101)과 강유전성 게이트 유전층(212)의 계면에서 변형(strain)에 의한 결정 결함이 발생하는 것을 억제할 수 있다.
계면 절연층(211)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 알루미늄 산화물을 포함할 수 있다. 일 실시 예에 있어서, 기판(201)이 실리콘 기판일 경우, 계면 절연층(211)은 실리콘 산화물층, 실리콘 질화물층 또는 실리콘산질화물층일 수 있다.
계면 절연층(211) 상에 강유전성 게이트 유전층(212)이 배치된다. 강유전성 게이트 유전층(212)은 내부에 잔류 분극을 구비하는 결정질의 강유전성 물질층일 수 있다. 상술한 바와 같이, 상기 잔류 분극은, 기판(201)의 채널 영역(205)에 전도성 캐리어를 유도하거나 채널 영역(205)으로부터 전도성 캐리어를 축출할 수 있다. 일 예로서, 강유전성 메모리 요소(21)가 N형 전계 효과 트랜지스터의 형태를 가질 때, 전도성 캐리어로서 전자를 채널 영역(205)에 유도하거나, 전자를 채널 영역(205)으로부터 축출할 수 있다. 이에 따라, 채널 영역(205)에 분포하는 전자의 밀도에 따라, 읽기 동작 시에 소스 전극(202)과 드레인 전극(203) 간의 채널 저항이 결정될 수 있다.
강유전성 게이트 유전층(212)은 강유전체를 포함할 수 있다. 강유전성 게이트 유전층(212)는 일 예로서, 하프늄 산화물(HfO2), 지르코늄산화물(ZrO2), 납지르코늄티타늄산화물(PbZr0.5Ti0.5O3), 바륨티타늄산화물(BaTiO3), 납티타늄산화물(PbTiO3), 하프늄지르코늄산화물(Hf0 . 5Zr0 . 5O2), 리튬니오븀산화물(LiNbO3), 리튬탄탈륨산화물(LiTaO3), 스트론튬비스무스탄탈륨산화물(SrBi2Ta2O9), (비스무스 라륨)티타늄산화물((Bi,La)4Ti3O12)), 비스무스티타늄산화물(Bi4Ti3O12), 또는 이들의 둘 이상의 조합을 포함할 수 있다.
일 실시 예에서, 강유전성 게이트 유전층(212)은 도펀트를 포함할 수 있다. 상기 도펀트는 강유전성 게이트 유전층(212)의 강유전성을 안정화시키는 역할을 수행할 수 있다. 상기 도펀트는 일 예로서, 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd), 란타넘(La) 또는 이들의 둘 이상의 조합을 포함할 수 있다.
강유전성 게이트 유전층(212) 상에 게이트 전극층(213)이 배치된다. 게이트 전극층(213)은 전도성 물질을 포함할 수 있다. 게이트 전극층(213)은 일 예로서, 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 티타늄질하물(TiN), 탄탈륨질화물(TaN), 텅스텐질화물(WN), 또는 이들의 둘 이상의 조합을 포함할 수 있다. 게이트 전극층(213)은 또다른 예로서, 전도성 금속 탄화물, 전도성 금속 실리사이드를 포함할 수 있다. 게이트 전극층(213)은 워드 라인(미도시)과 연결될 수 있다.
소스 전극(202) 및 드레인 전극(203)이 게이트 전극층(213)을 기준으로 서로 반대편에 이격하여 배치될 수 있다. 소스 전극(202) 및 드레인 전극(203)은 기판(201) 내에 도펀트가 도핑되어 형성된 영역일 수 있다. 일 실시 예에 있어서, 소스 전극(202) 및 드레인 전극(203)은 기판(201)이 n형 또는 p형으로 도핑되는 경우, 기판(201)과 반대 타입의 도펀트로 도핑될 수 있다. 소스 전극(202)은 선택 라인(미도시)과 연결될 수 있다.
상술한 바와 같이, 기판(201) 상에 강유전성 게이트 유전층(212) 및 게이트 전극층(213)이 순차적으로 적층된 전계 효과 트랜지스터가 배치될 수 있다. 상기 전계 효과 트랜지스터는 상기 메모리 셀(20)의 강유전성 메모리 요소(21)를 구성할 수 있다.
도 3을 다시 참조하면, 드레인 전극(203) 상에는 제1 층간 절연층(220)이 배치된다. 제1 층간 절연층(220) 상에는 저항 메모리 요소(22)가 배치된다. 저항 메모리 요소(22)는 제1 메모리 전극(252), 저항 변화 메모리층(254) 및 제2 메모리 전극(256)을 포함할 수 있다. 제1 메모리 전극(252)은 제1 컨택 배선(230)을 통해, 드레인 전극(203)과 전기적으로 연결될 수 있다. 제1 컨택 배선(230)은 제1 층간 절연층(220)을 관통하는 비아일 수 있다. 제1 컨택 배선(230)은 일 예로서, 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 구리, 알루미늄 등과 같은 전도성 물질을 포함할 수 있다.
제1 메모리 전극(252)은 일 예로서, 금속, 전도성 질화물, 전도성 산화물 등을 포함할 수 있다. 제1 메모리 전극(252)는 일 예로서, 금(Au), 알루미늄(Al), 백금(Pt), 구리(Cu), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄산화물층(RuO2) 등을 포함할 수 있다.
저항 변화 메모리층(254)는 외부에서 인가되는 전압에 따라, 고저항 상태와 저저항 상태로 저항이 변화하는 물질을 포함할 수 있다. 저항 변화 메모리층(254)은 일 예로서, 티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 지르코늄 산화물, 망간 산화물, 하프늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 니오븀 산화물, 철산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 저항 변화 메모리층(254)는 다른 예로서, PCMO(Pr1 - xCaxMnO3 , 0<x<1), LCMO(La1 - xCaxMnO3 , 0<x<1), BSCFO(Ba0.5Sr0.5Co0.8Fe0.2O3-δ), YBCO(YBa2Cu3O7 -x, 0<x<1), 크롬 또는 니오븀이 도핑된 (Ba,Sr)TiO3, 크롬 또는 바나듐이 도핑된 SrZrO3, (La, Sr)MnO3, Sr1 -xLaxTiO3(0<x<1), La1 - xSrxFeO3(0<x<1), La1 - xSrxCoO3(0<x<1), SrFeO2 .7, LaCoO3, RuSr2GdCu2O3, YBa2Cu3O7 또는 이들의 둘 이상의 조합을 포함할 수 있다. 저항 변화 메모리층(254)는 또다른 예로서, 게르마늄-안티몬-텔루르(GST), 비소-안티몬-텔루르(As-Sb-Te), 주석-안티몬-텔루르(Sn-Sb-Te), 주석-인듐-안티몬-텔루르(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루르(As-Ge-Sb-Te), GexSe1 -x(0<x<1), 황화은(Ag2S), 황화구리(Cu2S), 황화 카드뮴(CdS), 황화 아연(ZnS), 및 셀레늄 산화물(CeO2 ), 또는 이들의 둘 이상의 조합을 포함할 수 있다.
저항 메모리 요소(22)은 제2 층간 절연층(240)에 의해 주위 환경과 분리될 수 있다. 저항 메모리 요소(22) 상에는 제3 층간 절연층(260)이 배치될 수 있다. 제3 층간 절연층(260) 상에는 비트 라인(280)이 배치될 수 있다. 비트 라인(280)은 제2 컨택 배선(270)에 의해, 저항 메모리 요소(22)의 제2 메모리 전극(256)과 전기적으로 연결될 수 있다. 제2 컨택 배선(270)은 제3 층간 절연층(260)을 관통하는 비아일 수 있다. 제2 컨택 배선(270)은 일 예로서, 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 구리, 알루미늄 등과 같은 전도성 물질을 포함할 수 있다.
상술한 바와 같이, 기판(201) 상에서 순차적으로 적층된 제1 메모리 전극(252), 저항 변화 메모리층(254) 및 제2 메모리 전극(256)을 포함하는 저항 메모리 요소(22)가 배치될 수 있다. 저항 메모리 요소(22)는 강유전성 메모리 요소(21)과 함께 상기 메모리 셀(20)을 구성할 수 있다.
한편, 도 3에서는, 소스 전극(211)이 선택 라인과 연결되고, 드레인 전극 203)이 제1 컨택 배선(230)에 연결되고 있으나, 반드시 이에 한정되지는 않는다. 몇몇 다른 실시예들에 있어서, 소스 전극(202)과 드레인 전극(203)은 필요에 따라 그 위치가 서로 교환되어 배치될 수 있다.
도 4a 내지 도 4c는 본 개시의 일 실시 예에 따르는 강유전성 메모리 요소의 기록 방법을 개략적으로 나타내는 도면이다. 상기 강유전성 메모리 요소는 도 3과 관련하여 상술한 실시예의 강유전성 메모리 요소(21)에 적용될 수 있다. 이하에서는, 설명의 편의상, 강유전성 메모리 요소(21)가 N형 전계 효과 트랜지스터를 포함하는 경우를 예시하지만, 반드시 이에 한정되는 것은 아니고, 강유전성 메모리 요소가 P형 전계 효과 트랜지스터를 포함하는 경우에도 동등한 기작이 적용될 수 있다.
도 4a를 참조하면, 게이트 전극층(213)에 음의 극성을 가지는 스위칭 전압을 인가하는 경우, 강유전성 게이트 유전층(212) 내에 게이트 전극층(213) 방향으로 분극(Pa)이 균일하게 형성될 수 있다. 상기 분극(Pa)은 기판(201)의 채널 영역으로부터 전자를 축출하도록, 기판(201)의 전자에 대해 전기적 척력을 작용할 수 있다.
도 4b 및 도 4c를 참조하면, 강유전성 게이트 유전층(212)에 양의 극성을 가지는 제1 및 제2 스위칭 전압을 각각 인가할 수 있다. 제1 및 제2 스위칭 전압은 강유전성 게이트 유전층(212) 내의 분극 배향을 스위칭시킬 수 있는 문턱 전압보다 크다. 제1 및 제2 스위칭 전압이 펄스 형태의 전압으로 인가될 때, 도 4c와 관련하여 인가되는 상기 제2 스위칭 전압의 진폭은 도 4b와 관련하여 인가되는 상기 제1 스위칭 전압의 진폭보다 크도록 제어될 수 있다. 또는, 상기 제2 스위칭 전압의 펄스 시간 폭은 상기 제1 스위칭 전압의 펄스 시간 폭보다 크도록 제어될 수 있다. 이에 따라, 도 4b에 도시되는 실시예에서 상기 제1 스위칭 전압에 의해 분극 배향이 스위칭되는 비율과 대비하여, 도 4c에 도시되는 실시예에서 상기 제2 스위칭 전압에 의해 분극 배향이 스위칭되는 비율이 상대적으로 크다.
도 4c를 참조하면, 분극(Pc)은 기판(201) 방향으로 균일하게 정렬됨으로써, 기판(201)의 채널 영역으로 전자를 유인하도록, 기판(201)의 전자에 대해 전기적 인력을 충분히 작용할 수 있다. 도 4b를 참조하면, 분극(Pb)은 도 4a의 분극(Pa)와 도 4c의 분극(Pc)의 중간 정도의 배향 상태를 가짐으로써, 기판(201)의 전자에 대해 작용하는 전기적 인력이 도 4c의 전기적 인력에 비해 작을 수 있다. 이와 같이, 도 4a 내지 도 4c의 강유전성 게이트 유전층(121) 내의 분극 배향은 서로 차별될 수 있다.
결과적으로, 상기 스위칭 전압의 극성 및 크기를 제어함으로써, 일 예로서, 각각 '0', '1', '2'의 신호 정보에 대응되는 서로 다른 복수의 분극 배향을 강유전성 게이트 유전층(212) 내에 구현할 수 있다. 그리고, 게이트 전극층(213)에 읽기 전압이 인가될 때, 상기 복수의 분극 배향에 각각 대응되도록 서로 다른 크기의 채널 저항을 구현할 수 있다.
도 5a 내지 도 5c는 본 개시의 일 실시 예에 따르는 저항 메모리 요소의 기록 방법을 개략적으로 나타내는 도면이다. 상기 저항 메모리 요소는 도 3과 관련하여 상술한 실시예의 저항 메모리 요소(22)에 적용될 수 있다.
도 5a를 참조하면, 상술한 리셋 동작에 의해, 제1 및 제2 메모리 전극(252, 256)사이에서 전도성 필라멘트(C1)의 적어도 일부분이 제거된 상태이다. 이에 따라, 저항 변화 메모리층(254)는 고저항 상태를 저장할 수 있다.
도 5b 및 도 5c를 참조하면, 상술할 셋 동작을 수행할 수 있다. 즉, 제1 및 제2 메모리 전극(252, 256)사이에 제1 및 제2 스위칭 전압을 각각 인가할 수 있다. 상기 제1 및 제2 스위칭 전압은 상기 제거된 전도성 필라멘트의 일부분을 복원함으로써, 상기 전도성 필라멘트가 제1 및 제2 메모리 전극(122a, 124a)을 다시 전기적으로 연결시킬 수 있는 문턱 전압 이상의 전압일 수 있다.
이때, 상기 제1 및 제2 스위칭 전압이 펄스 형태로 인가될 때, 도 5c와 관련하여 인가되는 상기 제2 스위칭 전압의 진폭은 도 5b와 관련하여 인가되는 상기 제1 스위칭 전압의 진폭보다 크도록 제어될 수 있다. 또는, 상기 제2 스위칭 전압의 펄스 시간 폭은 상기 제1 스위칭 전압의 펄스 시간 폭보다 크도록 제어될 수 있다.
이에 따라, 도 5c에 도시되는 실시예에서 형성되는 전도성 필라멘트(C3)의 폭(t2)은 도 5b에 도시되는 실시예에서 형성되는 전도성 필라멘트(C2)의 폭(t1)보다 클 수 있다. 그 결과, 도 5c의 전도성 필라멘트(C3)를 통한 전자의 전도도는 도 5b의 전도성 필라멘트(C2)를 통한 전자의 전도도보다 클 수 있다.
결과적으로, 상기 스위칭 전압의 극성 및 크기를 제어함으로써, 일 예로서, 각각 '0', '1', '2'의 신호 정보에 대응되는 서로 다른 복수의 저항을 저항 변화 메모리층(254) 내에 기록할 수 있다. 그리고, 제1 및 제2 메모리 전극(252, 256) 사이에 읽기 전압이 인가될 때, 상기 서로 다른 크기의 저항을 구현할 수 있다.
도 6은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 기록 방법을 개략적으로 나타내는 순서도이다. 도 6의 비휘발성 메모리 장치의 기록 방법은 도 1, 도 2a 및 도 2b와 관련하여 상술한 비휘발성 메모리 장치(10) 및 도 3, 도 4a 내지 도 4c, 도 5a 내지 도 5c와 관련하여 상술한 메모리 셀(20)의 기록 방법에 적용될 수 있다.
도 6의 S110 단계를 참조하면, 강유전성 메모리 요소 및 저항 메모리 요소를 구비하는 메모리 셀를 제공한다. 일 실시 예에서, 상기 강유전성 메모리 요소는 강유전성 게이트 유전층을 구비하는 전계 효과 트랜지스터를 포함할 수 있다. 상기 저항 메모리 요소는 제1 메모리 전극, 저항 변화 메모리층, 및 제2 메모리 전극을 포함할 수 있다. 상기 전계 효과 트랜지스터의 드레인 전극은 상기 제1 및 제2 메모리 전극 중 어느 하나와 전기적으로 직렬 연결될 수 있다.
S120 단계를 참조하면, 상기 저항 메모리 요소의 상기 저항 변화 메모리층에 저항 기록 전압을 인가하여 상기 저항 메모리 요소에 메모리 저항을 기록한다.
일 실시 예에서, 상기 저항 메모리 요소의 상기 제1 및 제2 메모리 전극 사이에 소정의 문턱 전압 이상의 스위칭 전압을 인가하여, 상기 저항 변화 메모리층 내의 저항을 변화시킴으로써, 상기 저항 메모리 요소에 적어도 둘 이상의 서로 다른 메모리 저항을 기록할 수 있다.
S130 단계를 참조하면, 상기 전계 효과 트랜지스터의 게이트 전극에 분극 기록 전압을 인가하여 상기 강유전성 게이트 유전층의 잔류 분극을 기록할 수 있다. 일 실시 예에서, 상기 게이트 전극에 소정의 문턱 전압 이상의 스위칭 전압을 인가하여, 상기 강유전성 게이트 유전층 내에 적어도 둘 이상의 서로 다른 잔류 분극을 기록할 수 있다.
이때, S120 단계와 S130 단계는 순차적으로 진행될 수 있다. 또한, 상기 S120 단계의 상기 메모리 저항을 기록하는 단계와 S130 단계의 상기 잔류 분극을 기록하는 단계는 서로 독립적으로 제어될 수 있다.
상기 적어도 둘 이상의 서로 다른 메모리 저항 및 상기 적어도 둘 이상의 서로 다른 잔류 분극이 독립적으로 기록됨으로써, 상기 메모리 셀 내에는 상기 메모리 저항 및 상기 잔류 분극의 조합에 따르는 복수 레벨의 신호 정보가 저장될 수 있다. 일 예로서, 상기 메모리 저항으로서 제1 및 제2 저항이 구현되고, 상기 잔류 분극으로서 제1 및 제2 분극 상태가 구현될 때, 본 개시의 실시 예에 따르는 비휘발성 메모리 장치에는 서로 다른 4개의 신호 정보가 기록될 수 있다.
도 7은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 동작 방법을 개략적으로 나타내는 회로도이다. 도 7을 참조하면, 복수의 메모리 셀(100a, 100b, 110c, 100d)의 어레이를 구비하는 비휘발성 메모리 장치가 제공된다. 도 7의 비휘발성 메모리 장치(10)는 도 1, 도 2a 및 도 2b와 관련하여 상술한 비휘발성 메모리 장치(10)와 동일하다. 따라서, 상기 비휘발성 메모리 장치에 관한 상세한 설명은 생략한다.
비휘발성 메모리 장치(10)의 기록 방법에 있어서, 메모리 셀(100a, 100b, 100c, 100d) 중 목적 메모리 셀을 결정한다. 이하에서는, 설명의 편의상 상기 목적 메모리 셀로서, 제1 메모리 셀(100a)을 선택한다. 제1 메모리 셀(100a)은 제1 강유전성 메모리 요소(110a) 및 제1 저항 메모리 요소(120a)을 포함한다. 제1 강유전성 메모리 요소(110a)는 제1 전계 효과 트랜지스터(111a)를 포함할 수 있다. 제1 전계 효과 트랜지스터(111a)의 게이트 전극은 제1 워드 라인(WL1)과 연결되고, 소스 전극은 제1 선택 라인(SL1)과 연결된다. 제1 저항 메모리 요소(120a)의 일 단부는 제1 비트 라인(BL1)과 연결되고, 타 단부는 제1 강유전성 메모리 요소(110a)의 드레인 전극과 연결된다.
일 실시 예에 있어서, 제1 메모리 셀(100a)에 대한 기록 동작은, 제1 저항 메모리 요소(120a)에 대한 메모리 저항을 기록한 후에, 제1 강유전성 메모리 요소(110a)에 대해 잔류 분극을 기록하는 과정으로 진행될 수 있다.
일 실시 예에 있어서, 제1 저항 메모리 요소(120a)에 메모리 저항을 기록하는 단계는 제1 워드 라인(WL1)에 인가되는 제1 저항 기록 전압에 의해, 제1 전계 효과 트랜지스터(111a)를 턴온시키는 제1 단계, 및 제1 선택 라인(SL1)과 제1 비트 라인(BL1) 사이에 인가되는 제2 저항 기록 전압에 의해, 제1 저항 메모리 요소(120a)의 저항 변화 메모리층에 소정의 저항을 기록하는 제2 단계를 포함하여 진행될 수 있다. 이때, 상기 저항 변화 메모리층에 상기 저항을 기록하는 제2 단계는 상기 제2 저항 기록 전압의 극성 또는 크기를 제어하여, 적어도 둘 이상의 서로 다른 저항 중 어느 하나의 저항을 기록하는 과정을 포함할 수 있다.
제1 저항 메모리 요소(120a)에 소정의 메모리 저항을 기록하는 동작이 진행되는 동안, 제2 내지 제4 메모리 셀(100b, 100c, 100d)의 전계 효과 트랜지스터(111b, 111c, 111d)는 턴오프되거나, 또는 선택 라인(SL1, SL2)과 비트 라인(BL1, BL2) 사이의 전압은 각각 OV로 유지될 수 있다.
일 실시 예로서, 도 5a 내지 도 5c와 관련하여 상술한 실시예에서와 같이, 제1 저항 메모리 요소(120a)에 인가되는 상기 제2 저항 기록 전압의 극성 및 크기를 제어함으로써, 일 예로서, 각각 '0', '1', '2'의 신호 정보에 대응되는 복수의 저항을 저항 변화 메모리층 내에 기록할 수 있다.
한편, 제1 전계 효과 트랜지스터(111a)의 강유전성 게이트 유전층에 잔류 분극을 기록하는 단계는 제1 선택 라인(SL1)과 제1 비트 라인(BL1)에 동일한 크기의 제1 분극 기록 전압을 각각 인가하는 단계와, 제1 워드 라인(WL1)을 통해 제공되는 제2 분극 기록 전압을 제어하여, 상기 강유전성 게이트 유전층의 잔류 분극을 결정하는 단계를 포함하여 진행될 수 있다.
제1 전계 효과 트랜지스터(111a)의 강유전성 게이트 유전층에 분극을 기록하는 동작이 진행되는 동안, 제2 내지 제4 전계 효과 트랜지스터(111b, 111c, 111d)의 게이트 전극층에는 이전에 기록된 분극을 스위칭할 수 없도록, 소정의 문턱 전압 미만의 전압이 인가될 수 있다.
일 실시 예로서, 도 4a 내지 도 4c와 관련하여 상술한 실시예에서와 같이, 제1 전계 효과 트랜지스터(111a)의 강유전성 게이트 유전층에 인가되는 상기 제2 분극 기록 전압의 극성 및 크기를 제어함으로써, 일 예로서, 각각 '0', '1', '2'의 신호 정보에 대응되는 복수의 분극을 강유전성 게이트 유전층 내에 기록할 수 있다.
한편, 일 실시 예에 있어서, 비휘발성 메모리 장치(10)의 읽기 방법은 목적 메모리 셀인 제1 메모리 셀(100a)의 제1 워드 라인(WL1)에 제1 읽기 전압을 인가하여, 제1 전계 효과 트랜지스터(111a)를 턴온시키는 단계, 및 제1 선택 라인(SL1)과 제1 비트 라인(BL1) 사이에 제2 읽기 전압을 인가하여, 제1 전계 효과 트랜지스터(111a)의 채널 저항 및 제1 저항 메모리 요소(120a)의 저항 변화 메모리층의 저항을 판독하는 단계를 포함하여 진행될 수 있다. 이때, 제1 전계 효과 트랜지스터(111a)에 인가되는 상기 제1 읽기 전압의 절대치는 제1 전계 효과 트랜지스터(111a)에 인가되는 상기 분극 기록 전압의 절대치보다 작다. 이에 따라, 상기 제1 읽기 전압에 의해, 강유전성 게이트 유전층에 저장된 잔류 분극 배향이 변경되지 않을 수 있다. 상기 제1 전계 효과 트랜지스터(111a)의 채널 저항은 상기 강유전성 게이트 유전층에 저장된 잔류 분극에 대응하여 결정될 수 있다.
도 8은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 메모리 셀의 복수의 저항 레벨을 개략적으로 도시하는 그래프이다. 일 실시 예에서, 도 8에 도시되는 복수의 저항 레벨(R00, R01, R02, R10, R11, R12, R20, R21, R22)는 도 4a 내지 도 4c와 관련하여 상술한 '0' '1' '2'의 신호 정보에 대응되는 복수의 분극 상태를 가지는 강유전성 게이트 유전층과, 도 5a 내지 도 5c와 관련하여 상술한 '0' '1' '2'의 신호 정보에 대응되는 복수의 저항 상태를 가지는 저항 변화 메모리층을 포함하는 비휘발성 메모리 장치에 의해 구현될 수 있다.
본 개시의 일 실시 예에 따르면, 서로 다른 3개의 분극 상태와 서로 다른 3개의 저항 상태가 서로 조합됨으로써, 전체 9개의 서로 구분되는 신호 정보를 구현할 수 있다.
몇몇 다른 실시 예들에 있어서, 상기 강유전성 게이트 유전층의 분극 상태 및 상기 저항 변화 메모리층의 저항 상태를 각각 적어도 넷 이상의 상태로 제어함으로써, 보다 큰 레벨의 신호 정보를 단일 메모리 셀 내에 저장할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 비휘발성 메모리 장치,
20: 메모리 셀, 21: 강유전성 메모리 요소, 22: 저항 메모리 요소,
100a, 100b, 100c, 100d: 제1 내지 제4 메모리 셀,
110a, 110b, 110c, 110d: 제1 내지 제4 강유전성 메모리 요소,
112a: 소스 전극, 114a: 게이트 전극, 116a: 드레인 전극,
118a: 강유전성 게이트 유전층,
120a, 120b, 120c, 120d: 제1 내지 제4 저항 메모리 요소,
121a: 제1 컨택 배선, 122a: 제1 메모리 전극, 124a: 저항 변화 메모리층,
126a: 제2 메모리 전극, 127a: 제2 컨택 배선,
111a, 111b, 111d, 111d: 제1 내지 제4 전계 효과 트랜지스터,
WL1, WL2: 제1 및 제2 워드 라인,
SL1, SL2: 제1 및 제2 선택 라인,
BL1, BL2: 제1 및 제2 비트 라인,
201: 반도체 기판, 202: 소스 전극, 203: 드레인 전극,
205: 채널 영역, 211: 계면 절연층,
212: 강유전성 게이트 유전층, 213: 게이트 전극층,
220: 제1 층간 절연층, 230: 제1 컨택 배선,
240: 제2 층간 절연층, 250: 자기 메모리 요소,
252: 제1 메모리 전극, 254: 저항 변화 메모리층, 256: 제2 메모리 전극,
260: 제3 층간 절연층, 270: 제2 컨택 배선, 280: 비트라인.

Claims (20)

  1. 강유전성 메모리 요소 및 저항 메모리 요소를 포함하되,
    상기 강유전성 메모리 요소는 강유전성 게이트 유전층을 구비하는 전계 효과 트랜지스터를 포함하고,
    상기 저항 메모리 요소는 서로 이격하여 배치되는 제1 및 제2 메모리 전극 사이에 배치되는 저항 변화 메모리층을 포함하고,
    상기 전계 효과 트랜지스터의 드레인 전극은 상기 제1 및 제2 메모리 전극 중 어느 하나와 연결되는
    비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 강유전성 게이트 유전층에 저장되는 잔류 분극 및 상기 저항 변화 메모리층에 저장되는 메모리 저항이 서로 독립적으로 제어되는
    비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 강유전성 게이트 유전층은 상기 전계 효과 트랜지스터의 게이트 전극층에 인가되는 스위칭 전압에 따라 결정되는 적어도 둘 이상의 잔류 분극 중 어느 하나를 저장하는
    비휘발성 메모리 장치.
  4. 제3 항에 있어서,
    상기 강유전성 메모리 요소는
    상기 적어도 둘 이상의 잔류 분극의 상태에 각각 대응되는 적어도 둘 이상의 채널 저항을 구현하는
    비휘발성 메모리 장치.
  5. 제1 항에 있어서,
    상기 저항 변화 메모리층은
    상기 제1 및 제2 메모리 전극층 사이에 인가되는 스위칭 전압에 따라 결정되는 적어도 둘 이상의 저항 상태를 가지는
    비휘발성 메모리 장치.
  6. 제1 항에 있어서,
    상기 전계 효과 트랜지스터는
    반도체 기판;
    상기 반도체 기판 상에 배치되는 상기 결정질의 강유전성 물질층;
    상기 강유전성 물질층 상에 배치되는 게이트 전극층;
    상기 게이트 전극층의 일단의 상기 반도체 기판에 배치되는 상기 드레인 전극; 및
    상기 게이트 전극층의 다른 일단의 상기 반도체 기판에 배치되는 소스 전극을 포함하는
    비휘발성 메모리 장치.
  7. 제6 항에 있어서,
    상기 저항 메모리 요소는
    상기 반도체 기판 상에서 순차적으로 적층되는 상기 제1 메모리 전극, 상기 저항 변화 메모리층, 및 상기 제2 메모리 전극을 포함하되,
    상기 제1 메모리 전극은 상기 드레인 전극과 연결되는
    비휘발성 메모리 장치.
  8. 제6 항에 있어서,
    상기 반도체 기판은 실리콘(Si), 갈륨비소(GaAs), 인듐인(InP, indium phosphide) 게르마늄 및 실리콘 게르마늄(SiGe) 중 어느 하나를 포함하는
    비휘발성 메모리 장치.
  9. 제6 항에 있어서,
    상기 반도체 기판은 n형 또는 p형으로 도핑되는
    비휘발성 메모리 장치.
  10. 제1 항에 있어서,
    상기 강유전성 게이트 유전층은
    하프늄 산화물(HfO2), 지르코늄산화물(ZrO2), 납지르코늄티타늄산화물(PbZr0.5Ti0.5O3), 바륨티타늄산화물(BaTiO3), 납티타늄산화물(PbTiO3), 하프늄지르코늄산화물(Hf0.5Zr0.5O2), 리튬니오븀산화물(LiNbO3), 리튬탄탈륨산화물(LiTaO3), 스트론튬비스무스탄탈륨산화물(SrBi2Ta2O9), (비스무스 라륨)티타늄산화물((Bi,La)4Ti3O12)), 비스무스티타늄산화물(Bi4Ti3O12) 중 적어도 하나를 포함하는
    비휘발성 메모리 장치.
  11. 제10 항에 있어서,
    상기 강유전성 게이트 유전층은 도펀트를 포함하고,
    상기 도펀트는 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd), 및 란타넘(La) 중 적어도 하나를 포함하는
    비휘발성 메모리 장치.
  12. 제1 항에 있어서,
    상기 저항 변화 메모리층은
    티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 지르코늄 산화물, 망간 산화물, 하프늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 니오븀 산화물, 철산화물, PCMO(Pr1 - xCaxMnO3 , 0<x<1), LCMO(La1 - xCaxMnO3 , 0<x<1), BSCFO(Ba0.5Sr0.5Co0.8Fe0.2O3-δ), YBCO(YBa2Cu3O7 -x, 0<x<1), 크롬 또는 니오븀이 도핑된 (Ba,Sr)TiO3, 크롬 또는 바나듐이 도핑된 SrZrO3, (La, Sr)MnO3, Sr1 -xLaxTiO3(0<x<1), La1 - xSrxFeO3(0<x<1), La1 - xSrxCoO3(0<x<1), SrFeO2 .7, LaCoO3, RuSr2GdCu2O3, YBa2Cu3O7, 게르마늄-안티몬-텔루르(GST), 비소-안티몬-텔루르(As-Sb-Te), 주석-안티몬-텔루르(Sn-Sb-Te),주석-인듐-안티몬-텔루르(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루르(As-Ge-Sb-Te), GexSe1 -x(0<x<1),, 황화은(Ag2S), 황화구리(Cu2S), 황화 카드뮴(CdS), 황화 아연(ZnS), 및 셀레늄 산화물(CeO2) 중에서 선택되는 적어도 하나를 포함하는
    비휘발성 메모리 장치.
  13. 강유전성 메모리 요소 및 저항 메모리 요소를 포함하는 메모리 셀을 제공하되, 상기 강유전성 메모리 요소는 강유전성 게이트 유전층을 구비하는 전계 효과 트랜지스터를 포함하고, 상기 저항 메모리 요소는 제1 메모리 전극, 저항 변화 메모리층 및 제2 메모리 전극을 포함하되, 상기 전계 효과 트랜지스터의 드레인 전극이 상기 제1 및 제2 메모리 전극 중 어느 하나와 연결되는 단계;
    상기 저항 메모리 요소의 상기 저항 변화 메모리층에 저항 기록 전압을 인가하여, 상기 저항 메모리 요소에 메모리 저항을 기록하는 단계; 및
    상기 전계 효과 트랜지스터의 게이트 전극층에 분극 기록 전압을 인가하여 상기 강유전성 게이트 유전층의 잔류 분극을 기록하는 단계를 포함하되,
    상기 전기 저항을 기록하는 단계와 상기 잔류 분극을 기록하는 단계는 순차적으로 진행되는
    비휘발성 메모리 장치의 동작 방법.
  14. 제13 항에 있어서,
    상기 메모리 저항을 기록하는 단계와 상기 잔류 분극을 기록하는 단계는 서로 독립적으로 제어되는
    비휘발성 메모리 장치의 동작 방법.
  15. 제13 항에 있어서,
    상기 게이트 전극층은 워드 라인과 연결되고,
    상기 드레인 전극은 상기 제1 메모리 전극과 연결되며,
    상기 제2 메모리 전극은 비트 라인에 연결되며,
    소스 라인은 상기 게이트 전극층을 기준으로 상기 드레인 전극의 반대쪽에 배치되어, 선택 라인과 연결되는
    비휘발성 메모리 장치의 동작 방법.
  16. 제15 항에 있어서,
    상기 저항 메모리 요소에 메모리 저항을 기록하는 단계는
    상기 워드 라인에 인가되는 제1 저항 기록 전압에 의해, 상기 전계 효과 트랜지스터를 턴온시키는 단계;
    상기 선택 라인과 상기 비트 라인 사이에 인가되는 제2 저항 기록 전압에 의해, 상기 저항 변화 메모리층에 메모리 저항을 기록하는 단계를 포함하는
    비휘발성 메모리 장치의 동작 방법.
  17. 제13 항에 있어서,
    상기 강유전성 게이트 유전층에 잔류 분극을 기록하는 단계는
    상기 선택 라인과 상기 비트 라인에 동일한 제1 분극 기록 전압을 각각 인가하는 단계; 및
    상기 워드 라인를 통해 제공되는 제2 분극 기록 전압을 제어하여, 상기 강유전성 게이트 유전층의 잔류 분극을 결정하는 단계를 포함하는
    비휘발성 메모리 장치의 동작 방법.
  18. 제13 항에 있어서,
    상기 강유전성 게이트 유전층의 분극 상태를 기록하는 단계는
    상기 제2 분극 기록 전압을 제어하여, 적어도 둘 이상의 서로 다른 잔류 분극 중 어느 하나를 기록하는 단계를 포함하는
    비휘발성 메모리 장치의 동작 방법.
  19. 재13 항에 있어서,
    상기 워드 라인에 인가되는 제1 읽기 전압에 의해, 상기 전계 효과 트랜지스터를 턴온시키는 단계; 및
    상기 선택 라인과 상기 비트 라인 사이에 인가되는 제2 읽기 전압에 의해, 상기 전계 효과 트랜지스터의 채널 저항 및 상기 저항 변화 메모리층의 메모리 저항을 판독하는 단계를 더 포함하되,
    상기 제1 읽기 전압의 절대치는 상기 분극 기록 전압의 절대치보다 작은
    비휘발성 메모리 장치의 동작 방법.
  20. 제19항에 있어서,
    상기 전계 효과 트랜지스터의 채널 저항은
    상기 강유전성 게이트 유전층의 잔류 분극에 대응하여 결정되는
    비휘발성 메모리 장치의 동작 방법.
KR1020170089926A 2017-07-14 2017-07-14 비휘발성 메모리 장치 및 그 동작 방법 KR20190008051A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170089926A KR20190008051A (ko) 2017-07-14 2017-07-14 비휘발성 메모리 장치 및 그 동작 방법
US16/016,548 US10497433B2 (en) 2017-07-14 2018-06-23 Nonvolatile memory device including ferroelectric memory element and resistive memory element, and method of operating nonvolatile memory device
CN201810769508.6A CN109256161B (zh) 2017-07-14 2018-07-13 非易失性存储器件以及操作非易失性存储器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170089926A KR20190008051A (ko) 2017-07-14 2017-07-14 비휘발성 메모리 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20190008051A true KR20190008051A (ko) 2019-01-23

Family

ID=64999525

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170089926A KR20190008051A (ko) 2017-07-14 2017-07-14 비휘발성 메모리 장치 및 그 동작 방법

Country Status (3)

Country Link
US (1) US10497433B2 (ko)
KR (1) KR20190008051A (ko)
CN (1) CN109256161B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110867464A (zh) * 2019-11-21 2020-03-06 中国科学院微电子研究所 基于1t1r结构的忆阻器及其制备方法、集成结构
US11810983B2 (en) 2020-08-05 2023-11-07 Unist (Ulsan National Institute Of Science And Technology) Semiconductor device with multiple floating gates for multi-level capacitance changes

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9853101B2 (en) * 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
US10505040B2 (en) * 2017-09-25 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device having a gate with ferroelectric layer
US10937482B2 (en) * 2017-12-27 2021-03-02 Micron Technology, Inc. Memory cells and arrays of elevationally-extending strings of memory cells
US10937904B2 (en) 2017-12-27 2021-03-02 Micron Technology, Inc. Programmable charge-storage transistor, an array of elevationally-extending strings of memory cells, and a method of forming an array of elevationally-extending strings of memory cells
US10734576B2 (en) * 2018-03-16 2020-08-04 4D-S, Ltd. Resistive memory device having ohmic contacts
US10381558B1 (en) 2018-03-16 2019-08-13 4D-S, Ltd. Resistive memory device having a retention layer
US10319907B1 (en) 2018-03-16 2019-06-11 4D-S, Ltd. Resistive memory device having a template layer
US10833262B2 (en) 2018-03-16 2020-11-10 4D-S, Ltd. Resistive memory device having a conductive barrier layer
US10482953B1 (en) * 2018-08-14 2019-11-19 Macronix International Co., Ltd. Multi-state memory device and method for adjusting memory state characteristics of the same
US11289650B2 (en) * 2019-03-04 2022-03-29 International Business Machines Corporation Stacked access device and resistive memory
CN112038212A (zh) * 2019-06-04 2020-12-04 华南师范大学 一种利用氧化铝介电薄膜层诱导铪锆氧薄膜铁电性的方法
KR20210000409A (ko) 2019-06-25 2021-01-05 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
CN111092147B (zh) * 2019-07-05 2022-02-08 河南大学 一种pbco/nsto超导阻变存储器及其制备方法
US10818353B1 (en) * 2019-11-14 2020-10-27 Winbond Electronics Corp. Method for ripening resistive random access memory
TW202139270A (zh) * 2020-02-27 2021-10-16 台灣積體電路製造股份有限公司 半導體裝置的形成方法
US11404570B2 (en) * 2020-02-27 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with embedded ferroelectric field effect transistors
US11069743B1 (en) * 2020-06-09 2021-07-20 Globalfoundries Singapore Pte. Ltd. Non-volatile memory elements with a multi-level cell configuration
CN111682046B (zh) * 2020-06-17 2024-05-28 清华大学 阻变存储器、阻变存储器芯片及其制备方法
US11569250B2 (en) * 2020-06-29 2023-01-31 Taiwan Semiconductor Manufacturing Company Limited Ferroelectric memory device using back-end-of-line (BEOL) thin film access transistors and methods for forming the same
US20210408013A1 (en) * 2020-06-29 2021-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device structure and manufacturing method thereof
TWI775138B (zh) * 2020-09-03 2022-08-21 力晶積成電子製造股份有限公司 複合型記憶體結構
US20220122996A1 (en) * 2020-10-16 2022-04-21 Ferroelectric Memory Gmbh Memory cell and methods thereof
EP4002471A1 (en) * 2020-11-12 2022-05-25 Commissariat à l'Energie Atomique et aux Energies Alternatives Hybrid resistive memory
US11232824B1 (en) * 2020-12-11 2022-01-25 International Business Machines Corporation Non-volatile analog resistive memory cells implementing ferroelectric select transistors
CN115064555B (zh) * 2022-06-09 2023-04-07 西安电子科技大学 一种铁电组装栅场效应晶体管的多值存储器件
CN117956804A (zh) * 2022-10-28 2024-04-30 华为技术有限公司 铁电存储阵列及其制备方法、存储器、电子设备

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3370806B2 (ja) 1994-11-25 2003-01-27 株式会社半導体エネルギー研究所 Ｍｉｓ型半導体装置の作製方法
US6151241A (en) * 1999-05-19 2000-11-21 Symetrix Corporation Ferroelectric memory with disturb protection
EP1126525A3 (en) * 2000-02-15 2005-10-19 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device, method for driving the same and method for fabricating the same
TW541533B (en) * 2001-03-30 2003-07-11 Matsushita Electric Ind Co Ltd Semiconductor memory and method for driving the same
JP3803879B2 (ja) * 2003-12-04 2006-08-02 松下電器産業株式会社 不揮発性フリップフロップ回路およびその駆動方法
CN101430930B (zh) * 2008-09-23 2012-06-27 中国科学院上海微系统与信息技术研究所 一种电阻转换存储单元及其方法
US8802492B2 (en) * 2011-08-29 2014-08-12 Intermolecular, Inc. Method for forming resistive switching memory elements
US9178040B2 (en) * 2012-11-12 2015-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Innovative approach of 4F2 driver formation for high-density RRAM and MRAM
US9053802B2 (en) * 2013-06-04 2015-06-09 Namlab Ggmbh Ferroelectric memory cell for an integrated circuit
US9251884B2 (en) * 2014-03-24 2016-02-02 International Business Machines Corporation Non-volatile, piezoelectronic memory based on piezoresistive strain produced by piezoelectric remanence
KR102686060B1 (ko) * 2016-10-26 2024-07-17 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 기록 방법
KR20180116842A (ko) * 2017-04-18 2018-10-26 에스케이하이닉스 주식회사 강유전체 트랜지스터를 포함하는 뉴로모픽 소자의 시냅스 시스템
US10878317B2 (en) * 2017-09-11 2020-12-29 Samsung Electronics Co., Ltd. Method and system for performing analog complex vector-matrix multiplication

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110867464A (zh) * 2019-11-21 2020-03-06 中国科学院微电子研究所 基于1t1r结构的忆阻器及其制备方法、集成结构
CN110867464B (zh) * 2019-11-21 2022-04-22 中国科学院微电子研究所 基于1t1r结构的忆阻器及其制备方法、集成结构
US11810983B2 (en) 2020-08-05 2023-11-07 Unist (Ulsan National Institute Of Science And Technology) Semiconductor device with multiple floating gates for multi-level capacitance changes

Also Published As

Publication number Publication date
CN109256161A (zh) 2019-01-22
CN109256161B (zh) 2023-01-20
US10497433B2 (en) 2019-12-03
US20190019551A1 (en) 2019-01-17

Similar Documents

Publication Publication Date Title
CN109256161B (zh) 非易失性存储器件以及操作非易失性存储器件的方法
US10833125B2 (en) Memory element with a reactive metal layer
US7847330B2 (en) Four vertically stacked memory layers in a non-volatile re-writeable memory device
US10374011B2 (en) Resistance change memory devices
US10475924B2 (en) Ferroelectric memory devices
EP2204813B1 (en) Non-volatile programmable memory
US6859382B2 (en) Memory array of a non-volatile ram
US7884349B2 (en) Selection device for re-writable memory
US6856536B2 (en) Non-volatile memory with a single transistor and resistive memory element
US7821809B2 (en) Nonvolatile memory device and method including resistor and transistor
JPWO2007023569A1 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP2011199035A (ja) 半導体記憶装置
JP2008065953A (ja) 不揮発性半導体記憶装置及びその読み出し方法