CN117956804A - 铁电存储阵列及其制备方法、存储器、电子设备 - Google Patents
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Abstract
本申请实施例提供一种铁电存储阵列及其制备方法、存储器、电子设备，涉及半导体技术领域，用于提供一种高性能的存储器。铁电存储阵列可以为二维结构，也可以为三维结构。铁电存储阵列包括衬底和设置在衬底上的多个存储单元。存储单元包括耦接的选择器和铁电电容器；选择器包括阻变层、第一电极和第二电极；阻变层设置在第一电极与第二电极之间。阻变层具有随着被施加电压的变化，流过阻变层的电流非线性且可逆变化的特性。铁电电容器包括铁电层、第三电极和第四电极，铁电层设置在第三电极和第四电极之间。其中，选择器的面积小于铁电电容器的面积。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种铁电存储阵列及其制备方法、存储器、电子设备。
背景技术
存储器是用于储存信息的装置。通常是将信息数字化后再以利用电、磁或光学等方式的媒体加以存储。铁电随机存取存储器(ferroelectric random access memory，FRAM)作为一种新型存储器，较传统的动态随机存取存储器(dynamic random accessmemory，DRAM)或者闪存等存储器，因同时具有较低的读写电压、低功耗、小的器件尺寸、高的读写速度、良好的循环性能、抗辐照和非易失性等优势，越来越广泛的被利用。
存储器通常包括多个存储单元，存储单元的数量(存储器存储密度)、存储单元之间的抗串扰能力等因素，均会影响存储器的性能。
发明内容
本申请实施例提供一种铁电存储阵列及其制备方法、存储器、电子设备，用于提供一种高性能的存储器。
为达到上述目的，本申请采用如下技术方案：
本申请实施例的第一方面，提供一种铁电存储阵列，该铁电存储阵列可以应用于存储器中，存储器例如可以是铁电随机存取存储器(ferroelectric random accessmemory，FRAM)。该铁电存储阵列可以为二维结构，也可以为三维结构。铁电存储阵列包括衬底和设置在衬底上的多个存储单元。存储单元包括耦接的选择器和铁电电容器，选择器包括阻变层、第一电极以及第二电极，阻变层设置在第一电极与第二电极之间。阻变层具有随着被施加电压的变化电阻变化，使得选择器具有开关特性。例如，阻变层随着被施加电压的增大，电阻减小，流过阻变层的电流非线性增大。可逆的，阻变层随着被施加电压的减小，电阻增大，流过阻变层的电流非线性减小。铁电电容器包括铁电层、第三电极以及第四电极，铁电层设置在第三电极和第四电极之间。铁电层具有铁电性，作为存储介质，使得铁电电容器具有存取特性。其中，选择器的面积小于铁电电容器的面积。选择器的面积，可以是选择器中第一电极和第二电极间重叠部分的面积。铁电电容器的面积，可以是铁电电容器中第三电极和第四电极间重叠部分的面积。
本申请实施例提供的存储阵列包括多个存储单元，存储单元包括串联的选择器和铁电电容器，相当于用选择器代替传统1T1C存储单元中的晶体管，用铁电电容器代替传统11T1C存储单元中的介电电容器。由于晶体管为三端器件，而选择器为两端器件。因此，可以减小存储单元的面积，提升存储阵列的存储密度。由于铁电电容器存在剩余极化(remnantpolarization，Pr)，与介电电容器相比，存储单元中包括铁电电容器，可进一步增大存储窗口、提高写入的准确性。同时，由于铁电电容器具有较好的保持特性，可以实现非易失性存储。
此外，在写入过程中，向字线和位线施加操作电压(读写电压)后，被选中的存储单元中的选择器导通。而与被选中的存储单元共用同一字线或位线的存储单元(未被选中的存储单元)两端存在1/2操作电压的串扰，选择器的开态阈值电压需要位于1/2操作电压(串扰电压)与读写状态下选择器的分压(正常开启电压)之间，否则未被选中的存储单元易受串扰。其中，读写状态下选择器和铁电存储器会对操作电压进行分压，该分压关系取决于选择器和铁电电容器的电容比。因此，读写状态下选择器的分压取决于选择器的电容。电容的计算公式为C＝ε*S/d，其中，ε为极板间介质的介电常数，S为极板面积(也就是电容面积)，d为极板间的距离。因此，选择器的电容受选择器的面积和阻变层的介电常数影响。由于主流材料中，阻变层的材料与铁电电容器中铁电层材料的介电常数相差不大，因此当选择器的面积与铁电电容器的面积相等时，选择器的电容与铁电电容器的电容相等或者近似相等。那么，在施加操作电压的瞬间，选择器的分压会等于甚至小于1/2操作电压。这就导致选择器的开态阈值电压必须位于1/2操作电压以下，从而导致在串扰电压(1/2操作电压)下选择器仍维持开态，难以同时兼顾读写性能和抗串扰性能，带来严重的串扰问题。而且，当选择器的面积与铁电电容器的面积相等时，选择器电阻相对较大，导致流向铁电电容器的电流减小，进而导致铁电电容器内的极化翻转速度变慢，使读写速度变慢。
而在本申请实施例中，将选择器的面积设置为小于铁电存储器的面积，即使阻变层的材料与铁电电容器中铁电层的介电常数相差不大，也可以使选择器的电容小于铁电电容器的电容。那么，进行写入操作时，由于选择器的电容小，在施加操作电压的瞬间，选择器可获得更大分压，使得选择器的开态阈值电压的上限增大，增大开态阈值电压的窗口，可使开态阈值电压大于串扰电压，同时兼顾读写性能和抗串扰性能，改善串扰的问题。而且，选择器的面积设置为小于铁电存储器的面积时，选择器的电阻相对较小，流向铁电电容器的电流增大，可加快铁电电容器内的极化翻转速度，从而加快读写速度。再者，由于阻变层的材料与铁电电容器中铁电层材料的介电常数相差不大，通过调整阻变层和铁电电容器中铁电层的介电常数比，来调整选择器和铁电电容器的电容比，电容比的可调范围小且材料的可选范围小。调整阻变层和铁电层的厚度比，会影响存储阵列的单位存储密度。而通过调整选择器和铁电电容器的面积比，来调整选择器和铁电电容器的电容比，易于实现、电容比的可调范围大、对阻变层材料和铁电层材料的选材要求较低，存储阵列的单位存储密度高。
此外，铁电电容器的面积尽可能的大，可以使铁电电容器尽可能的翻转出更多的电荷量。而选择器的面积尽可能的小，可使选择器的关态电阻增大，关闭状态的选择器可以有效限制该存储单元内电荷的流动，减小读取电流的分流。这样一来，可以增大同一位线上并联的存储单元的数量，增大存储阵列的存储密度。
因此，本申请实施例提供的存储阵列具有高存储密度、高抗串扰性能、高读写速度的特性，将本申请实施例提供的铁电存储阵列应用到存储器中，可提高存储器的性能。
在一种可能的实现方式中，第一电极、第二电极以及阻变层均与衬底平行。这样一来，第一电极、第二电极以及阻变层无需在垂直于衬底的方向延伸，选择器的结构简单，面积小，有助于减小存储单元的面积，提高存储阵列的单位存储密度。
在一种可能的实现方式中，第三电极、第四电极以及铁电层均与衬底平行。这样一来，第三电极、第四电极以及铁电层无需在垂直于衬底的方向延伸，铁电存储器结构简单，工艺难度低。
在一种可能的实现方式中，第三电极围设出第一凹槽，铁电层和第四电极位于第一凹槽内。铁电电容器采用三维立式的结构设计，也可减小其在平行于衬底的平面内的占用面积，从而可提高单位面积的铁电电容器的设置数量，以提高单位面积的存储单元的设置数量，有利于提高存储器的存储密度。
在一种可能的实现方式中，铁电层围设出第二凹槽，第四电极充填第二凹槽。这样一来，第四电极内部未围设出凹槽，第四电极在平行于衬底的平面内的占用面积小，存储单元的占用面积小，可以进一步提高单位面积的存储单元的设置数量，有利于提高存储器的存储密度。
在一种可能的实现方式中，可通过使选择器面积小于铁电电容器的面积，使铁电电容器的电容值与选择器的电容值之比大于1、且小于或等于1000。由于操作电压施加瞬间铁电电容器与选择器的分压取决于它们的电容比，因此操作电压施加瞬间选择器所得的分压大于1/2操作电压。此时选择器的开态阈值电压可位于1/2操作电压以上，那么选择器在串扰电压(1/2操作电压)下就可以保持关闭状态，因而可同时兼顾读写性能和抗串扰性能，解决串扰的问题还可以有效提升读写速度。
在一种可能的实现方式中，铁电存储阵列包括字线和位线，字线和位线相交、且均与衬底平行；存储单元位于字线和位线之间，字线和位线中的一者与选择器耦接，字线和位线中的另一者与铁电电容器耦接。存储阵列采用交叉式结构，工艺难度低，与传统构架的兼容性强。
在一种可能的实现方式中，沿垂直于衬底的方向，多个存储单元分布为多层。通过使存储单元在第三方向进行三维堆叠，可以增大存储单元的数量，但不增加存储单元在平行于衬底的平面内的占用面积，从而可提高单位面积内存储单元的设置数量，有利于提高存储阵列的存储密度。
在一种可能的实现方式中，铁电电容器的面积为400nm2-4.5um2。通过将铁电电容器的面积设置在400nm2-4.5um2，有助于在提高存储密度的情况下，提升铁电电容器的剩余极化强度。
在一种可能的实现方式中，选择器的面积为200nm2-4um2。通过将选择器的面积设置在200nm2-4um2，有助于在增大存储窗口的情况下，降低选择器的漏电流、提升读写速度和抗串扰能力。
在一种可能的实现方式中，阻变层，具有随着被施加电压的变化，流过阻变层的电流非线性变化、且可逆变化的特性。这是一种结构简单的实现方式。
在一种可能的实现方式中，阻变层的材料包括硅或硅化合物(例如硫化物、氧化物、氮化物)、锗或锗化合物、金属氧化物(如氧化铟镓锌、镧系氧化物)、具有金属-绝缘体转变特性的材料、混合离子-电子导体材料、钙钛矿型复合氧化物、固体电解质或者有机聚合物中的至少一种。这是一种低成本的实现方式。
本申请实施例的第二方面，提供一种存储器，包括控制器和第一方面任一项的铁电存储阵列；控制器与铁电存储阵列耦接。
本申请实施例的第三方面，提供一种电子设备，包括：电路板和第二方面的存储器；电路板和存储器电连接。
本申请实施例的第四方面，提供一种铁电存储阵列的制备方法，铁电存储阵列包括多个存储单元；铁电存储阵列的制备方法，包括：在衬底上形成选择器；以及形成铁电电容器；选择器和铁电电容器耦接，作为存储单元；选择器包括：阻变层、第一电极以及第二电极；阻变层设置在第一电极与第二电极之间；其中，选择器的面积小于铁电电容器的面积。
本申请实施例提供的铁电存储阵列的制备方法的有益效果与第一方面提供的铁电存储阵列的有益效果相同，此处不再赘述。
在一种可能的实现方式中，第一电极、第二电极以及阻变层均与衬底平行。这样一来，第一电极、第二电极以及阻变层无需在垂直于衬底的方向延伸，选择器的结构简单，面积小，有助于减小存储单元的面积，提高存储阵列的单位存储密度。
在一种可能的实现方式中，铁电电容器包括铁电层、第三电极和第四电极，铁电层设置在第三电极和第四电极之间；第三电极、第四电极以及铁电层均与衬底平行。这样一来，第三电极、第四电极以及铁电层无需在垂直于衬底的方向延伸，铁电存储器结构简单，工艺难度低。
在一种可能的实现方式中，铁电电容器包括铁电层、第三电极和第四电极，铁电层设置在第三电极和第四电极之间；第三电极围设出第一凹槽，铁电层围设出第二凹槽，第四电极充填第二凹槽。铁电电容器采用三维立式的结构设计，也可减小其在平行于衬底的平面内的占用面积，从而可提高单位面积的铁电电容器的设置数量，以提高单位面积的存储单元的设置数量，有利于提高存储器的存储密度。
在一种可能的实现方式中，通过将选择器面积设置在铁电电容面积以下，使铁电电容器的电容值与选择器的电容值之比大于1、小于或等于1000。由于铁电电容器的电容大于选择器的电容，因此操作电压施加瞬间选择器所得的分压为1/2操作电压以上。此时，选择器的开态阈值电压也可位于1/2操作电压以上，保证串扰电压(1/2操作电压)下选择器维持关闭状态，因而可同时兼顾读写性能和抗串扰性能，解决串扰的问题还可以有效提升读写速度。
在一种可能的实现方式中，铁电存储阵列的制备方法还包括：在衬底上形成字线和位线；字线和位线相交、且均与衬底平行；存储单元位于字线和位线之间，字线和位线中的一者与选择器耦接，字线和位线中的另一者与铁电电容器耦接。存储阵列采用交叉式结构，工艺难度低，与传统构架的兼容性强。
在一种可能的实现方式中，铁电电容器的面积为400nm2-4.5um2。通过将铁电电容器的面积设置在400nm2-4.5um2，有助于在提高存储密度的情况下，提升铁电电容器的剩余极化强度，增大存储窗口。
在一种可能的实现方式中，选择器的面积为200nm2-4um2。通过将选择器的面积设置在200nm2-4um2，有助于在增大存储窗口的情况下，降低选择器的漏电流、提升读写速度和抗串扰能力。
附图说明
为了更清楚地说明本申请中的技术方案，下面将对本申请一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本申请实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为本申请实施例提供的一种电子设备的架构图；
图2为本申请实施例提供的一种电子设备的爆炸图；
图3为本申请实施例提供的一种铁电存储器的架构图；
图4A为本申请实施例示意的一种存储单元的电路图；
图4B为本申请实施例示意的一种存储单元的电路图；
图4C为本申请实施例示意的一种存储单元的电路图；
图5为本申请实施例提供的一种存储阵列的架构图；
图6A为本申请实施例提供的一种存储单元的电路图；
图6B为本申请实施例提供的一种存储单元的等效电路图；
图7为本申请实施例提供的一种存储阵列的电路图；
图8A为本申请实施例提供的一种存储单元的结构图；
图8B为本申请实施例提供的另一种存储单元的结构图；
图9A为本申请实施例提供的又一种存储单元的结构图；
图9B为本申请实施例提供的又一种存储单元的结构图；
图9C为本申请实施例提供的又一种存储单元的结构图；
图9D为本申请实施例提供的又一种存储单元的结构图；
图9E为本申请实施例提供的又一种存储单元的结构图；
图10A为本申请实施例提供的一种写入1时操作电压施加情况示意图；
图10B为本申请实施例提供的一种写入0时操作电压施加情况示意图；
图11为本申请实施例提供的另一种存储阵列的架构图；
图12A为本申请实施例提供的一种存储单元间的相对结构图；
图12B为本申请实施例提供的另一种存储单元间的相对结构图；
图13为本申请实施例提供的又一种存储阵列的架构图；
图14A为本申请实施例提供的又一种存储单元间的相对结构图；
图14B为本申请实施例提供的又一种存储单元间的相对结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
以下，术语“第二”、“第一”等仅用于描述方便，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第二”、“第一”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
此外，本申请实施例中，“上”、“下”、“左”、“右”等方位术语可以包括但不限于相对附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语可以是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件附图所放置的方位的变化而相应地发生变化。
在本申请实施例中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。此外，术语“相耦接”可以是直接的电性连接，也可以通过中间媒介间接的电性连接。术语“接触”可以是直接接触，也可以是通过中间媒介间接的接触。
本申请实施例中，“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。
本申请实施例提供一种的电子设备。该电子设备例如为消费性电子产品、家居式电子产品、车载式电子产品、金融终端产品、通信电子产品。其中，消费性电子产品如为手机(mobile phone)、平板电脑(pad)、笔记本电脑、电子阅读器、个人计算机(personalcomputer，PC)、个人数字助理(personal digital assistant，PDA)、桌面显示器、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)终端设备、增强现实(augmented reality，AR)终端设备、无人机等。家居式电子产品如为智能门锁、电视、遥控器、冰箱、充电家用小型电器(例如豆浆机、扫地机器人)等。车载式电子产品如为车载导航仪、车载高密度数字视频光盘(digital video disc，DVD)等。金融终端产品如为自动取款机(automated teller machine，ATM)机、自助办理业务的终端等。通信电子产品如为服务器、存储器、雷达、基站等通信设备。
示例一种电子设备，如图1所示，电子设备1包括：存储装置11、处理器12、输入设备13、输出设备14等部件。本领域技术人员可以理解到，图1中示出的电子设备1的架构并不构成对该电子设备1的限定，该电子设备1可以包括比如图1所示的部件更多或更少的部件，或者可以组合如图1所示的部件中的某些部件，或者可以与如图1所示的部件布置不同。
其中，存储装置11用于存储软件程序以及模块。存储装置11主要包括存储程序区和存储数据区，其中，存储程序区可存储和备份操作系统、至少一个功能所需的应用程序(比如声音播放功能、图像播放功能等)等；存储数据区可存储根据电子设备1的使用所创建的数据(比如音频数据、图像数据、电话本等)等。此外，存储装置11包括外存储器111和内存储器112。外存储器111和内存储器112存储的数据可以相互传输。外存储器111例如可以包括硬盘、U盘、软盘等。内存储器112例如可以包括随机存取存储器(random access memory，RAM)、只读存储器(read-only memory，ROM)等，其中，随机存取存储器例如可以包括铁电存储器、相变存储器或磁性存储器等。
处理器12是该电子设备1的控制中心，利用各种接口和线路连接整个电子设备1的各个部分，通过运行或执行存储在存储装置11内的软件程序和/或模块，以及调用存储在存储装置11内的数据，执行电子设备1的各种功能和处理数据，从而对电子设备1进行整体监控。可选的，处理器12可以包括一个或多个处理单元。例如，处理器12可以包括应用处理器(application processor，AP)，调制解调处理器，图形处理器(graphics processingunit，GPU)等。其中，不同的处理单元可以是独立的器件，也可以集成在一个或多个处理器中。例如，处理器12可集成应用处理器和调制解调处理器，其中，应用处理器主要处理操作系统、用户界面和应用程序等，调制解调处理器主要处理无线通信。可以理解的是，上述调制解调处理器也可以不集成到处理器12中。上述的应用处理器例如可以为中央处理器(central processing unit，CPU)。图1中以处理器12为CPU为例，CPU可以包括运算器121和控制器122。运算器121获取内存储器112存储的数据，并对内存储器112存储的数据进行处理，处理后的结果通常送回内存储器112。控制器122可以控制运算器121对数据进行处理，控制器122还可以控制外存储器置111和内存储器112读取或写入数据。
输入设备13用于接收输入的数字或字符信息，以及产生与电子设备的用户设置以及功能控制有关的键信号输入。示例的，输入设备13可以包括触摸屏以及其他输入设备。触摸屏，也称为触摸面板，可收集用户在触摸屏上或附近的触摸操作(比如用户使用手指、触笔等任何适合的物体或附件在触摸屏上或在触摸屏附近的操作)，并根据预先设定的程式驱动相应的连接装置。上述处理器12中的控制器122还可以控制输入设备13接收输入的信号或不接收输入的信号。此外，输入设备13接收到的输入的数字或字符信息，以及产生与电子设备的用户设置以及功能控制有关的键信号输入可以存储在内存储器112中。
输出设备14用于输出输入设备13的输入，并存储在内存储器112中的数据对应的信号。例如，输出设备14输出声音信号或视频信号。上述处理器12中的控制器122还可以控制输出设备14输出信号或不输出信号。
需要说明的是，图1中的粗箭头用于表示数据的传输，粗箭头的方向表示数据传输的方向。例如，输入设备13和内存储器112之间的单箭头表示输入设备13接收到的数据向内存储器112传输。又例如，运算器121和内存储器112之间的双箭头表示内存储器112存储的数据可以向运算器121传输，且运算器121处理后的数据可以向内存储器112传输。图1中的细箭头表示控制器122可以控制的部件。示例性地，控制器122可以对外存储器置111、内存储器112、运算器121、输入设备13和输出设备14等进行控制。
为了方便进一步对电子设备1的结构进行说明，以下以电子设备1为手机为例进行示例性介绍。
参见图2，电子设备1还可以包括中框15、后壳16以及显示屏17。后壳16和显示屏17分别位于中框15的相对两侧，且中框15和显示屏17设置于后壳16内。中框15包括用于承载显示屏17的承载板150，以及绕承载板150一周的边框151。
继续参见图2，电子设备1还可以包括电路板18，该电路板18设置于承载板150的靠近后壳16的一侧，电子设备1中的内存储器112可以设置于电路板18上，内存储器112与电路板18电连接。
随着芯片行业的快速发展，存储器的性能和存储密度逐渐成为限制芯片性能的重要因素。动态随机存取存储器(dynamic random access memory，DRAM)具有读写速度快，耐久性强的优势，在存储领域扮演着重要角色。
然而，摩尔定律的持续发展使得电子器件的尺寸持续微缩，并达到了物理尺寸的极限，摩尔定律的发展遇到了技术瓶颈，领域内亟需开发一种高存储容量、可微缩、低能耗以及具有足够多读写次数(大于1×1015次)的高性能通用存储器，来替代传统的动态随机存取存储器DRAM，以提高搭载存储器的芯片的运算能力，节省芯片的面积，并降低芯片的成本。
铁电存储器作为新型存储器，凭借其存储数据非易失性、存取速率快、读写电压低、功耗低、器件尺寸小、循环性能好和抗辐照等特点，成为主流的内存储器之一。
图3为根据一些实施例的铁电存储器的架构图。参见图3，内存储器112包括铁电存储阵列210、译码器220、驱动器230、控制器(时序控制器)240、缓存器250和输入输出接口260。铁电存储阵列210包括阵列式排布的多个存储单元(cell)200。
参见图4A，存储单元200包括基于铁电电容器的电路架构，该存储单元200具有1T1C(1-transistor-1-capacitor)结构，即存储单元200包括一个晶体管T和一个铁电电容器FC，晶体管T的源极与位线(bit line，BL)电连接，漏极与铁电电容器FC的一个电极电连接，栅极与字线(word line，WL)电连接，铁电电容器FC的另一个电极与板线(plate line，PL)电连接，本申请的实施例中的存储单元200的电路架构不限于此。
基于此，图3中的译码器220可根据接收到的地址进行译码，以确定需要访问的铁电存储阵列210中的存储单元200。驱动器230用于根据译码器220输出的译码结果生成控制信号，该控制信号通过字线WL传输至存储单元200中晶体管T的栅极，以控制晶体管T导通或截止，从而实现对指定存储单元200的访问。缓存器250通过板线PL接收存储单元200输出的数据信号，用于将数据信号进行缓存，例如可以采用先入先出(first-in first-out，FIFO)来进行缓存。时序控制器240用于控制缓存器250的时序，以及控制驱动器230驱动铁电存储阵列210。输入输出接口260用于传输数据信号，例如接收数据信号或发送数据信号。
上述铁电存储阵列210、译码器220、驱动器230、时序控制器240、缓存器250和输入输出接口260可以集成于一个芯片中，也可以分别集成于多个芯片中。
当铁电存储阵列210中的一个存储单元200被选中进行读写操作时，与该存储单元200位于同一根位线BL上的未选中存储单元200会存在不为0的电压偏置，这一电压偏置会使得这些未被选中存储单元200中存储的信息发生改变，从而影响存储器的稳定性。
为了解决存储单元200之间串扰的问题，图4A所示的存储单元200中加入了晶体管T。即，存储单元200为一个晶体管T和一个铁电电容器FC(one transistor and one(ferroelectric)capacitors，1T1C)或者一个晶体管T和n个铁电电容器FC(onetransistor and n(ferroelectric)capacitors，1TnC)的存储结构。
但是，在每个存储单元200中加入晶体管T后，会大大降低存储单元200的存储密度。尤其是动态随机存取存储器DRAM工艺正在逼近可微缩极限，同时，其存储密度也被铁电电容器漏电所限制。因此，采用1T1C或者1TnC结构无疑进一步增加了动态随机存取存储器DRAM在存储密度上所面临的挑战。因此，设计新的存储结构，在不牺牲存储密度的同时解决串扰问题，对提升存储器性能具有重要意义。
在一些技术中，如图4B所示，提供一种存储单元200，存储单元200包括串联耦接在字线WL和位线BL之间的选择器(selector)S和介电电容器(storage capacitor)SC。
选择器S包括层叠设置的第一电极和第二电极，以及位于第一电极和第二电极之间的阻变层，阻变层具有随着被施加电压的变化，流过阻变层的电流非线性变化、且可逆变化的特性。存储单元200理解为是1个选择器1个电容器(one selector and one(storage)capacitor，1S1C)结构，以选择器S取代传统1T1C(或者1TnC)结构中的晶体管T。
存储单元200包括选择器S，介电电容器SC与选择器S的电流-电压特性的相互耦合，使读写过程中选择器S导通，读写完成后选择器S关闭。对于未被选中的存储单元200，选择器S中阻变层的阻值较高，选择器S处于关闭状态，存储信息不会受到串扰电压的干扰。因此，串联的选择器S能够大幅度降低串扰的影响，有效抑制了传统结构中的串扰问题。而晶体管T为三端器件，选择器S为两端器件。因此，存储单元200为包括串联耦接的选择器S和介电电容器SC时，可以提升铁电存储阵列210的存储密度。
但是，由于介电电容器SC读写时存储的电荷量较少，充电电流较小，在施加操作电压的瞬间，被选中的存储单元200中的选择器S导通后，其电阻相应减小。由于介电电容器SC的充电电流以及选择器S的开态电阻较小，选择器S上的分压减小，难以维持开启状态，从而导致充电电流进一步减小，存储窗口减小。
在一些技术中，如图4C所示，提供一种存储单元200，存储单元200包括串联耦接在字线WL和位线BL之间的第一选择器S1和介电电容器SC，以及与介电电容器SC并联的第二选择器S2。存储单元200理解为是2个选择器1个电容器(2S1C)结构。
通过在存储单元200中增加第二选择器S1，等效于给介电电容器SC并联一个电阻。在写入过程中，被选中的存储单元200中的第一选择器S1导通，同步的第二选择器S2也导通。导通的第二选择器S2等效于一个小电阻，使得对操作电压进行分压时，介质电容器SC与第二选择器S2所得的分压较小，第一选择器S1所得的分压持续比较大，以保持开启状态。
虽然，2S1C结构的存储单元200可以增大存储窗口，保证存储单元200正常写入。但是，存储单元200中包括两个选择器，会牺牲存储单元200的存储密度。
基于此，本申请实施例提供一种铁电存储阵列210，如图5所示，铁电存储阵列210包括多个存储单元200、多根字线WL以及多根位线BL，每个存储单元200均耦接于字线WL和位线BL。
示例的，多个存储单元200阵列设置在衬底(图5中未示意出)上，每根字线WL沿第一方向X延伸，多根字线WL平行且间隔设置。每根位线BL沿第二方向Y延伸，多根位线BL平行且间隔设置。
衬底例如可以为硅衬底，当然，本申请实施例对衬底的结构和材料不作限定，本领域中适用于铁电存储器的衬底，均适用于本申请实施例中。
第一方向X和第二方向Y相交(例如垂直)，且第一方向X和第二方向Y均平行于衬底。第三方向Z与第一方向X垂直，第三方向Z与第二方向Y也垂直，第三方向Z垂直于衬底。
存储单元200包括选择器S和铁电电容器(ferroelectric capacitor)FC，选择器S和铁电电容器FC串联耦接。可以将本申请实施例中的存储单元200理解为是1个选择器1个电容器(one selector and one(ferroelectric)capacitor，1S1C)结构。
存储单元200为两端存储单元，存储单元200的任意一端可连接字线WL，另一端则连接位线BL。也就是说，选择器S和铁电电容器FC中的一者与字线WL耦接，选择器S和铁电电容器FC中的另一者与位线BL耦接。如图5中以铁电电容器FC与字线WL耦接，选择器S与位线BL耦接为例进行示意。
示例的，存储单元200的耦接方式如图6A所示，选择器S与位线BL和铁电电容器FC串联耦接于字线WL和位线BL之间，用于控制其所在的存储单元200的开启与关闭。
如图6B所示，示意一种存储单元200的等效电路图。存储单元200是由1个选择器S和1个铁电电容器FC串联构成的两端存储单元。选择器S可等效为一个可变电阻Rs，同时自身存在一个寄生电容Cs。铁电电容器FC可等效成为一个可变电容Cf，同时自身存在一个漏电电阻Rf。
如图7所示，示意一种铁电存储阵列210的等效电路图，铁电存储阵列210为单层存储阵列，铁电存储阵列210采用交叉式结构(crossbar architecture)，同一行(或列)的存储单元200的一端(例如图7视角下的上端)共享一根字线WL，同一列(或行)的存储单元200的另一端(例如图7视角下的下端)共享一根位线BL，字线WL和位线BL垂直排列。
铁电存储阵列210采用交叉式结构，工艺难度低，与传统构架的兼容性强。
本申请实施例中铁电存储阵列210的原理为：存储单元200利用铁电电容FC的极化方向来存储信息，例如，当铁电电容FC的极化方向为正时，存储信息为“0”。当铁电电容FC的极化方向为负时，存储信息为“1”。存储信息的读写是通过读写电压对选择器S的开关控制来进行的，通过字线WL和位线BL的电压调控，可以将铁电存储阵列210中的一个存储单元200选中并进行相应的读写操作。信息的写入是通过对存储单元200施加不同极性的电压差，改变该存储单元200中铁电电容器FC的极化方向，将信息存入。信息的读取是依靠对存储单元200施加电压，同时在该存储单元200的位线BL上读取相应的电流。存储信息的不同，读取的电流大小也会不同。
本申请实施例中，选择器S为具有通断功能的双端器件，选择器S具有随着被施加在其两端的电压的变化，呈高阻态或者低阻态的特性。
关于选择器S的结构，在一些实施例中，如图8A所示，选择器S包括第一电极201、第二电极202以及阻变层203。第一电极201、第二电极202以及阻变层203沿第三方向Z层叠设置，阻变层203设置在第一电极201和第二电极202之间。
其中，阻变层203具有电阻变化的特性，随着施加在选择器S两端(第一电极201和第二电极202上)的电压的变化，阻变层203的电阻会变化，使选择器S等效为高阻器件或者低阻器件，从而实现选择器S对电流的导通或者阻断。
关于铁电电容器FC的结构，在一些实施例中，铁电电容器FC包括第三电极204、第四电极205以及铁电层206，铁电层206设置在第三电极204和第四电极205之间。
示例的，如图8A所示，第二电极202和第三电极204耦接，以实现选择器S与铁电电容器FC的耦接。当然，选择器S可以位于铁电电容器FC的下方，选择器S也可以位于铁电电容器FC的上方，图8A中仅为一种示意。
本申请实施例中，选择器S的面积小于铁电电容器FC的面积。
电容的计算公式为C＝ε*S/d，其中，ε为极板间介质的介电常数，S为电容的面积，d为极板间的距离。选择器S的面积的计算方法可以与计算电容时面积的计算方法相同，铁电电容器FC的面积的计算方法可以与计算电容时面积的计算方法相同。例如，选择器S的面积，可以是选择器S中第一电极201和第二电极202间重叠部分的面积。铁电电容器FC的面积，可以是铁电电容器FC中第三电极204和第四电极205间重叠部分的面积。
或者，选择器S的面积，可以是阻变层203中两侧同时设置有第一电极201与第二电极202的部分的面积。铁电电容器FC的面积，可以是铁电层206中两侧同时设置有第三电极204和第四电极205的部分的面积。
本申请实施例提供的铁电存储阵列210包括多个存储单元200，存储单元200包括串联的选择器S和铁电电容器FC，相当于用选择器S代替传统1T1C存储单元中的晶体管T，用铁电电容器FC代替传统1T1C存储单元中的介电电容器SC。由于晶体管T为三端器件，而选择器S为两端器件。因此，可以减小存储单元200的面积，提升铁电存储阵列210的存储密度。由于铁电电容器FC存在剩余极化(remnant polarization，Pr)，与介电电容器SC相比，存储单元200中包括铁电电容器FC，可进一步增大存储窗口、提高写入的准确性。同时，由于铁电电容器FC具有较好的保持特性，可以实现非易失性存储。
此外，在写入过程中，向字线WL和位线BL施加操作电压(读写电压)后，被选中的存储单元200中的选择器S导通。而与被选中的存储单元200共用同一字线WL或位线BL的存储单元200(未被选中的存储单元)两端存在1/2操作电压的串扰，选择器S的开态阈值电压需要位于1/2操作电压(串扰电压)与读写状态下选择器S的分压(正常开启电压)之间，否则未被选中的存储单元200易受串扰。其中，读写状态下选择器S和铁电存储器FC会对操作电压进行分压，该分压关系取决于选择器S和铁电电容器FC的电容比。因此，读写状态下选择器S的分压取决于选择器S的电容，而选择器S的电容受选择器S的面积和阻变层203的介电常数影响。由于主流材料中，阻变层203的材料与铁电电容器FC中铁电层206材料的介电常数相差不大，因此当选择器S的面积与铁电电容器FC的面积相等时，选择器S的电容与铁电电容器FC的电容相等或者近似相等。那么，在施加操作电压的瞬间，选择器S的分压会等于甚至小于1/2操作电压。这就导致选择器S的开态阈值电压必须位于1/2操作电压以下，从而导致在串扰电压(1/2操作电压)下选择器S仍维持开态，难以同时兼顾读写性能和抗串扰性能，带来严重的串扰问题。而且，当选择器S的面积与铁电电容器FC的面积相等时，选择器S电阻相对较大，导致流向铁电电容器FC的电流减小，进而导致铁电电容器FC内的极化翻转速度变慢，使读写速度变慢。
而在本申请实施例中，将选择器S的面积设置为小于铁电存储器FC的面积，即使阻变层203的材料与铁电电容器FC中铁电层206的介电常数相差不大，也可以使得选择器S的电容小于铁电电容器FC的电容。那么，进行写入操作时，由于选择器S的电容小，在施加操作电压的瞬间，选择器S可获得更大分压，使得选择器S的开态阈值电压的上限增大，增大开态阈值电压的窗口，可使开态阈值电压大于串扰电压，同时兼顾读写性能和抗串扰性能，改善串扰的问题。而且，选择器S的面积设置为小于铁电存储器FC的面积时，选择器S的电阻相对较小，流向铁电电容器FC的电流增大，可加快铁电电容器FC内的极化翻转速度，从而加快读写速度。再者，由于阻变层203的材料与铁电电容器FC中铁电层206材料的介电常数相差不大，通过调整阻变层203和铁电层206的介电常数比，来调整选择器S和铁电电容器FC的电容比，电容比的可调范围小且材料的可选范围小。而通过调整选择器S和铁电电容器FC的面积比，来调整选择器S和铁电电容器FC的电容比，易于实现、电容比的可调范围大、对阻变层203材料和铁电层206材料的选材要求较低。
再者，铁电电容器FC的面积尽可能的大，可以使铁电电容器FC尽可能的翻转出更多的电荷量。而选择器S的面积尽可能的小，可使选择器S的关态电阻增大，关闭状态的选择器S可以有效限制该存储单元200内电荷的流动，减小读取电流的分流。这样一来，可以增大同一位线BL上并联的存储单元200的数量，增大铁电存储阵列210的存储密度。
因此，本申请实施例提供的铁电存储阵列210具有高存储密度、高抗串扰性能、高读写速度的特性，将本申请实施例提供的铁电存储阵列210应用到存储器中，可提高存储器的性能。
在一些实施例中，铁电电容器FC的电容值与选择器S的电容值之比大于1、且小于或等于1000。
示例的，铁电电容器FC的电容值为选择器S的电容值的3倍、3.5倍、4倍、4.5倍、5倍、5.5倍、6倍、10倍、15倍、20倍、25倍、30倍、100倍、150倍、200倍、250倍、300倍、400倍、500倍、600倍、700倍、800倍、900倍。
由于铁电电容器FC的电容大于选择器S的电容，因此操作电压施加瞬间选择器S所得的分压为1/2操作电压以上。此时，选择器S的开态阈值电压也可位于1/2操作电压以上，保证串扰电压(1/2操作电压)下选择器维持关闭状态，因而可同时兼顾读写性能和抗串扰性能，解决串扰的问题还可以有效提升读写速度。
在一些实施例中，选择器S的面积为200nm2-4um2。
示例的，选择器S的面积为1000nm2、3000nm2、5000nm2、7000nm2、10000nm2、30000nm2、50000nm2、70000nm2。
通过将选择器S的面积设置在200nm2-4um2，有助于在增大存储窗口的情况下，降低选择器的漏电流、提升读写速度和抗串扰能力。
在一些实施例中，铁电电容器FC的面积为400nm2-4.5um2。
示例的，铁电电容器FC的面积为0.07um2、0.1um2、0.13um2、0.15um2、0.17um2、0.2um2。
通过将铁电电容器FC的面积设置在400nm2-4.5um2，有助于在提高存储密度的情况下，提升铁电电容器FC的剩余极化强度，增大存储窗口。
关于选择器S的结构，在一些实施例中，如图8A所示，第一电极201和第二电极202沿第三方向Z层叠设置，第一电极201、第二电极202以及阻变层203均与第一方向X(也就是铁电存储阵列210中的衬底)平行。
也就是说，选择器S包括平行于衬底的部分，不包括与衬底相交的部分。即，选择器S无需围设出立体凹槽(例如选择器S为U型结构)。
这样一来，选择器S结构简单，面积小，有助于减小存储单元200的面积，提高铁电存储阵列210的单位存储密度。
关于铁电存储器FC的结构，在一种可能的实现方式中，如图8A所示，第三电极204、第四电极205以及铁电层206沿第三方向Z层叠设置，第三电极204、第四电极205以及铁电层206均与第一方向X平行。
也就是说，铁电存储器FC包括平行于衬底的部分，不包括与衬底相交的部分。
这样一来，铁电存储器FC结构简单，工艺难度低。
也就是说，在一种实现方式中，第一电极201、第二电极202、第三电极204以及第四电极205均为平行于衬底的面状结构。
在一些实施例中，如图8A所示，第二电极202与第三电极204为两个独立的电极。
在这种情况下，第二电极202的面积可以等于第一电极201的面积，第二电极202的面积也可以不等于第一电极201的面积。第一电极201和第二电极202中，至少有一个的面积小于第三电极204和/或第四电极205的面积。选择器S的面积由第一电极201和第二电极202中面积小的那一个的面积来界定。
需要说明的是，本申请实施例中，第一电极201和第二电极202的面积，是指第一电极201和第二电极202相对的表面的面积。或者理解为是第一电极201和第二电极202垂直于二者相对方向的表面的面积。例如，图8A中第一电极201和第二电极202沿第三方向Z层叠设置，第一电极201和第二电极202的面积是指第一电极201和第二电极202垂直于第三方向Z的表面的面积。
同理，第三电极204和第四电极205的面积，是指第三电极204和第四电极205相对的表面的面积。或者理解为是第三电极204和第四电极205垂直于二者相对方向的表面的面积。例如，图8A中第三电极204和第四电极205沿第三方向Z层叠设置，第三电极204和第四电极205的面积是指第三电极204和第四电极205垂直于第三方向Z的表面的面积。
在另一些实施例中，如图8B所示，第二电极202和第三电极204为同一电极。或者理解为是第三电极204复用为第二电极202。
在这种情况下，第一电极201的面积小于第三电极204的面积，第一电极201的面积也小于第四电极205的面积，使得选择器S的面积小于铁电电容器FC的面积。
或者理解为，第一电极201在衬底上的投影位于第三电极204在衬底上的投影内，第一电极201在衬底上的投影也位于第四电极205在衬底上的投影内。
当然，第三电极204的面积和第四电极205的面积可以相等，第三电极204的面积和第四电极205的面积也可以不相等，但二者的面积均大于第一电极201的面积即可。
此时，第二电极202的面积大于第一电极201的面积，选择器S的面积由第一电极201的面积来界定。
关于铁电存储器FC的结构，在另一种可能的实现方式中，如图9A所示，第三电极204、和第四电极205沿第一方向X层叠设置，第三电极204围设出第一凹槽，铁电层206和第四电极205位于第一凹槽内。
第三电极204围设出第一凹槽可以理解为是，第三电极204不是平面形状，第三电极204在其延伸轨迹上通过折拐勾勒出一个第一凹槽。第三电极204的部分区域作为第一凹槽的槽臂，第三电极204的部分区域作为第一凹槽的槽底。在围设出第一凹槽的过程中，第三电极204是不间断的。
铁电电容器FC采用上述三维立式的结构设计，也可减小其在X-Y平面内的占用面积，从而可提高X-Y平面内单位面积的铁电电容器FC的设置数量，以提高单位面积的存储单元200的设置数量，有利于提高存储器的存储密度。
示例的，如图9A所示，第三电极204围设出的第一凹槽的槽口朝上(例如背离衬底一侧)。
选择器S可以位于铁电电容器FC的下方，第二电极202和第三电极204耦接，以实现选择器S与铁电电容器FC的耦接。当然，选择器S也可以位于铁电电容器FC的上方，那么，可以通过第四电极205与第一电极201耦接，以实现选择器S与铁电电容器FC的耦接。
或者，示例的，如图9B所示，第三电极204围设出的第一凹槽的槽口朝下(例如朝向衬底一侧)。
选择器S可以位于铁电电容器FC的下方，第二电极202和第四电极205耦接，以实现选择器S与铁电电容器FC的耦接。当然，选择器S也可以位于铁电电容器FC的上方，那么，可以通过第三电极204与第一电极201耦接，以实现选择器S与铁电电容器FC的耦接。
铁电层206和第四电极205位于第一凹槽内，在一些实施例中，如图9A和图9B所示，铁电层206围设出第二凹槽，第四电极205充填第二凹槽。
这样一来，铁电电容器FC等效于是包括两个并联的电容器，当然，本申请实施例中的铁电电容器FC可以包括一个或者多个并联的电容器，本申请实施例对铁电电容器FC中包含的电容器的数量不做限定。
第四电极205内部未围设出凹槽，第四电极205在X-Y平面内的占用面积小，存储单元200的占用面积小，可以进一步提高单位面积的存储单元200的设置数量，有利于提高存储器的存储密度。
在一些实施例中，如图9C所示，第四电极205填充第二凹槽的基础上，还包括位于第二凹槽外部的部分，位于第二凹槽外的部分与第三电极204沿第一方向X重叠设置。以图9C所示的存储单元200为例，铁电电容器FC等效于包括四个并联的电容。
图9A和图9B示意了单个存储单元200的结构，图9C和图9D示意出一种相邻存储单元200的布局图，相邻存储单元200之间可以通过隔离介质层进行隔离。
需要说明的是，以图9A所示的结构为例，第一电极201和第二电极202的面积，是指第一电极201和第二电极202相对的表面的面积。或者理解为是第一电极201和第二电极202垂直于二者相对方向的表面的面积。例如，图9A中第一电极201和第二电极202沿第三方向Z层叠设置，第一电极201和第二电极202的面积是指第一电极201和第二电极202垂直于第三方向Z的表面的面积。
第三电极204和第四电极205的面积，是指第三电极204和第四电极205相对的表面的面积。或者理解为是第三电极204和第四电极205垂直于二者相对方向的表面的面积。例如，图9A中第三电极204和第四电极205沿第一方向X层叠设置，第三电极204和第四电极205的面积是指第三电极204和第四电极205垂直于第一方向X、且正对设置的表面的面积。
以图9A所示的铁电电容器FC为例，沿第三电极204的轨迹方向，第三电极204的长度可以划分为a、b、c、d、e、f、g七段，七段中a段、d段和g段与第四电极205重叠设置(沿第三电极204厚度方向投影有重叠,或者第三电极204和第四电极205之间设置有铁电层206)，b段、c段、e段、f段四段与第四电极205没有重叠。因此，第三电极204的有效面积为(a+d+g)*宽度，那么，铁电电容器FC的面积为(a+d+g)*宽度。
以图9C所示的铁电电容器FC为例，沿第三电极204的轨迹方向，第三电极204的长度可以划分为a、b、c、d、e、f、g七段，七段中c段和e段与第四电极205没有重叠，a段、b段、d段、f段和g段与第四电极205重叠设置。且，a段与左右两侧的第四电极205分别重叠，g段与左右两侧的第四电极205分别重叠。再者，第三电极204的厚度部分h段和i段与第四电极205也重叠。因此，第三电极204的有效面积为(2a+b+d+f+2g+h+i)*宽度。所以，第三电极204和第四电极205的重叠面积为(2a+b+d+f+2g+h+i)*宽度。那么，铁电电容器FC的面积为(2a+b+d+f+2g+h+i)*宽度。
在另一些实施例中，如图9E所示，铁电层206围设出第二凹槽，第四电极205围设出第三凹槽。
在一些实施例中，选择器S可以位于铁电电容器FC的下方，第二电极202和第三电极204为同一电极。
当然，第二电极202和第三电极204也可以为两个独立的电极。
在另一些实施例中，选择器S也可以位于铁电电容器FC的上方，第四电极205与第一电极201为同一电极。
当然，第四电极205与第一电极201也可以为两个独立的电极。
第二电极202和第三电极204为同一电极，或者，第四电极205与第一电极201为同一电极可以减小电极层数，简化工艺，减薄存储单元200。
无论哪种结构，满足第一电极201和第二电极202中的至少一个小于第三电极204和第四电极205的面积即可。
在一些实施例中，字线WL和与其耦接的电极(例如图9B中的第四电极205或者图9E中的第二电极202)可以为同层结构，字线WL和与其耦接的电极也可以为两层结构。
同理，位线BL和与其耦接的电极(例如图9B中的第一电极201或者图9E中的第三电极204)可以为同层结构，位线BL和与其耦接的电极也可以为两层结构。
本申请实施例中，第一电极201、第二电极202、第三电极203以及第四电极204的材料，例如可以包括金属、金属氮化物、金属碳化物、导电金属氮化物、导电金属氧化物或它们的组合。第一电极201、第二电极202、第三电极203以及第四电极204的材料可以是相同的，也可以是不同的。
示例的，第一电极201、第二电极202、第三电极203以及第四电极204的材料可以包括例如钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、碳氮化钛(TiCN)、碳氮化钽(TaCN)、钨(W)、氮化钨(WN)、钌(Ru)、铱(Ir)、氧化钌(RuO2)、氮化铌(NbN)、氮化钼(MoN)、氧化铱(IrO2)、硅(Si)、锗(Ge)、锗硅(SiGe)或它们的组合。
在一些实施例中，选择器S中的阻变层203的厚度为5nm-15nm。
示例的，阻变层203的厚度为7nm、10nm、13nm。
本申请实施例中，阻变层203具有随着被施加电压的变化，电阻变化，使得流过阻变层203的电流非线性变化、且可逆变化的特性。
例如，阻变层203随着被施加电压的增大，电阻减小，流过阻变层203的电流非线性增大。可逆的，阻变层203随着被施加电压的减小，电阻增大，流过阻变层203的电流非线性减小。
或者，例如，阻变层203随着被施加电压的减小，电阻减小，流过阻变层203的电流非线性增大。可逆的，阻变层203随着被施加电压的增大，电阻增大，流过阻变层203的电流非线性减小。
在一些实施例中，随着被施加电压的变化，阻变层203的电阻变化，阻变层203会可逆的进入高阻态或者低阻态。
例如，在阻变层203的电阻大于1E9 Ohm的情况下，则判定选择器S处于高阻态。在阻变层203的电阻小于1E7 Ohm的情况下，则判定阻变层203处于低阻态。
在一种可能的实现方式中，阻变层203由具有电阻随电压变化而变化特性的材料构成。
示例的，阻变层203的材料可以是本领域技术中适用于阻变存储器中的阻变层，也可以是其他具有电阻随电压变化特定的材料。
在一些实施例中，阻变层203的材料包括相变材料。
相变材料在结晶状态下具有低电阻性能，而在非结晶状态下具有高电阻性能。因此，可以通过将相变材料的状态从高电阻非晶态切换到低电阻结晶态的置位操作以及将相变材料的状态从低电阻结晶态切换到高电阻非晶态的复位操作来选择存储单元200。
在一些实施例中，阻变层203的材料包括硅(Si)或硅化合物、锗(Ge)或锗化合物、或者其任意组合。
硅化合物例如可以是硫化硅、氧化硅、氮化硅、碳化硅等，锗化合物例如可以是硫化锗、氧化锗、氮化锗、碳化锗等。
在一些实施例中，阻变层203的材料包括硅锑(Sb)、碲(Te)、铋(Bi)、铟(In)、锡(Sn)、硒(Se)等中的一种或几种。例如，阻变层203的材料可以是Ge-Sb-Te(GST)，并且可以是Ge2Sb2Te5、Ge2Sb2Te7、Ge1Sb2Te4、Ge1Sb4Te7等。阻变层203的化学组成比可以通过考虑诸如熔点和结晶温度的性能来确定。
在一些实施例中，阻变层203的材料包括金属氧化物。
例如，阻变层203的材料包括氧化钽(Ta2O5)、氧化铌(Nb2O5)、二氧化钛(TiO2)、二氧化铪(HfO2)或者氧化铟镓锌(indium gallium zinc oxide，IGZO)中的至少一种。
或者，例如，阻变层203的材料包括镧系氧化物。其中，镧系氧化物，是包括含有镧系元素的氧化物。例如，阻变层203的材料包括氧化镧(La2O3)、氧化镨(Pr6O11)。
在一些实施例中，阻变层203的材料包括具有金属-绝缘体转变特性的材料。
其中，金属-绝缘体转变(metal-insulator transition，MIT)是指从金属导体变成不导电的绝缘体(或半导体)的物理转变。或者从绝缘体变成导电体的物理转变。结合阻变层203的材料具有随着电压增大，电阻非线性减小的特性。因此，本申请实施例中的阻变层203的材料具有在低电压下为绝缘体，在高电压下为金属的特性。
例如，阻变层203的材料包括二氧化钒(VO2)、二氧化铌(NbO2)、二氧化钛(TiO2)、二氧化钨(WO2)等。
在一些实施例中，阻变层203的材料包括混合离子-电子导体(mixed ionic-electronic conductor,MIEC)材料。
其中，MIEC材料是指离子导电和电子导电同时存在的一类导体。MIEC材料又叫混合导体(mixed conductor)材料，是介于离子导体和电子导体之间的一类固体材料，它同时兼有离子导电性和电子导电性。
例如，阻变层203的材料包括括陶瓷(ZrO2(Y2O3))、氧化铋氧化钡复合氧化物(Bi2O3-BaO)、氧化镧氧化铈复合氧化物((La2O3)x(CeO2)1-x)等。
在一些实施例中，阻变层203的材料包括钙钛矿型复合氧化物。
其中，钙钛矿型复合氧化物的通式为ABO3，钙钛矿型复合氧化物是一种具有独特物理性质和化学性质的新型无机非金属材料，A位一般是稀土或碱土元素离子，B位为过渡元素离子，A位和B位皆可被半径相近的其他金属离子部分取代而保持其晶体结构基本不变。
示例的，阻变层203的材料包括掺杂的钛酸锶(SrTiO3)、钛酸钡(BaTiO3)、锰酸镧(LaMnO3)。
在一些实施例中，阻变层203的材料包括固体电解质。
其中，固体电解质是一类在固态时(即熔点以下)呈现离子导电性的物体。
示例的，阻变层203的材料包括硫化锗(GexSy)、硫化银(Ag2S)、硫化铜(Cu2S)等硫化物，碘化银(AgI)、碘化铷银(RbAg4I5)等碘化物，硒化锗(GexSey)等硒化物，碲化锗(GexTey)、碲化锑(SbxTey)、锗锑碲合金(GeSbTe)、银铟锑碲合金(AgInSbTe)等碲化物。
在一些实施例中，阻变层203的材料包括有机聚合物。
其中，有机聚合物是指由一种或几种有机分子或分子团以共价键结合成具有多个重复单体单元的大分子。
示例的，阻变层203的材料包括聚甲基丙烯酸乙酯(poly ethyl methacrylate，PEMA)、聚甲亚胺(polyazomethine，PAM)、聚合三苯胺(polytriphenylamine，PTPA)或者聚2,7-(9,9-二己基芴嵌段悬挂共聚物(poly[2,7-(9,9-dihexylfluorene)]-block-polypendentisoindigo，PF14-b-Pison)。
由于具有阻变特性的材料在外加电压变化的情况下，氧空位通道或者金属离子通道会形成或者截断。
例如，在电压较小的情况下，氧空位通道或者金属离子通道会形成的比较慢，阻变层203的电阻较大。在电压较大的情况下，氧空位通道或者金属离子通道会形成的比较块，阻变层203的电阻会快速减小。
在一些实施例中，阻变层203的材料包括上述材料之间的任意组合。
在另一种实现方式中，阻变层203是选择元件，阻变层203为具有阻变特性的元件，阻变层203根据所施加的电压或电流的大小来控制电流的流动。
当所施加的电压或电流的大小为预定的临界值或更小时，其使电流几乎不流动，而当所施加的电压或电流的大小超过预定的临界值时，使电流与施加的电压或电流的大小基本成比例地快速增大而流动。示例的，在阻变层203被施加的电压超过阈值电压(例如1/2Vcc)，阻变层203处于低阻态。在阻变层203被施加的电压小于阈值电压，阻变层203处于高阻态。
在一些实施例中，阻变层203包括PNP结或者NPN结。
在一些实施例中，阻变层203包括背靠背肖特基结。
在一些实施例中，阻变层203包括双向阈值开关(ovonic threshold switching，OST)。
示例的，阻变层203可以是双向阈值开关(OST)元件，并且包括基于硫族化物的材料，例如碲化砷(As2Te3)、砷(As2)或硒化砷(As2Se3)、或包括TiO2、亚氧化钛(Ti4O7)、二氧化钽(TaO2)、五氧化钽(Ta2O5)、过氧化镍(NiO2)、HfO2、Ge、Sb、Te等。
关于铁电电容器FC中的铁电层206，在一些实施例中，铁电层206的厚度为2nm-15nm。
示例的，铁电层206的厚度为3nm、5nm、7nm、10nm、13nm。
本申请实施例中，铁电层206可以为单膜层结构，铁电层206也可以为多膜层结构。铁电层206的材料包括铁电材料或反铁电材料，在铁电层206为多膜层结构的情况下，多层的材料可以相同，也可以不相同。
在一些实施例中，铁电层206采用氧化铪基材料制得。
相比采用其他铁电材料，氧化铪基铁电电容器FC的厚度尺寸可以微缩到十纳米乃至亚十纳米，这样的话，可以实现高密度集成乃至三维集成，在构建超高密度存储芯片方面具有较大的优势。另外，氧化铪基铁电电容器FC的制备工艺可以与硅基半导体工艺具有良好的兼容性，这样可以利用成熟的制造工艺制得该铁电电容器FC，不会增加制造成本。
示例的，上述氧化铪基材料可以是基于氧化铪(hafnium oxide，HfO)材料体系的、具有铁电性的材料。比如，铁电层206的材料可以是锆(Zr)掺杂的二氧化铪(HfO2)、硅(Si)掺杂的HfO2、铝(Al)掺杂的HfO2、镧(La)掺杂的HfO2、钇(Y)掺杂的HfO2、钆(Gd)掺杂的HfO2、锶(Sr)掺杂的HfO2等。
或者，上述氧化铪基材料也可以是铪锆氧(hafnium zirconium oxide，HZO)材料体系的、具有铁电性的材料。比如，铁电层206的材料可以是镧(La)掺杂的HZO、钇(Y)掺杂的HZO、锶(Sr)掺杂的HZO、钆(Gd)掺杂的HZO、钆镧(Gd/La)共掺杂的HZO等。掺杂元素还可以是氮、铁、镥、镨、锗、钪、铈、钕、镁、钡、铟、镓、钙、碳中的一种或多种。
或者，上述氧化铪基材料也可以是铪硅氧、铪铝氧、铪镧氧、铪锆镧氧、铪锆铈氧、铪锆钇氧、铪锆钆氧等材料体系的，具有铁电性的材料。
在一些场景中，可以选择氮化钛TiN制得第三电极204和第二电极205，采用锆(Zr)掺杂的二氧化铪(HZO)制得铁电层206，从而充分利用HZO层提供拉应力有利于形成铁电相的特性，以及TiN材料可以与半导体CMOS工艺相兼容的特性。
在一些实施例中，可以选择氮化钛(TiN)制得第三电极204和第四电极205，采用锆(Zr)掺杂的二氧化铪(HZO)制得铁电层206，从而充分利用HZO层提供拉应力有利于形成铁电相的特性，以及TiN材料可以与半导体CMOS工艺相兼容的特性。
铁电电容器FC中的铁电层206具有铁电性，从而，其在一定的温度范围内具有自发极化，而且其自发极化方向可以因外电场方向的反向而反向。这样的话，在第三电极204和第四电极205接收电压信号并产生电场的情况下，第三电极204和第四电极205所产生的电场施加在铁电层206上。铁电层206中形成有处于铁电相的晶体，当一个电场被施加到铁电层206时，晶体的中心原子顺着电场停在低能量状态，当电场反转被施加到该铁电层时，中心原子顺着电场的方向在晶体里移动并停在另一低能量状态。大量中心原子在晶体单胞中移动耦合形成铁电畴(ferroelectric domains)，铁电畴在电场作用下形成极化电荷。在电场反转的情况下，铁电畴发生定向翻转，铁电畴在电场反转前后所形成的极化电荷能量高低不同，这种二元稳定状态(正负极化状态)会使得铁电电容器FC发生充放电，进而能够被外部的感测放大器(sense amplifier，简称SA)所识别，来判别存储单元200处于“0”或“1”的存储状态，进而实现铁电存储器对数据的读取或写入。
基于此，本申请实施例提供的铁电存储阵列210的读写过程包括：
通过字线WL和位线BL的电压调控，可以将一个存储单元200选中并进行相应的读写操作。信息的写入是通过对存储单元200施加不同极性的电压差，改变该存储单元200中铁电电容器FC的极化方向，将信息存入。信息的读取是依靠对存储单元200施加电压，同时在该存储单元200的位线BL上读取相应的电流。存储的信息不同，读取的电流大小也会不同。
示例的，写(write)操作：写操作分为两种情况，写入“0”和写入“1”。
写入“0”时，如图10A所示，选中第(n，m)个存储单元200，即第n条字线WLn的电压为Vc,第m条位线BLm的电压为0，其他字线WL和位线BL的电压均为Vc/2。此时，被选中的存储单元200中选择器S的阻变层203被施加的电压大于其开启阈值电压，阻变层203处于低阻态，被选中的存储单元200中的选择器S开启。而其他未被选中的存储单元200中选择器S的阻变层203被施加的电压小于或等于1/2操作电压，阻变层203处于高阻态，未被选中的存储单元200未被开启。被选中的第(n，m)个存储单元200受到大小为Vc的正向电压偏置，其内部的铁电电容器FC中的铁电层206将会进行正向极化，即完成“0”的写入。
写入“1”时，如图10B所示，选中第(n，m)个存储单元200，即第n条字线WLn的电压为0，第m条位线BLm的电压为Vc,其他字线WL和位线BL的电压均为Vc/2。同理，被选中的存储单元200中选择器S的阻变层203被施加的电压大于其开启阈值电压，阻变层203处于低阻态，被选中的存储单元200中的选择器S开启。而其他未被选中的存储单元200中选择器S的阻变层203被施加的电压为小于或等于1/2操作电压，阻变层203处于高阻态，未被选中的存储单元200未被开启。被选中的第(n，m)个存储单元200受到大小为Vc的反向电压偏置，其内部的铁电电容器FC中的铁电层206将会进行反向极化，即完成“1”的写入。
读(read)操作：读操作分为两个步骤，第一步是读取，第二步是写回。
读取时，如图10A所示，选中第(n，m)个存储单元200，即第n条字线WLn的电压为Vc,第m条位线BLm的电压先预充至0电位后，切换到浮动(floating)状态，其他字线WL和位线BL的电压均为Vc/2。被选中的存储单元200中选择器S的阻变层203被施加的电压大于其开启阈值电压，阻变层203处于低阻态，被选中的存储单元200中的选择器S开启。而其他未被选中的存储单元200中选择器S的阻变层203被施加的电压为小于或等于1/2操作电压，阻变层203处于高阻态，未被选中的存储单元200未被开启。被选中的第(n，m)个存储单元200受到大小Vc的电压偏置，瞬态电流将会从第n条字线WLn流到第m条位线BLm。如果该存储单元200中存储的铁电极化方向与电压偏置方向相反，那么铁电层206将会进行极化翻转，第m条位线BLm上将会有极化翻转电流流过。相反，如果该存储单元200存储的铁电极化方向与电压偏置方向相同，铁电层206不会有极化翻转，第m条位线BLm上不会有极化翻转电流。
在读操作完成后，根据读操作前原来的存储信息，回写“0”或“1”。回写的操作与上述写操作相同。
上述以待机电位(standby voltage)为Vc/2为例进行说明，当待机电位为Vc/3时，读写原理相同，仅是未被选中的字线WL和位线BL上施加的电压不同。可参考表1所示。
表1存储阵列读写操作的操作电压
上述示意的铁电存储阵列210为二维单层堆叠结构，本申请实施例中的铁电存储阵列210也可以为三维多层堆叠结构。
在一些实施例中，如图11所示，沿第三方向Z，多个存储单元200分布为多层。
图11中以多个存储单元200分布为4层为例进行示意，多个存储单元200可以分布为任意层数，本申请实施例对此不做限定。
在一些实施例中，如图11所示，位于相邻两层的存储单元200中的选择器S与铁电存储器FC相邻设置。
或者理解为，沿第三方向Z，相邻两个存储单元200以平移的方式堆叠。
示例的，最下层的存储单元200中的铁电存储器FC，与倒数第二层的存储单元200中的选择器S相邻设置，二者之间设置有一层位线BL层。
那么，如图12A所示，下层存储单元200的铁电存储器FC中的第四电极205、位线BL以及上层存储单元200的选择器S中的第一电极203三者可以是各自为一层结构。或者，第四电极205和位线BL为一体机构，第一电极203为单独一层结构。或者，位线BL和第一电极203为一体机构，第四电极205为单独一层结构。或者，如图12B所示，第四电极205、位线BL以第一电极203三者为一层结构。
在另一些实施例中，如图13所示，位于相邻两层的存储单元200中的选择器S相邻设置，位于相邻两层的存储单元200中的铁电电容器FC相邻设置。
或者理解为，沿第三方向Z，相邻两个存储单元200以镜像的方式堆叠。
示例的，最下层的存储单元200中的铁电存储器FC，与倒数第二层的存储单元200中的铁电存储器FC相邻设置。倒数第二层的存储单元200中的选择器S与倒数第三层的存储单元200中的选择器S相邻设置。
那么，如图14A所示，下层存储单元200的铁电存储器FC中的第四电极205、位线BL以及上层存储单元200的铁电存储器FC中的第四电极205三者可以是各自为一层结构。或者，一个存储单元200的第四电极205和位线BL为一体机构，另一个存储单元200的第四电极205为单独一层结构。或者，一个存储单元200的第四电极205、位线BL以另一个存储单元200的第四电极205三者为一层结构。
同理，下层存储单元200的选择器S中的第一电极201、位线BL以及上层存储单元200的选择器S中的第一电极201三者可以是各自为一层结构。或者，一个存储单元200的第一电极201和位线BL为一体机构，另一个存储单元200的第一电极201为单独一层结构。或者，如图14B所示，一个存储单元200的第一电极201、位线BL以另一个存储单元200的第一电极201三者为一层结构。
通过使存储单元200在第三方向Z进行三维堆叠，可以增大存储单元200的数量，但不增加存储单元200在X-Y平面内的占用面积，从而可提高单位面积内存储单元200的设置数量，有利于提高铁电存储阵列210的存储密度。
本申请实施例还提供一种铁电存储阵列的制备方法，用于制备铁电存储阵列，铁电存储阵列例如可以是上述铁电存储阵列210。
铁电存储阵列210包括多个存储单元200，铁电存储阵列的制备方法包括：在衬底上形成选择器S；以及形成铁电电容器FC；选择器S和铁电电容器FC耦接，作为存储单元200。
当然，可以先在衬底上形成选择器S，然后在选择器S远离衬底一侧形成铁电电容器FC。也可以先在衬底上形成铁电电容器FC，然后在铁电电容器FC远离衬底一侧形成选择器S。
示例的，如图8A所示，选择器S包括第一电极201、第二电极202以及阻变层203。第一电极201、第二电极202以及阻变层203沿第三方向Z层叠设置，阻变层203设置在第一电极201和第二电极202之间。
铁电电容器FC包括第三电极204、第四电极205以及铁电层206，第三电极204、第四电极205以及铁电层206沿第三方向Z层叠设置，铁电层206设置在第三电极204和第四电极205之间。本申请实施例中，制备形成的选择器S的面积小于铁电电容器FC的面积。
在一些实施例中，制备形成的铁电电容器FC的电容值与选择器S的电容值之比大于1、且小于或等于1000。
在一些实施例中，制备形成的选择器S的面积为400nm2-4um2。
在一些实施例中，制备形成的铁电电容器FC的面积为200nm2-4.5um2。
在一些实施例中，如图8A所示，形成的选择器S中的第一电极201、第二电极202以及阻变层203均与第一方向X平行。
在一些实施例中，如图8A所示，形成的铁电电容器FC中的第三电极204、第四电极205以及铁电层206沿第三方向Z层叠设置，第三电极204、第四电极205以及铁电层206均与第一方向X平行。
在另一些实施例中，如图9A所示，形成的铁电电容器FC中的第三电极204、第四电极205以及铁电层206沿第一方向X层叠设置，第三电极204围设出第一凹槽，铁电层206和第四电极205位于第一凹槽内。
在一些实施例中，如图5所示，铁电存储阵列的制备方法还包括：在衬底上形成字线WL和位线BL。
字线WL和位线BL、且均与衬底平行。存储单元200位于字线WL和位线BL之间，字线WL和位线BL中的一者与选择器S耦接，字线WL和位线BL中的另一者与铁电电容器FC耦接。
当然，如图5所示，形成的存储单元200可以分布为一层。如图11所示，形成的存储单元200也可以分布为多层。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (22)
1.一种铁电存储阵列，其特征在于，包括：
衬底和多个存储单元；所述多个存储单元设置在所述衬底上，所述存储单元包括耦接的选择器和铁电电容器；
所述选择器包括阻变层、第一电极以及第二电极；所述阻变层设置在所述第一电极与所述第二电极之间；
其中，所述选择器的面积小于所述铁电电容器的面积。
2.根据权利要求1所述的铁电存储阵列，其特征在于，所述第一电极、所述第二电极以及所述阻变层均与所述衬底平行。
3.根据权利要求1或2所述的铁电存储阵列，其特征在于，所述铁电电容器包括铁电层、第三电极以及第四电极，所述铁电层设置在所述第三电极和所述第四电极之间；
所述第三电极、所述第四电极以及所述铁电层均与所述衬底平行。
4.根据权利要求1或2所述的铁电存储阵列，其特征在于，所述铁电电容器包括铁电层、第三电极以及第四电极，所述铁电层设置在所述第三电极和所述第四电极之间；
所述第三电极围设出第一凹槽，所述铁电层和所述第四电极位于所述第一凹槽内。
5.根据权利要求4所述的铁电存储阵列，其特征在于，所述铁电层围设出第二凹槽，所述第四电极充填所述第二凹槽。
6.根据权利要求1-5任一项所述的铁电存储阵列，其特征在于，所述铁电电容器的电容值与所述选择器的电容值之比大于1、且小于或等于1000。
7.根据权利要求1-6任一项所述的铁电存储阵列，其特征在于，所述铁电存储阵列包括字线和位线，所述字线和所述位线相交、且均与所述衬底平行；
所述存储单元位于所述字线和所述位线之间，所述字线和所述位线中的一者与所述选择器耦接，所述字线和所述位线中的另一者与所述铁电电容器耦接。
8.根据权利要求7所述的铁电存储阵列，其特征在于，沿垂直于所述衬底的方向，所述多个存储单元分布为多层。
9.根据权利要求1-8任一项所述的铁电存储阵列，其特征在于，所述铁电电容器的面积为400nm2-4.5um2。
10.根据权利要求1-9任一项所述的铁电存储阵列，其特征在于，所述选择器的面积为200nm2-4um2。
11.根据权利要求1-10任一项所述的铁电存储阵列，其特征在于，所述阻变层，具有随着被施加电压的变化，流过所述阻变层的电流非线性变化、且可逆变化的特性。
12.根据权利要求1-11任一项所述的铁电存储阵列，其特征在于，所述阻变层的材料包括硅或硅化合物、锗或锗化合物、金属氧化物、具有金属-绝缘体转变特性的材料、混合离子-电子导体材料、钙钛矿型复合氧化物、固体电解质或者有机聚合物中的至少一种。
13.一种存储器，其特征在于，包括：控制器和如权利要求1-12任一项所述的铁电存储阵列；所述控制器与所述铁电存储阵列耦接。
14.一种电子设备，其特征在于，包括：电路板和如权利要求13所述的存储器；所述电路板和所述存储器电连接。
15.一种铁电存储阵列的制备方法，其特征在于，所述铁电存储阵列包括多个存储单元；
所述铁电存储阵列的制备方法，包括：
在衬底上形成选择器；以及形成铁电电容器；所述选择器和所述铁电电容器耦接，作为所述存储单元；
所述选择器包括：阻变层、第一电极以及第二电极；所述阻变层设置在所述第一电极与所述第二电极之间；
其中，所述选择器的面积小于所述铁电电容器的面积。
16.根据权利要求15所述的铁电存储阵列的制备方法，其特征在于，所述第一电极、所述第二电极以及所述阻变层均与所述衬底平行。
17.根据权利要求15或16所述的铁电存储阵列的制备方法，其特征在于，所述铁电电容器包括铁电层、第三电极以及第四电极，所述铁电层设置在所述第三电极和所述第四电极之间；
所述第三电极、所述第四电极以及所述铁电层均与所述衬底平行。
18.根据权利要求15或16所述的铁电存储阵列的制备方法，其特征在于，所述铁电电容器包括铁电层、第三电极以及第四电极，所述铁电层设置在所述第三电极和所述第四电极之间；
所述第三电极围设出第一凹槽，所述铁电层围设出第二凹槽，所述第四电极充填所述第二凹槽。
19.根据权利要求15-18任一项所述的铁电存储阵列的制备方法，其特征在于，所述铁电电容器的电容值与所述选择器的电容值之比大于1、且小于或等于1000。
20.根据权利要求15-19任一项所述的铁电存储阵列的制备方法，其特征在于，所述铁电存储阵列的制备方法还包括：
在所述衬底上形成字线和位线；所述字线和所述位线相交、且均与所述衬底平行；所述存储单元位于所述字线和所述位线之间，所述字线和所述位线中的一者与所述选择器耦接，所述字线和所述位线中的另一者与所述铁电电容器耦接。
21.根据权利要求15-20任一项所述的铁电存储阵列的制备方法，其特征在于，所述铁电电容器的面积为400nm2-4.5um2。
22.根据权利要求15-21任一项所述的铁电存储阵列的制备方法，其特征在于，所述选择器的面积为200nm2-4um2。
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