JP2022049880A - 磁気記憶装置及びその製造方法 - Google Patents

Abstract

【課題】磁気抵抗効果素子の加工難易度を低減する。【解決手段】実施形態によれば、磁気記憶装置は、第１方向（Ｘ方向）に延伸する第１配線２２と、第１配線の上に設けられたセレクタ２４と、セレクタの上に設けられた導電体２５と、導電体の上に設けられた磁気抵抗効果素子２６と、セレクタと同層に設けられた絶縁層２３とを含む。セレクタの導電体と向かい合う第１主面の面積は、導電体のセレクタと向かい合う第２主面の面積よりも小さい。【選択図】図３

Description

本発明の実施形態は、磁気記憶装置及びその製造方法に関する。

磁気抵抗効果素子を記憶素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetoresistive Random Access Memory）が知られている。

米国特許出願公開２０２０／００８３２８５号明細書

磁気抵抗効果素子の加工難易度を低減する。

実施形態の磁気記憶装置は、第１方向に延伸する第１配線と、第１配線の上に設けられたスイッチング素子と、スイッチング素子の上に設けられた導電体と、導電体の上に設けられた磁気抵抗効果素子と、スイッチング素子と同層に設けられた絶縁層とを含む。スイッチング素子の導電体と向かい合う第１主面の面積は、導電体のスイッチング素子と向かい合う第２主面の面積よりも小さい。

図１は、第１実施形態に係る磁気記憶装置のブロック図である。 図２は、第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの回路図である。 図３は、第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの断面図である。 図４は、第１実施形態に係る磁気記憶装置の備えるメモリセルアレイにおける中間電極の平面図である。 図５は、第１実施形態に係る磁気記憶装置の備える磁気抵抗効果素子の断面図である。 図６は、第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示すフローチャートである。 図７は、第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。 図８は、第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。 図９は、第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。 図１０は、第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。 図１１は、第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。 図１２は、第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。 図１３は、第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。 図１４は、第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。 図１５は、第２実施形態に係る磁気記憶装置の備えるメモリセルアレイの断面図である。 図１６は、第２実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示すフローチャートである。 図１７は、第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。 図１８は、第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。 図１９は、第１実施形態に係る磁気記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。ここで、添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される小文字のアルファベット、及び配列を意味するインデックス等を含む。

１．第１実施形態
第１実施形態に係る磁気記憶装置について説明する。第１実施形態に係る磁気記憶装置は、例えば、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によって磁気抵抗効果（Magnetoresistive effect）を有する素子（ＭＴＪ素子とも称する。）を抵抗変化素子として用いた、垂直磁化方式による磁気記憶装置である。

本実施形態および後述する第２実施形態にて、ＭＴＪ素子を抵抗変化素子として適用した場合で説明するとともに、表記上、磁気抵抗効果素子ＭＴＪとして説明を行う。

１．１ 構成
まず、第１実施形態に係る磁気記憶装置の構成について説明する。

１．１．１ 磁気記憶装置の構成
図１は、第１実施形態に係る磁気記憶装置の構成の一例を示すブロック図である。図１に示すように、磁気記憶装置１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書き込み回路１４、読み出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を含む。

メモリセルアレイ１０は、各々が行（row）、及び列（column）の組に対応付けられた複数のメモリセルＭＣを備えている。具体的には、同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣは、同一のビット線ＢＬに接続される。

ロウ選択回路１１は、ワード線ＷＬを介してメモリセルアレイ１０と接続される。ロウ選択回路１１は、デコード回路１３から、アドレスＡＤＤのデコード結果（ロウアドレス）を受信する。ロウ選択回路１１は、ロウアドレスに対応するワード線ＷＬを選択状態に設定する。以下において、選択状態に設定されたワード線ＷＬは、選択ワード線ＷＬと表記される。また、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと表記される。

カラム選択回路１２は、ビット線ＢＬを介してメモリセルアレイ１０と接続される。カラム選択回路１２は、デコード回路１３から、アドレスＡＤＤのデコード結果（カラムアドレス）を受信する。カラム選択回路１２は、カラムアドレスに対応するビット線ＢＬを選択状態に設定する。以下において、選択状態に設定されたビット線ＢＬは、選択ビット線ＢＬと表記される。また、選択ビット線ＢＬ以外のビット線ＢＬは、非選択ビット線ＢＬと表記される。

デコード回路１３は、入出力回路１７から受信したアドレスＡＤＤをデコードする。デコード回路１３は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１、及びカラム選択回路１２に供給する。アドレスＡＤＤは、カラムアドレス及びロウアドレスを含む。

書き込み回路１４は、メモリセルＭＣへのデータの書き込みを行う。書き込み回路１４は、例えば、書き込みドライバ（図示せず）を含む。

読み出し回路１５は、メモリセルＭＣからのデータの読み出しを行う。読み出し回路１５は、例えば、センスアンプ（図示せず）を含む。

電圧生成回路１６は、磁気記憶装置１の外部（図示せず）から提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１６は、書き込み動作の際に必要な種々の電圧を生成し、書き込み回路１４に出力する。また、例えば、電圧生成回路１６は、読み出し動作の際に必要な種々の電圧を生成し、読み出し回路１５に出力する。

入出力回路１７は、磁気記憶装置１の外部から受信したアドレスＡＤＤを、デコード回路１３に転送する。入出力回路１７は、磁気記憶装置１の外部から受信したコマンドＣＭＤを、制御回路１８に転送する。入出力回路１７は、種々の制御信号ＣＮＴを、磁気記憶装置１の外部と、制御回路１８との間で送受信する。入出力回路１７は、磁気記憶装置１の外部から受信したデータＤＡＴを書き込み回路１４に転送し、読み出し回路１５から転送されたデータＤＡＴを磁気記憶装置１の外部に出力する。

制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、磁気記憶装置１内のロウ選択回路１１、カラム選択回路１２、デコード回路１３、書き込み回路１４、読み出し回路１５、電圧生成回路１６、及び入出力回路１７の動作を制御する。

１．１．２ メモリセルアレイの回路構成
次に、メモリセルアレイ１０の構成の一例について図２を用いて説明する。図２は、メモリセルアレイ１０の構成を示す回路図である。図２の例では、ワード線ＷＬがインデックス（“＜＞”）を含む添え字によって分類されて示されている。

図２に示すように、メモリセルＭＣは、メモリセルアレイ１０内でマトリクス状に配置され、複数のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞）のうちの１本と、複数のワード線ＷＬ（ＷＬ＜０＞、ＷＬ＜１＞、…、ＷＬ＜Ｍ＞）のうちの１本と、の組に対応付けられる（Ｍ及びＮは、任意の整数）。すなわち、メモリセルＭＣ＜ｉ、ｊ＞（０≦ｉ≦Ｍ、０≦ｊ≦Ｎ）は、ワード線ＷＬ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続される。

メモリセルＭＣ＜ｉ、ｊ＞は、直列に接続されたセレクタＳＥＬ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪ＜ｉ、ｊ＞を含む。より具体的には、セレクタＳＥＬ＜ｉ、ｊ＞の一端は、１本のワード線ＷＬ＜ｉ＞と接続され、他端は、磁気抵抗効果素子ＭＴＪ＜ｉ、ｊ＞の一端と接続される。磁気抵抗効果素子ＭＴＪ＜ｉ、ｊ＞の他端は、１本のビット線ＢＬ＜ｊ＞と接続されている。

セレクタＳＥＬ（スイッチング素子とも称する）は、対応する磁気抵抗効果素子ＭＴＪへの書き込み動作及び読み出し動作時において、磁気抵抗効果素子ＭＴＪへの電流の供給を制御するスイッチとしての機能を有する。より具体的には、例えば、メモリセルＭＣ内のセレクタＳＥＬは、当該メモリセルＭＣに印加される電圧が予め設定された閾値電圧未満の場合、抵抗値の大きい絶縁体として電流を遮断し（オフ状態となり）、閾値電圧以上の場合、抵抗値の小さい導電体として電流を流す（オン状態となる）。すなわち、セレクタＳＥＬは、流れる電流の方向によらず、メモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替え可能な機能を有する。

セレクタＳＥＬは、例えば２端子型のスイッチング素子であってもよい。２端子間に印加する電圧が閾値電圧未満の場合、そのスイッチング素子は”高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値電圧以上の場合、スイッチング素子は”低抵抗”状態、例えば電気的に導通状態である。スイッチング素子は、電圧がどちらの極性でもこの機能を有していてもよい。

磁気抵抗効果素子ＭＴＪは、セレクタＳＥＬによって供給を制御された電流により、抵抗値を低抵抗状態と高抵抗状態とに切替わることができる。磁気抵抗効果素子ＭＴＪは、その抵抗状態の変化によってデータを書き込み可能であり、書込まれたデータを不揮発に保持し、読み出し可能である記憶素子として機能する。

１．１．３ メモリセルアレイの構造
次に、メモリセルアレイ１０の構造の一例について図３及び図４を用いて説明する。以下の説明では、半導体基板２０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、ＸＹ平面内において、ワード線ＷＬに沿う方向をＸ方向とし、ビット線ＢＬに沿う方向をＹ方向とする。また、各構成要素において、Ｚ方向の半導体基板を向く面を下面とし、対向する面を上面とする。図３は、Ｙ方向に沿ったメモリセルアレイ１０の断面図である。図４は、ＸＹ平面における中間電極ＭＥ（導電体２５）の平面図を示している。

図３に示すように、半導体基板２０の上には、絶縁層２１が設けられる。そして、絶縁層２１内の上部領域には、Ｘ方向に延伸し、ワード線ＷＬとして機能する複数の配線層２２が設けられる。配線層２２は、導電材料により構成される。なお、配線層２２は、半導体基板２０の上面上に設けられてもよい。

絶縁層２１の上面上には、絶縁層２３が設けられている。より具体的には、絶縁層２３は、複数の素子２４の間、すなわち素子２４と同層に設けられる。絶縁層２３には、例えば、ＳｉＯ_２が用いられる。

各配線層２２の上には、セレクタＳＥＬとして機能する複数の素子２４が設けられる。１つの素子２４が１つのメモリセルＭＣのセレクタＳＥＬに対応する。例えば、複数の素子２４は、ＸＹ平面において、Ｘ方向及びＹ方向に沿ってマトリクス状に配置される。そして、Ｘ方向に配置された複数の素子２４が１つの配線層２２の上面上に設けられる。なお、配線層２２と素子２４との間には、配線層２２と素子２４とを電気的に接続する電極が設けられてもよい。素子２４は、絶縁体からなる材料で形成されており、イオン注入により導入されたドーパントを含有する。絶縁体は、例えば酸化物を含み、例えば、ＳｉＯ_２あるいはＳｉＯ_２から実質的に構成された材料を含む。ドーパントは、例えば、ヒ素（Ａｓ）またはゲルマニウム（Ｇｅ）を含む。

素子２４は、例えば略円柱形状を有し得る。略円柱形状は、上面及び下面が真円あるいは真円と概略等しい形状である場合を含む。なお、素子２４の形状は、円柱形状に限定されない。素子２４の形状は、例えば、ドーパントのプロファイルに依存する。このため、例えば、素子２４は円錐台であってもよい。更には、素子２４の上面が矩形形状であってもよい。以下では、説明を簡略化するため、素子２４が円柱形状である場合について説明する。

本実施形態の素子２４は、絶縁層２３にドーパントを注入することにより形成される。すなわち、素子２４は、ドライエッチング等による加工を用いずに形成される。このため、絶縁層２３と素子２４との界面は、例えば、ＴＥＭ（Transmission Electron Microscope）では観察できない。但し、素子２４は、例えば、ＴＥＭのＥＤＸ（Energy Dispersive X-ray spectroscopy）分析等を用いてドーパントの分布を測定することによって確認できる。

素子２４の上面上には、セレクタＳＥＬ（素子２４）と磁気抵抗効果素子ＭＴＪ（素子２６）との中間電極ＭＥ（Middle Electrode）として機能する導電体２５が設けられる。導電体２５は、導電材料により構成され、例えば、窒化チタン（ＴｉＮ）を含む。

導電体２５の上面上には、磁気抵抗効果素子ＭＴＪとして機能する素子２６が設けられる。素子２６は、例えば、略円柱形状を有し得る。なお、素子２６の形状は、円柱形状に限定されない。例えば、素子２６の側面は、素子２６を加工する際のエッチング特性に依存してテーパー状になる場合がある。このような場合、素子２６は円錐台であってもよい。更には、素子２６の上面が矩形形状であってもよい。以下では、説明を簡略化するため、素子２６が円柱形状である場合について説明する。素子２６の構成の詳細については、後述する。

素子２６上面の上には、ハードマスク２７が設けられている。ハードマスク２７は、素子２６を加工する際のハードマスクとして機能する。ハードマスク２７は、導電材料により構成され、例えば、ＴｉＮを含む。

素子２６及びハードマスク２７の側面には、絶縁体２８が設けられる。絶縁体２８は、導電体２５を加工する際に素子２６を保護するための保護膜、すなわちサイドウォールＳＷとして機能する。円柱形状の素子２６及びハードマスク２７の側面に設けられた絶縁体２８は、円筒形状を有する。絶縁体２８は、絶縁材料により構成され、例えば、窒化シリコン（ＳｉＮ）が用いられる。

導電体２５は、ハードマスク２７及び絶縁体２８をハードマスクとして加工される。このため、導電体２５の上面の外周の形状と、絶縁体２８の外周の形状とは概略同じである。概略同じとは、例えば、材料の違いによるエッチングレートの違い等、製造工程上の誤差を含み得る。従って、本実施形態では、導電体２５の上面は、円形形状を有する。以下では、説明を簡略化するため、導電体２５が円柱形状である場合について説明する。なお、導電体２５の形状は円柱形状に限定されない。導電体２５の形状は、例えば円錐台であってもよい。

絶縁層２３の上面上には、絶縁層２９が設けられる。絶縁層２９には、例えばＳｉＯ_２が用いられる。

各ハードマスク２７の上面は、Ｙ方向に延伸する複数の配線層３０のいずれかの下面に接続される。より具体的には、Ｙ方向に沿って配置された複数のハードマスク２７（すなわち素子２６）が１つの配線層３０に接続される。配線層３０は、ビット線ＢＬとして機能する。配線層３０は、導電材料により構成され、例えば、タングステン（Ｗ）を含む。なお、ハードマスク２７と配線層３０との間に、ハードマスク２７と配線層３０とを電気的に接続する電極が設けられてもよい。

図４に示すように、本実施形態では、例えば、素子２４の上面が略円形である場合、最も長い直径（以下、「長径」と表記する）をｄ１とする。また、導電体２５の素子２４と向かい合う下面が略円形である場合、その長径をｄ２とする。すると、ｄ１とｄ２とはｄ１＜ｄ２の関係にある。換言すれば、本実施形態では、素子２４の上面（導電体２５と向かい合う面）の面積は、導電体２５の下面（素子２４と向かい合う面）の面積よりも小さい。従って、隣接する素子２４の上面間の距離をｄ３とし、隣接する導電体２５の下面間の距離をｄ４とする。すると、ｄ３とｄ４とはｄ３＞ｄ４の関係にある。なお、素子２４の上面の形状と、これに接する導電体２５の下面の形状とは同じでなくてもよい。例えば、素子２４の上面または導電体２５の下面のいずれかが円形であり、他方が矩形であってもよい。

また、本実施形態では、ワード線ＷＬの上方に磁気抵抗効果素子ＭＴＪ及びビット線ＢＬを配置する場合について説明したが、これに限定されない。例えば、ビット線ＢＬの上方に磁気抵抗効果素子ＭＴＪ及びワード線ＷＬを配置してもよい。この場合、配線層２２がビット線ＢＬとして機能し、配線層３０がワード線ＷＬとして機能する。

１．１．４ 磁気抵抗効果素子の構成
次に、磁気抵抗効果素子ＭＴＪの構成の一例について図５を用いて説明する。図５は、素子２６、すなわち磁気抵抗効果素子ＭＴＪの構成を示す断面図である。

図５に示すように、磁気抵抗効果素子ＭＴＪは、例えば、下地層ＵＬ（Under layer）として機能する非磁性体３１、シフトキャンセル層ＳＣＬ（Shift cancelling layer）として機能する強磁性体３２、スペーサ層ＳＰ（Spacer layer）として機能する非磁性体３３、参照層ＲＬ（Reference layer）として機能する強磁性体３４、トンネルバリア層ＴＢ（Tunnel barrier layer）として機能する非磁性体３５、記憶層ＳＬ（Storage layer）として機能する強磁性体３６、キャップ層ＣＡＰ（Capping layer）として機能する非磁性体３７、及びトップ層ＴＯＰ（Top layer）として機能する非磁性体３８を含む。

磁気抵抗効果素子ＭＴＪは、例えば、ワード線ＷＬ（配線層２２）側からビット線ＢＬ（配線層３０）側に向けて、非磁性体３１、強磁性体３２、非磁性体３３、強磁性体３４、非磁性体３５、強磁性体３６、非磁性体３７、及び非磁性体３８の順に、複数の膜が積層される。なお、ワード線ＷＬ（配線層２２）側からビット線ＢＬ（配線層３０）側に向けて、非磁性体３８、非磁性体３７、強磁性体３６、非磁性体３５、強磁性体３４、非磁性体３３、強磁性体３２、及び非磁性体３１の順に、複数の膜が積層されてもよい。

磁気抵抗効果素子ＭＴＪは、例えば、磁気抵抗効果素子ＭＴＪを構成する磁性体の磁化方向が膜面に対して垂直方向（図５の例ではＺ方向）を向く垂直磁化型の磁気抵抗効果素子として機能する。なお、磁気抵抗効果素子ＭＴＪは、上述の各層３１～３８の間に、図示しない更なる層を含んでいてもよい。

非磁性体３１は、非磁性の導電体であり、セレクタＳＥＬ（素子２４）との電気的な接続性を向上させる電極としての機能を有する。また、非磁性体３１は、例えば、高融点金属を含む。高融点金属とは、例えば、鉄（Ｆｅ）及びコバルト（Ｃｏ）より融点が高い材料を示し、例えば、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、チタン（Ｔｉ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ルテニウム（Ｒｕ）、及び白金（Ｐｔ）から選択される少なくとも１つの元素を含む。

強磁性体３２は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体３２の磁化方向は、固定されており、図５の例では、強磁性体３４の方向を向いている。なお、「磁化方向が固定されている」とは、強磁性体３６（記憶層ＳＬ）の磁化方向を反転させ得る大きさの電流（スピントルク）によって、磁化方向が変化しないことを意味する。強磁性体３２は、例えばコバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの合金を含む。強磁性体３２は、複数の層からなる積層体であってもよい。その場合、強磁性体３２は、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの多層膜を含み得る。

非磁性体３３は、強磁性体３２（シフトキャンセル層ＳＣＬ）と強磁性体３４（参照層ＲＬ）との間に設けられる。非磁性体３３は、非磁性の導電体であり、例えばルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、バナジウム（Ｖ）、及びクロム（Ｃｒ）から選択される少なくとも１つの元素を含む。

強磁性体３４は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体３４の磁化方向は、固定されており、図５の例では、強磁性体３２の方向を向いている。強磁性体３４は、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）のうちの少なくとも１つを含む。また、強磁性体３４は、ボロン（Ｂ）を更に含んでいてもよい。より具体的には、例えば、強磁性体３４は、鉄コバルトボロン（ＦｅＣｏＢ）またはホウ化鉄（ＦｅＢ）を含み、体心立方系の結晶構造を有し得る。

なお、図５では図示を省略しているが、強磁性体３４は、複数の層からなる積層体であってもよい。具体的には例えば、強磁性体３４を構成する積層体は、上述の鉄コバルトボロン（ＦｅＣｏＢ）またはホウ化鉄（ＦｅＢ）を含む層を非磁性体３５との界面層として有しつつ、当該界面層と非磁性体３３との間に、非磁性の導電体を介して、更なる強磁性体が積層される構造であってもよい。強磁性体３４を構成する積層体内の非磁性の導電体は、例えば、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、及びチタン（Ｔｉ）から選択される少なくとも１つの金属を含み得る。強磁性体３４を構成する積層体内の更なる強磁性体は、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの多層膜を含み得る。

強磁性体３２及び３４は、非磁性体３３によって反強磁性的に結合される。すなわち、強磁性体３２及び３４は、互いに反平行な磁化方向を有するように結合される。このため、図５の例では、強磁性体３２及び３４の磁化方向は、互いに向かい合う方向を向いている。このような強磁性体３２、非磁性体３３、及び強磁性体３４の結合構造を、ＳＡＦ（Synthetic Anti-Ferromagnetic）構造という。これにより、強磁性体３２は、強磁性体３４の漏れ磁場が強磁性体３６の磁化方向に与える影響を相殺することができる。このため、強磁性体３４の漏れ磁場等によって強磁性体３６の磁化の反転し易さに非対称性が発生すること（すなわち、強磁性体３６の磁化の方向の反転する際の反転し易さが、一方から他方に反転する場合と、その逆方向に反転する場合とで異なること）が抑制される。

非磁性体３５は、非磁性の絶縁体であり、例えば酸化マグネシウム（ＭｇＯ）を含む。非磁性体３５は、例えば膜面が（００１）面に配向したＮａＣｌ結晶構造を有し、強磁性体３６の結晶化処理において、強磁性体３６との界面から結晶質の膜を成長させるための核となるシード材として機能する。非磁性体３５は、強磁性体３４と強磁性体３６との間に設けられて、これら２つの強磁性体と共に磁気トンネル接合を形成する。

強磁性体３６は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。換言すれば、強磁性体３６は、Ｚ方向に沿って、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体３６は、鉄（Ｆｅ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）のうちの少なくともいずれか１つを含む。強磁性体３６は、ボロン（Ｂ）を更に含む。より具体的には、例えば、強磁性体３６は、鉄コバルトボロン（ＦｅＣｏＢ）またはホウ化鉄（ＦｅＢ）を含み、体心立方系の結晶構造を有し得る。

非磁性体３７は、強磁性体３６のダンピング定数の上昇を抑制し、書き込み電流を低減させる機能を有する。非磁性体３７は、例えば、酸化マグネシウム（ＭｇＯ）、窒化マグネシウム（ＭｇＮ）、窒化ジルコニウム（ＺｒＮ）、窒化ニオブ（ＮｂＮ）、窒化シリコン（ＳｉＮ）、窒化アルミニウム（ＡｌＮ）、窒化ハフニウム（ＨｆＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化クロム（ＣｒＮ）、窒化モリブデン（ＭｏＮ）、窒化チタン（ＴｉＮ）、窒化バナジウム（ＶＮ）から選択される少なくとも１つの窒化物または酸化物を含む。また、非磁性体３７は、これら窒化物または酸化物の混合物でもよい。すなわち、非磁性体３７は、２種類の元素からなる二元化合物に限らず、３種類の元素からなる三元化合物、例えば、窒化チタンアルミニウム（ＡｌＴｉＮ）等を含み得る。

非磁性体３８は、非磁性の導電体であり、磁気抵抗効果素子ＭＴＪの上端とビット線ＢＬとの電気的な接続性を向上させる上部電極（top electrode）としての機能を有する。非磁性体３８は、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、及び窒化チタン（ＴｉＮ）から選択される少なくとも１つの元素または化合物を含む。

本実施形態では、磁気抵抗効果素子ＭＴＪに書き込み電流を流し、この書き込み電流によって記憶層ＳＬにスピントルクを注入する。そして、注入されたスピントルクにより、記憶層ＳＬの磁化方向を制御するスピン注入書き込み方式を採用する。磁気抵抗効果素子ＭＴＪは、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることが出来る。

磁気抵抗効果素子ＭＴＪに、図５における矢印Ａ１の方向、即ち記憶層ＳＬから参照層ＲＬに向かう方向に、ある大きさの書き込み電流Ｉｃ０を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も低くなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。

また、磁気抵抗効果素子ＭＴＪに、図５における矢印Ａ２の方向、即ち参照層ＲＬから記憶層ＳＬに向かう方向（矢印Ａ１と反対方向）に、書き込み電流Ｉｃ０より大きい書き込み電流Ｉｃ１を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も高くなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti-Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。

なお、以下の説明では、上述したデータの規定方法に従って説明するが、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。

１．２ メモリセルアレイの製造方法
次に、メモリセルアレイ１０の製造方法の一例について図６～図１５を用いて説明する。図６は、メモリセルアレイ１０の製造方法を示すフローチャートである。図７～図１５は、メモリセルアレイ１０の製造方法を説明するためのメモリセルアレイ１０の断面図である。以下の説明では、素子２６（磁気抵抗効果素子ＭＴＪ）を構成する積層構造の詳細については説明を省略する。

図７に示すように、半導体基板２０の上面上に、絶縁層２１を形成する。次に、絶縁層２１内に、ワード線ＷＬとして機能する配線層２２を形成する（図６のステップＳ１、ＷＬ形成）。なお、配線層２２は、絶縁層２１の上部に溝パターンを形成した後、溝パターン内部を導電材料で埋め込んで形成される溝配線であってもよい。あるいは、配線層２２は、絶縁層２１上に導電材料を堆積した後、当該導電材料を加工して、形成されてもよい。この場合、配線層２２を形成後に、配線層２２の間を埋め込むように、絶縁層２１が形成される。

絶縁層２１及び配線層２２の上面上に、例えばＣＶＤ（Chemical Vapor deposition）により、絶縁層２３を堆積する（図６のステップＳ２、絶縁体２３堆積）。

図８に示すように、絶縁層２３の上面上にフォトリソグラフィ技術を用いて、イオン注入（I/I：Ion Implantation）用のレジストマスク４０を形成する（図６のステップＳ３、Ｉ／Ｉ用マスク形成）。レジストマスク４０は、セレクタＳＥＬ（素子２４）に対応する領域が開口されている。この状態で、例えば、Ａｓをドーパントとしたイオン注入を行う。イオン注入後、レジストマスク４０は、例えばＯ_２アッシングにより、除去される。次に、Ａｓの活性化のための熱処理を行う。これにより、絶縁層２３のＡｓがドープされた領域に素子２４が形成される（図６のステップＳ４、Ａｓ注入（ＳＥＬ形成））。

図９に示すように、導電体２５、及び素子２６に対応する積層膜（すなわち非磁性体３１、強磁性体３２、非磁性体３３、強磁性体３４、非磁性体３５、強磁性体３６、非磁性体３７、及び非磁性体３８）が、ＣＶＤあるいはスパッタリング技術等により、順次堆積される（図６のステップＳ５、ＭＥ／ＭＴＪ堆積）。

図１０に示すように、素子２６に対応する積層膜の上にハードマスク２７が形成される（図６のステップＳ６。ＨＭ形成）。

図１１に示すように、ハードマスク２７をマスクとして、例えばＩＢＥ（Ion Beam Etching）により、素子２６に対応する積層膜を加工し、素子２６を形成する。すなわち、磁気抵抗効果素子ＭＴＪが形成される（図６のステップＳ７、ＭＪＴ加工）。

図１２に示すように、導電体２５の上面、素子２６の側面、並びにハードマスク２７の上面及び側面を覆うように、例えばＣＶＤにより、絶縁体２８を堆積する（図６のステップＳ８、絶縁体２８堆積）。

図１３に示すように、例えばＲＩＥ（Reactive ion etching）によるエッチバックにより、導電体２５の上面及びハードマスク２７の上面の絶縁体２８を除去する（図６のステップＳ９、ＳＷエッチバック）。これにより、絶縁体２８による素子２６及びハードマスク２７のサイドウォールＳＷが形成される。

図１４に示すように、ハードマスク２７及び絶縁体２８をマスクとして、例えばＲＩＥにより、導電体２５を加工する（図６のステップＳ１０、ＭＥ加工）。これにより中間電極ＭＥが形成される。

図３に示すように、導電体２５及び絶縁体２８の間を埋め込むように絶縁層２９を形成する（図６のステップＳ１１、絶縁層２９形成）。その後、ハードマスク２７の上面上に、配線層３０を形成する（図６のステップＳ１２、ＢＬ形成）。

１．３ 本実施形態に係る効果
本実施形態に係る構成であれば、磁気抵抗効果素子ＭＴＪの加工の難易度を低減させることができる。以下、本効果につき詳述する。

セレクタＳＥＬの上面上に中間電極ＭＥ及び磁気抵抗効果素子ＭＴＪが設けられた構造では、磁気抵抗効果素子ＭＴＪの上面上に形成されたハードマスク２７をマスクとして、磁気抵抗効果素子ＭＴＪ、中間電極ＭＥ、及びセレクタＳＥＬの加工を行う場合がある。このため、ハードマスク２７は、これら材料の加工の途中で消失しないような比較的厚い膜厚で形成される。ハードマスク２７の膜厚が厚くなると、磁気抵抗効果素子ＭＴＪを加工する際のアスペクト比が増加する。このため、中間電極ＭＥ及びセレクタＳＥＬを加工するために求められる磁気抵抗効果素子ＭＴＪの形状（ハードマスク２７の残膜、磁気抵抗効果素子ＭＴＪの側面の角度等）に対する要求は高くなる。すなわち、磁気抵抗効果素子ＭＴＪの加工の難易度が上昇する。

例えば、磁気抵抗効果素子ＭＴＪ、中間電極ＭＥ、及びセレクタＳＥＬの側面がテーパー状に加工された場合、隣り合うセレクタＳＥＬ間の距離は、隣り合う中間電極ＭＥ間の距離よりも短くなる。この場合、隣り合うセレクタＳＥＬ間でリーク電流の発生あるいは容量カップリング等による干渉が発生しやすくなり、書き込み動作及び読み出し動作において誤動作が生じる可能性が高くなる。更には、隣り合うセレクタＳＥＬ間の干渉を抑制するため、ＸＹ平面におけるメモリセルＭＣのセル密度を向上できなくなる可能性がある。

これに対し、本実施形態に係る構成であれば、中間電極ＭＥ及びセレクタＳＥＬを形成する前に、セレクタＳＥＬを形成できる。すなわち、ハードマスク２７を用いずにセレクタＳＥＬを形成できる。従って、ハードマスク２７は、磁気抵抗効果素子ＭＴＪ及び中間電極ＭＥの加工の途中で消失しない程度の薄膜にできる。このため、ハードマスク２７の厚膜化による磁気抵抗効果素子ＭＴＪの加工の難易度の上昇を抑制できる。

更に、本実施形態に係る構成であれば、セレクタＳＥＬの上面の直径を中間電極ＭＥの下面の直径よりも小さくできる。すなわち、セレクタＳＥＬの上面の面積を中間電極ＭＥの下面の面積よりも小さくできる。このため、隣り合うセレクタＳＥＬ間の距離を隣り合う中間電極ＭＥ間の距離をよりも長くできる。従って、隣り合うセレクタＳＥＬ間の干渉を抑制できる。すなわち、隣り合う磁気抵抗効果素子ＭＴＪ間の干渉を抑制できる。よって、誤動作を抑制し、磁気記憶装置の信頼性を向上できる。

更に、本実施形態に係る構成であれば、磁気抵抗効果素子ＭＴＪの加工難易度の上昇を抑制でき、且つ隣り合う磁気抵抗効果素子ＭＴＪ間の干渉を抑制できるため、メモリセルＭＣのセル密度を向上でき、磁気記憶装置の高集積化ができる。

２．第２実施形態
次に、第２実施形態について、説明する。第２実施形態では、第１実施形態と異なるメモリセルＭＣの製造方法について説明する。以下、第１実施形態と異なる点を中心に説明する。

２．１ メモリセルアレイの断面構造
まず、メモリセルアレイ１０の断面構造の一例について図１５を用いて説明する。図１５は、メモリセルアレイの構成を説明するための断面図の一例を示している。

図１５に示すように、本実施形態では、絶縁層２１の上面上に絶縁層５０が設けられる。絶縁層５０は、例えば、第１実施形態で説明した絶縁層２３に、セレクタＳＥＬのドーパント（例えばＡｓ）と、これを不活性化させるためのドーパントが注入された層である。以下では、セレクタＳＥＬのドーパントであるＡｓを不活性化させるドーパントとしてボロン（Ｂ）を用いた場合について説明する。例えば、Ｂの濃度は、Ａｓを不活性化させるため、Ａｓの濃度以上であり、且つ絶縁層５０の表面に析出して絶縁層５０の表面のラフネスを悪化させない濃度であるほうが好ましい。換言すれば、Ｂの濃度は、隣り合う素子２４を電気的に素子分離できる濃度であればよい。

本実施形態の絶縁層５０は、素子２４に対応する層にＢを注入することにより形成される。すなわち、素子２４及び絶縁層５０は、ドライエッチング等による加工を用いずに形成される。このため、絶縁層５０と素子２４との界面は、例えば、ＴＥＭでは観察できない。但し、絶縁層５０は、例えば、ＴＥＭのＥＤＸ分析等を用いてドーパントの分布を測定することによって確認できる。

本実施形態では、ハードマスク２７、絶縁体２８、及び導電体２５をマスクとして絶縁層５０に対応する領域にＢのイオン注入が行われる。例えば、イオン注入の条件（イオンの入射角等）あるいは、熱処理によるＢの拡散等の影響により、素子２４の上面の長径ｄ１と、導電体２５の下面の長径ｄ２とは、ｄ１≦ｄ２の関係にある。

２．２ メモリセルアレイの製造方法
次に、メモリセルアレイ１０の製造方法の一例について図１６～図１９を用いて説明する。図１６は、メモリセルアレイ１０の製造方法を示すフローチャートである。図１７～図１９は、メモリセルアレイ１０の製造方法を説明するためのメモリセルアレイ１０の断面図である。以下の説明では、素子２６（磁気抵抗効果素子ＭＴＪ）を構成する積層構造の詳細については説明を省略する。

図１６に示すように、絶縁層２３を堆積するまでの工程（ステップＳ１及びＳ２）は、第１実施形態と同様である。

図１７に示すように、絶縁層２３堆積後、Ａｓをドーパントとしたイオン注入を行う（図１６のステップＳ２１、Ａｓ注入）。次に、Ａｓの活性化のための熱処理を行う。これにより、絶縁層２１及び配線層２２の上面上に素子２４に対応する層５１が形成される。なお、Ａｓは、絶縁層２１の表面近傍、すなわち配線層２２の上面よりも下側の位置（半導体基板２０に近い位置）まで拡散していてもよい。

図１８に示すように、第１実施形態の図６のステップＳ５～Ｓ１０、及び図９～図１４と同様に、導電体２５、素子２６、ハードマスク２７、及び絶縁体２８を形成する。すなわち、磁気抵抗効果素子ＭＴＪ及び中間電極ＭＥを形成する。

図１９に示すように、導電体２５の加工後、Ｂをドーパントとしたイオン注入を行う（図１６のステップＳ２２、Ｂ注入）。これにより、層５１のハードマスク２７、絶縁体２８、及び導電体２５でマスクされていない領域にＢが注入される。次に、Ｂの活性化（Ａｓの不活性化）のための熱処理を行う。これにより、層５１のＢが注入されている領域には、絶縁層５０が形成され、Ｂが注入されていない領域には、素子２４が形成される。なお、熱処理後のＢの深さ方向（Ｚ方向）の濃度プロファイルは、素子２４を互いに分離するため、Ａｓの濃度プロファイルよりも深い、すなわち、ＢがＡｓより半導体基板２０に近い方向まで拡散している方が好ましい。Ａｓ及びＢのプロファイルは、例えば、ＴＥＭのＥＤＸ分析等により測定できる。

その後、第１実施形態の図６のステップＳ１１及びＳ１２と同様に、絶縁層２９及び配線層３０を形成する。

２．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様が得られる。

更に、本実施形態に係る構成であれば、Ａｓを注入する際に、レジストマスクが不要となるため、フォトリソグラフィ工程の増加を抑制できる。

３．変形例等
なお、上述の実施形態に限らず、種々の変形が適用可能である。

例えば、上述の実施形態では、記憶層ＳＬが参照層ＲＬの上方に設けられるトップフリー型の磁気抵抗効果素子ＭＴＪについて説明したが、これに限られない。例えば、磁気抵抗効果素子ＭＴＪは、記憶層ＳＬが参照層ＲＬの下方に設けられるボトムフリー型であってもよい。

また、上述の実施形態では、全てのメモリセルＭＣが同一の層内に設けられるメモリセルアレイ１０について説明したが、これに限られない。複数のメモリセルＭＣがＺ方向に積層されてもよい。

また、上述の実施形態では、セレクタＳＥＬの上面上に、中間電極ＭＥ及び磁気抵抗効果素子ＭＴＪが設けられる構造について説明したが、これに限定されない。例えば、磁気抵抗効果素子の上面上に、中間電極ＭＥ及びセレクタＳＥＬが設けられる構造であってもよい。

また、中間電極ＭＥ及び磁気抵抗効果素子ＭＴＪの製造方法は、上述の実施形態に限定されない。セレクタＳＥＬの製造方法が、上述の実施形態と同様であれば、中間電極ＭＥ及び磁気抵抗効果素子ＭＴＪは、任意の方法で製造できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…磁気記憶装置、１０…メモリセルアレイ、１１…ロウ選択回路、１２…カラム選択回路、１３…デコード回路、１４…書き込み回路、１５…読み出し回路、１６…電圧生成回路、１７…入出力回路、１８…制御回路、２０…半導体基板、２１、２３、２９、５０…絶縁層、２２、３０…配線層、２４、２６…素子、２５…導電体、２７…ハードマスク、２８…絶縁体、３１、３３、３５、３７、３８…非磁性体、３２、３４、３６…強磁性体、４０…レジストマスク、５１…層。

Claims (20)

1. 第１方向に延伸する第１配線と、
   前記第１配線の上に設けられたスイッチング素子と、
   前記スイッチング素子の上に設けられた導電体と、
   前記導電体の上に設けられた磁気抵抗効果素子と、
   前記スイッチング素子と同層に設けられた絶縁層と
   を備え、
   前記スイッチング素子の前記導電体と向かい合う第１主面の面積は、前記導電体の前記スイッチング素子と向かい合う第２主面の面積よりも小さい、
   磁気記憶装置。
2. 前記第１主面の長径は、前記第２主面の長径よりも短い、
   請求項１に記載の磁気記憶装置。
3. 前記スイッチング素子はシリコン及びヒ素を含み、
   前記絶縁層は、シリコンを含み、ヒ素を含まない、
   請求項１に記載の磁気記憶装置。
4. 前記磁気抵抗効果素子の上に設けられたハードマスクと、
   前記ハードマスクの上に設けられ、前記第１方向に交差する第２方向に延伸する第２配線と
   を更に備える、
   請求項１に記載の磁気記憶装置。
5. 前記磁気抵抗効果素子は、参照層と、記憶層と、前記参照層と前記記憶層との間に設けられたトンネルバリア層とを含む、
   請求項１に記載の磁気記憶装置。
6. 第１方向に延伸する第１配線と、
   前記第１配線の上に設けられたスイッチング素子と、
   前記スイッチング素子の上に設けられた導電体と、
   前記導電体の上に設けられた磁気抵抗効果素子と、
   前記スイッチング素子と同層に設けられ、ヒ素及びボロンを含む絶縁層と
   を備える、
   磁気記憶装置。
7. 前記スイッチング素子はヒ素を含み、ボロンを含まない、
   請求項６に記載の磁気記憶装置。
8. 前記スイッチング素子の前記導電体と向かい合う第１主面の長径は、前記導電体の前記スイッチング素子と向かい合う第２主面の長径以下である、
   請求項６に記載の磁気記憶装置。
9. 前記磁気抵抗効果素子の上に設けられたハードマスクと、
   前記磁気抵抗効果素子及び前記ハードマスクの上に設けられた第２配線と
   を更に備える、
   請求項６に記載の磁気記憶装置。
10. 前記磁気抵抗効果素子は、参照層と、記憶層と、前記参照層と前記記憶層との間に設けられたトンネルバリア層とを含む、
    請求項６に記載の磁気記憶装置。
11. 第１絶縁層内に、第１方向に延伸する第１配線を形成する工程と、
    前記第１絶縁層及び前記第１配線の上に第２絶縁層を形成する工程と、
    前記第２絶縁層の上に、前記第１配線の上に設けられるスイッチング素子に対応するレジストマスクを形成する工程と、
    前記第２絶縁層の前記レジストマスクが形成されていない領域にヒ素を注入して、前記スイッチング素子を形成する工程と、
    前記スイッチング素子の上に、導電体及び磁気抵抗効果素子を形成する工程と
    を備える、
    磁気記憶装置の製造方法。
12. 前記導電体及び前記磁気抵抗効果素子を形成する前記工程は、
    前記導電体、及び前記磁気抵抗効果素子に対応する積層膜を堆積する工程と、
    前記積層膜の上にハードマスクを形成する工程と、
    前記ハードマスクをマスクとして前記積層膜を加工して前記磁気抵抗効果素子を形成する工程と、
    前記ハードマスク及び前記磁気抵抗効果素子の側面に絶縁体を形成する工程と、
    前記ハードマスク及び前記絶縁体をマスクとして前記導電体を加工する工程と
    を含む、
    請求項１１に記載の磁気記憶装置の製造方法。
13. 前記積層膜は、第１強磁性体、第２強磁性体、及び前記第１強磁性体と前記第２強磁性体との間に設けられた非磁性体を含む、
    請求項１２に記載の磁気記憶装置の製造方法。
14. 前記ハードマスクの上に、前記第１方向に交差する第２方向に延伸する第２配線を形成する工程を更に備える、
    請求項１２に記載の磁気記憶装置の製造方法。
15. 第１絶縁層内に、第１方向に延伸する配線を形成する工程と、
    前記第１絶縁層及び前記配線の上に第２絶縁層を形成する工程と、
    前記第２絶縁層に、スイッチング素子に含まれるヒ素を注入して第１層を形成する工程と、
    前記配線の上方に、導電体及び磁気抵抗効果素子を形成する工程と、
    前記第１層にボロンを注入して第３絶縁層を形成する工程と
    を備える、
    磁気記憶装置の製造方法。
16. 前記導電体及び前記磁気抵抗効果素子を形成する前記工程は、
    前記導電体、及び前記磁気抵抗効果素子に対応する積層膜を堆積する工程と、
    前記積層膜の上にハードマスクを形成する工程と、
    前記ハードマスクをマスクとして前記積層膜を加工して前記磁気抵抗効果素子を形成する工程と、
    前記ハードマスク及び前記磁気抵抗効果素子の側面に絶縁体を形成する工程と、
    前記ハードマスク及び前記絶縁体をマスクとして前記導電体を加工する工程と
    を含む、
    請求項１５に記載の磁気記憶装置の製造方法。
17. 前記第１層にボロンを注入して前記第３絶縁層を形成する前記工程は、前記ハードマスク、前記絶縁体、及び前記導電体をマスクにして実行される、
    請求項１６に記載の磁気記憶装置の製造方法。
18. 前記第１層のヒ素及びボロンを含む領域が前記第３絶縁層として機能し、ヒ素を含み、ボロンを含まない領域が前記スイッチング素子として機能する、
    請求項１５に記載の磁気記憶装置の製造方法。
19. 前記積層膜は、第１強磁性体、第２強磁性体、及び前記第１強磁性体と前記第２強磁性体との間に設けられた非磁性体を含む、
    請求項１６に記載の磁気記憶装置の製造方法。
20. 前記ハードマスクの上に、前記第１方向に交差する第２方向に延伸する第２配線を形成する工程を更に備える、
    請求項１６に記載の磁気記憶装置の製造方法。
    

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