JP2020155440A - 磁気記憶装置 - Google Patents

磁気記憶装置 Download PDF

Info

Publication number
JP2020155440A
JP2020155440A JP2019049540A JP2019049540A JP2020155440A JP 2020155440 A JP2020155440 A JP 2020155440A JP 2019049540 A JP2019049540 A JP 2019049540A JP 2019049540 A JP2019049540 A JP 2019049540A JP 2020155440 A JP2020155440 A JP 2020155440A
Authority
JP
Japan
Prior art keywords
ferromagnet
magnetic material
magnetic
storage device
laminate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019049540A
Other languages
English (en)
Inventor
相川　尚徳
Hisanori Aikawa
尚徳 相川
岸　達也
Tatsuya Kishi
達也 岸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2019049540A priority Critical patent/JP2020155440A/ja
Priority to US16/559,204 priority patent/US10867650B2/en
Publication of JP2020155440A publication Critical patent/JP2020155440A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details

Abstract

【課題】参照層の安定性を維持しつつ、メモリセルアレイを微細化する。【解決手段】一実施形態の磁気記憶装置は、第１及び第２強磁性体をそれぞれ含む第１及び第２積層体と、第１及び第３強磁性体と、第１及び第３強磁性体の間の第１非磁性体と、を含む第１磁気抵抗効果素子と、第１及び第４強磁性体と、第１及び第４強磁性体の間の第２非磁性体と、を含む第２磁気抵抗効果素子と、第２及び第５強磁性体と、第２及び第５強磁性体の間の第３非磁性体と、を含む第３磁気抵抗効果素子と、第２及び第６強磁性体と、第２及び第６強磁性体の間の第４非磁性体と、を含む第４磁気抵抗効果素子と、を備える。第１及び第２積層体の積層方向において、第３及び第４強磁性体は、第１積層体と第２積層体との間に位置し、第２積層体は、第３及び第４強磁性体と、第５及び第６強磁性体との間に位置する。【選択図】図３

Description

実施形態は、磁気記憶装置に関する。
磁気抵抗効果素子を記憶素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetoresistive Random Access Memory）が知られている。
特開２００７−２８１５０２号公報
参照層の安定性を維持しつつ、メモリセルアレイを微細化する。
実施形態の磁気記憶装置は、第１強磁性体を含む第１積層体と、第２強磁性体を含む第２積層体と、第１磁気抵抗効果素子と、第２磁気抵抗効果素子と、第３磁気抵抗効果素子と、第４磁気抵抗効果素子と、を備える。上記第１磁気抵抗効果素子は、上記第１強磁性体と、第３強磁性体と、上記第１強磁性体及び上記第３強磁性体の間の第１非磁性体と、を含む。上記第２磁気抵抗効果素子は、上記第１強磁性体と、第４強磁性体と、上記第１強磁性体及び上記第４強磁性体の間の第２非磁性体と、を含む。上記第３磁気抵抗効果素子は、上記第２強磁性体と、第５強磁性体と、上記第２強磁性体及び上記第５強磁性体の間の第３非磁性体と、を含む。上記第４磁気抵抗効果素子は、上記第２強磁性体と、第６強磁性体と、上記第２強磁性体及び上記第６強磁性体の間の第４非磁性体と、を含む。上記第１積層体及び上記第２積層体の積層方向において、上記第３強磁性体及び上記第４強磁性体は、上記第１積層体と上記第２積層体との間に位置し、上記第２積層体は、上記第３強磁性体及び上記第４強磁性体と、上記第５強磁性体及び上記第６強磁性体との間に位置する。
第１実施形態に係る磁気記憶装置の構成を説明するためのブロック図。 第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための回路図。 第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。 第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。 第１実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成を説明するための断面図。 第１実施形態の変形例に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。 第１実施形態の変形例に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。 第１実施形態の変形例に係る磁気記憶装置の磁気抵抗効果素子の構成を説明するための断面図。 第２実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。 第２実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。 第２実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成を説明するための断面図。 第３実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。 第３実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。 第３実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成を説明するための断面図。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。ここで、添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される小文字のアルファベット、及び配列を意味するインデックス等を含む。
１．第１実施形態
第１実施形態に係る磁気記憶装置について説明する。第１実施形態に係る磁気記憶装置は、例えば、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によって磁気抵抗効果（Magnetoresistive effect）を有する素子（ＭＴＪ素子、又はmagnetoresistive effect elementとも言う。）を抵抗変化素子として用いた、垂直磁化方式による磁気記憶装置である。
１．１ 構成
まず、第１実施形態に係る磁気記憶装置の構成について説明する。
１．１．１ 磁気記憶装置の構成
図１は、第１実施形態に係る磁気記憶装置の構成を示すブロック図である。図１に示すように、磁気記憶装置１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備えている。
メモリセルアレイ１０は、各々が行（row）、及び列（column）の組に対応付けられた複数のメモリセルＭＣを備えている。具体的には、同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣは、同一のビット線ＢＬに接続される。
ロウ選択回路１１は、ワード線ＷＬを介してメモリセルアレイ１０と接続される。ロウ選択回路１１には、デコード回路１３からのアドレスＡＤＤのデコード結果（ロウアドレス）が供給される。ロウ選択回路１１は、アドレスＡＤＤのデコード結果に基づいた行に対応するワード線ＷＬを選択状態に設定する。以下において、選択状態に設定されたワード線ＷＬは、選択ワード線ＷＬと言う。また、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと言う。
カラム選択回路１２は、ビット線ＢＬを介してメモリセルアレイ１０と接続される。カラム選択回路１２には、デコード回路１３からのアドレスＡＤＤのデコード結果（カラムアドレス）が供給される。カラム選択回路１２は、アドレスＡＤＤのデコード結果に基づいた列を選択状態に設定する。以下において、選択状態に設定されたビット線ＢＬは、選択ビット線ＢＬと言う。また、選択ビット線ＢＬ以外のビット線ＢＬは、非選択ビット線ＢＬと言う。
デコード回路１３は、入出力回路１７からのアドレスＡＤＤをデコードする。デコード回路１３は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１、及びカラム選択回路１２に供給する。アドレスＡＤＤは、選択されるカラムアドレス、及びロウアドレスを含む。
書込み回路１４は、メモリセルＭＣへのデータの書込みを行う。書込み回路１４は、例えば、書込みドライバ（図示せず）を含む。
読出し回路１５は、メモリセルＭＣからのデータの読出しを行う。読出し回路１５は、例えば、センスアンプ（図示せず）を含む。
電圧生成回路１６は、磁気記憶装置１の外部（図示せず）から提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１６は、書込み動作の際に必要な種々の電圧を生成し、書込み回路１４に出力する。また、例えば、電圧生成回路１６は、読出し動作の際に必要な種々の電圧を生成し、読出し回路１５に出力する。
入出力回路１７は、磁気記憶装置１の外部からのアドレスＡＤＤを、デコード回路１３に転送する。入出力回路１７は、磁気記憶装置１の外部からのコマンドＣＭＤを、制御回路１８に転送する。入出力回路１７は、種々の制御信号ＣＮＴを、磁気記憶装置１の外部と、制御回路１８と、の間で送受信する。入出力回路１７は、磁気記憶装置１の外部からのデータＤＡＴを書込み回路１４に転送し、読出し回路１５から転送されたデータＤＡＴを磁気記憶装置１の外部に出力する。
制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、磁気記憶装置１内のロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、及び入出力回路１７の動作を制御する。
１．１．２ メモリセルアレイの構成
次に、第１実施形態に係る磁気記憶装置のメモリセルアレイの構成について図２を用いて説明する。図２は、第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を示す回路図である。図２では、ワード線ＷＬが２つの小文字のアルファベット（“ｕ”及び“ｄ”）と、インデックス（“＜＞”）と、を含む添え字によって分類されて示されている。
図２に示すように、メモリセルＭＣ（ＭＣｕ及びＭＣｄ）は、メモリセルアレイ１０内でマトリクス状に配置され、複数のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞））のうちの１本と、複数のワード線ＷＬｄ（ＷＬｄ＜０＞、ＷＬｄ＜１＞、…、ＷＬｄ＜Ｍ＞）及びＷＬｕ（ＷＬｕ＜０＞、ＷＬｕ＜１＞、…、ＷＬｕ＜Ｍ＞）のうちの１本と、の組に対応付けられる（Ｍ及びＮは、任意の整数）。すなわち、メモリセルＭＣｄ＜ｉ、ｊ＞（０≦ｉ≦Ｍ、０≦ｊ≦Ｎ）は、ワード線ＷＬｄ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続され、メモリセルＭＣｕ＜ｉ、ｊ＞は、ワード線ＷＬｕ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続される。
なお、添え字の“ｄ”及び“ｕ”はそれぞれ、複数のメモリセルＭＣのうちの、（例えば、ビット線ＢＬに対して）下方に設けられたもの、及び上方に設けられたもの、を便宜的に識別するものである。メモリセルアレイ１０の立体的な構造の例については、後述する。
メモリセルＭＣｄ＜ｉ、ｊ＞は、直列に接続されたセレクタＳＥＬｄ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪｄ＜ｉ、ｊ＞を含む。メモリセルＭＣｕ＜ｉ、ｊ＞は、直列に接続されたセレクタＳＥＬｕ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪｕ＜ｉ、ｊ＞を含む。
セレクタＳＥＬは、対応する磁気抵抗効果素子ＭＴＪへのデータ書込み及び読出し時において、磁気抵抗効果素子ＭＴＪへの電流の供給を制御するスイッチとしての機能を有する。より具体的には、例えば、或るメモリセルＭＣ内のセレクタＳＥＬは、当該メモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈを下回る場合、抵抗値の大きい絶縁体として電流を遮断し（オフ状態となり）、閾値電圧Ｖｔｈを上回る場合、抵抗値の小さい導電体として電流を流す（オン状態となる）。すなわち、セレクタＳＥＬは、流れる電流の方向に依らず、メモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替え可能な機能を有する。
セレクタＳＥＬは、例えば２端子型のスイッチング素子であってもよい。２端子間に印加する電圧が閾値以下の場合、そのスイッチング素子は”高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチング素子は”低抵抗”状態、例えば電気的に導通状態に変わる。スイッチング素子は、電圧がどちらの極性でもこの機能を有していてもよい。例えば、このスイッチング素子には、Ｔｅ（テルル）、Ｓｅ（セレン）及びＳ（硫黄）からなる群より選択された少なくとも１種以上のカルコゲン元素を含んでもよい。または、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチング素子は他にも、Ｂ（ボロン）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）、Ｉｎ（インジウム）、Ｃ（炭素）、Ｓｉ（ケイ素）、Ｇｅ（ゲルマニウム）、Ｓｎ（スズ）、Ａｓ（ヒ素）、Ｐ（リン）、Ｓｂ（アンチモン）、チタン（Ｔｉ）、及びビスマス（Ｂｉ）からなる群より選択された少なくとも１種以上の元素を含んでもよい。より具体的には、このスイッチング素子は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、チタン（Ｔｉ）、ヒ素（Ａｓ）、インジウム（Ｉｎ）、及びビスマス（Ｂｉ）から選択される少なくとも２つの元素を含んでいてもよい。更に、このスイッチング素子は他にも、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、及びタングステン（Ｗ）から選択された少なくとも１種の元素の酸化物を含んでいてもよい。
磁気抵抗効果素子ＭＴＪは、セレクタＳＥＬによって供給を制御された電流により、抵抗値を低抵抗状態と高抵抗状態とに切替わることができる。磁気抵抗効果素子ＭＴＪは、その抵抗状態の変化によってデータを書込み可能であり、書込まれたデータを不揮発に保持し、読出し可能である記憶素子として機能する。
次に、メモリセルアレイ１０の断面構造について図３及び図４を用いて説明する。図３及び図４は、第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図の一例を示している。図３及び図４はそれぞれ、メモリセルアレイ１０を互いに交差する異なる方向から見た断面図である。
図３及び図４に示すように、メモリセルアレイ１０は、半導体基板２０上に設けられている。以下の説明では、半導体基板２０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、ワード線ＷＬに沿う方向をＸ方向とし、ビット線ＢＬに沿う方向をＹ方向とする。すなわち、図３及び図４はそれぞれ、メモリセルアレイ１０を、Ｙ方向及びＸ方向から見た断面図である。
半導体基板２０の上面上には、例えば、複数の積層体２１が設けられる。複数の積層体２１は、導電性を有し、ワード線ＷＬｄとして機能する。複数の積層体２１は、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延びる。なお、図３及び図４では、複数の積層体２１が半導体基板２０上に設けられる場合について説明したが、これに限られない。例えば、複数の積層体２１は、半導体基板２０に接することなく、上方に離れて設けられてもよい。
複数の積層体２１の各々は、少なくとも３層の導電性材料が積層されて形成される。より具体的には、例えば、複数の積層体２１の各々は、半導体基板２０側から強磁性体２１１、非磁性体２１２、及び強磁性体２１３がこの順に積層される。複数の積層体２１の各々は、Ｘ方向に沿って並ぶ複数の磁気抵抗効果素子ＭＴＪｄの各々の一部を共有しており、当該複数の磁気抵抗効果素子ＭＴＪｄの各々の一部としても機能する。
１つの積層体２１の上面上には、絶縁性を有する複数の非磁性体２２が、例えばＸ方向に沿って並んで設けられる。すなわち、１つの積層体２１には、強磁性体２１３上において、Ｘ方向に沿って並ぶ複数の非磁性体２２が共通して接続される。複数の非磁性体２２の各々の上面上には、強磁性体２３が設けられる。積層された非磁性体２２及び強磁性体２３の組は、１つの磁気抵抗効果素子ＭＴＪｄの一部として機能する。
すなわち、強磁性体２３、非磁性体２２、及び積層体２１のうちの少なくとも非磁性体２２に接する部分の組は、１つの磁気抵抗効果素子ＭＴＪｄとして機能する。磁気抵抗効果素子ＭＴＪｄの詳細については、後述する。
複数の強磁性体２３の各々の上面上には、セレクタＳＥＬｄとして機能する素子２４が設けられる。複数の素子２４の各々の上面は、複数の積層体２５のいずれか１つに接続される。複数の積層体２５は、導電性を有し、ビット線ＢＬとして機能する。複数の積層体２５は、例えば、Ｘ方向に沿って並んで設けられ、各々がＹ方向に沿って延びる。すなわち、１つの積層体２５には、Ｙ方向に沿って並ぶ複数の素子２４が共通して接続される。なお、図３及び図４では、複数の素子２４の各々が強磁性体２３上、及び積層体２５上に設けられる場合について説明したが、これに限られない。例えば、複数の素子２４の各々は、導電性のコンタクト（図示せず）を介して、強磁性体２３、及び積層体２５と接続されていてもよい。
複数の積層体２５の各々は、少なくとも３層の導電性材料が積層されて形成される。より具体的には、例えば、複数の積層体２５の各々は、半導体基板２０側から強磁性体２５１、非磁性体２５２、及び強磁性体２５３がこの順に積層される。複数の積層体２５の各々は、Ｙ方向に沿って並ぶ複数の磁気抵抗効果素子ＭＴＪｕの各々の一部を共有しており、当該複数の磁気抵抗効果素子ＭＴＪｕの各々の一部としても機能する。
１つの積層体２５の上面上には、絶縁性を有する複数の非磁性体２６が、例えばＹ方向に沿って並んで設けられる。すなわち、１つの積層体２５には、強磁性体２５３上において、Ｙ方向に沿って並ぶ複数の非磁性体２６が共通して接続される。複数の非磁性体２６の各々の上面上には、強磁性体２７が設けられる。積層された非磁性体２６及び強磁性体２７の組は、１つの磁気抵抗効果素子ＭＴＪｕの一部として機能する。
すなわち、強磁性体２７、非磁性体２６、及び積層体２５のうちの少なくとも非磁性体２６に接する部分の組は、１つの磁気抵抗効果素子ＭＴＪｕとして機能する。磁気抵抗効果素子ＭＴＪｕの詳細については、後述する。
複数の強磁性体２７の各々の上面上には、セレクタＳＥＬｕとして機能する素子２８が設けられる。複数の素子２８の各々の上面は、複数の導電体２９のいずれか１つに接続される。複数の導電体２９は、ワード線ＷＬｕとして機能する。複数の導電体２９は、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延びる。すなわち、１つの導電体２９には、Ｘ方向に沿って並ぶ複数の素子２８が共通して接続される。なお、図３及び図４では、複数の素子２８の各々が強磁性体２７上、及び導電体２９上に設けられる場合について説明したが、これに限られない。例えば、複数の素子２８の各々は、導電性のコンタクト（図示せず）を介して、強磁性体２７、及び導電体２９と接続されていてもよい。
以上のように構成されることにより、メモリセルアレイ１０は、１本のビット線ＢＬに対して、２本のワード線ＷＬｄ及びＷＬｕの組が対応する構造となる。そして、メモリセルアレイ１０は、ワード線ＷＬｄとビット線ＢＬとの間にメモリセルＭＣｄが設けられ、ビット線ＢＬとワード線ＷＬｕとの間にメモリセルＭＣｕが設けられる構造を有する。図３及び図４において示されたＺ方向に異なる高さにメモリセルＭＣを有する構造においては、メモリセルＭＣｄが下層に対応付けられ、メモリセルＭＣｕが上層に対応付けられる。すなわち、１つのビット線ＢＬに共通に接続される２つのメモリセルＭＣのうち、ビット線ＢＬの上層に設けられるメモリセルＭＣは添え字“ｕ”が付されたメモリセルＭＣｕに対応し、下層に設けられるメモリセルＭＣは添え字“ｄ”が付されたメモリセルＭＣｄに対応する。
１．１．３ 磁気抵抗効果素子の構成
次に、第１実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成について図５を用いて説明する。図５は、第１実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成を示す断面図である。図５では、例えば、図３及び図４に示された磁気抵抗効果素子ＭＴＪｄ（すなわち、積層体２１（強磁性体２１１、非磁性体２１２、及び強磁性体２１３）の一部、非磁性体２２、並びに強磁性体２３）をＺ方向に垂直な平面（例えば、ＸＺ平面）に沿って切った断面の一例が示される。なお、磁気抵抗効果素子ＭＴＪｕは、磁気抵抗効果素子ＭＴＪｄと同等の構成を有するため、その図示が省略される。
図５に示すように、磁気抵抗効果素子ＭＴＪｄは、記憶層ＳＬ（Storage layer）として機能する強磁性体２３、トンネルバリア層ＴＢ（Tunnel barrier layer）として機能する非磁性体２２、参照層ＲＬ（Reference layer）として機能する強磁性体２１３、スペーサ層ＳＰ（Spacer layer）として機能する非磁性体２１２、及びシフトキャンセル層ＳＣＬ（Shift cancelling layer）として機能する強磁性体２１１を含む。
磁気抵抗効果素子ＭＴＪｄは、例えば、ワード線ＷＬｄ側からビット線ＢＬ側に向けて（Ｚ軸方向に）、強磁性体２１１、非磁性体２１２、強磁性体２１３、非磁性体２２、及び強磁性体２３の順に、複数の材料が積層される。磁気抵抗効果素子ＭＴＪｕは、例えば、ビット線ＢＬ側からワード線ＷＬｕ側に向けて（Ｚ軸方向に）、強磁性体２５１、非磁性体２５２、強磁性体２５３、非磁性体２６、及び強磁性体２７の順に、複数の材料が積層される。磁気抵抗効果素子ＭＴＪｄ及びＭＴＪｕは、例えば、磁気抵抗効果素子ＭＴＪｄ及びＭＴＪｕを構成する磁性体の磁化方向がそれぞれ膜面に対して垂直方向を向く、垂直磁化型のＭＴＪ素子として機能する。
強磁性体２３は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体２３は、ビット線ＢＬ側、ワード線ＷＬｄ側のいずれかの方向に向かう磁化方向を有する。強磁性体２３は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含み、体心立方（ｂｃｃ：Body‐centered cubic）系の結晶構造を有し得る。
非磁性体２２は、非磁性の絶縁膜であり、例えば酸化マグネシウム（ＭｇＯ）を含む。非磁性体２２は、強磁性体２３と強磁性体２１３との間に設けられる。これにより、強磁性体２３、非磁性体２２、及び強磁性体２１３は、磁気トンネル接合を構成する。
強磁性体２１３は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体２１３は、ビット線ＢＬ側、ワード線ＷＬｄ側のいずれかの方向に向かう磁化方向を有する。強磁性体２１３は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含む。強磁性体２１３の磁化方向は、固定されており、図５の例では、強磁性体２１１の方向を向いている。なお、「磁化方向が固定されている」とは、強磁性体２３の磁化方向を反転させ得る大きさの電流（スピントルク）によって、磁化方向が変化しないことを意味する。
なお、図５では図示を省略しているが、強磁性体２１３は、複数の層からなる積層体であってもよい。具体的には例えば、強磁性体２１３を構成する積層体は、上述の層の強磁性体２１１側の面上に、非磁性の導電体を介して、更なる強磁性体が積層される構造であってもよい。強磁性体２１３を構成する積層体内の非磁性の導電体は、例えば、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、及びチタン（Ｔｉ）から選択される少なくとも１つの金属を含み得る。強磁性体２１３を構成する積層体内の更なる強磁性体は、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの人工格子を含み得る。
非磁性体２１２は、非磁性の導電膜であり、例えばルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、バナジウム（Ｖ）、及びクロム（Ｃｒ）から選択される少なくとも１つの元素を含む。
強磁性体２１１は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体２１１は、例えばコバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの合金を含む。強磁性体２１１は、強磁性体２１３と同様、複数の層からなる積層体であってもよい。その場合、強磁性体２１１は、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの人工格子を含み得る。
強磁性体２１１は、ビット線ＢＬ側、ワード線ＷＬｄ側のいずれかの方向に向かう磁化方向を有する。強磁性体２１１の磁化方向は、固定されている。
強磁性体２１３及び２１１は、非磁性体２１２によって反強磁性的に結合される。すなわち、強磁性体２１３及び２１１は、互いに反平行な磁化方向を有するように結合される。このため、図５の例では、強磁性体２１３の磁化方向は、強磁性体２１１の方向を向いている。このような強磁性体２１３、非磁性体２１２、及び強磁性体２１１の結合構造を、ＳＡＦ（Synthetic Anti‐Ferromagnetic）構造という。これにより、強磁性体２１１は、強磁性体２１３の漏れ磁場（stray field）が強磁性体２３の磁化方向に与える影響を低減、又は実質的に相殺することができる。このため、強磁性体２１３の漏れ磁場等に起因する外的要因によって強磁性体２３の磁化の反転し易さに非対称性が発生すること（すなわち、強磁性体２３の磁化の方向の反転する際の反転し易さが、一方から他方に反転する場合と、その逆方向に反転する場合とで異なること）が抑制される。
なお、強磁性体２１１が強磁性体２１３の漏れ磁場を低減、又は相殺するためには、少なくとも強磁性体２１１が強磁性体２１３と同等、又は強磁性体２１３よりも大きい磁化を有していることが望ましい。このため、強磁性体２１１の膜厚は、強磁性体２１３の膜厚と同等又は強磁性体２１３の膜厚よりも大きいことが望ましい。同様に、強磁性体２５１の膜厚は、強磁性体２５３の膜厚と同等又は強磁性体２５３の膜厚よりも大きいことが望ましい。
第１実施形態では、このような磁気抵抗効果素子ＭＴＪに直接書込み電流を流し、この書込み電流によって記憶層ＳＬ及び参照層ＲＬにスピントルクを注入し、記憶層ＳＬの磁化方向及び参照層ＲＬの磁化方向を制御するスピン注入書込み方式を採用する。磁気抵抗効果素子ＭＴＪは、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることが出来る。
磁気抵抗効果素子ＭＴＪに、図５における矢印Ａ１の方向、即ち記憶層ＳＬから参照層ＲＬに向かう方向に、或る大きさの書込み電流Ｉｗ０を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も低くなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。
また、磁気抵抗効果素子ＭＴＪに、図５における矢印Ａ２の方向、即ち参照層ＲＬから記憶層ＳＬに向かう方向に、書込み電流Ｉｗ０より大きい書込み電流Ｉｗ１を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も高くなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti‐Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。
なお、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。
１．２ 本実施形態に係る効果
第１実施形態によれば、磁気記憶装置１は、ワード線ＷＬｕとビット線ＢＬとの間に接続された複数の磁気抵抗効果素子ＭＴＪｄと、ビット線ＢＬとワード線ＷＬｕとの間に接続された複数の磁気抵抗効果素子ＭＴＪｕと、を有する。これにより、ワード線ＷＬとビット線ＢＬの組によって、その間に位置する１つの磁気抵抗効果素子ＭＴＪを一意に選択可能な構造のメモリセルアレイ１０を構成することができる。また、このような構成により、半導体基板２０に対して垂直な方向（Ｚ方向）の異なる高さの位置にメモリセルＭＣを設けることができ、半導体基板２０に沿ってメモリセルＭＣを配置する場合よりも集積密度を向上させることができる。
積層体２１は、半導体基板２０側から順に積層された強磁性体２１１、非磁性体２１２、及び強磁性体２１３を含み、ＳＡＦ構造を形成する。強磁性体２１３、非磁性体２２、及び強磁性体２３は、半導体基板２０側からこの順に積層され、磁気トンネル接合を形成する。これにより、１つの積層体２１は、Ｘ方向に沿って並ぶ複数の磁気抵抗効果素子ＭＴＪｄの各々の参照層ＲＬ、スペーサ層ＳＰ、及びシフトキャンセル層ＳＣＬとして機能することができる。積層体２１は、Ｘ方向に沿って並ぶ複数の磁気抵抗効果素子ＭＴＪｄにわたってＸ方向に延び、ワード線ＷＬｄとしても機能する。このため、積層体２１の半導体基板２０に沿う断面積は、強磁性体２３及び非磁性体２２の断面積よりも大きくすることができる。
同様に、ビット線ＢＬは、半導体基板２０側から順に積層された強磁性体２５１、非磁性体２５２、及び強磁性体２５３を含み、ＳＡＦ構造を形成する。強磁性体２５３、非磁性体２６、及び強磁性体２７は、半導体基板２０側からこの順に積層され、磁気トンネル接合を形成する。これにより、１つの積層体２５は、Ｙ方向に沿って並ぶ複数の磁気抵抗効果素子ＭＴＪｕの各々の参照層ＲＬ、スペーサ層ＳＰ、及びシフトキャンセル層ＳＣＬとして機能することができる。積層体２５は、Ｙ方向に沿って並ぶ複数の磁気抵抗効果素子ＭＴＪｕにわたってＹ方向に延び、ビット線ＢＬとしても機能する。このため、積層体２５の半導体基板２０に沿う断面積は、強磁性体２７及び非磁性体２６の断面積よりも大きくすることができる。
したがって、磁気抵抗効果素子ＭＴＪ間のピッチを小さくしつつ、参照層ＲＬ、及びシフトキャンセル層ＳＣＬの磁化方向の安定性（リテンション特性）の低下を抑制することができる。
補足すると、参照層ＲＬ及びシフトキャンセル層ＳＣＬのリテンション特性は、例えば、参照層ＲＬ及びシフトキャンセル層ＳＣＬの体積と相関する。すなわち、参照層ＲＬ及びシフトキャンセル層ＳＣＬの体積が大きければ、高いリテンション特性が期待できる。第１実施形態によれば、ワード線ＷＬｄ及びビット線ＢＬは、ＳＡＦ構造を形成可能な材料の積層体によって形成される。このため、参照層ＲＬ及びシフトキャンセル層ＳＣＬの半導体基板２０に沿う断面積を、記憶層ＳＬの断面積に律速されることなく大きくすることができる。したがって、磁気抵抗効果素子ＭＴＪ間のピッチを小さくしつつ、参照層ＲＬ、及びシフトキャンセル層ＳＣＬの磁化方向の安定性（リテンション特性）の低下を抑制することができる。
１．３ 変形例
第１実施形態では、磁気抵抗効果素子ＭＴＪｄ及びＭＴＪｕのいずれも、記憶層ＳＬが参照層ＲＬよりも上方に設けられるトップフリー型の構成である場合について説明したが、これに限られない。例えば、磁気抵抗効果素子ＭＴＪｄ及びＭＴＪｕはいずれも、記憶層ＳＬが参照層ＲＬよりも下方に設けられるボトムフリー型の構成であってもよい。以降の説明では、第１実施形態と同等の構成についてはその説明を省略し、第１実施形態と異なる構成について主に説明する。
図６及び図７は、第１実施形態の変形例に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図の一例を示している。図６及び図７はそれぞれ、メモリセルアレイ１０を、Ｙ方向及びＸ方向から見た断面図である。
半導体基板２０の上面上には、例えば、各々がワード線ＷＬｄとして機能する複数の導電体２１Ａが設けられる。複数の導電体２１Ａは、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延びる。なお、図６及び図７では、複数の導電体２１Ａが半導体基板２０上に設けられる場合について説明したが、これに限られない。例えば、複数の導電体２１Ａは、半導体基板２０に接することなく、上方に離れて設けられてもよい。
１つの導電体２１Ａの上面上には、セレクタＳＥＬｄとして機能する複数の素子２２Ａが、例えば、Ｘ方向に沿って並んで設けられる。すなわち、１つの導電体２１Ａ上には、Ｘ方向に沿って並ぶ複数の素子２２Ａが共通して接続される。複数の素子２２Ａの各々の上面上には、強磁性体２３Ａが設けられる。複数の強磁性体２３Ａの各々の上面上には、非磁性体２４Ａが設けられる。積層された強磁性体２３Ａ及び非磁性体２４Ａの組は、１つの磁気抵抗効果素子ＭＴＪｄの一部として機能する。なお、図６及び図７では、複数の素子２２Ａの各々が導電体２１Ａ上、及び強磁性体２３Ａ上に設けられる場合について説明したが、これに限られない。例えば、複数の素子２２Ａの各々は、導電性のコンタクト（図示せず）を介して、導電体２１Ａ、及び強磁性体２３Ａと接続されていてもよい。
複数の非磁性体２４Ａの各々の上面は、複数の積層体２５Ａのいずれか１つに接続される。複数の積層体２５Ａは、導電性を有し、ビット線ＢＬとして機能する。複数の積層体２５Ａは、例えば、Ｘ方向に沿って並んで設けられ、各々がＹ方向に沿って延びる。すなわち、１つの積層体２５Ａには、Ｙ方向に沿って並ぶ複数の非磁性体２４Ａが共通して接続される。
複数の積層体２５Ａの各々は、少なくとも３層の導電性材料が積層されて形成される。より具体的には、例えば、複数の積層体２５Ａの各々は、半導体基板２０側から強磁性体２５１Ａ、非磁性体２５２Ａ、及び強磁性体２５３Ａがこの順に積層される。複数の積層体２５Ａの各々は、Ｙ方向に沿って並ぶ複数の磁気抵抗効果素子ＭＴＪｄの各々の一部を共有しており、当該複数の磁気抵抗効果素子ＭＴＪｄの各々の一部としても機能する。
１つの積層体２５Ａの上面上には、セレクタＳＥＬｕとして機能する複数の素子２６Ａが、例えば、Ｙ方向に沿って並んで設けられる。すなわち、１つの積層体２５Ａ上には、強磁性体２５３Ａ上において、Ｙ方向に沿って並ぶ複数の素子２６Ａが共通して接続される。複数の素子２６Ａの各々の上面上には、強磁性体２７Ａが設けられる。複数の強磁性体２７Ａの各々の上面上には、非磁性体２８Ａが設けられる。積層された強磁性体２７Ａ及び非磁性体２８Ａの組は、１つの磁気抵抗効果素子ＭＴＪｕの一部として機能する。なお、図６及び図７では、複数の素子２６Ａの各々が積層体２５Ａ上、及び強磁性体２７Ａ上に設けられる場合について説明したが、これに限られない。例えば、複数の素子２６Ａの各々は、導電性のコンタクト（図示せず）を介して、積層体２５Ａ、及び強磁性体２７Ａと接続されていてもよい。
複数の非磁性体２８Ａの各々の上面は、複数の積層体２９Ａのいずれか１つに接続される。複数の積層体２９Ａは、導電性を有し、ワード線ＷＬｕとして機能する。複数の積層体２９Ａは、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延びる。すなわち、１つの積層体２９Ａには、Ｘ方向に沿って並ぶ複数の非磁性体２８Ａが共通して接続される。
複数の積層体２９Ａの各々は、少なくとも３層の導電性材料が積層されて形成される。より具体的には、例えば、複数の積層体２９Ａの各々は、半導体基板２０側から強磁性体２９１Ａ、非磁性体２９２Ａ、及び強磁性体２９３Ａがこの順に積層される。複数の積層体２９Ａの各々は、Ｘ方向に沿って並ぶ複数の磁気抵抗効果素子ＭＴＪｕの各々の一部を共有しており、当該複数の磁気抵抗効果素子ＭＴＪｕの各々の一部としても機能する。
以上のように構成されることにより、メモリセルアレイ１０は、Ｚ方向の異なる高さの位置にメモリセルＭＣが設けられた構造となる。
図８は、第１実施形態の変形例に係る磁気記憶装置の磁気抵抗効果素子の構成を示す断面図である。図８では、例えば、図７に示された磁気抵抗効果素子ＭＴＪｄ（すなわち、強磁性体２３Ａ、非磁性体２４Ａ、並びに積層体２５Ａ（強磁性体２５１Ａ、非磁性体２５２Ａ、及び強磁性体２５３Ａ）の一部）をＺ方向に垂直な平面（例えば、ＹＺ平面）に沿って切った断面の一例が示される。なお、磁気抵抗効果素子ＭＴＪｕは、磁気抵抗効果素子ＭＴＪｄと同等の構成を有するため、その図示が省略される。
図８に示すように、磁気抵抗効果素子ＭＴＪｄは、記憶層ＳＬとして機能する強磁性体２３Ａ、トンネルバリア層ＴＢとして機能する非磁性体２４Ａ、参照層ＲＬとして機能する強磁性体２５１Ａ、スペーサ層ＳＰとして機能する非磁性体２５２Ａ、及びシフトキャンセル層ＳＣＬとして機能する強磁性体２５３Ａを含む。
磁気抵抗効果素子ＭＴＪｄは、例えば、ワード線ＷＬｄ側からビット線ＢＬ側に向けて（Ｚ軸方向に）、強磁性体２３Ａ、非磁性体２４Ａ、強磁性体２５１Ａ、非磁性体２５２Ａ、及び強磁性体２５３Ａの順に、複数の材料が積層される。磁気抵抗効果素子ＭＴＪｕは、例えば、ビット線ＢＬ側からワード線ＷＬｕ側に向けて（Ｚ軸方向に）、強磁性体２７Ａ、非磁性体２８Ａ、強磁性体２９１Ａ、非磁性体２９２Ａ、及び強磁性体２９３Ａの順に、複数の材料が積層される。
磁気抵抗効果素子ＭＴＪに、図８における矢印Ａ１’の方向、即ち記憶層ＳＬから参照層ＲＬに向かう方向に、或る大きさの書込み電流Ｉｗ０を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、平行になる。
また、磁気抵抗効果素子ＭＴＪに、図８における矢印Ａ２’の方向、即ち参照層ＲＬから記憶層ＳＬに向かう方向に、書込み電流Ｉｗ０より大きい書込み電流Ｉｗ１を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、反平行になる。
以上のように構成することにより、ボトムフリー型の磁気抵抗効果素子ＭＴＪｄ及びＭＴＪｕを含む構成においても、第１実施形態と同等の効果を奏することができる。
２． 第２実施形態
第１実施形態では、磁気抵抗効果素子ＭＴＪｄの一部がワード線ＷＬｄに含まれ、磁気抵抗効果素子ＭＴＪｕの一部がビット線ＢＬに含まれる場合について説明した。第１実施形態の変形例では、磁気抵抗効果素子ＭＴＪｄの一部がビット線ＢＬに含まれ、磁気抵抗効果素子ＭＴＪｕの一部がワード線ＷＬｕに含まれる場合について説明した。しかしながら、メモリセルアレイ１０の構成は、これに限られない。例えば、磁気抵抗効果素子ＭＴＪｄの一部及び磁気抵抗効果素子ＭＴＪｕの一部が、いずれも１つの配線（例えば、２つのワード線ＷＬｄ及びＷＬｕに挟まれるビット線ＢＬ）に含まれていてもよい。以下の説明では、第１実施形態と同等の構成についてはその説明を省略し、第１実施形態と異なる構成について主に説明する。
２．１ メモリセルアレイの構成
まず、第２実施形態に係る磁気記憶装置のメモリセルアレイの構成について説明する。
図９及び図１０は、第２実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図の一例を示している。図９及び図１０はそれぞれ、第１実施形態における図３及び図４に対応する。
図９及び図１０に示すように、半導体基板２０の上面上には、例えば、各々がワード線ＷＬｄとして機能する複数の導電体４１が設けられる。複数の導電体４１は、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延びる。なお、図９及び図１０では、複数の導電体４１が半導体基板２０上に設けられる場合について説明したが、これに限られない。例えば、複数の導電体４１は、半導体基板２０に接することなく、上方に離れて設けられてもよい。
１つの導電体４１の上面上には、セレクタＳＥＬｄとして機能する複数の素子４２が、例えば、Ｘ方向に並んで設けられる。すなわち、１つの導電体４１には、Ｘ方向に沿って並ぶ複数の素子４２が共通して接続される。複数の素子４２の各々の上面上には、強磁性体４３が設けられる。複数の強磁性体４３の各々の上面上には、非磁性体４４が設けられる。積層された強磁性体４３及び非磁性体４４の組は、１つの磁気抵抗効果素子ＭＴＪｄの一部として機能する。なお、図９及び図１０では、複数の素子４２の各々が導電体４１上、及び強磁性体４３上に設けられる場合について説明したが、これに限られない。例えば、複数の素子４２の各々は、導電性のコンタクト（図示せず）を介して、導電体４１、及び強磁性体４３と接続されていてもよい。
複数の非磁性体４４の各々の上面は、複数の積層体４５のいずれか１つに接続される。複数の積層体４５は、導電性を有し、ビット線ＢＬとして機能する。複数の積層体４５は、例えば、Ｘ方向に沿って並んで設けられ、各々がＹ方向に沿って延びる。すなわち、１つの積層体４５には、積層体４５の下面上において、Ｙ方向に沿って並ぶ複数の非磁性体４４が共通して接続される。
複数の積層体４５の各々は、少なくとも３層の導電性材料が積層されて形成される。より具体的には、例えば、複数の積層体４５の各々は、半導体基板２０側から強磁性体４５１、非磁性体４５２、及び強磁性体４５３がこの順に積層される。複数の積層体４５の各々は、Ｙ方向に沿って並ぶ複数の磁気抵抗効果素子ＭＴＪｄの各々の一部を共有しており、当該複数の磁気抵抗効果素子ＭＴＪｄの各々の一部としても機能する。また、後述するように、複数の積層体４５の各々は、Ｙ方向に沿って並ぶ複数の磁気抵抗効果素子ＭＴＪｕの各々の一部を共有しており、当該複数の磁気抵抗効果素子ＭＴＪｕの各々の一部としても機能する。
１つの積層体４５の上面上には、絶縁性を有する複数の非磁性体４６が、例えばＹ方向に沿って並んで設けられる。すなわち、１つの積層体４５には、強磁性体４５３上において、Ｙ方向に沿って並ぶ複数の非磁性体４６が共通して接続される。複数の非磁性体４６の各々の上面上には、強磁性体４７が設けられる。積層された非磁性体４６及び強磁性体４７の組は、１つの磁気抵抗効果素子ＭＴＪｕの一部として機能する。
すなわち、強磁性体４３、非磁性体４４、及び積層体４５のうちの少なくとも非磁性体４４に接する部分は、１つの磁気抵抗効果素子ＭＴＪｄとして機能する。また、強磁性体４７、非磁性体４６、及び積層体４５のうちの少なくとも非磁性体４６に接する部分は、１つの磁気抵抗効果素子ＭＴＪｕとして機能する。
図９及び図１０の例では、素子４２、強磁性体４３、及び非磁性体４４の積層される位置の直上に、非磁性体４６、強磁性体４７、及び素子４８が積層されている。このような場合、積層体４５のうち、非磁性体４４及び４６に挟まれる部分は、磁気抵抗効果素子ＭＴＪｄの一部としても、磁気抵抗効果素子ＭＴＪｕの一部としても機能し得る。
複数の強磁性体４７の各々の上面上には、セレクタＳＥＬｄとして機能する素子４８が設けられる。複数の素子４８の各々の上面は、複数の導電体４９のいずれか１つに接続される。複数の導電体４９は、導電性を有し、ワード線ＷＬｕとして機能する。複数の導電体４９は、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延びる。すなわち、１つの導電体４９には、Ｘ方向に沿って並ぶ複数の素子４８が共通して接続される。
以上のように構成されることにより、メモリセルアレイ１０は、１本のビット線ＢＬが複数の磁気抵抗効果素子ＭＴＪｄの各々の一部と、複数の磁気抵抗効果素子ＭＴＪｕの各々の一部と、をいずれも含む構造となる。
２．２ 磁気抵抗効果素子の構成
次に、第２実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成について図１１を用いて説明する。図１１は、第２実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成を示す断面図である。図１１では、例えば、図１０に示された磁気抵抗効果素子ＭＴＪｄ（すなわち、強磁性体４３、非磁性体４４、強磁性体４５１、非磁性体４５２、及び強磁性体４５３）、並びに磁気抵抗効果素子ＭＴＪｕ（すなわち、強磁性体４７、非磁性体４６、強磁性体４５３、非磁性体４５２、及び強磁性体４５１）をＺ方向に垂直な平面（例えば、ＹＺ平面）に沿って切った断面の一例が示される。
図１１に示すように、磁気抵抗効果素子ＭＴＪｄは、記憶層ＳＬｄとして機能する強磁性体４３、トンネルバリア層ＴＢｄとして機能する非磁性体４４、参照層ＲＬｄとして機能する強磁性体４５１、スペーサ層ＳＰｄとして機能する非磁性体４５２、及びシフトキャンセル層ＳＣＬｄとして機能する強磁性体４５３を含む。磁気抵抗効果素子ＭＴＪｕは、記憶層ＳＬｕとして機能する強磁性体４７、トンネルバリア層ＴＢｕとして機能する非磁性体４６、参照層ＲＬｕとして機能する強磁性体４５３、スペーサ層ＳＰｕとして機能する非磁性体４５２、及びシフトキャンセル層ＳＣＬｕとして機能する強磁性体４５１を含む。すなわち、強磁性体４５１は、参照層ＲＬｄとしてもシフトキャンセル層ＳＣＬｕとしても機能し、強磁性体４５３は、参照層ＲＬｕとしてもシフトキャンセル層ＳＣＬｄとしても機能する。
強磁性体４３及び非磁性体４４は、第１実施形態の変形例の図８において説明した強磁性体２３Ａ及び非磁性体２４Ａと同等の構成を有するため、その説明を省略する。
強磁性体４７及び非磁性体４６は、第１実施形態の図５において説明した強磁性体２３及び非磁性体２２と同等の構成を有するため、その説明を省略する。
上述の通り、強磁性体４５１及び４５３は、参照層ＲＬとしてもシフトキャンセル層ＳＣＬとしても機能できるように構成される。すなわち、強磁性体４５１及び４５３は、非磁性体４５２によって互いに反強磁性的に結合しており、かつ、非磁性体４５２に対して上下対称な構成を有する。このため、強磁性体４５１及び４５３の膜厚は、実質的に等しくなり得る。
より具体的には、強磁性体４５１は、例えば、非磁性体４４との界面において、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含む。図１１では図示を省略しているが、強磁性体４５１は、複数の層からなる積層体であってもよい。具体的には例えば、強磁性体４５１を構成する積層体は、非磁性体４４との界面に形成される層の上面上に、非磁性の導電体を介して、更なる強磁性体が積層される構造であってもよい。強磁性体４５１を構成する積層体内の非磁性の導電体は、例えば、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、及びチタン（Ｔｉ）から選択される少なくとも１つの金属を含み得る。強磁性体４５１を構成する積層体内の更なる強磁性体は、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの人工格子を含み得る。そして、強磁性体４５１を構成する積層体内の更なる強磁性体は、非磁性体４５２に接する。
同様に、強磁性体４５３は、例えば、非磁性体４６との界面において、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含む。図１１では図示を省略しているが、強磁性体４５３は、複数の層からなる積層体であってもよい。具体的には例えば、強磁性体４５３を構成する積層体は、非磁性体４６との界面に形成される層の下面上に、非磁性の導電体を介して、更なる強磁性体が積層される構造であってもよい。強磁性体４５３を構成する積層体内の非磁性の導電体は、例えば、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、及びチタン（Ｔｉ）から選択される少なくとも１つの金属を含み得る。強磁性体４５３を構成する積層体内の更なる強磁性体は、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの人工格子を含み得る。そして、強磁性体４５３を構成する積層体内の更なる強磁性体は、非磁性体４５２に接する。
非磁性体４５２は、非磁性の導電膜であり、例えばルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、バナジウム（Ｖ）、及びクロム（Ｃｒ）から選択される少なくとも１つの元素を含む。
以上のように構成することにより、強磁性体４５１は、強磁性体４３及び非磁性体４４と磁気トンネル接合を形成し、強磁性体４５３は、強磁性体４７及び非磁性体４６と磁気トンネル接合を形成することができる。また、強磁性体４５１及び４５３は、ＳＡＦ構造を形成し、互いが発生する漏れ磁場を低減し、又は相殺することができる。
２．３ 本実施形態に係る効果
第２実施形態によれば、積層体４５は、半導体基板２０側から順に積層された強磁性体４５１、非磁性体４５２、及び強磁性体４５３を含み、ＳＡＦ構造を形成する。強磁性体４３、非磁性体４４、及び強磁性体４５１は、磁気トンネル接合を形成する。強磁性体４７、非磁性体４６、及び強磁性体４５３は、磁気トンネル接合を形成する。これにより、１つの積層体４５は、Ｙ方向に沿って並ぶ複数の磁気抵抗効果素子ＭＴＪｄの各々と、複数の磁気抵抗効果素子ＭＴＪｕの各々と、の参照層ＲＬ、スペーサ層ＳＰ、及びシフトキャンセル層ＳＣＬとして機能することができる。積層体４５は、Ｙ方向に沿って並ぶ複数の磁気抵抗効果素子ＭＴＪｄ及びＭＴＪｕにわたってＹ方向に延び、ビット線ＢＬとしても機能する。このため、積層体４５の半導体基板２０に沿う断面積は、強磁性体４３及び非磁性体４４、又は強磁性体４７及び非磁性体４６の断面積よりも大きくすることができる。したがって、磁気抵抗効果素子ＭＴＪ間のピッチを小さくしつつ、参照層ＲＬ、及びシフトキャンセル層ＳＣＬの磁化方向の安定性（リテンション特性）の低下を抑制することができる。
また、上述の通り、積層体４５は、Ｚ方向に積層される磁気抵抗効果素子ＭＴＪｄ及びＭＴＪｕの参照層ＲＬ、スペーサ層ＳＰ、及びシフトキャンセル層ＳＣＬとして機能する。これにより、２つの磁気抵抗効果素子ＭＴＪに対して参照層ＲＬ、スペーサ層ＳＰ、及びシフトキャンセル層ＳＣＬの組を２組用意する場合よりも積層数を低減することができる。このため、メモリセルアレイ１０の製造工程の増加を抑制することができる。
また、強磁性体４５１及び４５３は、非磁性体４５２に対して上下対称の構成を有する。これにより、互いの漏れ磁場を同程度の割合で低減し、又は相殺することができる。したがって、強磁性体４５１及び４５３は、磁気抵抗効果素子ＭＴＪｄ及びＭＴＪｕのうちの一方の参照層ＲＬとして機能しつつ、他方のシフトキャンセル層ＳＣＬとして機能することができる。
３． 第３実施形態
第２実施形態では、ＳＡＦ構造を形成する材料によってビット線ＢＬが形成される場合について説明したが、これに限られない。例えば、ビット線ＢＬは、抵抗値を低下させるために、ＳＡＦ構造を形成する導電体よりも低抵抗な導電体を含んでもよい。以下の説明では、第１実施形態及び第２実施形態と同等の構成については説明を省略し、第１実施形態及び第２実施形態と異なる構成について主に説明する。
３．１ メモリセルアレイの構成
まず、第３実施形態に係る磁気記憶装置のメモリセルアレイの構成について説明する。
図１２及び図１３は、第３実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図の一例を示している。図１２及び図１３はそれぞれ、第１実施形態における図３及び図４、第１実施形態の変形例における図６及び図７、並びに第２実施形態における図９及び図１０に対応する。
図１２及び図１３に示すように、導電体４１、素子４２、強磁性体４３、及び非磁性体４４の構成については、第１実施形態の変形例の図６及び図７において説明した導電体２１Ａ、素子２２Ａ、強磁性体２３Ａ、及び非磁性体２４Ａの構成と同等であるため、その説明を省略する。
複数の非磁性体４４の各々の上面上には、複数の積層体４５’のいずれか１つに接続される。複数の積層体４５’は、導電性を有し、ビット線ＢＬとして機能する。複数の積層体４５’は、例えば、Ｘ方向に沿って並んで設けられ、各々がＹ方向に沿って延びる。すなわち、１つの積層体４５’には、積層体４５’の下面上において、Ｙ方向に沿って並ぶ複数の非磁性体４４が共通して接続される。
複数の積層体４５’の各々は、少なくとも７層の導電性材料が積層されて形成される。より具体的には、例えば、複数の積層体４５’の各々は、半導体基板２０側からＳＡＦ層４５＿１、低抵抗層４５＿２、及びＳＡＦ層４５＿３がこの順に積層される。
ＳＡＦ層４５＿１は、半導体基板２０側から強磁性体４５１、非磁性体４５２、及び強磁性体４５３がこの順に積層される。ＳＡＦ層４５＿１（強磁性体４５１、非磁性体４５２、及び強磁性体４５３）の構成については、第１実施形態の変形例の図６及び図７において説明した積層体２５Ａ（強磁性体２５１Ａ、非磁性体２５２Ａ、及び強磁性体２５３Ａ）の構成と同等であるため、その説明を省略する。
低抵抗層４５＿２は、ＳＡＦ層４５＿１及び４５＿３よりも低抵抗の導電体である。低抵抗層４５＿２は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）を含み、ビット線ＢＬの配線抵抗の増加を抑制する機能を有する。
ＳＡＦ層４５＿３は、半導体基板２０側から強磁性体４５４、非磁性体４５５、及び強磁性体４５６がこの順に積層される。ＳＡＦ層４５＿３（強磁性体４５４、非磁性体４５５、及び強磁性体４５６）の構成については、第１実施形態の図３及び図４において説明した積層体２５（強磁性体２５１、非磁性体２５２、及び強磁性体２５３）の構成と同等であるため、その説明を省略する。
複数の積層体４５’の各々のうちＳＡＦ層４５＿１は、Ｙ方向に沿って並ぶ複数の磁気抵抗効果素子ＭＴＪｄの各々の一部を共有しており、当該複数の磁気抵抗効果素子ＭＴＪｄの各々の一部としても機能する。また、後述するように、複数の積層体４５’の各々のうちＳＡＦ層４５＿３は、Ｙ方向に沿って並ぶ複数の磁気抵抗効果素子ＭＴＪｕの各々の一部を共有しており、当該複数の磁気抵抗効果素子ＭＴＪｕの各々の一部としても機能する。
非磁性体４６、強磁性体４７、素子４８、及び導電体４９の構成については、第１実施形態の図３及び図４において説明した非磁性体２６、強磁性体２７、素子２８、及び導電体２９の構成と同等であるため、その説明を省略する。
以上のように構成されることにより、メモリセルアレイ１０は、１本のビット線ＢＬが複数の磁気抵抗効果素子ＭＴＪｄの各々の一部と、複数の磁気抵抗効果素子ＭＴＪｕの各々の一部と、をいずれも含む構造となる。
３．２ 磁気抵抗効果素子の構成
次に、第３実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成について図１４を用いて説明する。図１４は、第３実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成を示す断面図である。図１４では、例えば、図１３に示された磁気抵抗効果素子ＭＴＪｄ（すなわち、強磁性体４３、非磁性体４４、強磁性体４５１、非磁性体４５２、及び強磁性体４５３）、並びに磁気抵抗効果素子ＭＴＪｕ（すなわち、強磁性体４７、非磁性体４６、強磁性体４５６、非磁性体４５５、及び強磁性体４５４）をＺ方向に垂直な平面（例えば、ＹＺ平面）に沿って切った断面の一例が示される。
図１４に示すように、磁気抵抗効果素子ＭＴＪｄは、記憶層ＳＬｄとして機能する強磁性体４３、トンネルバリア層ＴＢｄとして機能する非磁性体４４、参照層ＲＬｄとして機能する強磁性体４５１、スペーサ層ＳＰｄとして機能する非磁性体４５２、及びシフトキャンセル層ＳＣＬｄとして機能する強磁性体４５３を含む。磁気抵抗効果素子ＭＴＪｕは、記憶層ＳＬｕとして機能する強磁性体４７、トンネルバリア層ＴＢｕとして機能する非磁性体４６、参照層ＲＬｕとして機能する強磁性体４５６、スペーサ層ＳＰｕとして機能する非磁性体４５５、及びシフトキャンセル層ＳＣＬｕとして機能する強磁性体４５４を含む。
このように、第３実施形態に係る磁気抵抗効果素子ＭＴＪｄ及びＭＴＪｕは、第１実施形態の変形例の図８において説明した磁気抵抗効果素子ＭＴＪｄの構成と、第１実施形態の図５において説明した磁気抵抗効果素子ＭＴＪｕの構成とが、低抵抗層４５＿２を挟むように設けられた構造を有している。
以上のように構成することにより、磁気抵抗効果素子ＭＴＪｄの一部と、磁気抵抗効果素子ＭＴＪｕの一部と、が１つのビット線ＢＬに含まれつつ、磁気抵抗効果素子ＭＴＪｄ及びＭＴＪｕは互いに分離した構成となる。
３．３ 本実施形態に係る効果
第３実施形態によれば、積層体４５’は、ＳＡＦ層４５＿１、低抵抗層４５＿２、及びＳＡＦ層４５＿３を含む。ＳＡＦ層４５＿１内の強磁性体４５１、非磁性体４５２、及び強磁性体４５３は、ＳＡＦ構造を形成し、強磁性体４５１、非磁性体４４、及び強磁性体４３は、磁気トンネル接合を形成する。ＳＡＦ層４５＿３内の強磁性体４５６、非磁性体４５５、及び強磁性体４５４は、ＳＡＦ構造を形成し、強磁性体４５６、非磁性体４６、及び強磁性体４７は、磁気トンネル接合を形成する。これにより、１つの積層体４５’は、Ｙ方向に沿って並ぶ複数の磁気抵抗効果素子ＭＴＪｄの各々と、複数の磁気抵抗効果素子ＭＴＪｕの各々と、の参照層ＲＬ、スペーサ層ＳＰ、及びシフトキャンセル層ＳＣＬとして機能することができる。積層体４５’は、Ｙ方向に沿って並ぶ複数の磁気抵抗効果素子ＭＴＪｄ及びＭＴＪｕにわたってＹ方向に延び、ビット線ＢＬとしても機能する。このため、積層体４５’の半導体基板２０に沿う断面積は、強磁性体４３及び非磁性体４４、又は強磁性体４７及び非磁性体４６の断面積よりも大きくすることができる。したがって、磁気抵抗効果素子ＭＴＪ間のピッチを小さくしつつ、参照層ＲＬ、及びシフトキャンセル層ＳＣＬの磁化方向の安定性（リテンション特性）の低下を抑制することができる。
また、低抵抗層４５＿２は、ＳＡＦ層４５＿１及び４５＿３の間に設けられ、低抵抗層４５＿２の抵抗値は、ＳＡＦ層４５＿１及び４５＿３より小さい。これにより、積層体４５’の抵抗値の増加を抑制することができ、ひいては、消費電力の増加を抑制することができる。
４．その他
なお、上述の第１実施形態、第２実施形態、及び第３実施形態に限らず、種々の変形が適用可能である。
例えば、上述の第１実施形態、第２実施形態、及び第３実施形態で述べた磁気抵抗効果素子ＭＴＪは、垂直磁化ＭＴＪである場合について説明したが、これに限らず、膜面と平行に磁気異方性を有する面内磁化ＭＴＪ素子であってもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…磁気記憶装置、１０…メモリセルアレイ、１１…ロウ選択回路、１２…カラム選択回路、１３…デコード回路、１４…書込み回路、１５…読出し回路、１６…電圧生成回路、１７…入出力回路、１８制御回路、２０…半導体基板、２１，２５，４５，４５’…積層体、２２，２６，４４，４６，２１２，２５２，４５２，４５５…非磁性体、２３，２７，４３，４７，２１１，２１３，２５１，２５３，４５１，４５３，４５４，４５６…強磁性体、２４，２８，４２，４８…素子、２９，４１，４９…導電体、４５＿１，４５＿３…ＳＡＦ層、４５＿２…低抵抗層。

Claims (20)

  1. 第１強磁性体を含む第１積層体と、
    第２強磁性体を含む第２積層体と、
    前記第１強磁性体と、第３強磁性体と、前記第１強磁性体及び前記第３強磁性体の間の第１非磁性体と、を含む第１磁気抵抗効果素子と、
    前記第１強磁性体と、第４強磁性体と、前記第１強磁性体及び前記第４強磁性体の間の第２非磁性体と、を含む第２磁気抵抗効果素子と、
    前記第２強磁性体と、第５強磁性体と、前記第２強磁性体及び前記第５強磁性体の間の第３非磁性体と、を含む第３磁気抵抗効果素子と、
    前記第２強磁性体と、第６強磁性体と、前記第２強磁性体及び前記第６強磁性体の間の第４非磁性体と、を含む第４磁気抵抗効果素子と、
    を備え、
    前記第１積層体及び前記第２積層体の積層方向において、
    前記第３強磁性体及び前記第４強磁性体は、前記第１積層体と前記第２積層体との間に位置し、
    前記第２積層体は、前記第３強磁性体及び前記第４強磁性体と、前記第５強磁性体及び前記第６強磁性体との間に位置する、
    磁気記憶装置。
  2. 前記第１積層体は、第７強磁性体と、前記第１強磁性体及び前記第７強磁性体の間の第５非磁性体と、を更に含み、
    前記第２積層体は、第８強磁性体と、前記第２強磁性体及び前記第８強磁性体の間の第６非磁性体と、を更に含む、
    請求項１記載の磁気記憶装置。
  3. 前記第１磁気抵抗効果素子は、前記第１積層体の第１部分を含み、
    前記第２磁気抵抗効果素子は、前記第１積層体の第２部分を含み、
    前記第３磁気抵抗効果素子は、前記第２積層体の第１部分を含み、
    前記第４磁気抵抗効果素子は、前記第２積層体の第２部分を含む、
    請求項２記載の磁気記憶装置。
  4. 前記第１積層体及び前記第２積層体は、前記第４強磁性体、前記第５強磁性体、及び前記第６強磁性体を介することなく、前記第３強磁性体を介して接続される、
    請求項１記載の磁気記憶装置。
  5. 前記第１積層体及び前記第２積層体は、互いに異なる方向に延びる、
    請求項１記載の磁気記憶装置。
  6. 前記第７強磁性体は、前記第１強磁性体に対して前記第３強磁性体及び前記第４強磁性体と反対側に位置し、
    前記第８強磁性体は、前記第２強磁性体に対して前記第５強磁性体及び前記第６強磁性体と反対側に位置し、
    前記第１強磁性体の膜厚は、前記第７強磁性体の膜厚より小さく、
    前記第２強磁性体の膜厚は、前記第８強磁性体の膜厚より小さい、
    請求項２記載の磁気記憶装置。
  7. 第１強磁性体及び第２強磁性体を含む積層体と、
    前記第１強磁性体と、第３強磁性体と、前記第１強磁性体及び前記第３強磁性体の間の第１非磁性体と、を含む第１磁気抵抗効果素子と、
    前記第１強磁性体と、第４強磁性体と、前記第１強磁性体及び前記第４強磁性体の間の第２非磁性体と、を含む第２磁気抵抗効果素子と、
    前記第２強磁性体と、第５強磁性体と、前記第２強磁性体及び前記第５強磁性体の間の第３非磁性体と、を含む第３磁気抵抗効果素子と、
    前記第２強磁性体と、第６強磁性体と、前記第２強磁性体及び前記第６強磁性体の間の第４非磁性体と、を含む第４磁気抵抗効果素子と、
    を備え、
    前記積層体の積層方向において、前記積層体は、前記第３強磁性体及び前記第４強磁性体と、前記第５強磁性体及び前記第６強磁性体との間に位置する、
    磁気記憶装置。
  8. 前記積層体は、前記第１強磁性体と前記第２強磁性体との間の第５非磁性体を更に含む、
    請求項７記載の磁気記憶装置。
  9. 前記第１磁気抵抗効果素子及び前記第３磁気抵抗効果素子は、前記積層体の第１部分を含み、
    前記第２磁気抵抗効果素子及び前記第４磁気抵抗効果素子は、前記積層体の第２部分を含む、
    請求項８記載の磁気記憶装置。
  10. 前記第１強磁性体の膜厚は、前記第２強磁性体の膜厚と同一である、
    請求項８記載の磁気記憶装置。
  11. 前記第１強磁性体及び前記第２強磁性体は、前記第５非磁性体に対して対称な構成を有する、
    請求項８記載の磁気記憶装置。
  12. 前記積層体は、
    第７強磁性体と、
    前記第１強磁性体と前記第７強磁性体との間の第５非磁性体と、
    第８強磁性体と、
    前記第２強磁性体と前記第８強磁性体との間の第６非磁性体と、
    導電体と、
    を更に含み、
    前記第１強磁性体、前記第７強磁性体、及び前記第５非磁性体と、前記第２強磁性体、前記第８強磁性体、及び前記第６非磁性体とは、前記導電体に対して互いに反対側に位置する、
    請求項７記載の磁気記憶装置。
  13. 前記第１磁気抵抗効果素子は、前記積層体のうちの前記第１強磁性体、前記第７強磁性体、及び前記第５非磁性体、の第１部分を含み、
    前記第２磁気抵抗効果素子は、前記積層体のうちの前記第１強磁性体、前記第７強磁性体、及び前記第５非磁性体、の第２部分を含み、
    前記第３磁気抵抗効果素子は、前記積層体のうちの前記第２強磁性体、前記第８強磁性体、及び前記第６非磁性体、の第１部分を含み、
    前記第４磁気抵抗効果素子は、前記積層体のうちの前記第２強磁性体、前記第８強磁性体、及び前記第６非磁性体、の第２部分を含む、
    請求項１２記載の磁気記憶装置。
  14. 前記第７強磁性体は、前記第１強磁性体に対して前記第３強磁性体及び前記第４強磁性体と反対側に位置し、
    前記第８強磁性体は、前記第２強磁性体に対して前記第５強磁性体及び前記第６強磁性体と反対側に位置し、
    前記第１強磁性体の膜厚は、前記第７強磁性体の膜厚より小さく、
    前記第２強磁性体の膜厚は、前記第８強磁性体の膜厚より小さい、
    請求項１２記載の磁気記憶装置。
  15. 前記導電体は、銅（Ｃｕ）又はアルミニウム（Ａｌ）を含む、
    請求項１２記載の磁気記憶装置。
  16. 前記第５非磁性体は、ルテニウム（Ｒｕ）、又はイリジウム（Ｉｒ）を含む、
    請求項８記載の磁気記憶装置。
  17. 前記第５非磁性体及び前記第６非磁性体は、ルテニウム（Ｒｕ）、又はイリジウム（Ｉｒ）を含む、
    請求項２又は請求項１２記載の磁気記憶装置。
  18. 前記第１非磁性体、前記第２非磁性体、前記第３非磁性体、及び前記第４非磁性体は、酸化マグネシウム（ＭｇＯ）を含む、
    請求項１又は請求項７記載の磁気記憶装置。
  19. 前記第１磁気抵抗効果素子及び第１スイッチング素子を含む第１メモリセルと、
    前記第２磁気抵抗効果素子及び第２スイッチング素子を含む第２メモリセルと、
    前記第３磁気抵抗効果素子及び第３スイッチング素子を含む第３メモリセルと、
    前記第４磁気抵抗効果素子及び第４スイッチング素子を含む第４メモリセルと、
    を含む、
    請求項１又は請求項７記載の磁気記憶装置。
  20. 前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、及び前記第４スイッチング素子は、二端子型スイッチを含む、
    請求項１９記載の磁気記憶装置。
JP2019049540A 2019-03-18 2019-03-18 磁気記憶装置 Pending JP2020155440A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019049540A JP2020155440A (ja) 2019-03-18 2019-03-18 磁気記憶装置
US16/559,204 US10867650B2 (en) 2019-03-18 2019-09-03 Magnetic storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019049540A JP2020155440A (ja) 2019-03-18 2019-03-18 磁気記憶装置

Publications (1)

Publication Number Publication Date
JP2020155440A true JP2020155440A (ja) 2020-09-24

Family

ID=72513748

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019049540A Pending JP2020155440A (ja) 2019-03-18 2019-03-18 磁気記憶装置

Country Status (2)

Country Link
US (1) US10867650B2 (ja)
JP (1) JP2020155440A (ja)

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299584A (ja) 2001-04-03 2002-10-11 Mitsubishi Electric Corp 磁気ランダムアクセスメモリ装置および半導体装置
US6885577B2 (en) 2003-06-18 2005-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic RAM cell device and array architecture
JP4444241B2 (ja) * 2005-10-19 2010-03-31 株式会社東芝 磁気抵抗効果素子、磁気ランダムアクセスメモリ、電子カード及び電子装置
JP2008098523A (ja) * 2006-10-13 2008-04-24 Toshiba Corp 磁気抵抗効果素子および磁気メモリ
JP2007281502A (ja) 2007-06-01 2007-10-25 Toshiba Corp 磁気メモリ及び磁気メモリ装置
JP4599425B2 (ja) * 2008-03-27 2010-12-15 株式会社東芝 磁気抵抗素子及び磁気メモリ
JP5383744B2 (ja) 2011-05-24 2014-01-08 株式会社日立製作所 磁気メモリ
JP5571142B2 (ja) 2012-09-25 2014-08-13 株式会社東芝 磁気メモリ
CN106463611B (zh) * 2014-03-13 2020-03-27 东芝存储器株式会社 磁阻元件
KR102482372B1 (ko) * 2015-10-15 2022-12-29 삼성전자주식회사 자기 저항 메모리 소자 및 그 제조 방법
JP2019054095A (ja) * 2017-09-14 2019-04-04 東芝メモリ株式会社 磁気抵抗素子
US10971545B2 (en) * 2018-01-12 2021-04-06 Everspin Technologies, Inc. Magnetoresistive stacks and methods therefor
JP2019160368A (ja) * 2018-03-13 2019-09-19 東芝メモリ株式会社 半導体記憶装置
US10811597B2 (en) * 2018-05-15 2020-10-20 Everspin Technologies, Inc. Magnetoresistive stack/structure and methods therefor
US11417829B2 (en) * 2018-05-18 2022-08-16 Integrated Silicon Solution, (Cayman) Inc. Three dimensional perpendicular magnetic tunnel junction with thin film transistor array
US11189659B2 (en) * 2018-08-29 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for MRAM MTJ top electrode to via interface
JP7068110B2 (ja) * 2018-09-06 2022-05-16 キオクシア株式会社 半導体記憶装置

Also Published As

Publication number Publication date
US20200302985A1 (en) 2020-09-24
US10867650B2 (en) 2020-12-15

Similar Documents

Publication Publication Date Title
JP7068110B2 (ja) 半導体記憶装置
US10854252B2 (en) Magnetic storage device with a stack of magnetic layers including iron (Fe) and cobalt (co)
US10937947B2 (en) Magnetic memory device with a nonmagnet between two ferromagnets of a magnetoresistive effect element
JP2018152432A (ja) 磁気記憶装置
CN111724839B (zh) 磁存储装置
JP7204549B2 (ja) 磁気装置
TWI791141B (zh) 磁性裝置
JP2021044444A (ja) 磁気記憶装置
US11832528B2 (en) Magnetic memory device
TWI698865B (zh) 磁性記憶裝置
CN110880344B (zh) 磁存储装置
JP2020155440A (ja) 磁気記憶装置
US20230062011A1 (en) Magnetic memory device
JP2023140671A (ja) 磁気記憶装置
JP2022049876A (ja) 磁気記憶装置及び磁気記憶装置の製造方法