JP2019160368A - 半導体記憶装置 - Google Patents

Abstract

【課題】読出しの安定性を確保しつつ、回路面積の増加を抑制する。【解決手段】一実施形態の半導体記憶装置は、各々が抵抗変化素子と、セレクタと、を含む第１及び第２メモリセルと、上記第１メモリセルの第１端に電気的に接続された第１導電体と、上記第１メモリセルの第２端と上記第２メモリセルの第１端との間を電気的に接続する第２導電体と、上記第２メモリセルの第２端に電気的に接続された第３導電体と、上記第１導電体を介して上記第１メモリセルと電気的に接続可能な第１定電流源と、上記第３導電体を介して上記第２メモリセルと電気的に接続可能な第２定電流源と、上記第１定電流源から上記第１メモリセルに向けて流れる電流に基づき、上記第１メモリセルからデータを読出す第１センスアンプと、上記第２メモリセルから上記第２定電流源に向けて流れる電流に基づき、上記第２メモリセルからデータを読出す第２センスアンプと、を備える。【選択図】図１１

Description

実施形態は、半導体記憶装置に関する。

抵抗変化素子を用いた半導体記憶装置が知られている。

米国特許第８５７６６１６号明細書

読出しの安定性を確保しつつ、回路面積の増加を抑制する。

実施形態の半導体記憶装置は、第１メモリセルと、第２メモリセルと、第１導電体と、第２導電体と、第３導電体と、第１定電流源と、第２定電流源と、第１センスアンプと、第２センスアンプと、を備える。上記第１メモリセル及び上記第２メモリセルの各々は、抵抗変化素子と、セレクタと、を含む。上記第１導電体は、上記第１メモリセルの第１端に電気的に接続される。上記第２導電体は、上記第１メモリセルの第２端と上記第２メモリセルの第１端との間を電気的に接続する。上記第３導電体は、上記第２メモリセルの第２端に電気的に接続される。上記第１定電流源は、上記第１導電体を介して上記第１メモリセルと電気的に接続可能である。上記第２定電流源は、上記第３導電体を介して上記第２メモリセルと電気的に接続可能である。上記第１センスアンプは、上記第１定電流源から上記第１メモリセルに向けて流れる電流に基づき、上記第１メモリセルからデータを読出す。上記第２センスアンプは、上記第２メモリセルから上記第２定電流源に向けて流れる電流に基づき、上記第２メモリセルからデータを読出す。

第１実施形態に係る磁気記憶装置の構成を説明するためのブロック図。 第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための回路図。 第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。 第１実施形態に係る磁気記憶装置のメモリセルアレイのレイアウトを説明するための平面図。 第１実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成を説明するための断面図。 第１実施形態に係る磁気記憶装置のメモリセルアレイの行方向の接続関係を説明するための回路図。 第１実施形態に係る磁気記憶装置のメモリセルアレイの列方向の接続関係を説明するための回路図。 第１実施形態に係る磁気記憶装置の読出し回路の構成を説明するための回路図。 第１実施形態に係る磁気記憶装置の読出し回路の構成を説明するための回路図。 第１実施形態に係る磁気記憶装置におけるメモリセルの選択動作を説明するための模式図。 第１実施形態に係る磁気記憶装置における読出し動作の際の電流経路を説明するための模式図。 第１実施形態に係る磁気記憶装置における読出し動作の際の電流経路を説明するための模式図。 第１実施形態に係る磁気記憶装置における読出し動作の際の電流経路を説明するための模式図。 第１実施形態に係る磁気記憶装置における読出し動作を説明するためのタイミングチャート。 第１実施形態に係る磁気記憶装置における読出し動作を説明するためのタイミングチャート。 第１実施形態に係る磁気記憶装置の読出し方式を説明するためのダイアグラム。 第２実施形態に係る磁気記憶装置の構成を説明するためのブロック図。 第２実施形態に係る磁気記憶装置のメモリセルアレイの行方向及び列方向の接続関係を説明するための回路図。 第２実施形態に係る磁気記憶装置における読出し動作の際の電流経路を説明するための模式図。 第２実施形態に係る磁気記憶装置における読出し動作の際の電流経路を説明するための模式図。 第３実施形態に係る磁気記憶装置のメモリセルの構成を説明するための断面図。 第３実施形態に係る磁気記憶装置における読出し動作の際の電流経路を説明するための模式図。 第４実施形態に係る磁気記憶装置のメモリセルアレイの行方向及び列方向の接続関係を説明するための回路図。 第４実施形態に係る磁気記憶装置における読出し動作の際の電流経路を説明するための模式図。 第４実施形態に係る磁気記憶装置における読出し動作の際の電流経路を説明するための模式図。 第４実施形態に係る磁気記憶装置における読出し動作の際の電流経路を説明するための模式図。 第５実施形態に係る磁気記憶装置のメモリセルの構成を説明するための断面図。 第５実施形態に係る磁気記憶装置のメモリセルアレイの行方向及び列方向の接続関係を説明するための回路図。 第５実施形態に係る磁気記憶装置における読出し動作の際の電流経路を説明するための模式図。 第５実施形態に係る磁気記憶装置における読出し動作の際の電流経路を説明するための模式図。 第５実施形態に係る磁気記憶装置における読出し動作の際の電流経路を説明するための模式図。 第１変形例に係る磁気記憶装置のメモリセルアレイの構成を説明するための回路図。 第１変形例に係る磁気記憶装置のメモリセルの構成を説明するための断面図。 第１変形例に係る磁気記憶装置のメモリセルアレイの行方向の接続関係を説明するための回路図。 第１変形例に係る磁気記憶装置のメモリセルアレイの列方向の接続関係を説明するための回路図。 第１変形例に係る磁気記憶装置における読出し動作の際の電流経路を説明するための模式図。 第１変形例に係る磁気記憶装置における読出し動作の際の電流経路を説明するための模式図。 第１変形例に係る磁気記憶装置における読出し動作の際の電流経路を説明するための模式図。 第１変形例に係る磁気記憶装置における読出し動作の際の電流経路を説明するための模式図。 第１変形例に係る磁気記憶装置における読出し動作の際の電流経路を説明するための模式図。 第１変形例の更なる変形例に係る磁気記憶装置における読出し動作の際の電流経路を説明するための模式図。 第２変形例に係る磁気記憶装置のメモリセルアレイの構成を説明するための回路図。 第２変形例に係る磁気記憶装置のメモリセルの構成を説明するための断面図。 第２変形例に係る磁気記憶装置のメモリセルアレイの行方向の接続関係を説明するための回路図。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。

なお、以下では、実施形態に係る半導体記憶装置の一例として、磁気抵抗効果（ＭＴＪ：Magnetic Tunnel Junction）素子を抵抗変化素子として用いた、垂直磁化方式による磁気記憶装置（ＭＲＡＭ：Magnetoresistive Random Access Memory）について説明する。

１．第１実施形態
第１実施形態に係る磁気記憶装置について説明する。

１．１ 構成について
まず、第１実施形態に係る磁気記憶装置の構成について説明する。

１．１．１ 磁気記憶装置の構成について
図１は、第１実施形態に係る磁気記憶装置の構成を示すブロック図である。図１に示すように、磁気記憶装置１は、メモリセルアレイ１０（１０ａ及び１０ｂ）、ロウ選択回路１１（１１ａ及び１１ｂ）、カラム選択回路１２（１２ａ及び１２ｂ）、レイヤ選択回路１３、デコード回路１４、書込み回路１５（１５ａ及び１５ｂ）、読出し回路１６、電圧生成回路１７、入出力回路１８、並びに制御回路１９を備えている。

メモリセルアレイ１０ａ及び１０ｂはそれぞれ、行（row）、及び列（column）に対応付けられた複数のメモリセルＭＣａ及びＭＣｂを備えている。具体的には、同一行にあるメモリセルＭＣａ及びＭＣｂはそれぞれ、同一のワード線ＷＬａ及びＷＬｂに接続され、同一列にあるメモリセルＭＣａ及びＭＣｂはそれぞれ、同一のビット線ＢＬａ及びＢＬｂに接続される。

また、メモリセルＭＣａ及びＭＣｂは、層（layer）に更に対応づけられる。すなわち、メモリセルＭＣａは、メモリセルＭＣａｕ及びメモリセルＭＣａｄを含み、メモリセルＭＣｂは、メモリセルＭＣｂｕ及びメモリセルＭＣｂｄを含む。より具体的には、同一行にあるメモリセルＭＣａｕ及びＭＣａｄはそれぞれ、同一のワード線ＷＬａｕ及びＷＬａｄに接続され、同一列にあるメモリセルＭＣａｕ及びＭＣａｄは、同一のビット線ＢＬａに共通して接続される。同様に、同一行にあるメモリセルＭＣｂｕ及びＭＣｂｄはそれぞれ、同一のワード線ＷＬｂｕ及びＷＬｂｄに接続され、同一列にあるメモリセルＭＣｂｕ及びＭＣｂｄは、同一のビット線ＢＬｂに共通して接続される。メモリセルアレイ１０ａ及び１０ｂはそれぞれ、ロウ選択回路１１ａ及び１１ｂを介して書込み回路１５ａ及び１５ｂに接続されると共に、１つの読出し回路１６に共通して接続される。

なお、図１の例では、メモリセルアレイ１０ａ及び１０ｂが１つずつ設けられる場合が示されているが、メモリセルアレイ１０ａ及び１０ｂはそれぞれ、複数設けられていてもよい。この場合、１つのメモリセルアレイ１０ａ及び１つの１０ｂの組について、図１に示される接続関係が構成される。

ロウ選択回路１１は、ワード線ＷＬを介してメモリセルアレイ１０と接続される。具体的には、ロウ選択回路１１ａ及び１１ｂはそれぞれ、ワード線ＷＬを介してメモリセルアレイ１０ａ及び１０ｂと接続される。ロウ選択回路１１には、デコード回路１４からのアドレスＡＤＤのデコード結果（ロウアドレス）が供給される。ロウ選択回路１１は、アドレスＡＤＤのデコード結果に基づいた行に対応するワード線ＷＬを選択状態に設定する。以下において、選択状態に設定されたワード線ＷＬは、選択ワード線ＷＬと言う。また、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと言う。

カラム選択回路１２は、ビット線ＢＬを介してメモリセルアレイ１０と接続される。具体的には、カラム選択回路１２ａ及び１２ｂはそれぞれ、ビット線ＢＬを介してメモリセルアレイ１０ａ及び１０ｂと接続される。カラム選択回路１２には、デコード回路１４からのアドレスＡＤＤのデコード結果（カラムアドレス）が供給される。カラム選択回路１２は、アドレスＡＤＤのデコード結果に基づいた列を選択状態に設定する。以下において、選択状態に設定されたビット線ＢＬは、選択ビット線ＢＬと言う。また、選択ビット線ＢＬ以外のビット線ＢＬは、非選択ビット線ＢＬと言う。

レイヤ選択回路１３は、ロウ選択回路１１を介してメモリセルアレイ１０と接続される。具体的には、レイヤ選択回路１３は、ロウ選択回路１１ａ及び１１ｂを介して、それぞれメモリセルアレイ１０ａ及び１０ｂと接続される。レイヤ選択回路１３には、デコード回路１４からのアドレスＡＤＤのデコード結果（レイヤアドレス）が供給される。レイヤ選択回路１３は、アドレスＡＤＤのデコード結果に基づいたメモリセルアレイ１０を選択状態に設定する。

デコード回路１４は、入出力回路１８からのアドレスＡＤＤをデコードする。デコード回路１４は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１、カラム選択回路１２、及びレイヤ選択回路１３に供給する。アドレスＡＤＤは、選択されるカラムアドレス、ロウアドレス、及びレイヤアドレスを含む。

書込み回路１５は、メモリセルＭＣへのデータの書込みを行う。具体的には、書込み回路１５ａ及び１５ｂはそれぞれ、メモリセルアレイ１０ａ及び１０ｂ内のメモリセルＭＣへのデータＤＡＴの書込みを行う。書込み回路１５は、例えば、書込みドライバ（図示せず）を含む。

読出し回路１６は、メモリセルＭＣからのデータの読出しを行う。具体的には、読出し回路１６は、メモリセルアレイ１０ａ及び１０ｂ内のいずれのメモリセルＭＣからもデータＤＡＴを読出し可能に構成される。読出し回路１６は、例えば、定電流源、センスアンプ等の図示しない回路を含む。読出し回路１６の詳細については後述する。

電圧生成回路１７は、磁気記憶装置１の外部（図示せず）から提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１７は、書込み動作の際に必要な種々の電圧を生成し、書込み回路１５に出力する。また、例えば、電圧生成回路１７は、読出し動作の際に必要な種々の電圧を生成し、読出し回路１６に出力する。

入出力回路１８は、磁気記憶装置１の外部からのアドレスＡＤＤを、デコード回路１４に転送する。入出力回路１８は、磁気記憶装置１の外部からのコマンドＣＭＤを、制御回路１９に転送する。入出力回路１８は、種々の制御信号ＣＮＴを、磁気記憶装置１の外部と、制御回路１９と、の間で送受信する。入出力回路１８は、磁気記憶装置１の外部からのデータＤＡＴを書込み回路１５に転送し、読出し回路１６から転送されたデータＤＡＴを磁気記憶装置１の外部に出力する。

制御回路１９は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、磁気記憶装置１内のロウ選択回路１１、カラム選択回路１２、レイヤ選択回路１３、デコード回路１４、書込み回路１５、読出し回路１６、電圧生成回路１７、及び入出力回路１８の動作を制御する。

１．１．２ メモリセルアレイの構成について
次に、第１実施形態に係る磁気記憶装置のメモリセルアレイの構成について図２を用いて説明する。図２は、第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を示す回路図である。図２では、メモリセルアレイ１０ａ及び１０ｂに共通する構成について説明するため、符号への添え字“ａ”及び“ｂ”は省略して示される。

図２に示すように、メモリセルＭＣは、メモリセルアレイ１０内でマトリクス状に配置され、複数のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…ＢＬ＜Ｎ＞））のうちの１本と、複数のワード線ＷＬｕ（ＷＬｕ＜０＞、ＷＬｕ＜１＞、…ＷＬｕ＜Ｍ＞）及びＷＬｄ（ＷＬｄ＜０＞、ＷＬｄ＜１＞、…ＷＬｄ＜Ｍ＞）のうちの１本と、の組に対応付けられる（Ｍ及びＮは、任意の整数）。すなわち、メモリセルＭＣｕ＜ｉ、ｊ＞（０≦ｉ≦Ｍ、０≦ｊ≦Ｎ）は、ワード線ＷＬｕ＜ｉ＞とビット線ＢＬ＜ｊ＞との間を接続し、メモリセルＭＣｄ＜ｉ、ｊ＞は、ワード線ＷＬｄ＜ｉ＞とビット線ＢＬ＜ｊ＞との間を接続する。

メモリセルＭＣｕ＜ｉ、ｊ＞は、直列に接続されたセレクタＳＥＬｕ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪｕ＜ｉ、ｊ＞を含む。メモリセルＭＣｄ＜ｉ、ｊ＞は、直列に接続されたセレクタＳＥＬｄ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪｄ＜ｉ、ｊ＞を含む。

セレクタＳＥＬは、対応する磁気抵抗効果素子ＭＴＪへのデータ書込み及び読出し時において、磁気抵抗効果素子ＭＴＪへの電流の供給を制御するスイッチとしての機能を有する。より具体的には、例えば、或るメモリセルＭＣ内のセレクタＳＥＬは、当該メモリセルＭＣに印加される電圧が閾値Ｖｔｈを下回る場合、抵抗値の大きい絶縁体として電流を遮断し（オフ状態となり）、閾値Ｖｔｈを上回る場合、抵抗値の小さい導電体として電流を流す（オン状態となる）。すなわち、セレクタＳＥＬは、流れる電流の方向に依らず、メモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替え可能な機能を有する。

磁気抵抗効果素子ＭＴＪは、セレクタＳＥＬによって供給を制御された電流により、抵抗値を低抵抗状態と高抵抗状態とに切替わることができる。磁気抵抗効果素子ＭＴＪは、その抵抗状態の変化によってデータを書込み可能であり、書込まれたデータを不揮発に保持し、読出し可能である記憶素子として機能する。

次に、メモリセルアレイ１０の断面構造について図３を用いて説明する。図３は、第１実施形態に係る磁気記憶装置のメモリセルアレイについての、ワード線に沿う断面構造の一例を示している。

図３に示すように、磁気記憶装置１は、半導体基板２０上に設けられている。以下の説明では、半導体基板２０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、ワード線ＷＬに沿う方向をＸ方向とし、ビット線ＢＬに沿う方向をＹ方向とする。

半導体基板２０上には、例えば、ワード線ＷＬｄとして機能する導電体２１が設けられる。導電体２１は、例えば、Ｘ方向に沿って延びる。導電体２１上には、複数の磁気抵抗効果素子ＭＴＪｄとして機能する素子２２が、例えばＸ方向に沿って設けられる。複数の素子２２の各々の上部には、セレクタＳＥＬｄとして機能する素子２３が設けられる。複数の素子２３の各々の上部には、ビット線ＢＬとして機能する導電体２４が設けられる。Ｘ方向に沿って設けられた複数の導電体２４の各々は、例えば、Ｙ方向に沿って延びる。

複数の導電体２４の各々の上部には、磁気抵抗効果素子ＭＴＪｕとして機能する素子２５が設けられる。複数の素子２５の各々の上部には、セレクタＳＥＬｕとして機能する素子２６が設けられる。複数の素子２６の各々の上部には、ワード線ＷＬｕとして機能する１本の導電体２７が共通して設けられる。導電体２７は、例えば、Ｘ方向に沿って延びる。

以上のように構成されることにより、メモリセルアレイ１０は、１本のビット線ＢＬに対して、２本のワード線ＷＬｄ及びＷＬｕの組が対応する構造となる。そして、メモリセルアレイ１０は、ワード線ＷＬｄとビット線ＢＬとの間にメモリセルＭＣｄが設けられ、ビット線ＢＬとワード線ＷＬｕとの間にメモリセルＭＣｕが設けられる積層型のクロスポイント構造を有する。図３において示された積層型のクロスポイント構造においては、メモリセルＭＣｄが下層に対応付けられ、メモリセルＭＣｕが上層に対応付けられる。すなわち、１つのビット線ＢＬに共通に接続される２つのメモリセルＭＣのうち、ビット線ＢＬの上層に設けられるメモリセルＭＣは添え字“ｕ”が付されたメモリセルＭＣｕに対応し、下層に設けられるメモリセルＭＣは添え字“ｄ”が付されたメモリセルＭＣｄに対応する。

次に、メモリセルアレイ１０のレイアウトについて図４を用いて説明する。図４は、第１実施形態に係る磁気記憶装置のメモリセルアレイと、その周辺回路のレイアウトを模式的に示している。図４の例では、ロウ選択回路１１及びカラム選択回路１２はそれぞれ、メモリセルアレイ１０に対してＸ方向及びＹ方向に沿って設けられる場合が一例として示される。

図４に示すように、メモリセルアレイ１０内には、ワード線ＷＬとビット線ＢＬの交差する領域にメモリセルＭＣが配置される。具体的には、例えば、ワード線ＷＬｕ＜０＞及びＷＬｄ＜０＞と、ビット線ＢＬ＜０＞の交差する領域には、メモリセルＭＣｕ＜０、０＞及びＭＣｄ＜０、０＞が配置される。また、例えば、ワード線ＷＬｕ＜Ｍ＞及びＷＬｄ＜Ｍ＞と、ビット線ＢＬ＜Ｎ＞の交差する領域には、メモリセルＭＣｕ＜Ｍ、Ｎ＞及びＭＣｄ＜Ｍ、Ｎ＞が配置される。

ここで、ロウ選択回路１１からメモリセルＭＣｕ＜０、０＞又はＭＣｄ＜０、０＞を経由してカラム選択回路１２に至る経路Ｐｎは、ロウ選択回路１１からメモリセルＭＣｕ＜Ｍ、Ｎ＞又はＭＣｄ＜Ｍ、Ｎ＞を経由してカラム選択回路１２に至る経路Ｐｆよりも、ワード線ＷＬ及びビット線ＢＬの経路長が短くなる。すなわち、ロウ選択回路１１からメモリセルアレイ１０を経由してカラム選択回路１２に至る経路の経路長は、メモリセルＭＣの配置される位置に応じて異なり得る。

１．１．３ 磁気抵抗効果素子の構成について
次に、第１実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成について図５を用いて説明する。図５は、第１実施形態に係る磁気記憶装置の磁気抵抗効果素子をＸＺ平面に沿って切った断面図の一例である。

図５に示すように、素子２２及び２５は、参照層ＲＬ（Reference layer）として機能する強磁性体３１、トンネルバリア層ＴＢ（Tunnel barrier layer）として機能する非磁性体３２、及び記憶層ＳＬ（Storage layer）として機能する強磁性体３３を含む。強磁性体３１、非磁性体３２、及び強磁性体３３は、磁気トンネル接合を構成している。

素子２２は、例えば、ワード線ＷＬｄ側からビット線ＢＬ側に向けて（Ｚ軸方向に）強磁性体３１、非磁性体３２、及び強磁性体３３の順に、複数の膜が積層される。素子２５は、例えば、ビット線ＢＬ側からワード線ＷＬｕ側に向けて（Ｚ軸方向に）強磁性体３１、非磁性体３２、及び強磁性体３３の順に、複数の膜が積層される。素子２２及び２５は、強磁性体３１、及び３３の磁化方向がそれぞれ膜面に対して垂直方向を向く、垂直磁化型ＭＴＪ素子として機能する。

強磁性体３１は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体３１は、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体３１は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含む。強磁性体３１の磁化方向は、固定されており、図５の例では、強磁性体３３の方向を向いている。なお、「磁化方向が固定されている」とは、強磁性体３３の磁化方向を反転させ得る大きさの電流（スピントルク）によって、磁化方向が変化しないことを意味する。

非磁性体３２は、非磁性の絶縁膜であり、例えば酸化マグネシウム（ＭｇＯ）を含む。

強磁性体３３は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体３３は、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体３３は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含む。

第１実施形態では、このような磁気抵抗効果素子ＭＴＪに直接書込み電流を流し、この書込み電流によって記憶層ＳＬにスピントルクを注入し、記憶層ＳＬの磁化方向を制御するスピン注入書込み方式を採用する。磁気抵抗効果素子ＭＴＪは、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることが出来る。

磁気抵抗効果素子ＭＴＪに、図５における矢印Ａ１の方向、即ち記憶層ＳＬから参照層ＲＬに向かう方向に、或る大きさの書込み電流を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は小さくなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。

また、磁気抵抗効果素子ＭＴＪに、図５における矢印Ａ２の方向、即ち参照層ＲＬから記憶層ＳＬに向かう方向に、データ“０”を書込む際の書込み電流より大きい書込み電流を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は大きくなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti-Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。

なお、以下の説明では、上述したデータの規定方法に従って説明するが、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。

１．１．４ メモリセルアレイに接続される行方向の回路構成について
次に、上述のように構成された第１実施形態に係るメモリセルアレイ１０に接続される、行方向の回路構成について図６を用いて説明する。図６では、メモリセルアレイ１０ａ及び１０ｂの各々における行方向の回路構成の一例が示される。図６では、メモリセルアレイ１０ａの構成については添え字“ａ”を付し、メモリセルアレイ１０ｂの構成については添え字“ｂ”を付して両者を区別する。また、図６では、ワード線ＷＬｕに対応する構成については添え字“ｕ”を付し、ワード線ＷＬｄに対応する構成については添え字“ｄ”を付して両者を区別する。なお、図６において示されるワード線ＷＬｕ及びＷＬｄは、同一のビット線ＢＬに対応しているものとして説明する。

図６に示すように、ワード線ＷＬａｕ及びＷＬａｄは、メモリセルアレイ１０ａとロウ選択回路１１ａとの間を接続する。ロウ選択回路１１ａは、行選択トランジスタＴ＿ｒａｕ及びＴ＿ｒａｄを含む。行選択トランジスタＴ＿ｒａｕは、ワード線ＷＬａｕに接続された第１端と、ノードＮａに接続された第２端と、信号Ｒａｕが供給されるゲートと、を含む。行選択トランジスタＴ＿ｒａｄは、ワード線ＷＬａｄに接続された第１端と、ノードＮａに接続された第２端と、信号Ｒａｄが供給されるゲートと、を含む。

同様に、ワード線ＷＬｂｕ及びＷＬｂｄは、メモリセルアレイ１０ｂとロウ選択回路１１ｂとの間を接続する。ロウ選択回路１１ｂは、行選択トランジスタＴ＿ｒｂｕ及びＴ＿ｒｂｄを含む。行選択トランジスタＴ＿ｒｂｕは、ワード線ＷＬｂｕに接続された第１端と、ノードＮｂに接続された第２端と、信号Ｒｂｕが供給されるゲートと、を含む。行選択トランジスタＴ＿ｒｂｄは、ワード線ＷＬｂｄに接続された第１端と、ノードＮｂに接続された第２端と、信号Ｒｂｄが供給されるゲートと、を含む。

レイヤ選択回路１３は、レイヤ選択トランジスタＴ＿ａｌ１、Ｔ＿ａｌ２、Ｔ＿ｂｌ１、及びＴ＿ｂｌ２を含む。レイヤ選択トランジスタＴ＿ａｌ１は、ノードＮａに接続された第１端と、ノードＮ０ｕに接続された第２端と、信号Ｌ１が供給されるゲートと、を含む。レイヤ選択トランジスタＴ＿ａｌ２は、ノードＮａに接続された第１端と、ノードＮ０ｄに接続された第２端と、信号Ｌ２が供給されるゲートと、を含む。レイヤ選択トランジスタＴ＿ｂｌ１は、ノードＮｂに接続された第１端と、ノードＮ０ｄに接続された第２端と、信号Ｌ１が供給されるゲートと、を含む。レイヤ選択トランジスタＴ＿ｂｌ２は、ノードＮｂに接続された第１端と、ノードＮ０ｕに接続された第２端と、信号Ｌ２が供給されるゲートと、を含む。

書込み回路１５ａは、トランジスタＴ＿ｗａ、及び書込みドライバＷＤａを含む。トランジスタＴ＿ｗａは、ノードＮａに接続された第１端と、書込みドライバＷＤａに接続された第２端と、信号Ｗａが供給されるゲートと、を含む。書込みドライバＷＤａは、メモリセルアレイ１０ａ内のメモリセルＭＣａに対して書込み電流を供給する機能を有する。

同様に、書込み回路１５ｂは、トランジスタＴ＿ｗｂ、及び書込みドライバＷＤｂを含む。トランジスタＴ＿ｗｂは、ノードＮｂに接続された第１端と、書込みドライバＷＤｂに接続された第２端と、信号Ｗｂが供給されるゲートと、を含む。書込みドライバＷＤｂは、メモリセルアレイ１０ｂ内のメモリセルＭＣｂに対して書込み電流を供給する機能を有する。

読出し回路１６は、センスアンプＳＡｕ及びＳＡｄ、並びに定電流源Ｉｕ及びＩｄを含む。センスアンプＳＡｕ及び定電流源Ｉｕは、ノードＮ０ｕに接続される。センスアンプＳＡｄ及び定電流源Ｉｄは、ノードＮ０ｄに接続される。センスアンプＳＡｕは、メモリセルアレイ１０ａ及び１０ｂ内のメモリセルＭＣａ及びＭＣｂのうち、ワード線ＷＬｕに対応するメモリセルＭＣｕ（ＭＣａｕ及びＭＣｂｕ）からデータを読出す機能を有する。センスアンプＳＡｄは、メモリセルアレイ１０ａ及び１０ｂ内のメモリセルＭＣａ及びＭＣｂのうち、ワード線ＷＬｄに対応するメモリセルＭＣｄ（ＭＣａｄ及びＭＣｂｄ）からデータを読出す機能を有する。定電流源Ｉｕは、メモリセルアレイ１０ａ及び１０ｂからノードＮ０ｕに向けて流れる電流値を所定の値に保つ機能を有する。定電流源Ｉｄは、ノードＮ０ｄからメモリセルアレイ１０ａ及び１０ｂに向けて流れる電流値を所定の値に保つ機能を有する。

なお、ワード線ＷＬａｕ、ＷＬａｄ、ＷＬｂｕ、及びＷＬｂｄは、行選択トランジスタＴ＿ｒａｕ、Ｔ＿ｒａｄ、Ｔ＿ｒｂｕ、及びＴ＿ｒｂｄがオン状態となることによってノードＮ０ｕ及びＮ０ｄに接続されない（非選択の）場合、図示しないトランジスタを介して適当な電圧が供給され得る。

１．１．５ メモリセルアレイに接続される列方向の回路構成について
次に、上述のように構成された第１実施形態に係るメモリセルアレイ１０に接続される、列方向の回路構成について図７を用いて説明する。図７では、メモリセルアレイ１０ａ及び１０ｂの各々における列方向の回路構成の一例が示される。図７では、メモリセルアレイ１０ａの構成については添え字“ａ”を付し、メモリセルアレイ１０ｂの構成については添え字“ｂ”を付して両者を区別する。

図７に示すように、複数のビット線ＢＬａ（ＢＬａ＜０＞、ＢＬａ＜１＞、…、ＢＬａ＜Ｎ＞）は、メモリセルアレイ１０ａとカラム選択回路１２ａとの間を接続する。カラム選択回路１２ａは、複数の列選択トランジスタＴ＿ｃａ（Ｔ＿ｃａ＜０＞、Ｔ＿ｃａ＜１＞、…、Ｔ＿ｃａ＜Ｎ＞）を含む。複数の列選択トランジスタＴ＿ｃａ＜０＞、Ｔ＿ｃａ＜１＞、…、Ｔ＿ｃａ＜Ｎ＞はそれぞれ、ビット線ＢＬａ＜０＞、ＢＬａ＜１＞、…、ＢＬａ＜Ｎ＞に接続された第１端と、グローバルビット線ＧＢＬａに接続された第２端と、信号Ｃ（Ｃ＜０＞、Ｃ＜１＞、…、Ｃ＜Ｎ＞）が供給されるゲートと、を含む。

グローバルビット線ＧＢＬａは、トランジスタＴ＿ｄｉｓａの第１端、及びトランジスタＴ＿ｅｎａの第１端に共通接続される。トランジスタＴ＿ｄｉｓａは、電圧ＶＳＳが供給される第２端と、信号ＤＩＳａが供給されるゲートと、を含む。電圧ＶＳＳは、接地電圧であり、例えば、０Ｖである。トランジスタＴ＿ｅｎａは、定電圧源Ｖａに接続された第２端と、信号ＥＮａが供給されるゲートと、を含む。なお、グローバルビット線ＧＢＬａは、グローバルビット線ＧＢＬｂとは異なる電圧に充電され得るため、メモリセルアレイ１０ｂ及び図示しない他のメモリセルアレイ１０ｂとは共有されないが、図示しない他のメモリセルアレイ１０ａと共有されていてもよい。

定電圧源Ｖａは、グローバルビット線ＧＢＬａの電圧を所定の値に保つ機能を有する。具体的には、定電圧源Ｖａは、電圧ＶＳＳより大きい電圧を供給可能であり、例えば、メモリセルＭＣａに、セレクタＳＥＬの閾値電圧Ｖｔｈより大きな電圧を供給し得る。

同様に、複数のビット線ＢＬｂ（ＢＬｂ＜０＞、ＢＬｂ＜１＞、…、ＢＬｂ＜Ｎ＞）は、メモリセルアレイ１０ｂとカラム選択回路１２ｂとの間を接続する。カラム選択回路１２ｂは、複数の列選択トランジスタＴ＿ｃｂ（Ｔ＿ｃｂ＜０＞、Ｔ＿ｃｂ＜１＞、…、Ｔ＿ｃｂ＜Ｎ＞）を含む。複数の列選択トランジスタＴ＿ｃｂ＜０＞、Ｔ＿ｃｂ＜１＞、…、Ｔ＿ｃｂ＜Ｎ＞はそれぞれ、ビット線ＢＬｂ＜０＞、ＢＬｂ＜１＞、…、ＢＬｂ＜Ｎ＞に接続された第１端と、グローバルビット線ＧＢＬｂに接続された第２端と、信号Ｃ（Ｃ＜０＞、Ｃ＜１＞、…、Ｃ＜Ｎ＞）が供給されるゲートと、を含む。

すなわち、列選択トランジスタＴ＿ｃａ及びＴ＿ｃｂは、同一のカラムアドレスに基づいて同一の信号Ｃが入力され得、これに伴い同時に選択され得る。

グローバルビット線ＧＢＬｂは、トランジスタＴ＿ｄｉｓｂの第１端、及びトランジスタＴ＿ｅｎｂの第１端に共通接続される。トランジスタＴ＿ｄｉｓｂは、電圧ＶＳＳが供給される第２端と、信号ＤＩＳｂが供給されるゲートと、を含む。トランジスタＴ＿ｅｎｂは、定電圧源Ｖｂに接続された第２端と、信号ＥＮｂが供給されるゲートと、を含む。なお、グローバルビット線ＧＢＬｂは、グローバルビット線ＧＢＬａとは異なる電圧に充電され得るため、メモリセルアレイ１０ａ及び図示しない他のメモリセルアレイ１０ａとは共有されないが、図示しない他のメモリセルアレイ１０ｂと共有されていてもよい。

定電圧源Ｖｂは、グローバルビット線ＧＢＬｂの電圧を所定の値に保つ機能を有する。具体的には、定電圧源Ｖｂは、電圧ＶＳＳより大きい電圧を供給可能であり、例えば、メモリセルＭＣｂに、セレクタＳＥＬの閾値電圧Ｖｔｈより大きな電圧を供給し得る。

なお、ビット線ＢＬａ及びＢＬｂは、列選択トランジスタＴ＿ｃａ及びＴ＿ｃｂがオン状態となることによってグローバルビット線ＧＢＬａ及びＧＢＬｂに接続されない（非選択の）場合、図示しないトランジスタを介して適当な電圧が供給され得る。

１．１．６ 読出し回路の構成について
次に、第１実施形態に係る磁気記憶装置の読出し回路の構成について図８及び図９を用いて説明する。

図８及び図９は、第１実施形態に係る磁気記憶装置の読出し回路の構成を説明するための回路図である。図８では、センスアンプＳＡｄ及び定電流源Ｉｄの回路構成が示され、図９では、センスアンプＳＡｕ及び定電流源Ｉｕの回路構成が示される。

まず、センスアンプＳＡｄ及び定電流源Ｉｄの回路構成について図８を参照して説明する。図８に示すように、定電流源Ｉｄは、トランジスタＴ１ｄ及びＴ２ｄを含む。センスアンプＳＡｄは、トランジスタＴｒ３ｄ、Ｔｒ４ｄ、Ｔｒ５ｄ、Ｔｒ６ｄ、Ｔｒ７ｄ、Ｔｒ８ｄ、Ｔｒ９ｄ、Ｔｒ１０ｄ、Ｔｒ１１ｄ、Ｔｒ１２ｄ、及びＴｒ１３ｄを含む。トランジスタＴｒ１ｄ〜Ｔｒ７ｄ、及びＴｒ９ｄは、例えば、ｐ型の極性を有し、Ｔｒ８ｄ、及びＴｒ１０ｄ〜Ｔｒ１３ｄは、例えば、ｎ型の極性を有する。

トランジスタＴｒ１ｄは、ノードＮ０ｄに接続された第１端と、トランジスタＴｒ２ｄの第１端に接続された第２端と、信号ＶＬＯＡＤＰが供給されるゲートと、を含む。トランジスタＴｒ２ｄは、電圧ＶＤＤが供給される第２端と、信号ＲＥＮの反転信号である信号ＲＥＮＢが供給されるゲートと、を含む。なお、電圧ＶＤＤは、電圧ＶＳＳより大きい電源電圧であり、例えば、ノードＮ０ｄに所定の大きさの電流を流し得る大きさの電圧である。

トランジスタＴｒ３ｄは、トランジスタＴｒ４ｄの第１端に接続された第１端と、トランジスタＴｒ７ｄの第１端に接続された第２端と、ノードＮ０ｄに接続されたゲートと、を含む。トランジスタＴ４ｄは、電圧ＶＤＤが供給される第２端と、信号ＬＡＴの反転信号である信号ＬＡＴＢが供給されるゲートと、を含む。トランジスタＴｒ５ｄは、トランジスタＴｒ６ｄの第１端に接続された第１端と、トランジスタＴｒ９ｄの第１端に接続された第２端と、信号ＶＲＥＦＳＡＰが供給されるゲートと、を含む。信号ＶＲＥＦＳＡＰは、メモリセルＭＣに記憶されたデータが“１”であるか“０”であるかを判定するための基準となる信号であり、例えば、一定の電圧Ｖｒｅｆｐが図示しない参照回路から供給される。信号ＶＲＥＦＳＡＰは、例えば、図示しない参照セルを用いて生成されてもよいし、自己参照方式によって読出し対象のメモリセルＭＣを用いて生成されてもよい。トランジスタＴｒ６ｄは、電圧ＶＤＤが供給される第２端と、信号ＬＡＴＢが供給されるゲートと、を含む。

トランジスタＴｒ７ｄは、ノードＳＯＢに接続された第２端と、ノードＳＯに接続されたゲートと、を含む。トランジスタＴｒ８ｄは、ノードＳＯＢに接続された第１端と、ノードＮ１ｄに接続された第２端と、ノードＳＯに接続されたゲートと、を含む。トランジスタＴｒ９ｄは、ノードＳＯに接続された第２端と、ノードＳＯＢに接続されたゲートと、を含む。トランジスタＴｒ１０ｄは、ノードＳＯに接続された第１端と、ノードＮ１ｄに接続された第２端と、ノードＳＯＢに接続されたゲートと、を含む。

トランジスタＴｒ１１ｄは、ノードＳＯＢに接続された第１端と、電圧ＶＳＳが供給される第２端と、信号ＳＥＮの反転信号である信号ＳＥＮＢが供給されるゲートと、を含む。トランジスタＴｒ１２ｄは、ノードＳＯに接続された第１端と、電圧ＶＳＳが供給される第２端と、信号ＳＥＮＢが供給されるゲートと、を含む。トランジスタＴｒ１３ｄは、ノードＮ１ｄに接続された第１端と、電圧ＶＳＳが供給される第２端と、信号ＬＡＴが供給されるゲートと、を含む。

以上のように構成されることにより、センスアンプＳＡｄは、定電流源ＩｄからノードＮ０ｄを介してメモリセルＭＣ流れる一定の電流に基づいて、ノードＮ０ｄの電圧をセンスすることができる。

次に、センスアンプＳＡｕ及び定電流源Ｉｕの回路構成について図９を参照して説明する。図９に示すように、定電流源Ｉｕは、トランジスタＴ１ｕ及びＴ２ｕを含む。センスアンプＳＡｕは、トランジスタＴｒ３ｕ、Ｔｒ４ｕ、Ｔｒ５ｕ、Ｔｒ６ｕ、Ｔｒ７ｕ、Ｔｒ８ｕ、Ｔｒ９ｕ、Ｔｒ１０ｕ、Ｔｒ１１ｕ、Ｔｒ１２ｕ、及びＴｒ１３ｕを含む。トランジスタＴｒ１ｕ〜Ｔｒ７ｕ、及びＴｒ９ｕは、例えば、ｎ型の極性を有し、Ｔｒ８ｕ、及びＴｒ１０ｕ〜Ｔｒ１３ｕは、例えば、ｐ型の極性を有する。

トランジスタＴｒ１ｕは、ノードＮ０ｕに接続された第１端と、トランジスタＴｒ２ｕの第１端に接続された第２端と、信号ＶＬＯＡＤＮが供給されるゲートと、を含む。トランジスタＴｒ２ｕは、電圧ＶＳＳが供給される第２端と、信号ＲＥＮが供給されるゲートと、を含む。

トランジスタＴｒ３ｕは、トランジスタＴｒ４ｕの第１端に接続された第１端と、トランジスタＴｒ７ｕの第１端に接続された第２端と、ノードＮ０ｕに接続されたゲートと、を含む。トランジスタＴ４ｕは、電圧ＶＳＳが供給される第２端と、信号ＬＡＴが供給されるゲートと、を含む。トランジスタＴｒ５ｕは、トランジスタＴｒ６ｕの第１端に接続された第１端と、トランジスタＴｒ９ｄの第１端に接続された第２端と、信号ＶＲＥＦＳＡＮが供給されるゲートと、を含む。信号ＶＲＥＦＳＡＮは、信号ＶＲＥＦＳＡＰと同様、メモリセルＭＣに記憶されたデータが“１”であるか“０”であるかを判定するための基準となる信号であり、例えば、一定の電圧Ｖｒｅｆｎが図示しない参照回路から供給される。信号ＶＲＥＦＳＡＮは、例えば、図示しない参照セルを用いて生成されてもよいし、自己参照方式によって読出し対象のメモリセルＭＣを用いて生成されてもよい。トランジスタＴｒ６ｕは、電圧ＶＳＳが供給される第２端と、信号ＬＡＴが供給されるゲートと、を含む。

トランジスタＴｒ７ｕは、ノードＳＯに接続された第２端と、ノードＳＯＢに接続されたゲートと、を含む。トランジスタＴｒ８ｕは、ノードＳＯに接続された第１端と、ノードＮ１ｕに接続された第２端と、ノードＳＯＢに接続されたゲートと、を含む。トランジスタＴｒ９ｕは、ノードＳＯＢに接続された第２端と、ノードＳＯに接続されたゲートと、を含む。トランジスタＴｒ１０ｕは、ノードＳＯＢに接続された第１端と、ノードＮ１ｕに接続された第２端と、ノードＳＯに接続されたゲートと、を含む。

トランジスタＴｒ１１ｕは、ノードＳＯに接続された第１端と、電圧ＶＤＤが供給される第２端と、信号ＳＥＮが供給されるゲートと、を含む。トランジスタＴｒ１２ｕは、ノードＳＯＢに接続された第１端と、電圧ＶＤＤが供給される第２端と、信号ＳＥＮが供給されるゲートと、を含む。トランジスタＴｒ１３ｕは、ノードＮ１ｕに接続された第１端と、電圧ＶＤＤが供給される第２端と、信号ＬＡＴＢが供給されるゲートと、を含む。

以上のように構成されることにより、センスアンプＳＡｕは、メモリセルＭＣからノードＮ０ｕを介して定電流源Ｉｄに流れる一定の電流に基づいて、ノードＮ０ｕの電圧をセンスすることができる。

１．２ 動作について
次に、第１実施形態に係る磁気記憶装置の動作について説明する。なお、以下の説明では、書込み対象又は読出し対象のメモリセルＭＣ、すなわち選択ワード線ＷＬ及び選択ビット線ＢＬの組に対応付けられるメモリセルＭＣを選択メモリセルＭＣ（又は選択状態のメモリセルＭＣ）と言う。

１．２．１ メモリセルの選択動作の概要について
まず、第１実施形態に係る磁気記憶装置におけるメモリセルの選択動作の概要について図１０を用いて説明する。図１０は、第１実施形態に係る磁気記憶装置のメモリセルの選択動作の概要を説明するための模式図である。図１０では、ビット線ＢＬ＜０＞及びＢＬ＜１＞と、ワード線ＷＬｕ＜０＞、ＷＬｄ＜０＞、ＷＬｕ＜１＞、及びＷＬｄ＜１＞との間で接続される８つのメモリセルＭＣが示される。

図１０に示すように、ロウ選択回路１１及びカラム選択回路１２は、選択ワード線ＷＬ及び選択ビット線ＢＬの間に電圧Ｖｓｅｌが印加されるように制御する。電圧Ｖｓｅｌは、セレクタＳＥＬがオン状態となる閾値Ｖｔｈより大きい電圧である。図１０の例では、一例として、選択ワード線ＷＬｄ＜０＞に電圧Ｖｓｅｌが供給され、選択ビット線ＢＬ＜１＞に電圧ＶＳＳが供給される場合が示される。選択状態においては、例えば、選択メモリセルＭＣには、セレクタＳＥＬの閾値Ｖｔｈ以上の電圧が供給される。これにより、選択メモリセルＭＣ内のセレクタＳＥＬはオン状態となり、選択メモリセルＭＣ内の磁気抵抗効果素子ＭＴＪに書込み電流又は読出し電流を流すことができる。なお、流す電流の方向を反転させたい場合には、ロウ選択回路１１及びカラム選択回路１２は、選択ビット線ＢＬに電圧Ｖｓｅｌを供給し、選択ワード線ＷＬに電圧ＶＳＳを供給するように制御すればよい。

また、ロウ選択回路１１及びカラム選択回路１２は、非選択ワード線ＷＬ、及び非選択ビット線ＢＬに電圧Ｖｓｅｌ／２が供給されるように制御する。電圧Ｖｓｅｌ／２は、セレクタＳＥＬがオン状態となる閾値Ｖｔｈよりも小さい電圧である。図１０の例では、一例として、ワード線ＷＬｕ＜０＞、ＷＬｕ＜１＞、及びＷＬｄ＜１＞、並びにビット線ＢＬ＜０＞に電圧Ｖｓｅｌ／２が供給される場合が示される。選択ビット線ＢＬと非選択ワード線ＷＬとの間、及び選択ワード線ＷＬと非選択ビット線ＢＬとの間に設けられるメモリセルＭＣは、半選択メモリセルＭＣ（又は半選択状態のメモリセルＭＣ）と言う。半選択状態においては、半選択メモリセルＭＣには、セレクタＳＥＬの閾値Ｖｔｈ未満の電圧が供給される。これにより、半選択メモリセルＭＣ内のセレクタＳＥＬはオフ状態となり、半選択メモリセルＭＣ内の磁気抵抗効果素子ＭＴＪに書込み電流又は読出し電流が流れることを抑制できる。

また、非選択ビット線ＢＬと非選択ワード線ＷＬとの間に設けられるメモリセルＭＣは非選択メモリセルＭＣ（又は非選択状態のメモリセルＭＣ）と言う。非選択状態においては、非選択メモリセルＭＣには、半選択メモリセルＭＣと同様、セレクタＳＥＬの閾値Ｖｔｈ未満の電圧が供給される。これにより、非選択メモリセルＭＣ内のセレクタＳＥＬはオフ状態となり、非選択メモリセルＭＣ内の磁気抵抗効果素子ＭＴＪに書込み電流又は読出し電流が流れることを抑制できる。

１．２．２ 読出し動作の際の電流経路について
次に、第１実施形態に係る磁気記憶装置における読出し動作の際の電流経路について図１１〜図１３を用いて説明する。

図１１及び図１２は、第１実施形態に係る磁気記憶装置における読出し動作の際の電流経路の概要を示す模式図である。図１１では、センスアンプＳＡｕを用いてメモリセルアレイ１０ｂからデータを読出しつつ、センスアンプＳＡｄを用いてメモリセルアレイ１０ａからデータを読出す際の電流経路が矢印で模式的に示される。図１２では、センスアンプＳＡｕを用いてメモリセルアレイ１０ａからデータを読出しつつ、センスアンプＳＡｄを用いてメモリセルアレイ１０ｂからデータを読出す際の電流経路が矢印で模式的に示される。

まず、センスアンプＳＡｕを用いてメモリセルアレイ１０ｂからデータを読出しつつ、センスアンプＳＡｄを用いてメモリセルアレイ１０ａからデータを読出す際の電流経路について図１１を用いて説明する。

図１１に示すように、レイヤ選択回路１３は、例えば、信号Ｌ１に“Ｌ”レベルを入力し、レイヤ選択トランジスタＴ＿ａｌ１及びＴ＿ｂｌ１をオフ状態とする。また、レイヤ選択回路１３は、例えば、信号Ｌ２に“Ｈ”レベルを入力し、レイヤ選択トランジスタＴ＿ａｌ２及びＴ＿ｂｌ２をオン状態とする。

ロウ選択回路１１ａ及び１１ｂはそれぞれ、ワード線ＷＬａｄ及びＷＬｂｕを選択する。すなわち、ロウ選択回路１１ａは、信号Ｒａｕ及びＲａｄにそれぞれ“Ｌ”レベル及び“Ｈ”レベルを入力し、行選択トランジスタＴ＿ｒａｕ及びＴ＿ｒａｄをそれぞれオフ状態及びオン状態にする。ロウ選択回路１１ｂは、信号Ｒｂｕ及びＲｂｄにそれぞれ“Ｈ”レベル及び“Ｌ”レベルを入力し、行選択トランジスタＴ＿ｒｂｕ及びＴ＿ｒｂｄをそれぞれオン状態及びオフ状態にする。

これにより、ワード線ＷＬａｄは、定電流源Ｉｄから流れる一定の大きさの電流によって充電され、ワード線ＷＬｂｕは、定電流源Ｉｕへ流れる一定の大きさの電流によって充電される。

また、カラム選択回路１２ａ及び１２ｂは、ビット線ＢＬａ及びＢＬｂを同時に選択する。すなわち、カラム選択回路１２ａ及び１２ｂは、同一のカラムアドレスに基づく“Ｈ”レベルの信号Ｃによって、列選択トランジスタＴ＿ｃａ及びＴ＿ｃｂをオン状態にし、ビット線ＢＬａ及びＢＬｂをそれぞれ、グローバルビット線ＧＢＬａ及びＧＢＬｂに接続する。グローバルビット線ＧＢＬａは、トランジスタＴ＿ｄｉｓａを介して電圧ＶＳＳと接続され、グローバルビット線ＧＢＬｂは、トランジスタＴ＿ｅｎｂを介して定電圧源Ｖｂと接続される。

これにより、グローバルビット線ＧＢＬａ及びビット線ＢＬａは、電圧ＶＳＳによって充電され、グローバルビット線ＧＢＬｂ及びビット線ＢＬｂは、定電圧源Ｖｂによって充電される。

以上により、メモリセルＭＣａｄには、ワード線ＷＬａｄからグローバルビット線ＧＢＬａに向けて読出し電流が流れる。センスアンプＳＡｄは、定電流源Ｉｄから流れる一定の大きさの電流に基づいて、選択メモリセルＭＣａｄからデータを読出すことができる。

同様に、メモリセルＭＣｂｕには、グローバルビット線ＧＢＬｂからワード線ＷＬｂｕに向けて読出し電流が流れる。センスアンプＳＡｕは、定電流源Ｉｕに流れる一定の大きさの電流に基づいて、選択メモリセルＭＣｂｕからデータを読出すことができる。

以上により、センスアンプＳＡｕを用いてメモリセルアレイ１０ｂからデータを読出しつつ、センスアンプＳＡｄを用いてメモリセルアレイ１０ａからデータを読出す際の動作が終了する。

次に、センスアンプＳＡｕを用いてメモリセルアレイ１０ａからデータを読出しつつ、センスアンプＳＡｄを用いてメモリセルアレイ１０ｂからデータを読出す際の電流経路について図１２を用いて説明する。

図１２に示すように、レイヤ選択回路１３は、例えば、信号Ｌ１に“Ｈ”レベルを入力し、レイヤ選択トランジスタＴ＿ａｌ１及びＴ＿ｂｌ１をオン状態とする。また、レイヤ選択回路１３は、例えば、信号Ｌ２に“Ｌ”レベルを入力し、レイヤ選択トランジスタＴ＿ａｌ２及びＴ＿ｂｌ２をオフ状態とする。

ロウ選択回路１１ａ及び１１ｂはそれぞれ、ワード線ＷＬａｕ及びＷＬｂｄを選択する。すなわち、ロウ選択回路１１ａは、信号Ｒａｕ及びＲａｄにそれぞれ“Ｈ”レベル及び“Ｌ”レベルを入力し、行選択トランジスタＴ＿ｒａｕ及びＴ＿ｒａｄをそれぞれオン状態及びオフ状態にする。ロウ選択回路１１ｂは、信号Ｒｂｕ及びＲｂｄにそれぞれ“Ｌ”レベル及び“Ｈ”レベルを入力し、行選択トランジスタＴ＿ｒｂｕ及びＴ＿ｒｂｄをそれぞれオフ状態及びオン状態にする。

これにより、ワード線ＷＬｂｄは、定電流源Ｉｄから流れる一定の大きさの電流によって充電され、ワード線ＷＬａｕは、定電流源Ｉｕへ流れる一定の大きさの電流によって充電される。

また、カラム選択回路１２ａ及び１２ｂは、ビット線ＢＬａ及びＢＬｂを同時に選択する。すなわち、カラム選択回路１２ａ及び１２ｂは、同一のカラムアドレスに基づく“Ｈ”レベルの信号Ｃによって、列選択トランジスタＴ＿ｃａ及びＴ＿ｃｂをオン状態にし、ビット線ＢＬａ及びＢＬｂをそれぞれ、グローバルビット線ＧＢＬａ及びＧＢＬｂに接続する。グローバルビット線ＧＢＬａは、トランジスタＴ＿ｅｎａを介して定電圧源Ｖａと接続され、グローバルビット線ＧＢＬｂは、トランジスタＴ＿ｄｉｓｂを介して電圧ＶＳＳと接続される。

これにより、グローバルビット線ＧＢＬａ及びビット線ＢＬａは、定電圧源Ｖａによって充電され、グローバルビット線ＧＢＬｂ及びビット線ＢＬｂは、電圧ＶＳＳによって充電される。

以上により、メモリセルＭＣｂｄには、ワード線ＷＬｂｄからグローバルビット線ＧＢＬｂに向けて読出し電流が流れる。センスアンプＳＡｄは、定電流源Ｉｄから流れる一定の大きさの電流に基づいて、選択メモリセルＭＣｂｄからデータを読出すことができる。

同様に、メモリセルＭＣａｕには、グローバルビット線ＧＢＬａからワード線ＷＬａｕに向けて読出し電流が流れる。センスアンプＳＡｕは、定電流源Ｉｕに流れる一定の大きさの電流に基づいて、選択メモリセルＭＣａｕからデータを読出すことができる。

以上により、センスアンプＳＡｕを用いてメモリセルアレイ１０ａからデータを読出しつつ、センスアンプＳＡｄを用いてメモリセルアレイ１０ｂからデータを読出す際の動作が終了する。

次に、メモリセルＭＣ内の電流経路について図１３を用いて説明する。

図１３は、第１実施形態に係る磁気記憶装置における読出し動作の際のメモリセル内の電流経路を示す模式図である。図１３では、メモリセルＭＣｕ及びＭＣｄからデータを読出す際の電流経路が、メモリセルＭＣｕ及びＭＣｄを含むＸＺ平面で切った断面図内に矢印で模式的に示される。なお、図１３は、メモリセルアレイ１０ａ及び１０ｂに共通するため、添え字“ａ”及び“ｂ”が省略して示される。

図１３に示すように、メモリセルＭＣｕからデータが読出される場合、読出し電流は、ビット線ＢＬからワード線ＷＬｕに向けて、すなわち、磁気抵抗効果素子ＭＴＪｕ内を、参照層ＲＬから記憶層ＳＬに向けて流れる。したがって、メモリセルＭＣｕに流れる読出し電流の方向は、書込み動作においてデータ“１”を書込む方向となる。

同様に、メモリセルＭＣｄからデータが読出される場合、読出し電流は、ワード線ＷＬｄからビット線ＢＬに向けて、すなわち、磁気抵抗効果素子ＭＴＪｄ内を、参照層ＲＬから記憶層ＳＬに向けて流れる。したがって、メモリセルＭＣｄに流れる読出し電流の方向は、書込み動作においてデータ“１”を書込む方向となる。

１．２．３ センスアンプにおける読出し動作について
次に、第１実施形態に係る磁気記憶装置におけるセンスアンプの読出し動作について図１４及び図１５を用いて説明する。

図１４及び図１５は、第１実施形態に係る磁気記憶装置のセンスアンプにおける読出し動作を説明するためのタイミングチャートである。図１４では、図８において説明されたセンスアンプＳＡｄにおける読出し動作が示される。図１５では、図９において説明されたセンスアンプＳＡｕにおける読出し動作が示される。

まず、センスアンプＳＡｄにおける読出し動作について図１４を用いて説明する。

図１４に示すように、時刻ｔ１０において、センスアンプＳＡｄは、信号ＲＥＮＢを“Ｈ”レベルから“Ｌ”レベルにする。これにより、トランジスタＴ２ｄがオン状態となり、定電流源ＩｄからノードＮ０ｄを介して選択メモリセルＭＣに所定の大きさの電流が流れる。これに伴い、ノードＮ０ｄの電圧は、選択メモリセルＭＣに記憶されたデータに応じて、電圧ＶＳＳから上昇する。より具体的には、ノードＮ０ｄの電圧は、選択メモリセルＭＣに記憶されたデータが“１”である場合、信号ＶＲＥＦＳＡＰの電圧Ｖｒｅｆｐよりも大きくなる。一方、ノードＮ０ｄの電圧は、選択メモリセルＭＣに記憶されたデータが“０”である場合、信号ＶＲＥＦＳＡＰの電圧Ｖｒｅｆｐよりも小さくなる。

ノードＮ０ｄの電圧と電圧Ｖｒｅｆｐとの大小関係がセンスアンプＳＡｄで検知可能な程度に開いたと想定される時間が経過した後、時刻ｔ２０において、センスアンプＳＡｄは、信号ＳＥＮＢを“Ｈ”レベルから“Ｌ”レベルにする。これにより、トランジスタＴ１１ｄ及びＴ１２ｄがオフ状態となり、ノードＳＯ及びＳＯＢが電圧ＶＳＳから電気的に切断される。

時刻ｔ３０において、センスアンプＳＡｄは、ノードＬＡＴＢを“Ｈ”レベルから“Ｌ”レベルに（ノードＬＡＴを“Ｌ”レベルから“Ｈ”レベルに）する。これにより、トランジスタＴ４ｄ、Ｔ６ｄ、及びＴ１３ｄがオン状態となる。このため、トランジスタＴ４ｄ、Ｔ３ｄ、Ｔ７ｄ、及びＴ８ｄを介してノードＮ１ｄに流れる電流経路と、トランジスタＴ６ｄ、Ｔ５ｄ、Ｔ９ｄ、及びＴ１０ｄを介してノードＮ１ｄに流れる電流経路と、が形成される。

ノードＮ０ｄの電圧が電圧Ｖｒｅｆｐより大きい場合、トランジスタＴｒ５ｄを介する電流経路の方が、トランジスタＴｒ３ｄを介する電流経路よりも多くの電流が流れる。このため、ノードＳＯの電圧の方がノードＳＯＢの電圧よりも大きくなり、最終的に、ノードＳＯは“Ｈ”レベルにラッチされ、ノードＳＯＢは“Ｌ”レベルにラッチされる。

一方、ノードＮ０ｄの電圧が電圧Ｖｒｅｆｐより小さい場合、トランジスタＴｒ３ｄを介する電流経路の方が、トランジスタＴｒ５ｄを介する電流経路よりも多くの電流が流れる。このため、ノードＳＯＢの電圧の方がノードＳＯの電圧よりも大きくなり、最終的に、ノードＳＯは“Ｌ”レベルにラッチされ、ノードＳＯＢは“Ｈ”レベルにラッチされる。

センスアンプＳＡｄは、ノードＳＯからの出力レベルに基づき、選択メモリセルＭＣのデータを判定する。具体的には、センスアンプＳＡｄは、ノードＳＯが“Ｈ”レベルの場合、メモリセルＭＣから読み出したデータが“１”であると判定し、ノードＳＯが“Ｌ”レベルの場合、メモリセルＭＣから読み出したデータが“０”であると判定する。

以上で、センスアンプＳＡｄにおける読出し動作が終了する。

次に、センスアンプＳＡｕにおける読出し動作について図１５を用いて説明する。

図１５に示すように、時刻ｔ４０において、センスアンプＳＡｕは、信号ＲＥＮを“Ｌ”レベルから“Ｈ”レベルにする。これにより、トランジスタＴ２ｕがオン状態となり、選択メモリセルＭＣからノードＮ０ｄを介して定電流源Ｉｕに所定の大きさの電流が流れる。これに伴い、ノードＮ０ｕの電圧は、選択メモリセルＭＣに記憶されたデータに応じて、電圧ＶＤＤから下降する。より具体的には、ノードＮ０ｕの電圧は、選択メモリセルＭＣに記憶されたデータが“１”である場合、信号ＶＲＥＦＳＡＮの電圧Ｖｒｅｆｎよりも小さくなる。一方、ノードＮ０ｕの電圧は、選択メモリセルＭＣに記憶されたデータが“０”である場合、信号ＶＲＥＦＳＡＮの電圧Ｖｒｅｆｎよりも大きくなる。

ノードＮ０ｕの電圧と電圧Ｖｒｅｆｎとの大小関係がセンスアンプＳＡｕで検知可能な程度に開いたと想定される時間が経過した後、時刻ｔ５０において、センスアンプＳＡｕは、信号ＳＥＮを“Ｌ”レベルから“Ｈ”レベルにする。これにより、トランジスタＴ１１ｕ及びＴ１２ｕがオフ状態となり、ノードＳＯ及びＳＯＢが電圧ＶＤＤから電気的に切断される。

時刻ｔ６０において、センスアンプＳＡｕは、ノードＬＡＴを“Ｌ”レベルから“Ｈ”レベルに（ノードＬＡＴＢを“Ｈ”レベルから“Ｌ”レベルに）する。これにより、トランジスタＴ４ｕ、Ｔ６ｕ、及びＴ１３ｕがオン状態となる。このため、ノードＮ１ｕからトランジスタＴ８ｕ、Ｔ７ｕ、Ｔ３ｕ、及びＴ４ｕを流れる電流経路と、ノードＮ１ｕからトランジスタＴ１０ｕ、Ｔ９ｕ、Ｔ５ｕ、及びＴ６ｕを流れる電流経路と、が形成される。

ノードＮ０ｕの電圧が電圧Ｖｒｅｆｎより大きい場合、トランジスタＴｒ３ｕを介する電流経路の方が、トランジスタＴｒ５ｕを介する電流経路よりも多くの電流が流れる。このため、ノードＳＯＢの電圧の方がノードＳＯの電圧よりも大きくなり、最終的に、ノードＳＯは“Ｌ”レベルにラッチされ、ノードＳＯＢは“Ｈ”レベルにラッチされる。

一方、ノードＮ０ｕの電圧が電圧Ｖｒｅｆｎより小さい場合、トランジスタＴｒ５ｕを介する電流経路の方が、トランジスタＴｒ３ｕを介する電流経路よりも多くの電流が流れる。このため、ノードＳＯの電圧の方がノードＳＯＢの電圧よりも大きくなり、最終的に、ノードＳＯは“Ｈ”レベルにラッチされ、ノードＳＯＢは“Ｌ”レベルにラッチされる。

センスアンプＳＡｕは、ノードＳＯからの出力レベルに基づき、選択メモリセルＭＣのデータを判定する。具体的には、センスアンプＳＡｕは、ノードＳＯが“Ｈ”レベルの場合、メモリセルＭＣから読み出したデータが“１”であると判定し、ノードＳＯが“Ｌ”レベルの場合、メモリセルＭＣから読み出したデータが“０”であると判定する。

以上で、センスアンプＳＡｕにおける読出し動作が終了する。

１．３ 本実施形態に係る効果について
第１実施形態によれば、読出しの安定性を確保しつつ、回路面積の増加を抑制することができる。本効果につき、以下に説明する。

メモリセルＭＣは、選択ゲートを含まないセレクタＳＥＬによって、磁気抵抗効果素子ＭＴＪへの電流を制御する。これにより、選択ゲートへ電圧を供給するための導電体を省略することができ、ビット線ＢＬ及びワード線ＷＬの２本の導電体によってメモリセルＭＣを選択することができる。このため、クロスポイント構造のＭＲＡＭを構成することができ、４Ｆ２の集積密度で集積させることができる。

また、メモリセルアレイ１０は、２つのメモリセルＭＣｕ及びＭＣｄが、１つのビット線ＢＬを共有する。このため、クロスポイント構造を積層方向に効率よく集積させることができる。

また、読出し回路１６は、センスアンプＳＡｕ及びＳＡｄ、並びに定電流源Ｉｕ及びＩｄを含む。定電流源Ｉｕ及びＩｄはそれぞれ、ワード線ＷＬｕ及びＷＬｄを介してメモリセルＭＣｕ及びＭＣｄと電気的に接続可能である。センスアンプＳＡｕは、メモリセルＭＣｕからワード線ＷＬｕを介して定電流源Ｉｕに流れる電流に基づいて、メモリセルＭＣｕに記憶されたデータを読出す。センスアンプＳＡｄは、定電流源Ｉｄからワード線ＷＬｄを介してメモリセルＭＣｄに流れる電流に基づいて、メモリセルＭＣｄに記憶されたデータを読出す。これにより、センスアンプＳＡｕ及びＳＡｄは、一定値の電流に基づくデータ読出しを行うことができる。このため、読出しの際に誤書込み（read disturb）や、誤読出しの発生を抑制することができる。

図１６は、第１実施形態に係る磁気記憶装置の読出し方式を説明するためのダイアグラムである。図１６では、図４において示された経路長の異なる経路Ｐｎ及びＰｆに配置されたメモリセルＭＣの電流−電圧特性（Ｉ−Ｖ特性）がそれぞれ示される。

図１６に示すように、経路Ｐｆは、経路Ｐｎよりも、経路長が長いため、ワード線ＷＬ及びビット線ＢＬの経路長に起因する寄生抵抗が大きい。これにより、仮にメモリセルＭＣ自体のＩ−Ｖ特性が同等であったとしても、寄生抵抗の違いによって、同一の電圧Ｖが印加された場合にメモリセルＭＣに流れる電流の大きさが異なる。加えて、磁気抵抗効果素子ＭＴＪは、抵抗値及び抵抗変化比が小さいため、寄生抵抗がメモリセルＭＣの電流量の変化に与える影響が有意に大きい。

このため、例えば、読出し動作の際、全てのメモリセルＭＣに電圧Ｖｎを印加した場合、経路Ｐｎ上のメモリセルＭＣ（図１６における点Ｐ３に相当）に対しては適切な電流Ｉｃを流すことができるが、経路Ｐｆ上のメモリセルＭＣ（図１６における点Ｐ２に相当）に対しては電流Ｉｃより有意に小さな電流しか流れない。したがって、経路Ｐｆ上のメモリセルＭＣからデータを読み出すために必要な信号量が不足し、誤読出しが発生する可能性がある。また、例えば、読出し動作の際、全てのメモリセルＭＣに電圧Ｖｆを印加した場合、経路Ｐｆ上のメモリセルＭＣ（図１６における点４に相当）に対しては適切な電流Ｉｃを流すことができるが、経路Ｐｎ上のメモリセルＭＣ（図１６における点Ｐ１に相当）に対しては電流Ｉｃより有意に大きな電流が流れる。したがって、経路Ｐｎ上のメモリセルＭＣからのデータの読出しの際に書込み電流に相当する大きさの電流が流れ、誤書込みが発生する可能性がある。

第１実施形態によれば、上述の通り、センスアンプＳＡｕ及びＳＡｄは、経路長の長短に依らず（図１６における点Ｐ３の場合も、点Ｐ４の場合も）、一定値の電流Ｉｃに基づくデータ読出しを行うことができる。このため、読出しの際に誤書込み（read disturb）や、誤読出しの発生を抑制することができる。

また、データ読出しの際、メモリセルＭＣｕ及びＭＣｄにはいずれも、データ“１”が書込まれる方向の読出し電流が流れる。このため、読出しの際に誤書込みが発生することを抑制することができる。

補足すると、磁気抵抗効果素子ＭＴＪは、電流が流れる方向によって特性が変化する。具体的には、磁気抵抗効果素子ＭＴＪにデータ“１”を書込む際には、データ“０”を書込む際よりも大きな書込み電流を要する。換言すると、磁気抵抗効果素子ＭＴＪは、データ“１”を書込む方向の方が、データ“０”を書込む方向よりも、書込み電流に対してデータが書込まれにくい、とも言える。すなわち、磁気抵抗効果素子ＭＴＪに読出し電流を流す場合、データ“１”が書込まれる方向の方が、データ“０”が書込まれる方向よりも、より大きな読出し電流を流しても、誤書込みが発生しにくい。第１実施形態によれば、上述の通り、メモリセルＭＣｕであるかメモリセルＭＣｄであるかに依らず、読出し電流の方向は、データ“１”が書込まれる方向となる。したがって、読出しの際により大きな電流を流すことができ、ひいては、読出しに要する時間を短縮することができる。

また、定電流源Ｉｕは、ワード線ＷＬａｕ及びＷＬｂｕを介してそれぞれメモリセルＭＣａｕ及びＭＣｂｕに接続され、定電流源Ｉｄは、ワード線ＷＬａｄ及びＷＬｂｄを介してそれぞれメモリセルＭＣａｄ及びＭＣｂｄに接続される。また、グローバルビット線ＧＢＬａは定電圧源Ｖａによって、グローバルビット線ＧＢＬｂは定電圧源Ｖｂによって、それぞれ一定の電圧が印加されるように構成される。これにより、定電流源Ｉｕ及びＩｄは、読出し動作の際、ワード線ＷＬに対して一定の電流が流れるように充電すればよく、例えば、より寄生容量の大きいグローバルビット線ＧＢＬに対して一定の電流が流れるように充電する場合よりも、充電に要する時間を短縮することができる。このため、センスアンプＳＡが読出しに要する時間を短縮することができる。

また、センスアンプＳＡｕは、トランジスタＴ＿ａｌ１を介してメモリセルアレイ１０ａ内のメモリセルＭＣａｕと電気的に接続可能であると共に、トランジスタＴ＿ｂｌ２を介してメモリセルアレイ１０ｂ内のメモリセルＭＣｂｕとも電気的に接続可能である。センスアンプＳＡｄは、トランジスタＴ＿ａｌ２を介してメモリセルアレイ１０ａ内のメモリセルＭＣａｄと電気的に接続可能であると共に、トランジスタＴ＿ｂｌ１を介してメモリセルアレイ１０ｂ内のメモリセルＭＣｂｄとも電気的に接続可能である。これにより、メモリセルＭＣａｕ及びＭＣｂｄから同時にデータを読出すことができる。同様に、メモリセルＭＣｂｕ及びＭＣａｄから同時にデータを読出すことができる。

具体的には、例えば、メモリセルＭＣａｕ及びＭＣｂｄからデータを読み出す際は、トランジスタＴ＿ａｌ１及びＴ＿ｂｌ１を同時にオン状態にすると共に、トランジスタＴ＿ａｌ２及びＴ＿ｂｌ２を同時にオフ状態にする。これにより、センスアンプＳＡｕはメモリセルＭＣａｕから、センスアンプＳＡｄはメモリセルＭＣｂｄから、それぞれデータを読出すことができる。また、例えば、メモリセルＭＣａｄ及びＭＣｂｕからデータを読み出す際は、トランジスタＴ＿ａｌ１及びＴ＿ｂｌ１を同時にオフ状態にすると共に、トランジスタＴ＿ａｌ２及びＴ＿ｂｌ２を同時にオン状態にする。これにより、センスアンプＳＡｕはメモリセルＭＣｂｕから、センスアンプＳＡｄはメモリセルＭＣａｄから、それぞれデータを読出すことができる。

これにより、メモリセルアレイ１０ａ及び１０ｂ間でセンスアンプＳＡｕ及びＳＡｄを共有することができる。したがって、回路面積の増加を抑制することができる。

２． 第２実施形態
次に、第２実施形態に係る磁気記憶装置について説明する。第１実施形態では、メモリセルアレイ１０ａのワード線ＷＬａｕと、メモリセルアレイ１０ｂのワード線ＷＬｂｕとでセンスアンプＳＡｕを共有し、メモリセルアレイ１０ａのワード線ＷＬａｄと、メモリセルアレイ１０ｂのワード線ＷＬｂｄとでセンスアンプＳＡｄを共有する場合について説明した。第２実施形態は、メモリセルアレイ１０ａ及び１０ｂ間でセンスアンプを共有することなく、１つのメモリセルアレイ１０ａ内のワード線ＷＬａｕとワード線ＷＬａｄとでセンスアンプを共有する点において、第１実施形態と相違する。以下では、第１実施形態と異なる点について主に説明する。

２．１ 磁気記憶装置の構成について
図１７は、第２実施形態に係る磁気記憶装置の構成を説明するためのブロック図である。図１７は、第１実施形態において説明された図１に対応する。

図１７に示すように、第２実施形態に係る磁気記憶装置１は、レイヤ選択回路１３を備えず、メモリセルアレイ１０ａ及び１０ｂにそれぞれ対応する読出し回路１６ａ及び１６ｂを備える点において、第１実施形態に係る磁気記憶装置１と異なる。

読出し回路１６ａは、メモリセルＭＣａｕ及びＭＣａｄからのデータの読出しを行い、読出し回路１６ｂは、メモリセルＭＣｂｕ及びＭＣｂｄからのデータの読出しを行う。

つまり、ロウ選択回路１１、カラム選択回路１２、書込み回路１５、及び読出し回路１６は、１つのメモリセルアレイ１０に対応して１つずつ設けられる。メモリセルアレイ１０ａ、ロウ選択回路１１ａ、カラム選択回路１２ａ、書込み回路１５ａ、及び読出し回路１６ａの組と、メモリセルアレイ１０ｂ、ロウ選択回路１１ｂ、カラム選択回路１２ｂ、書込み回路１５ｂ、及び読出し回路１６ｂの組とは、同一の構成を有する。このため、以下の説明では、符号への添え字“ａ”及び“ｂ”を付して区別することなく、各構成についての説明を行う。

２．２ メモリセルアレイに接続される行方向及び列方向の回路構成について
次に、上述のように構成された第２実施形態に係るメモリセルアレイ１０に接続される、行方向及び列方向の回路構成について図１８を用いて説明する。図１８は、第１実施形態において説明された図６及び図７に対応し、メモリセルアレイ１０における行方向及び列方向の回路構成の一例が示される。図１８では、ワード線ＷＬｕに対応する構成については添え字“ｕ”を付し、ワード線ＷＬｄに対応する構成については添え字“ｄ”を付して両者を区別する。なお、図１８において示されるワード線ＷＬｕ及びＷＬｄは、同一のビット線ＢＬに対応しているものとして説明する。

図１８に示すように、ワード線ＷＬｕ及びＷＬｄはそれぞれ、メモリセルＭＣｕの第１端及びメモリセルＭＣｄの第１端と、ロウ選択回路１１との間を接続する。ロウ選択回路１１は、行選択トランジスタＴ＿ｒｕ及びＴ＿ｒｄを含む。行選択トランジスタＴ＿ｒｕは、ワード線ＷＬｕに接続された第１端と、ノードＮ０に接続された第２端と、信号Ｒｕが供給されるゲートと、を含む。行選択トランジスタＴ＿ｒｄは、ワード線ＷＬｄに接続された第１端と、ノードＮ０に接続された第２端と、信号Ｒｄが供給されるゲートと、を含む。

書込み回路１５は、トランジスタＴ＿ｗ、及び書込みドライバＷＤを含む。トランジスタＴ＿ｗは、ノードＮ０に接続された第１端と、書込みドライバＷＤに接続された第２端と、信号Ｗが供給されるゲートと、を含む。書込みドライバＷＤは、メモリセルアレイ１０内のメモリセルＭＣに対して書込み電流を供給する機能を有する。

読出し回路１６は、センスアンプＳＡ、及び定電流源Ｉを含む。センスアンプＳＡ及び定電流源Ｉはそれぞれ、例えば、図８において説明されたセンスアンプＳＡｄ及びＩｄと同等の構成を有する。センスアンプＳＡ及び定電流源Ｉは、ノードＮ０に接続される。センスアンプＳＡは、メモリセルアレイ１０内のメモリセルＭＣｕ及びＭＣｄのいずれからもデータを読出す機能を有する。定電流源Ｉは、ノードＮ０からメモリセルアレイ１０に向けて流れる電流値を所定の値に保つ機能を有する。

ビット線ＢＬは、メモリセルＭＣｕの第２端及びメモリセルＭＣｄの第２端と、カラム選択回路１２との間を接続する。カラム選択回路１２は、列選択トランジスタＴ＿ｃを含む。列選択トランジスタＴ＿ｃは、ビット線ＢＬに接続された第１端と、グローバルビット線ＧＢＬに接続された第２端と、信号Ｃが供給されるゲートと、を含む。

グローバルビット線ＧＢＬは、トランジスタＴ＿ｄｉｓの第１端に更に接続される。トランジスタＴ＿ｄｉｓは、電圧ＶＳＳが供給される第２端と、信号ＤＩＳが供給されるゲートと、を含む。なお、グローバルビット線ＧＢＬは、図示しない他のメモリセルアレイ１０と共有されていてもよい。

２．３ 読出し動作の際の電流経路について
次に、第２実施形態に係る磁気記憶装置における読出し動作の際の電流経路について図１９及び図２０を用いて説明する。

図１９及び図２０は、第２実施形態に係る磁気記憶装置における読出し動作の際の電流経路を示す模式図である。図１９では、センスアンプＳＡを用いてメモリセルＭＣｄからデータを読出す際の電流経路が矢印で模式的に示される。図２０では、センスアンプＳＡを用いてメモリセルＭＣｕからデータを読出す際の電流経路が矢印で模式的に示される。

まず、メモリセルＭＣｄからデータを読出す際の電流経路について図１９を用いて説明する。

図１９に示すように、ロウ選択回路１１は、ワード線ＷＬｄを選択する。すなわち、ロウ選択回路１１は、信号Ｒｕ及びＲｄにそれぞれ“Ｌ”レベル及び“Ｈ”レベルを入力し、行選択トランジスタＴ＿ｒｕ及びＴ＿ｒｄをそれぞれオフ状態及びオン状態にする。

これにより、ワード線ＷＬｄは、定電流源Ｉから流れる一定の大きさの電流によって充電される。

また、カラム選択回路１２は、ビット線ＢＬを選択する。すなわち、カラム選択回路１２は、信号Ｃに“Ｈ”レベルを入力し、列選択トランジスタＴ＿ｃをオン状態にする。また、信号ＤＩＳには“Ｈ”レベルが供給され、トランジスタＴ＿ｄｉｓがオン状態となる。

これにより、グローバルビット線ＧＢＬ及びビット線ＢＬは、電圧ＶＳＳによって充電される。

以上により、メモリセルＭＣｄには、ワード線ＷＬｄからグローバルビット線ＧＢＬに向けて読出し電流が流れる。センスアンプＳＡは、定電流源Ｉから流れる一定の大きさの電流に基づいて、選択メモリセルＭＣｄからデータを読出すことができる。

次に、センスアンプＳＡを用いてメモリセルＭＣｕからデータを読出す際の電流経路について図２０を用いて説明する。

図２０に示すように、ロウ選択回路１１は、ワード線ＷＬｕを選択する。すなわち、ロウ選択回路１１は、信号Ｒｕ及びＲｄにそれぞれ“Ｈ”レベル及び“Ｌ”レベルを入力し、行選択トランジスタＴ＿ｒｕ及びＴ＿ｒｄをそれぞれオン状態及びオフ状態にする。

これにより、ワード線ＷＬｕは、定電流源Ｉから流れる一定の大きさの電流によって充電される。

また、カラム選択回路１２は、ビット線ＢＬを選択する。すなわち、カラム選択回路１２は、信号Ｃに“Ｈ”レベルを入力して列選択トランジスタＴ＿ｃをオン状態にし、ビット線ＢＬをグローバルビット線ＧＢＬに接続する。グローバルビット線ＧＢＬには、トランジスタＴ＿ｄｉｓを介して電圧ＶＳＳが印加される。

これにより、グローバルビット線ＧＢＬ及びビット線ＢＬは、電圧ＶＳＳによって充電される。

以上により、メモリセルＭＣｕには、ワード線ＷＬｕからグローバルビット線ＧＢＬに向けて読出し電流が流れる。センスアンプＳＡは、定電流源Ｉから流れる一定の大きさの電流に基づいて、選択メモリセルＭＣｕからデータを読出すことができる。

２．４ 本実施形態に係る効果について
第２実施形態によれば、センスアンプＳＡ及び定電流源Ｉは、ノードＮ０を介して、ワード線ＷＬｕ及びＷＬｄの双方に接続される。また、グローバルビット線ＧＢＬは電圧ＶＳＳによって一定の電圧が印加されるように構成される。このため、センスアンプＳＡは、定電流源Ｉからワード線ＷＬｕ又はＷＬｄに流れる電流をセンスすることができる。したがって、センスアンプＳＡは、メモリセルＭＣｕ及びＭＣｄのいずれからも、一定値の電流に基づくデータ読出しを行うことができる。これにより、第１実施形態と同様に、読出しの際の誤書込みや誤読出しの発生を抑制することができる。

また、上述の通り、センスアンプＳＡは、同一のメモリセルアレイ１０内のメモリセルＭＣｕ及びＭＣｄで共有される。このため、第１実施形態のように異なるメモリセルアレイ１０ａ及び１０ｂ間でセンスアンプＳＡを共有することなく、第１実施形態と同程度に回路面積の増加を抑制することができる。

また、グローバルビット線ＧＢＬを一定の電流によって充電する必要がないため、第１実施形態と同様に、読出しに要する時間を短縮することができる。

３． 第３実施形態
次に、第３実施形態に係る磁気記憶装置について説明する。第３実施形態は、第２実施形態と同様の構成に対して、磁気抵抗効果素子ＭＴＪの積層方向を変更するものである。以下では、第２実施形態と異なる点について主に説明する。

３．１ 磁気抵抗効果素子の構成について
第３実施形態に係る磁気抵抗効果素子の構成について図２１を用いて説明する。

図２１は、第３実施形態に係る磁気記憶装置のメモリセルの構成を説明するための断面図である。図２１は、図３及び図５に対応し、第３実施形態に係る磁気記憶装置のメモリセルをＸＺ平面に沿って切った断面図の一例である。図２１では、ビット線ＢＬを共有する２つのメモリセルＭＣｕ及びＭＣｄについての断面図が示される。

図２１に示すように、磁気抵抗効果素子ＭＴＪｄとして機能する素子２２は、参照層ＲＬとして機能する強磁性体３１ｄ、トンネルバリア層として機能する非磁性体３２ｄ、及び記憶層ＳＬとして機能する強磁性体３３ｄを含む。素子２２は、例えば、ワード線ＷＬｄ側からビット線ＢＬ側に向けて（Ｚ軸方向に）強磁性体３１ｄ、非磁性体３２ｄ、及び強磁性体３３ｄの順に、複数の膜が積層される。すなわち、素子２２は、例えば、参照層ＲＬが記憶層ＳＬよりも半導体基板２０側に設けられる、トップフリー型の磁気抵抗効果素子ＭＴＪである。

一方、磁気抵抗効果素子ＭＴＪｕとして機能する素子２５は、記憶層ＳＬとして機能する強磁性体３１ｕ、トンネルバリア層として機能する非磁性体３２ｕ、及び参照層ＲＬとして機能する強磁性体３３ｕを含む。素子２５は、例えば、ビット線ＢＬからワード線ＷＬｕ側に向けて（Ｚ軸方向に）強磁性体３１ｕ、非磁性体３２ｕ、及び強磁性体３３ｕの順に、複数の膜が積層される。すなわち、素子２５は、例えば、記憶層ＳＬが参照層ＲＬよりも半導体基板２０側に設けられる、ボトムフリー型の磁気抵抗効果素子ＭＴＪである。

３．２ 読出し動作の際のメモリセル内の電流経路について
次に、第３実施形態に係る磁気記憶装置における読出し動作の際のメモリセル内の電流経路について図２２を用いて説明する。

図２２は、第３実施形態に係る磁気記憶装置における読出し動作の際のメモリセル内の電流経路を示す模式図である。図２２では、メモリセルＭＣｕ及びＭＣｄからデータを読出す際の電流経路が、メモリセルＭＣｕ及びＭＣｄを含むＸＺ平面で切った断面図内に矢印で模式的に示される。

図２２に示すように、メモリセルＭＣｕからデータが読出される場合、読出し電流は、ワード線ＷＬｕからビット線ＢＬに向けて、すなわち、磁気抵抗効果素子ＭＴＪｕ内を、参照層ＲＬから記憶層ＳＬに向けて流れる。したがって、メモリセルＭＣｕに流れる読出し電流の方向は、書込み動作においてデータ“１”を書込む方向となる。

同様に、メモリセルＭＣｄからデータが読出される場合、読出し電流は、ワード線ＷＬｄからビット線ＢＬに向けて、すなわち、磁気抵抗効果素子ＭＴＪｄ内を、参照層ＲＬから記憶層ＳＬに向けて流れる。したがって、メモリセルＭＣｄに流れる読出し電流の方向は、書込み動作においてデータ“１”を書込む方向となる。

３．３ 本実施形態に係る効果
第３実施形態によれば、磁気抵抗効果素子ＭＴＪｕ及びＭＴＪｄは、記憶層ＳＬと参照層ＲＬとの積層順が逆となるように構成される。これにより、メモリセルＭＣｕ及びＭＣｄは、データ“１”を書込む電流の方向が、いずれもワード線ＷＬ側からビット線ＢＬ側に流れる方向となる。一方、第３実施形態における読出し電流の方向は、第２実施形態における図１９及び図２０で説明された読出し電流の方向と同じである。このため、メモリセルＭＣｕ及びＭＣｄのいずれからデータを読み出す場合においても、読出し電流の方向は、ワード線ＷＬ（ＷＬｕ及びＷＬｄ）からビット線ＢＬに向かう方向、すなわち、データ“１”を書込む電流の方向となる。したがって、第１実施形態と同様に、読出し電流の方向がデータ“０”を書込む電流の方向となる場合よりも、より大きな読出し電流を流すことができ、ひいては、読出しに要する時間を短縮することができる。

また、センスアンプＳＡ及び定電流源Ｉは、ノードＮ０を介して、ワード線ＷＬｕ及びＷＬｄの双方に接続される。また、グローバルビット線ＧＢＬは電圧ＶＳＳによって一定の電圧が印加されるように構成される。このため、センスアンプＳＡは、定電流源Ｉからワード線ＷＬｕ又はＷＬｄに流れる電流をセンスすることができる。したがって、センスアンプＳＡは、メモリセルＭＣｕ及びＭＣｄのいずれからも、一定値の電流に基づくデータ読出しを行うことができる。これにより、読出しの際の誤書込みや誤読出しの発生を抑制することができる。

また、上述の通り、センスアンプＳＡは、同一のメモリセルアレイ１０内のメモリセルＭＣｕ及びＭＣｄで共有される。このため、第１実施形態のように異なるメモリセルアレイ１０ａ及び１０ｂ間でセンスアンプＳＡを共有することなく、第１実施形態と同程度に回路面積の増加を抑制することができる。

また、グローバルビット線ＧＢＬを一定の電流によって充電する必要がないため、第１実施形態と同様に、読出しに要する時間を短縮することができる。

４． 第４実施形態
次に、第４実施形態に係る磁気記憶装置について説明する。第１実施形態乃至第３実施形態では、データの読出し先がメモリセルＭＣｕである場合とメモリセルＭＣｄである場合とに依らず、一定の大きさの電流によって充電されたワード線ＷＬに流れる電流に基づいてデータを読み出す場合について説明した。第４実施形態では、データの読出し先がメモリセルＭＣｕである場合とメモリセルＭＣｄである場合とに応じて、ワード線ＷＬ側とグローバルビット線ＧＢＬ側のいずれに流れる電流に基づいてデータを読み出すかを切替える点において、第１実施形態乃至第３実施形態と異なる。以下では、第２実施形態と異なる点について主に説明する。

４．１ メモリセルアレイに接続される行方向及び列方向の回路構成について
第４実施形態に係るメモリセルアレイ１０に接続される、行方向及び列方向の回路構成について図２３を用いて説明する。図２３は、第２実施形態において説明された図１８に対応し、メモリセルアレイ１０における行方向及び列方向の回路構成の一例が示される。

図２３に示すように、ワード線ＷＬｕ及びＷＬｄはそれぞれ、メモリセルＭＣｕの第１端及びメモリセルＭＣｄの第１端と、ロウ選択回路１１との間を接続する。ロウ選択回路１１は、行選択トランジスタＴ＿ｒｕ及びＴ＿ｒｄを含む。行選択トランジスタＴ＿ｒｕは、ワード線ＷＬｕに接続された第１端と、電圧ＶＳＳが供給される第２端と、信号Ｒｕが供給されるゲートと、を含む。行選択トランジスタＴ＿ｒｄは、ワード線ＷＬｄに接続された第１端と、ノードＮ０に接続された第２端と、信号Ｒｄが供給されるゲートと、を含む。

書込み回路１５は、トランジスタＴ＿ｗ、及び書込みドライバＷＤを含む。トランジスタＴ＿ｗは、ノードＮ０に接続された第１端と、書込みドライバＷＤに接続された第２端と、信号Ｗが供給されるゲートと、を含む。書込みドライバＷＤは、メモリセルアレイ１０内のメモリセルＭＣに対して書込み電流を供給する機能を有する。

読出し回路１６は、センスアンプＳＡ、及び定電流源Ｉを含む。センスアンプＳＡ及び定電流源Ｉはそれぞれ、例えば、図８において説明されたセンスアンプＳＡｄ及びＩｄと同等の構成を有する。センスアンプＳＡ及び定電流源Ｉは、ノードＮ０に接続される。センスアンプＳＡは、メモリセルアレイ１０内のメモリセルＭＣｕ及びＭＣｄのいずれからもデータを読出す機能を有する。定電流源Ｉは、ノードＮ０からメモリセルアレイ１０に向けて流れる電流値を所定の値に保つ機能を有する。

ビット線ＢＬは、メモリセルＭＣｕの第２端及びメモリセルＭＣｄの第２端と、カラム選択回路１２との間を接続する。カラム選択回路１２は、列選択トランジスタＴ＿ｃを含む。列選択トランジスタＴ＿ｃは、ビット線ＢＬに接続された第１端と、グローバルビット線ＧＢＬに接続された第２端と、信号Ｃが供給されるゲートと、を含む。

グローバルビット線ＧＢＬは、トランジスタＴ＿ｄｉｓの第１端、及びトランジスタＴ＿ｓ１の第１端に更に接続される。トランジスタＴ＿ｄｉｓは、電圧ＶＳＳが供給される第２端と、信号ＤＩＳが供給されるゲートと、を含む。トランジスタＴ＿ｓ１は、ノードＮ０に接続された第２端と、信号Ｓ１が供給されるゲートと、を含む。なお、グローバルビット線ＧＢＬは、図示しない他のメモリセルアレイ１０と共有されていてもよい。

４．２ 読出し動作の際の電流経路について
次に、第４実施形態に係る磁気記憶装置における読出し動作の際の電流経路について図２４及び図２５を用いて説明する。

図２４及び図２５は、第４実施形態に係る磁気記憶装置における読出し動作の際の電流経路を示す模式図である。図２４では、センスアンプＳＡを用いてメモリセルＭＣｄからデータを読出す際の電流経路が矢印で模式的に示される。図２５では、センスアンプＳＡを用いてメモリセルＭＣｕからデータを読出す際の電流経路が矢印で模式的に示される。

まず、メモリセルＭＣｄからデータを読出す際の電流経路について図２４を用いて説明する。

図２４に示すように、ロウ選択回路１１は、ワード線ＷＬｄを選択する。すなわち、ロウ選択回路１１は、信号Ｒｕ及びＲｄにそれぞれ“Ｌ”レベル及び“Ｈ”レベルを入力し、行選択トランジスタＴ＿ｒｕ及びＴ＿ｒｄをそれぞれオフ状態及びオン状態にする。

これにより、ワード線ＷＬｄは、定電流源Ｉから流れる一定の大きさの電流によって充電される。

また、カラム選択回路１２は、ビット線ＢＬを選択する。すなわち、カラム選択回路１２は、信号Ｃに“Ｈ”レベルを入力して列選択トランジスタＴ＿ｃをオン状態にする。信号ＤＩＳ及びＳ１にはそれぞれ“Ｈ”レベル及び“Ｌ”レベルが供給され、トランジスタＴ＿ｄｉｓ及びＴ＿ｓ１をそれぞれオン状態及びオフ状態にする。

これにより、グローバルビット線ＧＢＬ及びビット線ＢＬは、電圧ＶＳＳによって充電される。

以上により、メモリセルＭＣｄには、ワード線ＷＬｄからグローバルビット線ＧＢＬに向けて読出し電流が流れる。センスアンプＳＡは、定電流源Ｉから流れる一定の大きさの電流に基づいて、選択メモリセルＭＣｄからデータを読出すことができる。

次に、センスアンプＳＡを用いてメモリセルＭＣｕからデータを読出す際の電流経路について図２５を用いて説明する。

図２５に示すように、ロウ選択回路１１は、ワード線ＷＬｕを選択する。すなわち、ロウ選択回路１１は、信号Ｒｕ及びＲｄにそれぞれ“Ｈ”レベル及び“Ｌ”レベルを入力し、行選択トランジスタＴ＿ｒｕ及びＴ＿ｒｄをそれぞれオン状態及びオフ状態にする。

これにより、ワード線ＷＬｕは、電圧ＶＳＳによって充電される。

また、カラム選択回路１２は、ビット線ＢＬを選択する。すなわち、カラム選択回路１２は、信号Ｃに“Ｈ”レベルを入力して列選択トランジスタＴ＿ｃをオン状態にする。信号ＤＩＳ及びＳ１にはそれぞれ“Ｌ”レベル及び“Ｈ”レベルが供給され、トランジスタＴ＿ｄｉｓ及びＴ＿ｓ１をそれぞれオフ状態及びオン状態にする。

これにより、グローバルビット線ＧＢＬ及びビット線ＢＬは、定電流源Ｉから流れる一定の大きさの電流によって充電される。

以上により、メモリセルＭＣｕには、グローバルビット線ＧＢＬからワード線ＷＬｕに向けて読出し電流が流れる。センスアンプＳＡは、定電流源Ｉから流れる一定の大きさの電流に基づいて、選択メモリセルＭＣｕからデータを読出すことができる。

次に、第４実施形態に係る磁気記憶装置における読出し動作の際のメモリセル内の電流経路について図２６を用いて説明する。

図２６は、第４実施形態に係る磁気記憶装置における読出し動作の際のメモリセル内の電流経路を示す模式図である。図２６では、メモリセルＭＣｕ及びＭＣｄからデータを読出す際の電流経路が、メモリセルＭＣｕ及びＭＣｄを含むＸＺ平面で切った断面図内に矢印で模式的に示される。

図２６に示すように、メモリセルＭＣｕからデータが読出される場合、読出し電流は、ビット線ＢＬからワード線ＷＬｕに向けて、すなわち、磁気抵抗効果素子ＭＴＪｕ内を、参照層ＲＬから記憶層ＳＬに向けて流れる。したがって、メモリセルＭＣｕに流れる読出し電流の方向は、書込み動作においてデータ“１”を書込む方向となる。

同様に、メモリセルＭＣｄからデータが読出される場合、読出し電流は、ワード線ＷＬｄからビット線ＢＬに向けて、すなわち、磁気抵抗効果素子ＭＴＪｄ内を、参照層ＲＬから記憶層ＳＬに向けて流れる。したがって、メモリセルＭＣｄに流れる読出し電流の方向は、書込み動作においてデータ“１”を書込む方向となる。

４．３ 本実施形態に係る効果
第４実施形態によれば、第２実施形態と同様、磁気抵抗効果素子ＭＴＪｕ及びＭＴＪｄは、記憶層ＳＬと参照層ＲＬとの積層順が同じとなるように構成される。これにより、メモリセルＭＣｄにデータ“１”を書込む電流の方向がワード線ＷＬｄからビット線ＢＬに流れる方向となるのに対し、メモリセルＭＣｕにデータ“１”を書込む電流の方向は、ワード線ＷＬｕからビット線ＢＬ側に流れる方向となる。また、センスアンプＳＡは、メモリセルＭＣｄからデータを読み出す場合、ワード線ＷＬからメモリセルＭＣｄを介してグローバルビット線ＧＢＬに流れる電流に基づいて、データを読出す。また、センスアンプＳＡは、メモリセルＭＣｕからデータを読み出す場合、グローバルビット線ＧＢＬからメモリセルＭＣｕを介してワード線ＷＬｕに流れる電流に基づいて、データを読出す。このため、メモリセルＭＣｕ及びＭＣｄのいずれからデータを読み出す場合においても、読出し電流の方向は、データ“１”を書込む電流の方向となる。したがって、第１実施形態と同様に、読出し電流の方向がデータ“０”を書込む電流の方向となる場合よりも、より大きな読出し電流を流すことができ、ひいては、読出しに要する時間を短縮することができる。

また、センスアンプＳＡ及び定電流源Ｉは、ノードＮ０を介して、ワード線ＷＬｄ及びグローバルビット線ＧＢＬの双方に接続される。また、ワード線Ｗｕは電圧ＶＳＳによって一定の電圧が印加されるように構成される。このため、センスアンプＳＡは、定電流源Ｉからワード線ＷＬｕ又はＷＬｄに流れる電流をセンスすることができる。したがって、センスアンプＳＡは、メモリセルＭＣｕ及びＭＣｄのいずれからも、一定値の電流に基づくデータ読出しを行うことができる。これにより、読出しの際の誤書込みや誤読出しの発生を抑制することができる。

また、上述の通り、センスアンプＳＡは、同一のメモリセルアレイ１０内のメモリセルＭＣｕ及びＭＣｄで共有される。このため、第１実施形態のように異なるメモリセルアレイ１０ａ及び１０ｂ間でセンスアンプＳＡを共有することなく、第１実施形態と同程度に回路面積の増加を抑制することができる。

５． 第５実施形態
次に、第５実施形態に係る磁気記憶装置について説明する。第１実施形態乃至第４実施形態では、メモリセルＭＣｕ及びＭＣｄで１つのビット線ＢＬが共有される場合について説明した。第５実施形態では、メモリセルＭＣｕ及びＭＣｄの各々に１つずつビット線ＢＬｕ及びＢＬｄが割当てられる点において、第１実施形態乃至第４実施形態と異なる。以下では、第２実施形態と異なる点について主に説明する。

５．１ メモリセルの構成について
第５実施形態に係る磁気記憶装置のメモリセルの構成について図２７を用いて説明する。図２７は、第５実施形態に係る磁気記憶装置のメモリセルアレイの一部の断面構造の一例を示している。図２７は、１つのメモリセルＭＣｕ及びＭＣｄの組に対応する部分について示される。

図２７に示すように、半導体基板２０上には、例えば、ワード線ＷＬｄとして機能する導電体２１＿１が設けられる。導電体２１＿１は、例えば、Ｘ方向に沿って延びる。導電体２１＿１の上部には、磁気抵抗効果素子ＭＴＪｄとして機能する素子２２＿１が設けられる。素子２２＿１の上部には、セレクタＳＥＬｄとして機能する素子２３＿１が設けられる。素子２３＿１の上部には、ビット線ＢＬｄとして機能する導電体２４＿１が設けられる。導電体２４＿１は、例えば、Ｙ方向に沿って延びる。導電体２４＿１の上部には、絶縁体２８が設けられる。絶縁体２８は、メモリセルＭＣｕ及びＭＣｄの間を電気的に切断する。

絶縁体２８の上部には、ワード線ＷＬｕとして機能する導電体２１＿２が設けられる。導電体２１＿２は、例えば、Ｘ方向に沿って延びる。導電体２１＿２の上部には、磁気抵抗効果素子ＭＴＪｕとして機能する素子２２＿２が設けられる。素子２２＿２の上部には、セレクタＳＥＬｕとして機能する素子２３＿２が設けられる。素子２３＿２の上部には、ビット線ＢＬｕとして機能する導電体２４＿２が設けられる。導電体２４＿２は、例えば、Ｙ方向に沿って延びる。

以上のように構成されることにより、メモリセルアレイ１０には、１つのビット線ＢＬｄと１つのワード線ＷＬｄとの間に、１つのメモリセルＭＣｄが設けられ、１つのビット線ＢＬｕと１つのワード線ＷＬｕとの間に、１つのメモリセルＭＣｕが設けられる。このようなメモリセルＭＣｄ及びＭＣｕがＺ方向に積層されることにより、積層型のクロスポイント構造が構成される。

５．２ メモリセルアレイに接続される行方向及び列方向の回路構成について
第５実施形態に係るメモリセルアレイ１０に接続される、行方向及び列方向の回路構成について図２８を用いて説明する。図２８は、第２実施形態において説明された図１８に対応し、メモリセルアレイ１０における行方向及び列方向の回路構成の一例が示される。

図２８に示すように、ワード線ＷＬｕ及びＷＬｄはそれぞれ、メモリセルＭＣｕの第１端及びメモリセルＭＣｄの第１端と、ロウ選択回路１１との間を接続する。ロウ選択回路１１は、行選択トランジスタＴ＿ｒｕ及びＴ＿ｒｄを含む。行選択トランジスタＴ＿ｒｕは、ワード線ＷＬｕに接続された第１端と、ノードＮ０に接続された第２端と、信号Ｒｕが供給されるゲートと、を含む。行選択トランジスタＴ＿ｒｄは、ワード線ＷＬｄに接続された第１端と、ノードＮ０に接続された第２端と、信号Ｒｄが供給されるゲートと、を含む。

書込み回路１５は、トランジスタＴ＿ｗ、及び書込みドライバＷＤを含む。トランジスタＴ＿ｗは、ノードＮ０に接続された第１端と、書込みドライバＷＤに接続された第２端と、信号Ｗが供給されるゲートと、を含む。書込みドライバＷＤは、メモリセルアレイ１０内のメモリセルＭＣに対して書込み電流を供給する機能を有する。

読出し回路１６は、センスアンプＳＡ、及び定電流源Ｉを含む。センスアンプＳＡ及び定電流源Ｉはそれぞれ、例えば、図８において説明されたセンスアンプＳＡｄ及びＩｄと同等の構成を有する。センスアンプＳＡ及び定電流源Ｉは、ノードＮ０に接続される。センスアンプＳＡは、メモリセルアレイ１０内のメモリセルＭＣｕ及びＭＣｄのいずれからもデータを読出す機能を有する。定電流源Ｉは、ノードＮ０からメモリセルアレイ１０に向けて流れる電流値を所定の値に保つ機能を有する。

ビット線ＢＬｕ及びＢＬｄはそれぞれ、メモリセルＭＣｕの第２端及びメモリセルＭＣｄの第２端と、カラム選択回路１２との間を接続する。カラム選択回路１２は、列選択トランジスタＴ＿ｃｕ及びＴ＿ｃｄを含む。列選択トランジスタＴ＿ｃｕは、ビット線ＢＬｕに接続された第１端と、グローバルビット線ＧＢＬに接続された第２端と、信号Ｃｕが供給されるゲートと、を含む。列選択トランジスタＴ＿ｃｄは、ビット線ＢＬｄに接続された第１端と、グローバルビット線ＧＢＬに接続された第２端と、信号Ｃｄが供給されるゲートと、を含む。

グローバルビット線ＧＢＬは、トランジスタＴ＿ｄｉｓの第１端に更に接続される。トランジスタＴ＿ｄｉｓは、電圧ＶＳＳが供給される第２端と、信号ＤＩＳが供給されるゲートと、を含む。なお、グローバルビット線ＧＢＬは、図示しない他のメモリセルアレイ１０と共有されていてもよい。

５．３ 読出し動作の際の電流経路について
次に、第５実施形態に係る磁気記憶装置における読出し動作の際の電流経路について図２９及び図３０を用いて説明する。

図２９及び図３０は、第５実施形態に係る磁気記憶装置における読出し動作の際の電流経路を示す模式図である。図２９では、センスアンプＳＡを用いてメモリセルＭＣｄからデータを読出す際の電流経路が矢印で模式的に示される。図３０では、センスアンプＳＡを用いてメモリセルＭＣｕからデータを読出す際の電流経路が矢印で模式的に示される。

まず、メモリセルＭＣｄからデータを読出す際の電流経路について図２９を用いて説明する。

図２９に示すように、ロウ選択回路１１は、ワード線ＷＬｄを選択する。すなわち、ロウ選択回路１１は、信号Ｒｕ及びＲｄにそれぞれ“Ｌ”レベル及び“Ｈ”レベルを入力し、行選択トランジスタＴ＿ｒｕ及びＴ＿ｒｄをそれぞれオフ状態及びオン状態にする。

これにより、ワード線ＷＬｄは、定電流源Ｉから流れる一定の大きさの電流によって充電される。

また、カラム選択回路１２は、ビット線ＢＬｄを選択する。すなわち、カラム選択回路１２は、信号Ｃｕ及びＣｄにそれぞれ“Ｌ”レベル及び“Ｈ”レベルを入力し、列選択トランジスタＴ＿ｃｕ及びＴ＿ｃｄをそれぞれオフ状態及びオン状態にする。信号ＤＩＳには“Ｈ”レベルが供給され、トランジスタＴ＿ｄｉｓをオン状態及にする。

これにより、グローバルビット線ＧＢＬ及びビット線ＢＬｄは、電圧ＶＳＳによって充電される。

以上により、メモリセルＭＣｄには、ワード線ＷＬｄからビット線ＢＬｄを介してグローバルビット線ＧＢＬに向けて読出し電流が流れる。センスアンプＳＡは、定電流源Ｉから流れる一定の大きさの電流に基づいて、選択メモリセルＭＣｄからデータを読出すことができる。

次に、センスアンプＳＡを用いてメモリセルＭＣｕからデータを読出す際の電流経路について図３０を用いて説明する。

図３０に示すように、ロウ選択回路１１は、ワード線ＷＬｕを選択する。すなわち、ロウ選択回路１１は、信号Ｒｕ及びＲｄにそれぞれ“Ｈ”レベル及び“Ｌ”レベルを入力し、行選択トランジスタＴ＿ｒｕ及びＴ＿ｒｄをそれぞれオン状態及びオフ状態にする。

これにより、ワード線ＷＬｕは、定電流源Ｉから流れる一定の大きさの電流によって充電される。

また、カラム選択回路１２は、ビット線ＢＬｕを選択する。すなわち、カラム選択回路１２は、信号Ｃｕ及びＣｄにそれぞれ“Ｈ”レベル及び“Ｌ”レベルを入力し、列選択トランジスタＴ＿ｃｕ及びＴ＿ｃｄをそれぞれオン状態及びオフ状態にする。信号ＤＩＳには“Ｈ”レベルが供給され、トランジスタＴ＿ｄｉｓをオン状態にする。

これにより、グローバルビット線ＧＢＬ及びビット線ＢＬｕは、電圧ＶＳＳによって充電される。

以上により、メモリセルＭＣｕには、ワード線ＷＬｕからビット線ＢＬｕを介してグローバルビット線ＧＢＬに向けて読出し電流が流れる。センスアンプＳＡは、定電流源Ｉから流れる一定の大きさの電流に基づいて、選択メモリセルＭＣｕからデータを読出すことができる。

次に、第５実施形態に係る磁気記憶装置における読出し動作の際のメモリセル内の電流経路について図３１を用いて説明する。

図３１は、第５実施形態に係る磁気記憶装置における読出し動作の際のメモリセル内の電流経路を示す模式図である。図３１では、メモリセルＭＣｕ及びＭＣｄからデータを読出す際の電流経路が、メモリセルＭＣｕ及びＭＣｄを含むＸＺ平面で切った断面図内に矢印で模式的に示される。

図３１に示すように、メモリセルＭＣｕからデータが読出される場合、読出し電流は、ワード線ＷＬｕからビット線ＢＬｕに向けて、すなわち、磁気抵抗効果素子ＭＴＪｕ内を、参照層ＲＬから記憶層ＳＬに向けて流れる。したがって、メモリセルＭＣｕに流れる読出し電流の方向は、書込み動作においてデータ“１”を書込む方向となる。

同様に、メモリセルＭＣｄからデータが読出される場合、読出し電流は、ワード線ＷＬｄからビット線ＢＬｄに向けて、すなわち、磁気抵抗効果素子ＭＴＪｄ内を、参照層ＲＬから記憶層ＳＬに向けて流れる。したがって、メモリセルＭＣｄに流れる読出し電流の方向は、書込み動作においてデータ“１”を書込む方向となる。

５．４ 本実施形態に係る効果について
第５実施形態によれば、第２実施形態と同様、磁気抵抗効果素子ＭＴＪｕ及びＭＴＪｄは、記憶層ＳＬと参照層ＲＬとの積層順が同じとなるように構成される。また、メモリセルＭＣｕに対応するワード線ＷＬｕ及びビット線ＢＬｕの組が設けられ、メモリセルＭＣｄに対応するワード線ＷＬｄ及びビット線ＢＬｄの組が設けられる。これにより、データ“１”を書込む電流の方向は、メモリセルＭＣｕ及びＭＣｄのいずれの場合にもワード線ＷＬからビット線ＢＬに流れる方向となる。また、センスアンプＳＡは、メモリセルＭＣｕ及びＭＣｄのいずれからデータを読み出す場合でも、ワード線ＷＬからメモリセルＭＣを介してグローバルビット線ＧＢＬに流れる電流に基づいて、データを読出す。このため、メモリセルＭＣｕ及びＭＣｄのいずれからデータを読み出す場合においても、読出し電流の方向は、データ“１”を書込む電流の方向となる。したがって、第１実施形態と同様に、読出し電流の方向がデータ“０”を書込む電流の方向となる場合よりも、より大きな読出し電流を流すことができ、ひいては、読出しに要する時間を短縮することができる。

また、センスアンプＳＡ及び定電流源Ｉは、ノードＮ０を介して、ワード線ＷＬｕ及びＷＬｄの双方に接続される。また、グローバルビット線ＧＢＬは電圧ＶＳＳによって一定の電圧が印加されるように構成される。このため、センスアンプＳＡは、定電流源Ｉからワード線ＷＬｕ又はＷＬｄに流れる電流をセンスすることができる。したがって、センスアンプＳＡは、メモリセルＭＣｕ及びＭＣｄのいずれからも、一定値の電流に基づくデータ読出しを行うことができる。これにより、第２実施形態と同様に、読出しの際の誤書込みや誤読出しの発生を抑制することができる。

また、上述の通り、センスアンプＳＡは、同一のメモリセルアレイ１０内のメモリセルＭＣｕ及びＭＣｄで共有される。このため、第１実施形態のように異なるメモリセルアレイ１０ａ及び１０ｂ間でセンスアンプＳＡを共有することなく、第１実施形態と同程度に回路面積の増加を抑制することができる。

また、グローバルビット線ＧＢＬを一定の電流によって充電する必要がないため、第１実施形態と同様に、読出しに要する時間を短縮することができる。

６． 変形例等
上述の第１実施形態乃至第５実施形態で述べた形態に限らず、種々の変形が可能である。上述の第１実施形態乃至第５実施形態では、Ｚ方向に２つのメモリセルＭＣｄ及びＭＣｕが積層される場合について説明したが、これに限られない。例えば、メモリセルＭＣは、Ｚ方向に４，８，１６，…個と更に積層することが可能である。

６．１ 第１変形例
第１変形例では、第１実施形態において説明したメモリセルアレイについて、メモリセルＭＣｄ及びＭＣｕの組をＺ方向に更に積層し、合計４個のメモリセルＭＣが積層される。そして、４個のメモリセルＭＣのうち、下層の２個のメモリセルＭＣｐ（ＭＣｄｐ及びＭＣｕｐ）と、上層のメモリセルＭＣｑ（ＭＣｄｑ及びＭＣｕｑ）とで、ワード線ＷＬを共有する場合について説明する。以下の説明では、４個のメモリセルＭＣのうちの下層側の２個のメモリセルＭＣに対しては添え字“ｐ”を付し、上層側の２個のメモリセルＭＣに対しては添え字“ｑ”を付すことにより、必要に応じて両者を区別する。また、以下では、第１実施形態と異なる点について主に説明する。

６．１．１ メモリセルアレイの構成について
まず、第１変形例に係る磁気記憶装置のメモリセルアレイの構成について説明する。

図３２は、第１変形例に係る磁気記憶装置のメモリセルアレイの構成を示す回路図である。

図３２に示すように、メモリセルＭＣは、ビット線ＢＬｐ及びＢＬｑのうちの１本と、ワード線ＷＬｕ、ＷＬｍ、及びＷＬｄのうちの１本と、の組に対応付けられる。すなわち、メモリセルＭＣｄｐは、ワード線ＷＬｄとビット線ＢＬｐとの間を接続し、メモリセルＭＣｕｐは、ワード線ＷＬｍとビット線ＢＬｐとの間を接続する。メモリセルＭＣｄｑは、ワード線ＷＬｍとビット線ＢＬｑとの間を接続し、メモリセルＭＣｕｑは、ワード線ＷＬｕとビット線ＢＬｑとの間を接続する。

メモリセルＭＣｄｐは、直列に接続されたセレクタＳＥＬｄｐ及び磁気抵抗効果素子ＭＴＪｄｐを含み、メモリセルＭＣｕｐは、直列に接続されたセレクタＳＥＬｕｐ及び磁気抵抗効果素子ＭＴＪｕｐを含む。メモリセルＭＣｄｑは、直列に接続されたセレクタＳＥＬｄｑ及び磁気抵抗効果素子ＭＴＪｄｑを含み、メモリセルＭＣｕｑは、直列に接続されたセレクタＳＥＬｕｑ及び磁気抵抗効果素子ＭＴＪｕｑを含む。

次に、メモリセルアレイ１０の断面構造について図３３を用いて説明する。図３３は、第１変形例に係る磁気記憶装置のメモリセルアレイの一部の断面構造の一例を示している。

図３３に示すように、半導体基板２０上には、例えば、ワード線ＷＬｄとして機能する導電体２１が設けられる。導電体２１は、例えば、Ｘ方向に沿って延びる。導電体２１上には、磁気抵抗効果素子ＭＴＪｄｐとして機能する素子２２Ｐが設けられる。素子２２Ｐの上部には、セレクタＳＥＬｄｐとして機能する素子２３Ｐが設けられる。素子２３Ｐの上部には、ビット線ＢＬｐとして機能する導電体２４Ｐが設けられる。導電体２４Ｐは、例えば、Ｙ方向に沿って延びる。

導電体２４Ｐの上部には、磁気抵抗効果素子ＭＴＪｕｐとして機能する素子２５Ｐが設けられる。素子２５Ｐの上部には、セレクタＳＥＬｕｐとして機能する素子２６Ｐが設けられる。素子２６Ｐの上部には、ワード線ＷＬｍとして機能する導電体２９が設けられる。導電体２９は、例えば、Ｘ方向に沿って延びる。

導電体２９上には、磁気抵抗効果素子ＭＴＪｄｑとして機能する素子２２Ｑが設けられる。素子２２Ｑの上部には、セレクタＳＥＬｄｑとして機能する素子２３Ｑが設けられる。素子２３Ｑの上部には、ビット線ＢＬｑとして機能する導電体２４Ｑが設けられる。導電体２４Ｑは、例えば、Ｙ方向に沿って延びる。

導電体２４Ｑの上部には、磁気抵抗効果素子ＭＴＪｕｑとして機能する素子２５Ｑが設けられる。素子２５Ｑの上部には、セレクタＳＥＬｕｑとして機能する素子２６Ｑが設けられる。素子２６Ｑの上部には、ワード線ＷＬｕとして機能する導電体２７が設けられる。導電体２７は、例えば、Ｘ方向に沿って延びる。

以上のように構成されることにより、メモリセルアレイ１０は、３個のワード線ＷＬｄ、ＷＬｍ、及びＷＬｕと、２個のビット線ＢＬｐ及びＢＬｑに対応する４個のメモリセルＭＣｄｐ、ＭＣｕｐ、ＭＣｄｑ、及びＭＣｕｑがＺ方向に積層されたクロスポイント型構造を有する。

６．１．２ メモリセルアレイに接続される行方向の回路構成について
次に、上述のように構成された第１変形例に係るメモリセルアレイ１０に接続される、行方向の回路構成について図３４を用いて説明する。

図３４に示すように、ワード線ＷＬａｄ、ＷＬａｍ、及びＷＬａｕは、メモリセルアレイ１０ａとロウ選択回路１１ａとの間を接続する。ロウ選択回路１１ａは、行選択トランジスタＴ＿ｒａｄｐ、Ｔ＿ｒａｄｑ、Ｔ＿ｒａｕｐ、及びＴ＿ｒａｕｑを含む。行選択トランジスタＴ＿ｒａｄｐは、ワード線ＷＬａｄに接続された第１端と、ノードＮａｄに接続された第２端と、信号Ｒａｄｐが供給されるゲートと、を含む。行選択トランジスタＴ＿ｒａｄｑは、ワード線ＷＬａｍに接続された第１端と、ノードＮａｄに接続された第２端と、信号Ｒａｄｑが供給されるゲートと、を含む。行選択トランジスタＴ＿ｒａｕｐは、ワード線ＷＬａｍに接続された第１端と、ノードＮａｕに接続された第２端と、信号Ｒａｕｐが供給されるゲートと、を含む。行選択トランジスタＴ＿ｒａｕｑは、ワード線ＷＬａｕに接続された第１端と、ノードＮａｕに接続された第２端と、信号Ｒａｕｑが供給されるゲートと、を含む。

同様に、ワード線ＷＬｂｄ、ＷＬｂｍ、及びＷＬｂｕは、メモリセルアレイ１０ｂとロウ選択回路１１ｂとの間を接続する。ロウ選択回路１１ｂは、行選択トランジスタＴ＿ｒｂｄｐ、Ｔ＿ｒｂｄｑ、Ｔ＿ｒｂｕｐ、及びＴ＿ｒｂｕｑを含む。行選択トランジスタＴ＿ｒｂｄｐは、ワード線ＷＬｂｄに接続された第１端と、ノードＮｂｄに接続された第２端と、信号Ｒｂｄｐが供給されるゲートと、を含む。行選択トランジスタＴ＿ｒｂｄｑは、ワード線ＷＬｂｍに接続された第１端と、ノードＮｂｄに接続された第２端と、信号Ｒｂｄｑが供給されるゲートと、を含む。行選択トランジスタＴ＿ｒｂｕｐは、ワード線ＷＬｂｍに接続された第１端と、ノードＮｂｕに接続された第２端と、信号Ｒｂｕｐが供給されるゲートと、を含む。行選択トランジスタＴ＿ｒｂｕｑは、ワード線ＷＬｂｕに接続された第１端と、ノードＮｂｕに接続された第２端と、信号Ｒｂｕｑが供給されるゲートと、を含む。

レイヤ選択回路１３において、レイヤ選択トランジスタＴ＿ａｌ１の第１端は、ノードＮａｕに接続され、レイヤ選択トランジスタＴ＿ａｌ２の第１端は、ノードＮａｄに接続される。また、レイヤ選択トランジスタＴ＿ｂｌ１の第１端は、ノードＮｂｄに接続され、レイヤ選択トランジスタＴ＿ｂｌ２の第１端は、ノードＮｂｕに接続される。

書込み回路１５ａｄは、トランジスタＴ＿ｗａｄ、及び書込みドライバＷＤａｄを含む。トランジスタＴ＿ｗａｄは、ノードＮａｄに接続された第１端と、書込みドライバＷＤａｄに接続された第２端と、信号Ｗａｄが供給されるゲートと、を含む。書込みドライバＷＤａｄは、例えば、メモリセルアレイ１０ａ内のメモリセルＭＣａｄｐ及びＭＣａｄｑに対して書込み電流を供給する機能を有する。

書込み回路１５ａｕは、トランジスタＴ＿ｗａｕ、及び書込みドライバＷＤａｕを含む。トランジスタＴ＿ｗａｕは、ノードＮａｕに接続された第１端と、書込みドライバＷＤａｕに接続された第２端と、信号Ｗａｕが供給されるゲートと、を含む。書込みドライバＷＤａｕは、例えば、メモリセルアレイ１０ａ内のメモリセルＭＣａｕｐ及びＭＣａｕｑに対して書込み電流を供給する機能を有する。

同様に、書込み回路１５ｂｄは、トランジスタＴ＿ｗｂｄ、及び書込みドライバＷＤｂｄを含む。トランジスタＴ＿ｗｂｄは、ノードＮｂｄに接続された第１端と、書込みドライバＷＤｂｄに接続された第２端と、信号Ｗｂｄが供給されるゲートと、を含む。書込みドライバＷＤｂｄは、例えば、メモリセルアレイ１０ｂ内のメモリセルＭＣｂｄｐ及びＭＣｂｄｑに対して書込み電流を供給する機能を有する。

書込み回路１５ｂｕは、トランジスタＴ＿ｗｂｕ、及び書込みドライバＷＤｂｕを含む。トランジスタＴ＿ｗｂｕは、ノードＮｂｕに接続された第１端と、書込みドライバＷＤｂｕに接続された第２端と、信号Ｗｂｕが供給されるゲートと、を含む。書込みドライバＷＤｂｕは、例えば、メモリセルアレイ１０ｂ内のメモリセルＭＣｂｕｐ及びＭＣｂｕｑに対して書込み電流を供給する機能を有する。

読出し回路１６は、図６において説明された第１実施形態と同様の構成であるため、説明を省略する。

６．１．３ メモリセルアレイに接続される列方向の回路構成について
次に、上述のように構成された第１変形例に係るメモリセルアレイ１０に接続される、列方向の回路構成について図３５を用いて説明する。図３５では、メモリセルアレイ１０ａ及び１０ｂの各々における列方向の回路構成の一例が示される。

図３５に示すように、複数のビット線ＢＬａｐ（ＢＬａｐ＜０＞、…、ＢＬａｐ＜Ｎ＞）及びＢＬａｑ（ＢＬａｑ＜０＞、…、ＢＬａｑ＜Ｎ＞）は、メモリセルアレイ１０ａとカラム選択回路１２ａとの間を接続する。カラム選択回路１２ａは、複数の列選択トランジスタＴ＿ｃａｐ（Ｔ＿ｃａｐ＜０＞、…、Ｔ＿ｃａｐ＜Ｎ＞）及びＴ＿ｃａｑ（Ｔ＿ｃａｑ＜０＞、…、Ｔ＿ｃａｑ＜Ｎ＞）を含む。複数の列選択トランジスタＴ＿ｃａｐ＜０＞、…、Ｔ＿ｃａｐ＜Ｎ＞、Ｔ＿ｃａｑ＜０＞、…、Ｔ＿ｃａｑ＜Ｎ＞はそれぞれ、ビット線ＢＬａｐ＜０＞、…、ＢＬａｐ＜Ｎ＞、ＢＬａｑ＜０＞、…、ＢＬａｑ＜Ｎ＞に接続された第１端と、グローバルビット線ＧＢＬａに接続された第２端と、信号Ｃｐ（Ｃｐ＜０＞、…、Ｃｐ＜Ｎ＞）及びＣｑ（Ｃｑ＜０＞、…、Ｃｑ＜Ｎ＞）が供給されるゲートと、を含む。

同様に、複数のビット線ＢＬｂｐ（ＢＬｂｐ＜０＞、…、ＢＬｂｐ＜Ｎ＞）及びＢＬｂｑ（ＢＬｂｑ＜０＞、…、ＢＬｂｑ＜Ｎ＞）は、メモリセルアレイ１０ｂとカラム選択回路１２ｂとの間を接続する。カラム選択回路１２ｂは、複数の列選択トランジスタＴ＿ｃｂｐ（Ｔ＿ｃｂｐ＜０＞、…、Ｔ＿ｃｂｐ＜Ｎ＞）及びＴ＿ｃｂｑ（Ｔ＿ｃｂｑ＜０＞、…、Ｔ＿ｃｂｑ＜Ｎ＞）を含む。複数の列選択トランジスタＴ＿ｃｂｐ＜０＞、…、Ｔ＿ｃｂｐ＜Ｎ＞、Ｔ＿ｃｂｑ＜０＞、…、Ｔ＿ｃｂｑ＜Ｎ＞はそれぞれ、ビット線ＢＬｂｐ＜０＞、…、ＢＬｂｐ＜Ｎ＞、ＢＬｂｑ＜０＞、…、ＢＬｂｑ＜Ｎ＞に接続された第１端と、グローバルビット線ＧＢＬｂに接続された第２端と、信号Ｃｐ（Ｃｐ＜０＞、…、Ｃｐ＜Ｎ＞）及びＣｑ（Ｃｑ＜０＞、…、Ｃｑ＜Ｎ＞）が供給されるゲートと、を含む。

グローバルビット線ＧＢＬａ及びＧＢＬｂと、定電圧源Ｖａ及びＶｂとの接続関係は、図７において説明された第１実施形態と同様の構成であるため、説明を省略する。

６．１．４ 読出し動作の際の電流経路について
次に、第１変形例に係る磁気記憶装置における読出し動作の際の電流経路について図３６〜図３９を用いて説明する。

図３６〜図３９は、第１変形例に係る磁気記憶装置における読出し動作の際の電流経路の概要を示す模式図である。図３６及び図３７では、センスアンプＳＡｕを用いてメモリセルアレイ１０ｂからデータを読出しつつ、センスアンプＳＡｕを用いてメモリセルアレイ１０ａからデータを読出す際の電流経路が矢印で模式的に示される。より具体的には、図３６では、メモリセルＭＣｂｕｐ及びＭＣａｄｐからデータが読出される場合が示され、図３７では、メモリセルＭＣｂｕｑ及びＭＣａｄｑからデータが読出される場合が示される。また、図３８及び図３９では、センスアンプＳＡｕを用いてメモリセルアレイ１０ａからデータを読出しつつ、センスアンプＳＡｄを用いてメモリセルアレイ１０ｂからデータを読出す際の電流経路が矢印で模式的に示される。より具体的には、図３８では、メモリセルＭＣｂｄｐ及びＭＣａｕｐからデータが読出される場合が示され、図３９では、メモリセルＭＣｂｄｑ及びＭＣａｕｑからデータが読出される場合が示される。

まず、メモリセルＭＣｂｕｐ及びＭＣａｄｐからデータを読出す際の電流経路について図３６を用いて説明する。

図３６に示すように、レイヤ選択回路１３は、例えば、信号Ｌ１に“Ｌ”レベルを入力し、レイヤ選択トランジスタＴ＿ａｌ１及びＴ＿ｂｌ１をオフ状態とする。また、レイヤ選択回路１３は、例えば、信号Ｌ２に“Ｈ”レベルを入力し、レイヤ選択トランジスタＴ＿ａｌ２及びＴ＿ｂｌ２をオン状態とする。

ロウ選択回路１１ａ及び１１ｂはそれぞれ、ワード線ＷＬａｄ及びＷＬｂｍを選択する。すなわち、ロウ選択回路１１ａは、信号Ｒａｄｐに“Ｈ”レベルを入力して行選択トランジスタＴ＿ｒａｄｐをオン状態にし、他の信号Ｒａｕｑ、Ｒ＿ａｕｐ、及びＲ＿ａｄｑに“Ｌ”レベルを入力して行選択トランジスタＴ＿ｒａｕｑ、Ｔ＿ｒａｕｐ、及びＴ＿ｒａｄｑをオフ状態にする。ロウ選択回路１１ｂは、信号Ｒｂｕｐに“Ｈ”レベルを入力して行選択トランジスタＴ＿ｒｂｕｐをオン状態にし、他の信号Ｒｂｕｑ、Ｒ＿ｂｄｑ、及びＲ＿ｂｄｐに“Ｌ”レベルを入力して行選択トランジスタＴ＿ｒｂｕｑ、Ｔ＿ｒｂｄｑ、及びＴ＿ｒｂｄｐをオフ状態にする。

これにより、ワード線ＷＬａｄは、定電流源Ｉｄから流れる一定の大きさの電流によって充電され、ワード線ＷＬｂｍは、定電流源Ｉｕへ流れる一定の大きさの電流によって充電される。

また、カラム選択回路１２ａ及び１２ｂは、ビット線ＢＬａｐ及びＢＬｂｐを同時に選択する。すなわち、カラム選択回路１２ａ及び１２ｂは、同一のカラムアドレスに基づく“Ｈ”レベルの信号Ｃｐによって、列選択トランジスタＴ＿ｃａｐ及びＴ＿ｃｂｐをオン状態にする。グローバルビット線ＧＢＬａは、トランジスタＴ＿ｄｉｓａを介して電圧ＶＳＳと接続され、グローバルビット線ＧＢＬｂは、トランジスタＴ＿ｅｎｂを介して定電圧源Ｖｂと接続される。

これにより、グローバルビット線ＧＢＬａ及びビット線ＢＬａｐは、電圧ＶＳＳによって充電され、グローバルビット線ＧＢＬｂ及びビット線ＢＬｂｐは、定電圧源Ｖｂによって充電される。

以上により、メモリセルＭＣａｄｐには、ワード線ＷＬａｄからグローバルビット線ＧＢＬａに向けて読出し電流が流れる。センスアンプＳＡｄは、定電流源Ｉｄから流れる一定の大きさの電流に基づいて、選択メモリセルＭＣａｄｐからデータを読出すことができる。

同様に、メモリセルＭＣｂｕｐには、グローバルビット線ＧＢＬｂからワード線ＷＬｂｍに向けて読出し電流が流れる。センスアンプＳＡｕは、定電流源Ｉｕに流れる一定の大きさの電流に基づいて、選択メモリセルＭＣｂｕｐからデータを読出すことができる。

以上により、メモリセルＭＣａｄｐ及びＭＣｂｕｐからデータを読出す際の動作が終了する。

次に、メモリセルＭＣｂｕｑ及びＭＣａｄｑからデータを読出す際の電流経路について図３７を用いて説明する。

図３７に示すように、レイヤ選択回路１３の動作は、図３６と同様であるため、説明を省略する。

ロウ選択回路１１ａ及び１１ｂはそれぞれ、ワード線ＷＬａｍ及びＷＬｂｕを選択する。すなわち、ロウ選択回路１１ａは、信号Ｒａｄｑに“Ｈ”レベルを入力して行選択トランジスタＴ＿ｒａｄｑをオン状態にし、他の信号Ｒａｕｑ、Ｒ＿ａｕｐ、及びＲ＿ａｄｐに“Ｌ”レベルを入力して行選択トランジスタＴ＿ｒａｕｑ、Ｔ＿ｒａｕｐ、及びＴ＿ｒａｄｐをオフ状態にする。ロウ選択回路１１ｂは、信号Ｒｂｕｑに“Ｈ”レベルを入力して行選択トランジスタＴ＿ｒｂｕｑをオン状態にし、他の信号ｂｕｐ、Ｒ＿ｂｄｑ、及びＲ＿ｂｄｐに“Ｌ”レベルを入力して行選択トランジスタＴ＿ｒｂｕｐ、Ｔ＿ｒｂｄｑ、及びＴ＿ｒｂｄｐをオフ状態にする。

これにより、ワード線ＷＬａｍは、定電流源Ｉｄから流れる一定の大きさの電流によって充電され、ワード線ＷＬｂｕは、定電流源Ｉｕへ流れる一定の大きさの電流によって充電される。

また、カラム選択回路１２ａ及び１２ｂは、ビット線ＢＬａｑ及びＢＬｂｑを同時に選択する。すなわち、カラム選択回路１２ａ及び１２ｂは、同一のカラムアドレスに基づく“Ｈ”レベルの信号Ｃによって、列選択トランジスタＴ＿ｃａｑ及びＴ＿ｃｂｑをオン状態にする。グローバルビット線ＧＢＬａは、トランジスタＴ＿ｄｉｓａを介して電圧ＶＳＳと接続され、グローバルビット線ＧＢＬｂは、トランジスタＴ＿ｅｎｂを介して定電圧源Ｖｂと接続される。

これにより、グローバルビット線ＧＢＬａ及びビット線ＢＬａｑは、電圧ＶＳＳによって充電され、グローバルビット線ＧＢＬｂ及びビット線ＢＬｂｑは、定電圧源Ｖｂによって充電される。

以上により、メモリセルＭＣａｄｑには、ワード線ＷＬａｍからグローバルビット線ＧＢＬａに向けて読出し電流が流れる。センスアンプＳＡｄは、定電流源Ｉｄから流れる一定の大きさの電流に基づいて、選択メモリセルＭＣａｄｑからデータを読出すことができる。

同様に、メモリセルＭＣｂｕｑには、グローバルビット線ＧＢＬｂからワード線ＷＬｂｕに向けて読出し電流が流れる。センスアンプＳＡｕは、定電流源Ｉｕに流れる一定の大きさの電流に基づいて、選択メモリセルＭＣｂｕｑからデータを読出すことができる。

以上により、メモリセルＭＣｂｕｑ及びＭＣａｄｑからデータを読出す際の動作が終了する。

次に、メモリセルＭＣｂｄｐ及びＭＣａｕｐからデータを読出す際の電流経路について図３８を用いて説明する。

図３８に示すように、レイヤ選択回路１３は、例えば、信号Ｌ１に“Ｈ”レベルを入力し、レイヤ選択トランジスタＴ＿ａｌ１及びＴ＿ｂｌ１をオン状態とする。また、レイヤ選択回路１３は、例えば、信号Ｌ２に“Ｌ”レベルを入力し、レイヤ選択トランジスタＴ＿ａｌ２及びＴ＿ｂｌ２をオフ状態とする。

ロウ選択回路１１ａ及び１１ｂはそれぞれ、ワード線ＷＬａｍ及びＷＬｂｄを選択する。すなわち、ロウ選択回路１１ａは、信号Ｒａｕｐに“Ｈ”レベルを入力して行選択トランジスタＴ＿ｒａｕｐをオン状態にし、他の信号Ｒａｕｑ、Ｒ＿ａｄｑ、及びＲ＿ａｄｐに“Ｌ”レベルを入力して行選択トランジスタＴ＿ｒａｕｑ、Ｔ＿ｒａｄｑ、及びＴ＿ｒａｄｐをオフ状態にする。ロウ選択回路１１ｂは、信号Ｒｂｄｐに“Ｈ”レベルを入力して行選択トランジスタＴ＿ｒｂｄｐをオン状態にし、他の信号Ｒｂｕｑ、Ｒ＿ｂｕｐ、及びＲ＿ｂｄｑに“Ｌ”レベルを入力して行選択トランジスタＴ＿ｒｂｕｑ、Ｔ＿ｒｂｕｐ、及びＴ＿ｒｂｄｑをオフ状態にする。

これにより、ワード線ＷＬａｍは、定電流源Ｉｕへ流れる一定の大きさの電流によって充電され、ワード線ＷＬｂｄは、定電流源Ｉｄから流れる一定の大きさの電流によって充電される。

また、カラム選択回路１２ａ及び１２ｂは、ビット線ＢＬａｐ及びＢＬｂｐを同時に選択する。すなわち、カラム選択回路１２ａ及び１２ｂは、同一のカラムアドレスに基づく“Ｈ”レベルの信号Ｃｐによって、列選択トランジスタＴ＿ｃａｐ及びＴ＿ｃｂｐをオン状態にする。グローバルビット線ＧＢＬａは、トランジスタＴ＿ｅｎａを介して定電圧源Ｖａと接続され、グローバルビット線ＧＢＬｂは、トランジスタＴ＿ｄｉｓｂを介して電圧ＶＳＳと接続される。

これにより、グローバルビット線ＧＢＬａ及びビット線ＢＬａｐは、定電圧源Ｖａによって充電され、グローバルビット線ＧＢＬｂ及びビット線ＢＬｂｐは、電圧ＶＳＳによって充電される。

以上により、メモリセルＭＣａｕｐには、グローバルビット線ＧＢＬａからワード線ＷＬａｍに向けて読出し電流が流れる。センスアンプＳＡｕは、定電流源Ｉｕに流れる一定の大きさの電流に基づいて、選択メモリセルＭＣａｕｐからデータを読出すことができる。

同様に、メモリセルＭＣｂｄｐには、ワード線ＷＬｂｄからグローバルビット線ＧＢＬｂに向けて読出し電流が流れる。センスアンプＳＡｄは、定電流源Ｉｄから流れる一定の大きさの電流に基づいて、選択メモリセルＭＣｂｄｐからデータを読出すことができる。

以上により、メモリセルＭＣｂｄｐ及びＭＣａｕｐからデータを読出す際の動作が終了する。

次に、メモリセルＭＣｂｄｑ及びＭＣａｕｑからデータを読出す際の電流経路について図３９を用いて説明する。

図３９に示すように、レイヤ選択回路１３の動作は、図３８と同様であるため、説明を省略する。

ロウ選択回路１１ａ及び１１ｂはそれぞれ、ワード線ＷＬａｕ及びＷＬｂｍを選択する。すなわち、ロウ選択回路１１ａは、信号Ｒａｕｑに“Ｈ”レベルを入力して行選択トランジスタＴ＿ｒａｕｑをオン状態にし、他の信号Ｒａｕｐ、Ｒ＿ａｄｑ、及びＲ＿ａｄｐに“Ｌ”レベルを入力して行選択トランジスタＴ＿ｒａｕｐ、Ｔ＿ｒａｄｑ、及びＴ＿ｒａｄｐをオフ状態にする。ロウ選択回路１１ｂは、信号Ｒｂｄｑに“Ｈ”レベルを入力して行選択トランジスタＴ＿ｒｂｄｑをオン状態にし、他の信号Ｒｂｕｑ、Ｒ＿ｂｕｐ、及びＲ＿ｂｄｐに“Ｌ”レベルを入力して行選択トランジスタＴ＿ｒｂｕｑ、Ｔ＿ｒｂｕｐ、及びＴ＿ｒｂｄｐをオフ状態にする。

これにより、ワード線ＷＬａｕは、定電流源Ｉｕへ流れる一定の大きさの電流によって充電され、ワード線ＷＬｂｍは、定電流源Ｉｄから流れる一定の大きさの電流によって充電される。

また、カラム選択回路１２ａ及び１２ｂは、ビット線ＢＬａｑ及びＢＬｂｑを同時に選択する。すなわち、カラム選択回路１２ａ及び１２ｂは、同一のカラムアドレスに基づく“Ｈ”レベルの信号Ｃｑによって、列選択トランジスタＴ＿ｃａｑ及びＴ＿ｃｂｑをオン状態にする。グローバルビット線ＧＢＬａは、トランジスタＴ＿ｅｎａを介して定電圧源Ｖａと接続され、グローバルビット線ＧＢＬｂには、トランジスタＴ＿ｄｉｓｂを介して電圧ＶＳＳと接続される。

これにより、グローバルビット線ＧＢＬａ及びビット線ＢＬａｑは、定電圧源Ｖａによって充電され、グローバルビット線ＧＢＬｂ及びビット線ＢＬｂｑは、電圧ＶＳＳによって充電される。

以上により、メモリセルＭＣａｕｑには、グローバルビット線ＧＢＬａからワード線ＷＬａｕに向けて読出し電流が流れる。センスアンプＳＡｕは、定電流源Ｉｕに流れる一定の大きさの電流に基づいて、選択メモリセルＭＣａｕｑからデータを読出すことができる。

同様に、メモリセルＭＣｂｄｑには、ワード線ＷＬｂｍからグローバルビット線ＧＢＬｂに向けて読出し電流が流れる。センスアンプＳＡｄは、定電流源Ｉｄから流れる一定の大きさの電流に基づいて、選択メモリセルＭＣｂｄｑからデータを読出すことができる。

以上により、メモリセルＭＣｂｄｑ及びＭＣａｕｑからデータを読出す際の動作が終了する。

次に、第１変形例に係る磁気記憶装置における読出し動作の際のメモリセル内の電流経路について図４０を用いて説明する。

図４０は、第１変形例に係る磁気記憶装置における読出し動作の際のメモリセル内の電流経路を示す模式図である。図４０では、メモリセルＭＣｄｐ、ＭＣｕｐ、ＭＣｄｑ、及びＭＣｕｑからデータを読出す際の電流経路が、メモリセルＭＣｄｐ、ＭＣｕｐ、ＭＣｄｑ、及びＭＣｕｑを含むＸＺ平面で切った断面図内に矢印で模式的に示される。

図４０に示すように、メモリセルＭＣｄｐからデータが読出される場合、読出し電流は、ワード線ＷＬｄからビット線ＢＬｐに向けて、すなわち、磁気抵抗効果素子ＭＴＪｄｐ内を、参照層ＲＬから記憶層ＳＬに向けて流れる。したがって、メモリセルＭＣｄｐに流れる読出し電流の方向は、書込み動作においてデータ“１”を書込む方向となる。

また、メモリセルＭＣｕｐからデータが読出される場合、読出し電流は、ビット線ＢＬｐからワード線ＷＬｍに向けて、すなわち、磁気抵抗効果素子ＭＴＪｕｐ内を、参照層ＲＬから記憶層ＳＬに向けて流れる。したがって、メモリセルＭＣｕｐに流れる読出し電流の方向は、書込み動作においてデータ“１”を書込む方向となる。

同様に、メモリセルＭＣｄｑからデータが読出される場合、読出し電流は、ワード線ＷＬｍからビット線ＢＬｑに向けて、すなわち、磁気抵抗効果素子ＭＴＪｄｑ内を、参照層ＲＬから記憶層ＳＬに向けて流れる。したがって、メモリセルＭＣｄｑに流れる読出し電流の方向は、書込み動作においてデータ“１”を書込む方向となる。

また、メモリセルＭＣｕｑからデータが読出される場合、読出し電流は、ビット線ＢＬｑからワード線ＷＬｕに向けて、すなわち、磁気抵抗効果素子ＭＴＪｕｑ内を、参照層ＲＬから記憶層ＳＬに向けて流れる。したがって、メモリセルＭＣｕｑに流れる読出し電流の方向は、書込み動作においてデータ“１”を書込む方向となる。

６．１．５ 第１変形例の更なる変形例
なお、上述の第１変形例は、メモリセルアレイ１０ａと、メモリセルアレイ１０ｂから、同じ添え字“ｐ”が付されたメモリセル同士（メモリセルＭＣａｄｐ及びＭＣｂｕｐの組）、又は同じ添え字“ｑ”が付されたメモリセル同士（メモリセルＭＣａｄｑ及びＭＣｂｕｑの組等）から同時にデータが読み出される場合について説明した。しかしながら、第１変形例は、上述の例に限らない。具体的には、メモリセルアレイ１０ａ及び１０ｂから読出される２つのメモリセルＭＣに、互いに異なる添え字“ｄ”及び“ｕ”が付されている全ての組み合わせについて、同時に読出し動作を実行可能である。

より具体的には、例えば、図３６では、メモリセルＭＣａｄｐからデータを読出しつつ、同時にメモリセルＭＣｂｕｐからデータが読み出される場合について説明したが、これに限らず、メモリセルＭＣａｄｐからデータを読出しつつ、同時にメモリセルＭＣｂｕｑからデータが読出されてもよい。

図４１は、第１変形例の更なる変形例に係る磁気記憶装置における読出し動作の際の電流経路の概要を示す模式図である。図４１では、メモリセルＭＣｂｕｑ及びＭＣａｄｐからデータが読出される場合が示される。以下では、図３６と異なる動作について説明する。

図４１に示すように、レイヤ選択回路１３の動作は、図３６と同様であるため、説明を省略する。

ロウ選択回路１１ａ及び１１ｂはそれぞれ、ワード線ＷＬａｄ及びＷＬｂｕを選択する。すなわち、ロウ選択回路１１ａは、信号Ｒａｄｐに“Ｈ”レベルを入力して行選択トランジスタＴ＿ｒａｄｐをオン状態にし、他の信号Ｒａｕｑ、Ｒ＿ａｕｐ、及びＲ＿ａｄｑに“Ｌ”レベルを入力して行選択トランジスタＴ＿ｒａｕｑ、Ｔ＿ｒａｕｐ、及びＴ＿ｒａｄｑをオフ状態にする。ロウ選択回路１１ｂは、信号Ｒｂｕｑに“Ｈ”レベルを入力して行選択トランジスタＴ＿ｒｂｕｑをオン状態にし、他の信号Ｒ＿ｂｄｑ、Ｒ＿ｂｕｐ、及びＲ＿ｂｄｐに“Ｌ”レベルを入力して行選択トランジスタＴ＿ｒｂｄｑ、Ｔ＿ｂｕｐ、及びＴ＿ｒｂｄｐをオフ状態にする。

これにより、ワード線ＷＬａｄは、定電流源Ｉｄから流れる一定の大きさの電流によって充電され、ワード線ＷＬｂｕは、定電流源Ｉｕへ流れる一定の大きさの電流によって充電される。

また、カラム選択回路１２ａ及び１２ｂは、ビット線ＢＬａｐ及びＢＬｂｑを同時に選択する。すなわち、カラム選択回路１２ａ及び１２ｂは、カラムアドレスに基づき、“Ｈ”レベルの信号Ｃｐａ及びＣｑｂを供給し、列選択トランジスタＴ＿ｃａｐ及びＴ＿ｃｂｑをオン状態にする。グローバルビット線ＧＢＬａは、トランジスタＴ＿ｄｉｓａを介して電圧ＶＳＳと接続され、グローバルビット線ＧＢＬｂは、トランジスタＴ＿ｅｎｂを介して定電圧源Ｖｂと接続される。

これにより、グローバルビット線ＧＢＬａ及びビット線ＢＬａｐは、電圧ＶＳＳによって充電され、グローバルビット線ＧＢＬｂ及びビット線ＢＬｂｑは、定電圧源Ｖｂによって充電される。

以上により、メモリセルＭＣａｄｐには、ワード線ＷＬａｄからグローバルビット線ＧＢＬａに向けて読出し電流が流れる。センスアンプＳＡｄは、定電流源Ｉｄから流れる一定の大きさの電流に基づいて、選択メモリセルＭＣａｄｐからデータを読出すことができる。

同様に、メモリセルＭＣｂｕｑには、グローバルビット線ＧＢＬｂからワード線ＷＬｂｕに向けて読出し電流が流れる。センスアンプＳＡｕは、定電流源Ｉｕに流れる一定の大きさの電流に基づいて、選択メモリセルＭＣｂｕｑからデータを読出すことができる。

以上により、メモリセルＭＣａｄｐ及びＭＣｂｕｑからデータを読出す際の動作が終了する。

６．１．６ 本変形例に係る効果について
第１変形例及び第１変形例の更なる変形例によれば、３本のワード線ＷＬｄ、ＷＬｍ、及びＷＬｕの組と、２本のビット線ＢＬｐ及びＢＬｑによって、４つのメモリセルＭＣｄｐ、ＭＣｕｐ、ＭＣｄｑ、及びＭＣｕｑを選択することができる。この際、メモリセルＭＣｄｐ及びＭＣｄｑからデータを読み出す際にはセンスアンプＳＡｄ及び定電流源Ｉｄを用い、メモリセルＭＣｕｐ及びＭＣｕｑからデータ読み出す際にはセンスアンプＳＡｕ及び定電流源Ｉｕを用いる。更に、メモリセルアレイ１０ａ及び１０ｂで、センスアンプＳＡｄ及び定電流源Ｉｄ、並びにセンスアンプＳＡｕ及び定電流源Ｉｕを共有する。これにより、メモリセルアレイ１０ａのメモリセルＭＣａｄｐ及びＭＣａｄｑのいずれか１つからデータを読出しつつ、メモリセルアレイ１０ｂのメモリセルＭＣｂｕｐ及びＭＣｂｕｑのいずれか１つからデータを読出すことができる。同様に、メモリセルアレイ１０ａのメモリセルＭＣａｕｐ及びＭＣａｕｑのいずれか１つからデータを読出しつつ、メモリセルアレイ１０ｂのメモリセルＭＣｂｄｐ及びＭＣｂｄｑのいずれか１つからデータを読出すことができる。

６．２ 第２変形例
次に、第２変形例について説明する。第２変形例では、第１変形例におけるワード線ＷＬｍとしての役割を、２つのワード線ＷＬ（ＷＬｕｐ及びＷＬｄｑ）が担う場合について説明する。

６．２．１ メモリセルアレイの構成について
第２変形例に係る磁気記憶装置のメモリセルアレイの構成について説明する。

図４１は、第２変形例に係る磁気記憶装置のメモリセルアレイの構成を示す回路図である。

図４１に示すように、メモリセルＭＣは、ビット線ＢＬｐ及びＢＬｑのうちの１本と、ワード線ＷＬｕｑ、ＷＬｄｑ、ＷＬｕｐ、及びＷＬｄｐのうちの１本と、の組に対応付けられる。すなわち、メモリセルＭＣｄｐは、ワード線ＷＬｄｐとビット線ＢＬｐとの間を接続し、メモリセルＭＣｕｐは、ワード線ＷＬｕｐとビット線ＢＬｐとの間を接続する。メモリセルＭＣｄｑは、ワード線ＷＬｄｑとビット線ＢＬｑとの間を接続し、メモリセルＭＣｕｑは、ワード線ＷＬｕとビット線ＢＬｑとの間を接続する。

次に、メモリセルアレイ１０の断面構造について図４２を用いて説明する。図４２は、第２変形例に係る磁気記憶装置のメモリセルアレイの一部の断面構造の一例を示している。

図４２に示すように、半導体基板２０上には、例えば、ワード線ＷＬｄｐとして機能する導電体２１Ｐが設けられる。導電体２１Ｐは、例えば、Ｘ方向に沿って延びる。導電体２１Ｐ上には、素子２２Ｐ、素子２３Ｐ、導電体２４Ｐ、素子２５Ｐ、素子２６Ｐが、図３３において説明された第１変形例の場合と同様に設けられる。

素子２６Ｐの上部には、ワード線ＷＬｕｐとして機能する導電体２７Ｐが設けられる。導電体２７Ｐは、例えば、Ｘ方向に沿って延びる。導電体２７Ｐ上には、絶縁体２８が設けられる。絶縁体２８の上部には、ワード線ＷＬｄｐとして機能する導電体２１Ｑが設けられる。導電体２１Ｑは、例えば、Ｘ方向に沿って延びる。

導電体２１Ｑ上には、素子２２Ｑ、素子２３Ｑ、導電体２４Ｑ、素子２５Ｑ、素子２６Ｑが、図３３において説明された第１変形例の場合と同様に設けられる。素子２６Ｑの上部には、ワード線ＷＬｕｑとして機能する導電体２７Ｑが設けられる。導電体２７Ｑは、例えば、Ｘ方向に沿って延びる。

以上のように構成されることにより、メモリセルアレイ１０は、４個のワード線ＷＬｄｐ、ＷＬｕｐ、ＷＬｄｑ、及びＷＬｕｑと、２個のビット線ＢＬｐ及びＢＬｑに対応する４個のメモリセルＭＣｄｐ、ＭＣｕｐ、ＭＣｄｑ、及びＭＣｕｑがＺ方向に積層されたクロスポイント型構造を有する。

６．２．２ メモリセルアレイに接続される行方向の回路構成について
次に、上述のように構成された第２変形例に係るメモリセルアレイ１０に接続される、行方向の回路構成について図４３を用いて説明する。

図４３に示すように、ワード線ＷＬａｄｐ、ＷＬａｕｐ、ＷＬａｄｑ、及びＷＬａｕｑは、メモリセルアレイ１０ａとロウ選択回路１１ａとの間を接続する。ロウ選択回路１１ａは、行選択トランジスタＴ＿ｒａｄｐ、Ｔ＿ｒａｄｑ、Ｔ＿ｒａｕｐ、及びＴ＿ｒａｕｑを含む。行選択トランジスタＴ＿ｒａｄｐは、ワード線ＷＬａｄｐに接続された第１端と、ノードＮａｄに接続された第２端と、信号Ｒａｄｐが供給されるゲートと、を含む。行選択トランジスタＴ＿ｒａｄｑは、ワード線ＷＬａｄｑに接続された第１端と、ノードＮａｄに接続された第２端と、信号Ｒａｄｑが供給されるゲートと、を含む。行選択トランジスタＴ＿ｒａｕｐは、ワード線ＷＬａｕｐに接続された第１端と、ノードＮａｕに接続された第２端と、信号Ｒａｕｐが供給されるゲートと、を含む。行選択トランジスタＴ＿ｒａｕｑは、ワード線ＷＬａｕｑに接続された第１端と、ノードＮａｕに接続された第２端と、信号Ｒａｕｑが供給されるゲートと、を含む。

同様に、ワード線ＷＬｂｄｐ、ＷＬｂｕｐ、ＷＬｂｄｑ、及びＷＬｂｕｑは、メモリセルアレイ１０ｂとロウ選択回路１１ｂとの間を接続する。ロウ選択回路１１ｂは、行選択トランジスタＴ＿ｒｂｄｐ、Ｔ＿ｒｂｄｑ、Ｔ＿ｒｂｕｐ、及びＴ＿ｒｂｕｑを含む。行選択トランジスタＴ＿ｒｂｄｐは、ワード線ＷＬｂｄｐに接続された第１端と、ノードＮｂｄに接続された第２端と、信号Ｒｂｄｐが供給されるゲートと、を含む。行選択トランジスタＴ＿ｒｂｄｑは、ワード線ＷＬｂｄｑに接続された第１端と、ノードＮｂｄに接続された第２端と、信号Ｒｂｄｑが供給されるゲートと、を含む。行選択トランジスタＴ＿ｒｂｕｐは、ワード線ＷＬｂｕｐに接続された第１端と、ノードＮｂｕに接続された第２端と、信号Ｒｂｕｐが供給されるゲートと、を含む。行選択トランジスタＴ＿ｒｂｕｑは、ワード線ＷＬｂｕｑに接続された第１端と、ノードＮｂｕに接続された第２端と、信号Ｒｂｕｑが供給されるゲートと、を含む。

レイヤ選択回路１３、書込み回路１５ａｄ、１５ａｕ、１５ｂｄ、及び１５ｂｕ、並びに読出し回路１６は、図３４において説明された第１変形例と同様の構成であるため、説明を省略する。

６．２．３ 本変形例に係る効果について
第２変形例によれば、４本のワード線ＷＬｄｐ、ＷＬｕｐ、ＷＬｄｑ、及びＷＬｕｑの組と、２本のビット線ＢＬｐ及びＢＬｑによって、４つのメモリセルＭＣｄｐ、ＭＣｕｐ、ＭＣｄｑ、及びＭＣｕｑを選択することができる。この際、メモリセルＭＣｄｐ及びＭＣｄｑからデータを読み出す際にはセンスアンプＳＡｄ及び定電流源Ｉｄを用い、メモリセルＭＣｕｐ及びＭＣｕｑからデータ読み出す際にはセンスアンプＳＡｕ及び定電流源Ｉｕを用いる。更に、メモリセルアレイ１０ａ及び１０ｂで、センスアンプＳＡｄ及び定電流源Ｉｄ、並びにセンスアンプＳＡｕ及び定電流源Ｉｕを共有する。これにより、第１変形例及び第１変形例の更なる変形例と同様に、メモリセルアレイ１０ａのメモリセルＭＣａｄｐ及びＭＣａｄｑのいずれか１つからデータを読出しつつ、メモリセルアレイ１０ｂのメモリセルＭＣｂｕｐ及びＭＣｂｕｑのいずれか１つからデータを読出すことができる。また、メモリセルアレイ１０ａのメモリセルＭＣａｕｐ及びＭＣａｕｑのいずれか１つからデータを読出しつつ、メモリセルアレイ１０ｂのメモリセルＭＣｂｄｐ及びＭＣｂｄｑのいずれか１つからデータを読出すことができる。

６．３ その他
その他、上述の各実施形態及び各変形例は、例えば、以下のように変形可能である。

上述の第１変形例及び第２変形例では、１つのビット線ＢＬに対して２つのメモリセルＭＣが対応付けられる構成が、複数層積層される場合について説明したが、これに限られない。例えば、図２７に示したように、１つのビット線ＢＬに対して１つのメモリセルＭＣが対応付けられる構成が、複数層積層されてもよい。

上述の各実施形態及び各変形例で述べたメモリセルＭＣでは、磁気抵抗効果素子ＭＴＪの上方にセレクタＳＥＬが設けられる場合について説明したが、これに限られない。例えば、メモリセルＭＣは、セレクタＳＥＬの上方に磁気抵抗効果素子ＭＴＪが設けられてもよい。

また、上述の各実施形態及び各変形例で述べた磁気抵抗効果素子ＭＴＪは、第３実施形態の磁気抵抗効果素子ＭＴＪｕを除き、トップフリー型である場合について説明したが、これに限られない。例えば、磁気抵抗効果素子ＭＴＪは、ボトムフリー型であってもよい。ただし、その場合、第３実施形態の磁気抵抗効果素子ＭＴＪｕは、トップフリー型となる。

また、上述の各実施形態及び各変形例で述べた磁気抵抗効果素子ＭＴＪは、垂直磁化ＭＴＪである場合について説明したが、これに限らず、水平磁気異方性を有する水平磁化ＭＴＪ素子であってもよい。

上述の各実施形態及び各変形例において、抵抗変化素子として磁気抵抗効果素子（Magnetic Tunnel Junction（ＭＴＪ）素子）を用いてデータを記憶するＭＲＡＭを例に説明したが、これに限らない。

本実施形態は、抵抗変化素子の抵抗差を電流差又は電圧差に変換してセンスする記憶素子を有するメモリ全般に適用可能である。

言い換えるならば、電流又は電圧の印加に伴う抵抗変化によりデータを記憶、もしくは、抵抗変化に伴う抵抗差を電流差又は電圧差に変換することにより記憶されたデータの読出しを行うことができる素子を有する半導体記憶装置に適用可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…磁気記憶装置、１０…メモリセルアレイ、１１…ロウ選択回路、１２…カラム選択回路、１３…レイヤ選択回路、１４…デコード回路、１５…書込み回路、１６…読出し回路、１７…電圧生成回路、１８…入出力回路、１９…制御回路、２０…基板、２１、２４、２７…導電体、２２、２５…素子（磁気抵抗効果素子）、２３、２６…素子（セレクタ）、３１、３３…強磁性体、３２…非磁性体。

Claims (20)

1. 各々が抵抗変化素子と、セレクタと、を含む第１メモリセル及び第２メモリセルと、
   前記第１メモリセルの第１端に電気的に接続された第１導電体と、
   前記第１メモリセルの第２端と前記第２メモリセルの第１端との間を電気的に接続する第２導電体と、
   前記第２メモリセルの第２端に電気的に接続された第３導電体と、
   前記第１導電体を介して前記第１メモリセルと電気的に接続可能な第１定電流源と、
   前記第３導電体を介して前記第２メモリセルと電気的に接続可能な第２定電流源と、
   前記第１定電流源から前記第１メモリセルに向けて流れる電流に基づき、前記第１メモリセルからデータを読出す第１センスアンプと、
   前記第２メモリセルから前記第２定電流源に向けて流れる電流に基づき、前記第２メモリセルからデータを読出す第２センスアンプと、
   を備えた、半導体記憶装置。
2. 各々が前記第１メモリセルと、前記第２メモリセルと、前記第１導電体と、前記第２導電体と、前記第３導電体と、を含む第１メモリセルアレイ及び第２メモリセルアレイを更に備えた、
   請求項１記載の半導体記憶装置。
3. 前記第１センスアンプは、前記第１定電流源から前記第１メモリセルアレイの前記第１メモリセルに向けて流れる電流、又は前記第１定電流源から前記第２メモリセルアレイの前記第１メモリセルに向けて流れる電流に基づいてデータを読出し、
   前記第２センスアンプは、前記第１メモリセルアレイの前記第２メモリセルから前記第２定電流源に向けて流れる電流、又は前記第２メモリセルアレイの前記第２メモリセルから前記第２定電流源に向けて流れる電流に基づいてデータを読出す、
   請求項２記載の半導体記憶装置。
4. 前記第１メモリセルアレイ及び前記第２メモリセルアレイからのデータの読出し動作の際、前記第１メモリセルアレイの前記第２導電体及び前記第２メモリセルアレイの前記第２導電体は、同時に選択される、請求項３記載の半導体記憶装置。
5. 前記第１メモリセルアレイ及び前記第２メモリセルアレイからのデータの読出し動作の際、
   前記第１メモリセルアレイの前記第１導電体及び前記第２メモリセルアレイの前記第３導電体は、同時に選択され、
   前記第１メモリセルアレイの前記第３導電体及び前記第２メモリセルアレイの前記第１導電体は、同時に選択される、
   請求項３記載の半導体記憶装置。
6. 各々が抵抗変化素子と、セレクタと、を含む第３メモリセル及び第４メモリセルと、
   前記第３メモリセルの第２端と前記第４メモリセルの第１端との間を電気的に接続する第４導電体と、
   前記第４メモリセルの第２端に電気的に接続された第５導電体と、
   を更に備え、
   前記第３導電体は、前記第２メモリセルの第２端と前記第３メモリセルの第１端との間を電気的に接続し、
   前記第１定電流源は、前記第３導電体を介して前記第３メモリセルと電気的に接続可能であり、
   前記第２定電流源は、前記第５導電体を介して前記第４メモリセルと電気的に接続可能であり、
   前記第１センスアンプは、前記第１定電流源から前記第３メモリセルに向けて流れる電流に基づき、前記第３メモリセルからデータを読出し、
   前記第２センスアンプは、前記第４メモリセルから前記第２定電流源に向けて流れる電流に基づき、前記第４メモリセルからデータを読出す、
   請求項１記載の半導体記憶装置。
7. 各々が前記第１メモリセルと、前記第２メモリセルと、前記第３メモリセルと、前記第４メモリセルと、前記第１導電体と、前記第２導電体と、前記第３導電体と、前記第４導電体と、前記第５導電体と、を含む第１メモリセルアレイ及び第２メモリセルアレイを更に備えた、
   請求項６記載の半導体記憶装置。
8. 前記第１センスアンプは、前記第１定電流源から前記第１メモリセルアレイの前記第１メモリセルに向けて流れる電流、前記第１定電流源から前記第１メモリセルアレイの前記第３メモリセルに向けて流れる電流、前記第１定電流源から前記第２メモリセルアレイの前記第１メモリセルに向けて流れる電流、又は前記第１定電流源から前記第２メモリセルアレイの前記第３メモリセルに向けて流れる電流に基づいてデータを読出し、
   前記第２センスアンプは、
   前記第１メモリセルアレイの前記第２メモリセルから前記第２定電流源に向けて流れる電流、前記第１メモリセルアレイの前記第４メモリセルから前記第２定電流源に向けて流れる電流、前記第２メモリセルアレイの前記第２メモリセルから前記第２定電流源に向けて流れる電流、又は前記第２メモリセルアレイの前記第４メモリセルから前記第２定電流源に向けて流れる電流に基づいてデータを読出す、
   請求項７記載の半導体記憶装置。
9. 前記第１メモリセルアレイ及び前記第２メモリセルアレイからのデータの読出し動作の際、
   前記第１メモリセルアレイの前記第２導電体及び前記第２メモリセルアレイの前記第２導電体は、同時に選択され、
   前記第１メモリセルアレイの前記第４導電体及び前記第２メモリセルアレイの前記第４導電体は、同時に選択される、
   請求項８記載の半導体記憶装置。
10. 前記第１メモリセルアレイ及び前記第２メモリセルアレイからのデータの読出し動作の際、
    前記第１メモリセルアレイの前記第２導電体及び前記第２メモリセルアレイの前記第４導電体は、同時に選択され、
    前記第１メモリセルアレイの前記第４導電体及び前記第２メモリセルアレイの前記第２導電体は、同時に選択される、
    請求項８記載の半導体記憶装置。
11. 前記第１センスアンプで前記第１メモリセルアレイからデータを読出し、前記第２センスアンプで前記第２メモリセルアレイからデータを読出す動作の際、前記第１メモリセルアレイの前記第１導電体及び前記第３導電体のいずれか一方と、前記第２メモリセルアレイの前記第３導電体及び前記第５導電体のいずれか一方とが同時に選択され、
    前記第１センスアンプで前記第２メモリセルアレイからデータを読出し、前記第２センスアンプで前記第１メモリセルアレイからデータを読出す動作の際、前記第１メモリセルアレイの前記第３導電体及び前記第５導電体のいずれか一方と、前記第２メモリセルアレイの前記第１導電体及び前記第３導電体のいずれか一方とが同時に選択される、
    請求項８記載の半導体記憶装置。
12. 各々が抵抗変化素子と、セレクタと、を含む第３メモリセル及び第４メモリセルと、
    前記第３メモリセルの第１端に電気的に接続された第４導電体と、
    前記第３メモリセルの第２端と前記第４メモリセルの第１端との間を電気的に接続する第５導電体と、
    前記第４メモリセルの第２端に電気的に接続された第６導電体と、
    を更に備え、
    前記第１定電流源は、前記第４導電体を介して前記第３メモリセルと電気的に接続可能であり、
    前記第２定電流源は、前記第６導電体を介して前記第４メモリセルと電気的に接続可能であり、
    前記第１センスアンプは、前記第１定電流源から前記第３メモリセルに向けて流れる電流に基づき、前記第３メモリセルからデータを読出し、
    前記第２センスアンプは、前記第４メモリセルから前記第２定電流源に向けて流れる電流に基づき、前記第４メモリセルからデータを読出す、
    請求項１記載の半導体記憶装置。
13. 各々が前記第１メモリセルと、前記第２メモリセルと、前記第３メモリセルと、前記第４メモリセルと、前記第１導電体と、前記第２導電体と、前記第３導電体と、前記第４導電体と、前記第５導電体と、前記第６導電体と、を含む第１メモリセルアレイ及び第２メモリセルアレイを更に備えた、
    請求項１２記載の半導体記憶装置。
14. 前記第１メモリセルアレイ及び前記第２メモリセルアレイからのデータの読出し動作の際、
    前記第１メモリセルアレイの前記第２導電体及び前記第２メモリセルアレイの前記第２導電体は、同時に選択され、
    前記第１メモリセルアレイの前記第５導電体及び前記第２メモリセルアレイの前記第５導電体は、同時に選択される、
    請求項１３記載の半導体記憶装置。
15. 前記第１メモリセルアレイ及び前記第２メモリセルアレイからのデータの読出し動作の際、
    前記第１メモリセルアレイの前記第２導電体及び前記第２メモリセルアレイの前記第５導電体は、同時に選択され、
    前記第１メモリセルアレイの前記第５導電体及び前記第２メモリセルアレイの前記第２導電体は、同時に選択される、
    請求項１３記載の半導体記憶装置。
16. 前記第１センスアンプで前記第１メモリセルアレイからデータを読出し、前記第２センスアンプで前記第２メモリセルアレイからデータを読出す動作の際、前記第１メモリセルアレイの前記第１導電体及び前記第４導電体のいずれか一方と、前記第２メモリセルアレイの前記第３導電体及び前記第６導電体のいずれか一方とが同時に選択され、
    前記第１センスアンプで前記第２メモリセルアレイからデータを読出し、前記第２センスアンプで前記第１メモリセルアレイからデータを読出す動作の際、前記第１メモリセルアレイの前記第３導電体及び前記第６導電体のいずれか一方と、前記第２メモリセルアレイの前記第１導電体及び前記第４導電体のいずれか一方とが同時に選択される、
    請求項１３記載の半導体記憶装置。
17. 各々が抵抗変化素子と、セレクタと、を含む第１メモリセル及び第２メモリセルと、
    前記第１メモリセルの第１端に電気的に接続された第１導電体と、
    前記第１メモリセルの第２端と前記第２メモリセルの第１端との間を電気的に接続する第２導電体と、
    前記第２メモリセルの第２端に電気的に接続された第３導電体と、
    前記第１導電体を介して前記第１メモリセルと電気的に接続可能であり、前記第３導電体を介して前記第２メモリセルと電気的に接続可能な定電流源と、
    センスアンプと、
    を備え、
    前記センスアンプは、
    前記定電流源から前記第１導電体を介して前記第１メモリセルに向けて流れる電流に基づき、前記第１メモリセルからデータを読出し、
    前記定電流源から前記第３導電体を介して前記第２メモリセルに向けて流れる電流に基づき、前記第２メモリセルからデータを読出す
    半導体記憶装置。
18. 前記抵抗変化素子は、第１強磁性体と、第２強磁性体と、前記第１強磁性体及び前記第２強磁性体との間に設けられた非磁性体と、を含み、
    前記第１メモリセルの前記抵抗変化素子と、前記第２メモリセルの前記抵抗変化素子とは、前記第１強磁性体、前記非磁性体、及び前記第２強磁性体が互いに同じ向きに積層される、
    請求項１７記載の半導体記憶装置。
19. 前記抵抗変化素子は、第１強磁性体と、第２強磁性体と、前記第１強磁性体及び前記第２強磁性体との間に設けられた非磁性体と、を含み、
    前記第１メモリセルの前記抵抗変化素子と、前記第２メモリセルの前記抵抗変化素子とは、前記第１強磁性体、前記非磁性体、及び前記第２強磁性体が互いに逆向きに積層される、
    請求項１７記載の半導体記憶装置。
20. 各々が抵抗変化素子と、セレクタと、を含む第１メモリセル及び第２メモリセルと、
    前記第１メモリセルの第１端に電気的に接続された第１導電体と、
    前記第１メモリセルの第２端と前記第２メモリセルの第１端との間を電気的に接続する第２導電体と、
    前記第２メモリセルの第２端に電気的に接続された第３導電体と、
    前記第１導電体を介して前記第１メモリセルと電気的に接続可能であり、前記第２導電体を介して前記第２メモリセルと電気的に接続可能な定電流源と、
    センスアンプと、
    を備え、
    前記センスアンプは、
    前記定電流源から前記第１導電体を介して前記第１メモリセルに向けて流れる電流に基づき、前記第１メモリセルからデータを読出し、
    前記定電流源から前記第２導電体を介して前記第２メモリセルに向けて流れる電流に基づき、前記第２メモリセルからデータを読出す
    半導体記憶装置。