CN111091857A - 存储器单元、集成芯片和形成半导体器件的方法 - Google Patents

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Abstract

本申请的各种实施例涉及具有独立可调阈值电压的双极选择器，以及包括双极选择器的存储器单元和包括存储器单元的存储器阵列。在一些实施例中，双极选择器包括第一单极选择器和第二单极选择器。第一单极选择器和第二单极选择器以相反的取向并联电耦合并且，例如，可以是二极管或一些其他合适的单极选择器。通过将第一单极选择器和第二单极选择器以相反的取向平行放置，第一单极选择器独立地限定双极选择器的第一阈值电压并且第二单极选择器独立地限定双极选择器的第二阈值电压。结果，可以通过调整第一单极选择器和第二单极选择器的参数来独立地调谐第一阈值电压和第二阈值电压。本申请的实施例提供了存储器单元、集成芯片和形成半导体器件的方法。

Description

存储器单元、集成芯片和形成半导体器件的方法
技术领域
本申请的实施例涉及半导体领域，并且更具体地，涉及存储器单元、集成芯片和形成半导体器件的方法。
背景技术
许多现代电子器件包括电子存储器。具有单选择器单电阻(1S1R)存储器单元的交叉点存储器架构由于其高密度而越来越受到关注以用于下一代电子存储器。下一代电子存储器的示例包括电阻随机存取存储器(RRAM)、相变随机存取存储器(PCRAM)、磁阻随机存取存储器(MRAM)、和导电桥接随机存取存储器(CBRAM)。
发明内容
根据本申请的实施例，提供了一种存储器单元，包括：具有可变电阻的数据存储元件；以及与所述数据存储元件串联电耦合的双极选择器，其中所述双极选择器包括第一单极选择器和第二单极选择器，并且其中所述第一单极选择器和所述第二单极选择器以相反的取向并联电耦合。
根据本申请的实施例，提供了一种集成芯片，包括：包括多个行和多个列中的多个存储器单元的阵列，其中所述存储器单元包括单独的双极选择器和单独的数据存储元件，并且其中所述双极选择器每个包括以相反的取向并联电耦合的第一选择器和第二选择器；多个第一导线沿所述阵列的相应行延伸并且与所述相应行中的所述阵列的存储单元电耦合；以及多个第二导线沿所述阵列的相应列延伸并且与所述相应列中的所述阵列的存储单元电耦合。
根据本申请的实施例，提供了一种形成半导体器件的方法，包括：提供包括多行和多列的多个存储器单元的存储器阵列，其中所述存储器单元包括第一存储器单元，其中所述第一存储器单元包括第一单极选择器和第二单极选择器，并且其中所述第一单极选择器和所述第二单极选择器是以相反的取向并联电耦合；以第一极性在所述第一存储器单元两端施加第一电压，其中在所述第一存储器单元两端施加所述第一电压时，所述第一单极选择器和所述第二单极选择器分别接通和断开；以及以不同于所述第一极性的第二极性在所述第一存储器单元上施加第二电压，其中在所述第一存储器单元两端施加所述第二电压时，所述第一单极选择器和所述第二单极选择器分别为断开和接通。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1示出包括具有独立可调阈值电压的双极选择器的存储器单元的一些实施例的示意图。
图2A和图2B示出图1的存储器单元的各种更详细实施例的示意图，其中存储器单元的数据存储元件是磁隧道结(MTJ)。
图3A和图3B分别示出图2A和图2B的存储器单元的一些可选实施例的示意图，其中，双极选择器的各个选择器具有不同的尺寸。
图4A和图4B分别示出如图3A和图3B的存储器单元的一些更详细实施例的示意图，其中，双极选择器的各个选择器是多层堆叠件。
图5示出图1的双极选择器的电流-电压(I-V)曲线的一些实施例的曲线图。
图6A和图6B示出包括图1的存储器单元的集成芯片的各种实施例的截面图。
图7示出包括多个存储器单元的存储器阵列的一些实施例的示意图，其中存储器单元包括具有独立可调阈值电压的双极选择器。
图8A至图8C示出处于各种操作状态的图7的存储器阵列的一些实施例的示意图。
图9A至图9D示出图7的存储器阵列的各种可选实施例的示意图。
图10A和图10B示出包括多个存储器单元的三维(3D)存储器阵列的各种实施例的示意图，其中存储器单元包括具有独立可调阈值电压的双极选择器。
图11A和图11B示出包括分别在图1和图2中的一对堆叠的存储器单元的集成芯片的各种实施例的截面图。
图12至图17示出用于形成包括存储器阵列的集成芯片的方法的一些实施例的一系列横截面图，其中存储器阵列的存储器单元包括具有独立可调阈值电压的双极选择器。
图18示出图12和图17的方法的一些实施例的框图。
具体实施例
本发明提供了许多不同实施例或实例，用于实现所提供主题的不同特征。下面将描述元件和布置的特定实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
例如，交叉点存储器阵列可以包括分别在位线和字线的交叉点处的多个单选择器单电阻器(1S1R)存储器单元。通过适当地偏置位线和字线，选择位线和字线的交叉点处的1S1R存储器单元并且电流流过1S1R存储器单元。当选择1S1R存储器单元时，1S1R存储器单元的选择器被偏置，其电压大于选择器的阈值电压。此外，由于位线和字线是共享的，因此在1S1R存储器单元的位线处的未选择的存储器单元的选择器和在1S1R存储器单元的字线处的未选择的存储器单元的选择器被偏置。然而，未选择的存储器单元的选择器两端的电压小于选择器的阈值电压，由此电流不流过其他1S1R存储器单元。
1S1R存储器单元可以是单极或双极的。以单极性读取和写入单极性1S1R存储器单元。双极1S1R存储器单元以两个极性读取和/或写入。例如，双极1S1R存储器单元可以分别以不同的极性设置为不同的状态。因此，单极性1S1R存储器单元的选择器(即单极性选择器)以单极性切换和/或具有单个阈值电压，并且双极性1S1R存储器单元的选择器(即双极性选择器)在两个极性处切换和/或分别在两个极性处具有多个阈值电压。
双极选择器通常具有对称的阈值电压。对称阈值电压在第一极性处具有与在第二极性处相似的值，并且对于一个极性不能被调谐而没有针对另一极性的类似调谐。然而，在第一极性处使用的偏置电压可以与在第二极性处使用的偏置电压不同，由此可能难以使对称阈值电压与第一极性和第二极性处的偏置电压正确匹配。由于阈值电压匹配不佳，未选择的1S1R存储器单元与所选择的1S1R存储器单元共享位线或字线可能具有不完全断开的选择器。结果，泄漏电流可能流过未选择的1S1R存储器单元并引起读取干扰和/或写入干扰。此外，由于阈值电压匹配不良，所选择的1S1R存储器单元可能具有未完全接通的选择器。结果，选择器可能在引起读取干扰的所选择的1S1R存储器单元中引起大量寄生电阻。读取干扰可能减少所选1S1R存储器单元的读取窗口和/或可能导致读取失败。写入干扰可能导致未选择的1S1R存储器单元的状态改变。
本申请的各种实施例涉及具有独立可调阈值电压的双极选择器，以及包括双极选择器的存储器单元和包括存储器单元的存储器阵列。在一些实施例中，双极选择器包括第一单极选择器和第二单极选择器。例如，单极选择器可以以单极性切换和/或具有单个阈值电压，而例如，双极选择器可以是分别在多重极性处切换和/或在多重极性处具有多个阈值电压的选择器。第一单极选择器和第二单极选择器以相反的取向并联电耦合并且可以，例如，是二极管或一些其他合适的单极选择器。
通过将第一单极选择器和第二单极选择器以相反的取向平行放置，第一单极选择器独立地限定双极选择器的第一阈值电压并且第二单极选择器独立地限定双极选择器的第二阈值电压。结果，可以通过调整第一单极选择器和第二单极选择器的参数来独立地调谐第一阈值电压和第二阈值电压。当存储器单元的极性在读取操作和/或写入操作之间改变时，独立调谐允许第一阈值电压和第二阈值电压更好地匹配用于从存储器单元读取和/或写入存储器单元的偏置条件。通过更好地匹配偏置条件，可以减少读取干扰和/或写入干扰。
参考图1，提供包括具有独立可调阈值电压的双极选择器104的存储器单元102的一些实施例的示意图100。双极选择器104与数据存储元件106从位线BL到源极线SL串联电耦合。在一些实施例中，位线BL和源极线SL的位置相反。此外，双极选择器104具有第一极性处的第一阈值电压，并且还具有第二极性处的第二阈值电压。在一些实施例中，第一阈值电压和第二阈值电压是不同的。例如，第一阈值电压可以是5V，而第二阈值电压可以是4V，反之亦然。然而，其他值适用于第一阈值电压和第二阈值电压。在其他实施例中，第一阈值电压和第二阈值电压相同。
当双极选择器104两端的电压从位线BL到数据存储元件106为正时，双极选择器104处于第一极性，而当双极选择器104两端电压从数据存储元件106到位线BL为正时，双极选择器104处于第二极性。在第一极性处，如果双极选择器104两端的电压从位线BL到数据存储元件106超过第一阈值电压，则双极选择器104导通和/或处于低电阻状态。否则，在第一极性下，双极选择器104不导通和/或处于高电阻状态。在第二极性处，如果双极选择器104两端的电压从数据存储元件106到位线BL超过第二阈值电压，则双极选择器104导通和/或处于低电阻状态。否则，在第二极性下，双极选择器104不导通和/或处于高电阻状态。
双极选择器104包括第一单极选择器108和第二单极选择器110。第一单极选择器108和第二单极选择110以相反的方向并联电耦合。单极选择器是以单极性切换和/或具有单个阈值电压的器件。在第一极性下，如果单极选择器两端的电压超过阈值电压，则单极选择器导通和/或处于低电阻状态。否则，在第一极性下，单极选择器不导通和/或处于高电阻状态。在第二极性下，单极选择器不导通和/或处于高电阻状态。第一单极选择器108和第二单极选择器110可以，例如，具有相反的方向，其中第一单极选择器108被配置为选择性地允许电流沿第一方向流动，同时阻止电流沿第二方向流动，而第二单极选择器110被配置为选择性地允许电流在第二方向上流动，同时阻止电流沿第一方向流动。第一单极选择器108和第二单极选择器110可以，例如，是PIN二极管、多晶硅二极管、穿通二极管、变阻器型选择器、卵形阈值开关(OTS)、基于掺杂硫属元素化物的选择器、基于Mott效应的选择器、基于混合离子电子导电(MIEC)的选择器、场辅助-超线-阈值(FAST)选择器、基于灯丝的选择器、基于掺杂铪氧化物的选择器、或一些其他合适的二极管和/或选择器。
通过将第一单极选择器108和第二单极选择器110以相反的方向平行放置，第一单极选择器108独立地限定第一阈值电压并且第二单极选择器110独立地限定第二阈值电压。结果，可以通过调整第一单极选择器108和第二单极选择器110的参数来独立地调谐第一阈值电压和第二阈值电压。当存储器单元102的极性在读取操作和/或写入操作之间改变时，独立调谐允许第一阈值电压和第二阈值电压更好地匹配用于从存储器单元102读取和/或写入存储器单元102的偏置条件。通过更好地匹配偏置条件，可以在读取存储器单元102的同时减少读取干扰。此外，可以在读取和/或写入存储器单元102的同时减少对相邻存储器单元(未示出)的写入干扰。
在一些实施例中，第一单极选择器108仅具有两个端子和/或第二单极选择器110仅具有两个端子。在一些实施例中，第一单极选择器108具有两个以上端子和/或第二单极选择器110具有两个以上端子。在一些实施例中(例如，在第一单极选择器108和第二单极选择器110是二极管的情况下)，第一单极选择器108的阴极电耦合到第二单极选择器110的阳极，并且第一单极选择器108的阳极电耦合到第二单极选择器110的阴极。在可选实施例中，使用双极选择器和/或一些其他合适类型的选择器代替第一单极选择器108和第二单极选择器110的单极选择器。
数据存储元件106存储一些数据。在一些实施例中，数据存储元件的电阻根据数据存储元件106的数据状态而变化。例如，数据存储元件106可以在第一数据状态下具有低电阻并且可以在第二数据状态下具有高电阻。在其他实施例中，数据存储元件106的电容或一些其他合适的参数根据数据存储元件106的数据状态而变化。在一些实施例中，数据存储元件106是磁隧道结(MTJ)或一些其他合适的磁性结和/或存储器单元102是自旋转移力矩磁性随机存取存储器(STT-MRAM)单元或一些其它合适的MRAM单元。在一些实施例中，数据存储元件106是金属-绝缘体-金属(MIM)堆叠件和/或存储器单元102是电阻随机存取存储器(RRAM)单元。然而，用于数据存储元件106的其他结构和/或用于存储器单元102的其他存储器单元类型是合适的。
在一些实施例中，数据存储元件106被设置为第一极性处的第一数据状态并且被设置为第二极性处的第二数据状态，使得写入数据存储元件106是双极的。例如，在数据存储元件106是MTJ的情况下，数据存储元件106可以被设置为第一极性处的第一数据状态并且可以被设置为第二极性处的第二数据状态。因此，在将数据存储元件106设置为第一数据状态的同时使用第一阈值电压，而在将数据存储元件106设置为第二数据状态的同时使用第二阈值电压。在一些实施例中，从第一极性读取数据存储元件106，使得从数据存储元件106的读取是单极的。因此，在从数据存储元件106读取时仅使用第一阈值电压。
参考图2A，提供图1的存储器单元102的一些更详细实施例的示意图200A，其中数据存储元件106是MTJ。数据存储元件106包括参考元件202、自由元件204、和势垒元件206。势垒元件206是非磁性的并且夹在参考元件202和自由元件204之间。参考元件202和自由元件204是铁磁性的，并且自由元件204覆盖在参考元件202和势垒元件206上面。此外，参考元件202具有固定的磁化，而自由元件204具有可变的磁化。
根据参考元件202和自由元件204的磁化是平行还是反平行，数据存储元件106具有低电阻或高电阻。例如，当参考元件202和自由元件204的磁化是平行的时，数据存储元件106可以具有低电阻，而当磁化反平行时，数据存储元件106可以具有高电阻。反过来，低电阻和高电阻可用于表示数据存储元件106的不同数据状态。
以第一极性在数据存储元件106两端施加第一写入电压以将数据存储元件106设置为反平行状态，并且在第二极性处在数据存储元件106两端施加第二写入电压以将数据存储元件106设置为并行状态。在一些实施例中，第二写入电压大于第一写入电压，因为当将数据存储元件106设置为平行状态时数据存储元件106通常但不总是处于高电阻状态(即，反平行状态)。第二写入电压可以，例如，是第一写入电压的大约1.5倍至3.0倍。然而，大于一的其他倍数(例如，5.0或一些其他值)是合适的。在第二写入电压大于第一写入电压的一些实施例中，第二阈值电压大于第一阈值电压，因为第一阈值电压以与第一写入电压相同的极性使用，并且第二阈值电压为以与第二写入电压相同的极性使用。例如，这可以通过第二单极选择器110的增加的长度L2与第一单极选择器108的长度L1相比来示意性地示出。
在一些实施例中，势垒元件206是隧道势垒，其选择性地允许电子通过势垒元件206进行量子力学隧穿。例如，当参考元件202和自由元件204具有平行磁化时，可以允许量子力学隧道效应，并且当参考元件202和自由元件204具有反平行磁化时，可以阻挡它们。势垒元件206可以，例如，是或包括无定形势垒、晶体势垒、或一些其他合适的势垒。无定形势垒可以是或包括例如氧化铝(例如AlOx)、氧化钛(例如TiOx)、或一些其他合适的无定形势垒。结晶势垒可以是或包含氧化锰(例如MgO)、尖晶石(例如MgAl2O4)、或一些其他合适的结晶势垒。
在一些实施例中，参考元件202是或包括钴铁(例如，CoFe)、钴铁硼(例如，CoFeB)、或一些其他合适的铁磁材料、或者前述的任何组合。在一些实施例中，参考元件202邻接反铁磁元件(未示出)和/或是合成反铁磁(SAF)元件(未示出)的一部分或以其他方式邻接。在一些实施例中，自由元件204是或包括钴铁(例如，CoFe)、钴铁硼(例如，CoFeB)、或一些其他合适的铁磁材料、或前述的任何组合。
参考图2B，提供图2A的存储器单元102的一些可选实施例的示意图200B，其中参考元件202覆盖在自由元件204上面。由于参考元件202覆盖在自由元件204上面，因此与图2A相比，在数据存储元件106两端施加第一写入电压和第二写入电压的极性被反转。以第二极性在数据存储元件106两端施加第一写入电压以将数据存储元件106设置为反平行状态，并且以第一极性在数据存储元件106两端施加第二写入电压以将数据存储元件106设置为并行状态。在第二写入电压大于第一写入电压的一些实施例中，第一阈值电压大于第二阈值电压，因为第一阈值电压以与第二写入电压相同的极性使用，并且第二阈值电压为以与第一写入电压相同的极性使用。例如，这可以通过第一单极选择器108的增加的长度L1与第二单极选择器110的长度L2的比较来示意性地示出。
参考图3A，提供图2A的存储器单元102的一些可选实施例的示意图300A，其中第一单极选择器108的尺寸大于第二单极选择器110的尺寸。例如，这可以通过第一单极选择器108的增加的长度W1与第二单极选择器110的长度W2的比较来示意性地示出。在一些实施例中，在多层堆叠件的横截面宽度方面，第一单极选择器108和第二单极选择器110各自由在多层堆叠件形成并且第一单极选择器108的尺寸大于第二单极选择器110的尺寸。
在一些实施例中，由于更大的尺寸，第一单极选择器108具有比第二单极选择器110的接通电阻更小的接通电阻。此外，在一些实施例中，第一单极选择器108在读取存储器单元102时接通，而第二单极选择器110在读取存储器单元102时断开。因此，第一单极选择器108的更大尺寸可减小寄生电阻，而在读取存储器单元102时，其扩大了读取窗口。
参考图3B，提供图2B的存储器单元102的一些可选实施例的示意图300B，其中第二单极选择器110的尺寸大于第一单极选择器108的尺寸。例如，这可以通过第二单极选择器110的增加的宽度W2与第一单极选择器108的宽度W1的比较来示意性地示出。例如，第二单极选择器110的更大尺寸可以在读取存储器单元102时减小寄生电阻，这扩大读取窗口并减少读取干扰。
参考图4A，提供图3A的存储器单元102的一些更详细实施例的示意图400A，其中第一单极选择器108和第二单极选择器110是多层堆叠件。第一单极选择器108和第二单极选择器110包括单独的阴极402、单独的绝缘体404、和单独的阳极406。绝缘体404各自夹在相应的一个阴极402和相应的一个阳极406之间。多层堆叠件可以，例如，是PIN二极管、MIM器件、或一些其他多层器件。
在多层堆叠件是PIN二极管的一些实施例中，阴极402是或包括N型半导体材料，阳极406是或包括P型半导体材料，并且绝缘体404是或包括本征或轻掺杂的半导体材料。绝缘体404可以，例如，相对于阴极402和/或阳极406轻掺杂。多层堆叠件的半导体材料可以，例如，是或包括多晶硅、单晶硅、锗、砷化铟镓、或一些其他合适的半导体材料。在多层堆叠件是MIM器件的一些实施例中，阴极402和阳极406是或包括金属或一些其他合适的导电材料和/或绝缘体404是或包括掺杂的氧化铪、一些其他合适的金属氧化物、或一些其他合适的绝缘材料。
在一些实施例中，改变绝缘体404的厚度以调整第一单极选择器108和第二单极选择器110的阈值电压。例如，增加绝缘体的厚度可以增加相应的单极选择器的阈值电压，而降低厚度可以降低阈值电压。在一些实施例中，第二单极选择器110的第二绝缘体厚度T2大于第一单极选择器108的第一绝缘体厚度T1，因此第二单极选择器110具有比第一单极选择器108更大的阈值电压。在一些实施例中，改变绝缘体404的掺杂浓度以调整第一单极选择器108和第二单极选择器110的阈值电压。例如，增加绝缘体的掺杂浓度可降低相应选择器的阈值电压，而降低掺杂浓度可增加阈值电压。
在一些实施例中，改变第一单极选择器108和第二单极选择器110的宽度以调整第一单极选择器108和第二单极选择器110的接通电阻。例如，增加选择器的宽度可以减小选择器的接通电阻，而减小宽度可能会增加接通电阻。在一些实施例中，第二单极选择器110的第二宽度W2小于第一单极选择器108的第一宽度W1，因此第一单极选择器108具有比第二单极选择器110更小的接通电阻。如上所述，当读取期间第一单极选择器108接通时，较小的接通电阻可以扩大存储器单元102的读取窗口。
参考图4B，提供图3B的存储器单元102的一些更详细实施例的示意图400B，其中第一单极选择器108和第二单极选择器110是多层堆叠件。第一单极选择器108和第二单极选择器110包括单独的阴极402、单独的绝缘体404、和单独的阳极406。阴极402、绝缘体404、和阳极406可以例如如上面关于图4A所述。在一些实施例中，第一单极选择器108的第一绝缘体厚度T1大于第二单极选择器110的第二绝缘体厚度T2，因此第一单极选择器108具有比第二单极选择器110更大的阈值电压。在一些实施例中，第二单极选择器110的第二宽度W2大于第一单极选择器108的第一宽度W1，因此第二单极选择器110具有比第一单极选择器108更小的接通电阻。
参考图5，提供图1的双极选择器104的电流-电压(I-V)曲线的一些实施例的曲线图500。曲线图500的水平轴对应于电压，并且曲线图500的垂直轴对应于电流。此外，曲线图500的右上象限对应于双极选择器104的第一极性，并且曲线图500的左下象限对应于双极选择器104的第二极性。曲线图500包括第一IV曲线502和第二IV曲线504。
关注第一I-V曲线502，电流大约为零直到电压超过双极选择器104的第一阈值电压VT1，并且然后随着电压增加幅度。此外，电流大约为零直到电压超过双极选择器104的第二阈值电压VT2，并且然后随着电压增加幅度。在一些实施例中，当图1的第一单极选择器108和第二单极选择器110是多晶硅二极管、PIN二极管、或一些其他合适类型的二极管时，图1的双极选择器104具有第一I-V曲线502。例如，图4A和图4B中的双极选择器104的实施例可以具有第一I-V曲线502，因为第一单极选择器108和第二单极选择器110可以是PIN二极管。
关注第二I-V曲线504，第二I-V曲线504具有快速回弹形状。电流大约为零，直到电压超过双极选择器104的第一阈值电压VT1，并且然后幅度增加。随着电流幅度的增加，电压在幅度增加之前会快速回弹至零伏。此外，电流大约为零，直到电压超过双极选择器104的第二阈值电压VT2，并且然后幅度增加。随着电流幅度的增加，电压在幅度增加之前会快速回弹至零伏。在一些实施例中，当第一单极选择器108和第二单极选择器110是包括掺杂的氧化铪-氧化物绝缘体的MIM器件时，双极选择器104具有第二I-V曲线504。例如，图4A和图4B中的双极选择器104的实施例可具有第二I-V曲线504，因为第一单极选择器108和第二单极选择器110可以是包括掺杂的氧化铪-氧化物绝缘体的MIM器件。
与具有第一IV曲线502的双极选择器104的实施例相比，具有第二IV曲线504的双极选择器104的实施例可以例如具有较小的接通电阻。对于给定电流(由虚线506划分)，由于快速回弹，第二IV曲线504具有比第一IV曲线502更小的电压。因此，根据欧姆定律，具有第二IV曲线504的双极选择器104的实施例的双极选择器104两端的电阻小于具有第一IV曲线502的双极选择器104的实施例的电阻。因为寄生电阻较小，较小的电阻反过来扩大图1的存储单元102的读取窗口。
无论双极选择器104是否具有第一IV曲线502或第二IV曲线504，第一阈值电压VT1由图1的第一单极选择器108限定，并且第二阈值电压VT2由图1的第二单极选择器110限定。在一些实施例中，第一阈值电压VT1和第二阈值电压VT2具有不同的幅度，使得双极选择器104具有不对称的阈值电压。在一些实施例中，第一第二阈值电压VT1和第二阈值电压VT2具有相同的幅度，使得双极选择器104具有对称的阈值电压。
参考图6A，提供包括图1的存储器单元102的集成芯片的一些实施例的横截面图600A。存储器单元102覆盖在衬底602上面并且位于覆盖衬底602的互连结构604内。互连结构604包括互连介电层606、多条引线608、和多个通孔610。为了便于说明，只有一些通孔610被标记为610。互连介电层606容纳引线608、通孔610、和存储器单元102并且可以，例如，是或包括氧化硅、低κ电介质、一些其他合适的电介质、或前述的任何组合。如本文所用，低κ电介质可以是，例如，介电常数κ小于约3.9、3、2、或1的电介质。
引线608和通孔610交替地堆叠在互连介电层606中以限定互连存储器单元102的组件和/或将存储器单元102连接到集成芯片中的其他器件(未示出)的导电路径。例如，引线608和通孔610可以限定并联地电耦合第一单极选择器108和第二单极选择器110的导电路径。作为另一示例，引线608和通孔610可以限定将双极选择器104与数据存储元件106从限定位线BL的引线串联地电耦合到限定源极线SL的引线的导电路径。引线608和通孔610可以，例如，是或包括金属、一些其他合适的导电材料、或前述的任何组合。
参考图6B，提供图6A的集成芯片的一些可选实施例的横截面图600B，其中半导体器件612在存储器单元102下面。将半导体器件612布置在存储器单元102下面可以，例如，增强集成芯片的功能密度。在一些实施例中，半导体器件612与存储器单元102和/或引线608电分离，并且通孔610不限定直接从半导体器件612到存储器单元102的导电路径。在其他实施例中，半导体器件612通过引线608和通孔610电耦合到存储器单元102。半导体器件612可以，例如，是金属氧化物半导体(MOS)器件、绝缘栅场效应晶体管(IGFET)、或一些其他合适的半导体器件。
在一些实施例中，半导体器件612包括一对源极/漏极区域614、栅极介电层616、和栅电极618。源极/漏极区域614沿着衬底602的顶面位于衬底602中。栅极介电层616和栅电极618在衬底602上方，垂直地在衬底602和互连结构604之间并且横向地在源极/漏极区域614之间堆叠。
参考图7，提供包括多个行和多个列中的多个存储器单元102的存储器阵列702的一些实施例的示意图700。为了便于说明，仅将一些存储器单元102标记为102。在一些实施例中，仅示出了存储器阵列702的一部分。例如，尽管三个示出的行和三个示出的列，但是在示意图700A外部可以存在更多行和更多列。在其他实施例中，完全示出存储器阵列702并且因此具有三行和三列。
存储器单元102包括具有独立可调阈值电压的单独双极选择器104，并且还包括单独的数据存储元件106。为了便于说明，仅一些双极选择器104被标记为104，并且仅一些数据存储元件106标记为106。双极选择器104分别与数据存储元件106串联电耦合，并且包括单独的第一单极选择器108和单独的第二单极选择器110。为清楚起见，仅第一单极选择器108的一些标记为108，并且仅第二单极选择器110中的一些标记为110。第一单极选择器108分别与第二单极选择器110并联电耦合，并且以第一极性限定双极选择器104的阈值电压。第二单极选择器110以第二极性限定双极选择器104的阈值电压。例如，存储器单元102可以每个如关于图1所示和所述。
位线沿着存储器阵列的对应行横向延伸并且与对应行中的存储器单元电耦合，而源极线沿着存储器阵列的对应列横向延伸并且与对应列中的存储器单元电耦合。为清楚起见，位线分别标记为BLm、BLm+1、和BLm+2，其中下标标识对应的行并且m是表示存储器阵列702中的行的整数变量。类似地，为清楚起见，源极线是分别标记为SLn、SLn+1、和SLn+2，其中下标标识对应的列并且n是表示存储器阵列中的列的整数变量。
通过适当地偏置位线和源极线，可以选择和读取或者写入位线和源极线的交叉点处的存储器单元。在一些实施例中，取决于是将第一数据状态写入存储器单元还是将第二数据状态写入存储器单元，偏置条件具有不同的极性。此外，双极选择器104防止对与所选存储器单元共享位线或源极线的未选择存储器单元的读取和/或写入干扰。
参考图8A至图8C，在各种操作状态下提供图7的存储器阵列702的一些实施例的示意图800A至示意图800C以说明双极选择器104的操作。图8A示出在将所选择的存储器单元102s写入第一数据状态(例如，逻辑“1”)时的存储器阵列702，并且图8B示出在将所选择的存储器单元102s写入第二数据状态(例如，逻辑“0”)时的存储器阵列702。图8C示出在读取所选存储器单元102s的状态时的存储器阵列702。
如图8A所示，所选择的存储器单元102s位于源极线SLn和位线BLm+2的交叉点处。位线BLm+2以第一写入电压Vw1偏置，而源极线SLn接地。在一些实施例中，其他源极线SLn+1、SLn+2和其他位线BLm、BLm+1以第一写入电压Vw1的一半或第一写入电压Vw1的一些其他部分偏置以减少对未选择存储器单元的写入干扰。第一写入电压Vw1从位线BLm+2到源极SLn为正，使得所选择的存储器单元102s处于第一极性并且所选择的存储器单元102s的第二单极选择器110为断开。此外，第一写入电压Vw1超过第一单极选择器108的第一阈值电压，使得所选存储器单元102s的第一单极选择器108接通并且电流Iw1流过所选择的存储器单元102s。电流Iw1又将所选存储单元102s的数据存储元件106设置为第一数据状态。
一些未选择的存储器单元102u(仅其中一些被标记为102u)与所选择的存储器单元102s共享源极线SLn和位线BLm+2，由此这些未选择的存储器单元102u也以第一极性偏置。例如，未选择的存储器单元102u可以用大约为第一写入电压Vw1的一半的电压来偏置。然而，未选择的存储器单元102u的偏置电压小于第一单极选择器108的第一阈值电压，由此未选择的存储器单元102u的第一单极选择器108断开。此外，由于未选择的存储器单元102u以第一极性偏置，所以未选择的存储器单元102u的第二单极选择器110断开。因此，电流不流过未选择的存储器单元102u并且对未选择的存储器单元102u没有写入干扰。
如图8B所示，源极线SLn被第二写入电压Vw0偏置，而位线BLm+2被接地。在一些实施例中，其他源极线SLn+1、SLn+2和其他位线BLm、BLm+1以第一写入电压Vw1的一半或第二写入电压Vw0的一些其他部分偏置。第二写入电压Vw0从源极SLn到位线BLm+2为正，使得所选择的存储器单元102s处于第二极性并且所选择的存储器单元102s的第一单极选择器108为断开。此外，第二写入电压Vw0超过第二单极选择器110的第二阈值电压，使得所选存储器单元102s的第二单极选择器110接通并且电流Vw0流过所选择的存储器单元102s。电流Vw0又将所选存储单元102s的数据存储元件106设置为第二数据状态。
与所选择的存储器单元102s共享源极线SLn和位线BLm+2的未选择的存储器单元102u也以第二极性偏置。例如，未选择的存储器单元102u可以用大约为第二写入电压Vw0的一半的电压来偏置。然而，未选择的存储器单元102u的偏置电压小于第二单极选择器110的第二阈值电压，由此未选择的存储器单元102u的第二单极选择器110断开。此外，由于未选择的存储器单元102u以第二极性偏置，所以未选择的存储器单元102u的第一单极选择器108断开。因此，电流不流过未选择的存储器单元102u并且对未选择的存储器单元102u没有写入干扰。
如图8C所示，位线BLm+2被读取电压Vr偏置，而源极线SLn接地。图8C与图8A类似，除了使用读取电压Vr代替第一写入电压Vw1并且足够小以致得到的读取电流Ir不改变所选择的存储器单元102s的状态之外。当数据存储元件106的电阻随对应的数据状态而变化时，所选择的存储器单元102s处于第一数据状态或第二数据状态，这取决于读取电流Ir的范围。
在一些实施例中，第一写入电压Vw1和第二写入电压Vw0和读取电压Vr是不同的，由此双极选择器104的第一阈值电压和第二阈值电压是不同的以在不同操作期间适当地匹配偏置条件。用于第二极性的适当匹配的阈值电压可以是，例如，介于以下之间的电压：1)在第二写入操作期间所选存储器单元102s的双极选择器104两端的电压(参见图8B)；并且2)在第二次写入操作期间，未选择的存储单元102u的双极选择器104两端的电压(见图8B)。由于第一写入操作和读取操作都以第一极性执行，因此在适当地选择第一阈值电压时可以考虑两个操作期间的偏置条件。用于第一极性的适当匹配的阈值电压可以是，例如，介于以下之间的电压：1)在读取操作期间所选择的存储器单元102s的双极选择器104两端的电压(参见图8C)；并且2)在第一写入操作期间，未选择的存储单元102u的双极选择器104两端的电压(见图8A)。例如，第一阈值电压可以相对于第二阈值电压独立地调谐，反之亦然，因为第一阈值电压由第一单极选择器108设置，并且第二阈值电压由第二单极选择器110单独限定。
参照图9A，提供图7的存储器阵列702的一些可选实施例的示意图900A，其中存储器单元102各自关于图2A所示和所述。数据存储元件106包括单独的参考元件202、单独的自由元件204、和单独的势垒元件206。为了便于说明，仅一些参考元件202被标记为202，仅一些自由元件204被标记为204，并且仅一些势垒元件206被标记为206。自由元件204覆盖在参考元件202上面，并且势垒元件夹在参考元件202和自由元件204之间。
参照图9B，提供图9A的存储器阵列702的一些可选实施例的示意图900B，其中存储器单元102各自关于图2B而不是图2A所示和所述。参照图9C，提供图9A的存储器阵列702的一些可选实施例的示意图900C，其中存储器单元102各自关于图3A而不是图2A所示和所述。参照图9D，提供图9A的存储器阵列702的一些可选实施例的示意图900D，其中存储器单元102各自关于图3B而不是图2A所示和所述。
参考图10A，提供包括第一存储器阵列702a和第二存储器阵列702b的三维(3D)存储器阵列的一些实施例的示意图1000A。堆叠第一存储器阵列702a和第二存储器阵列702b，使得第二存储器阵列702b覆盖在第一存储器阵列702a上面并与第一存储器阵列702a隔开。堆叠第一存储器阵列702a和第二存储器阵列702b可以，例如，增强存储器密度。在一些实施例中，如图所示，第一存储器阵列702a和第二存储器阵列702b各自作为图7中的存储器阵列702被示出和描述。在其他实施例中，第一存储器阵列702a和第二存储器阵列702b每个均作为存储器阵列702在图9A至图9D中被示出和描述。在其他实施例中，第一存储器阵列702a与图7和图9A至图9D中的存储器阵列702被示出和描述，并且第二存储器阵列702b作为图7和图9A至图9D中的另一个中的存储器阵列702被示出和描述。
参考图10B，提供图10A的3D存储器阵列的一些可选实施例的示意图1000B，其中第一存储器阵列702a和第二存储器阵列702b共享源极线。如上所述，源极线分别标记为SLn、SLn+1、和SLn+2，其中下标标识对应的列并且n是表示3D存储器阵列中的列的整数变量。
参考图11A，提供包括来自图10A的3D存储器阵列的一对堆叠存储器单元102的集成芯片的一些实施例的横截面图1100A。堆叠的存储器单元102在3D存储器阵列中处于相同的行和相同的列。此外，堆叠的存储器单元102中较低的一个位于图10A的第一存储器阵列702a中，而堆叠的存储器单元102中的较高的一个位于图10A的第二存储器阵列702b中。堆叠的存储器单元102覆盖在衬底602上面并且被互连结构604的互连介电层606围绕。此外，互连介电层606中的引线608和通孔610电互连堆叠的存储器单元102的组件。
参考图11B，提供图11A的集成芯片的一些可选实施例的截面图1100B，其中堆叠的存储器单元102代替图10B的3D存储器阵列。因此，堆叠的存储器单元102共享由引线608之一限定的源极线SL。
参考图12至图17，提供用于形成包括存储器阵列的集成芯片的方法的一些实施例的一系列横截面图1200至横截面图1700，其中存储器阵列的存储器单元包括具有独立可调阈值电压的双极选择器。为了便于说明，横截面图1200至横截面图1700仅示出存储器阵列的第一存储器单元。然而，存储器阵列的其他存储器单元可以，例如，与第一存储器单元同时形成和/或其他存储器单元的每个可以，例如如第一存储器单元所示形成。
如图12的横截面图1200所示，互连结构604部分地形成在衬底602上方。衬底602可以，例如，是块状硅衬底、绝缘体上硅(SOI)衬底、或一些其他合适的衬底。互连结构604包括第一互连介电层606a、限定位线BL的第一引线608a、和第一通孔集合610a。第一互连介电层606a容纳第一引线608a和第一通孔610a，并且可以，例如，是或包括氧化硅、低κ电介质、一些其他合适的电介质、或前述的任何组合。低κ电介质可以是，例如，介电常数κ小于约3.9、3、2、或1的电介质。第一引线608a和第一通孔610a堆叠在第一互连介电层606a中，使得第一通孔610a覆盖在第一导线608a上面。
在一些实施例中，半导体器件(未示出)位于衬底602上、衬底602和互连结构604之间。在一些实施例中，附加引线(未示出)和/或附加的通孔(未示出)交替地堆叠在第一互连介电层606a中，在衬底602和/或第一引线608a之间。附加引线和/或附加通孔可以，例如，限定从衬底602上的半导体器件(未示出)引出的导电路径。在一些实施例中，用于部分地形成互连结构604的工艺包括：1)沉积衬底602上的第一互连介电层606a的下部互连部分；2)将第一引线608a插入下部互连部分；3)在第一引线608a和下部互连部分上形成第一互连介电层606a的上部互连部分；4)形成第一通孔610a插入上部互连部分。然而，用于部分地形成互连结构604的其他工艺是合适的。
如图13的横截面图1300所示，第一单极选择器108形成覆盖在位线BL上面并且通过第一通孔610a中的一个电耦合到位线BL。第一单极选择器108包括阴极402a、绝缘体404a、和阳极406a。绝缘体404a位于阴极402a和阳极406a之间，并且阴极402a覆盖在阳极406a上面。阴极402a、绝缘体404a、和阳极406a可以，例如，限定PIN二极管、MIM器件、或一些其他多层器件。
在阴极402a、绝缘体404a、和阳极406a限定PIN二极管的一些实施例中，阴极402a是或包括N型半导体材料，阳极406a是或包括P型半导体材料，并且绝缘体404a是或包括本征或轻掺杂的半导体材料。例如，绝缘体404a可以相对于阴极402a和/或阳极406a轻掺杂。用于阴极402a、绝缘体404a、和阳极406a的半导体材料可以，例如，是或包括多晶硅、单晶硅、或一些其他合适的半导体材料。在阴极402a、绝缘体404a、和阳极406a限定MIM器件的一些实施例中，阴极402a和阳极406a是或包括金属或一些其他合适的导电材料和/或绝缘体404a是或包括掺杂的铪氧化物、一些其他合适的金属氧化物、或一些其他合适的绝缘材料。
在一些实施例中，一种用于形成第一单极选择器108的工艺包括：1)在互连结构604上沉积阳极层；2)在阳极层上沉积绝缘层；3)在绝缘层上沉积阴极层；4)将多层薄膜图案化成第一单极选择器108。然而，其它工艺是合适的。沉积可以，例如，通过化学气相沉积(CVD)、物理气相沉积(PVD)、无电镀、电镀、一些其他合适的沉积工艺、或前述的任何组合来进行。图案化可以，例如，通过光刻/蚀刻工艺和/或一些其他合适的图案化工艺来执行。
如图14的横截面图1400所示，第二单极选择器110形成覆盖在位线BL上面，与第一单极选择器108相邻并且通过第一通孔610a的另一个电耦合到位线BL。类似于第一单极选择器110、第二单极选择器110包括阴极402b、绝缘体404b、和阳极406b，绝缘体404b位于阴极402b和阳极406b之间。然而，与第一单极选择器108相反，阳极406b覆盖在阴极402b上面并且第二单极选择器110具有与第一单极选择器108不同的取向。阴极402b、绝缘体404b、和阳极406b可以，例如，定义PIN二极管、MIM器件、或一些其他多层器件。
在阴极402b、绝缘体404b、和阳极406b限定PIN二极管的一些实施例中，阴极402b、绝缘体404b、和阳极406b是如针对第一单极选择器108描述的相应对应物。在阴极402b、绝缘体404b、和阳极406b限定MIM器件的一些实施例中，阴极402b、绝缘体404b、和阳极406b是如针对第一单极选择器108描述的相应对应物。
在一些实施例中，第二单极选择器110的绝缘体404b具有比第一单极选择器108的绝缘体404a更大的厚度，因此第二单极选择器110具有比第一单极选择器108更大的阈值电压。在第一单极选择器108和第二单极选择器110的阈值电压之间的差，例如，可以使第一单极选择器108和第二单极选择器110能够更好地匹配相应的偏置条件以减少读取和/或写入干扰。在一些实施例中，第一单极选择器110和第二单极选择器110具有不同的宽度。
在一些实施例中，一种用于形成第二单极选择器110的工艺包括：1)在互连结构604上沉积阴极层；2)在阳极层上沉积绝缘层；3)在绝缘层上沉积阳极层；4)将多层薄膜图案化成第一单极选择器108。然而，其它工艺是合适的。例如，沉积和图案化可以，例如，针对第一单极选择器108所描述的那样。
如图15的横截面图1500所示，互连结构604围绕第一单极选择器108和第二单极选择器110延伸，使得互连结构604并联地电耦合第一单极选择器108和第二单极选择器110以限定双极选择器104。延伸的互连结构604还包括第二互连介电层606b、第二引线608b、和第二通孔集合610b。第二互连电介质层606b容纳第二引线608b和第二通孔610b，并且可以，例如，描述为第一互连介电层606a。第二引线608b和第二通孔610b堆叠在第二互连介电层606b中，使得第二引线608b通过一些第二通孔610b电耦合到第一单极选择器108和第二单极选择器110并且第二通孔610b中的一个覆盖在第二引线608b上面。
在一些实施例中，一种用于延伸互连结构604的工艺包括：1)沉积第二互连介电层606b的下部互连部分；2)同时形成第二引线608b和位于第二引线608b下面的第二通孔610b插入下部互连部分；3)在第二引线608b和下部互连部分上形成第二互连介电层606b的上部互连部分；4)形成覆盖在第二引线608b上面并且插入上部互连部分的第二通孔610b。然而，用于延伸互连结构604的其他工艺是合适的。
如图16的横截面图1600所示，在第二通孔610b中的一个上形成覆盖在互连结构604上面的数据存储元件106。数据存储元件106可以，例如，是MTJ、MIM堆叠件、或用于数据存储的一些其他合适的结构。在数据存储元件106是MTJ的一些实施例中，数据存储元件106包括参考元件202、自由元件204、和势垒元件206。势垒元件206是非磁性的并且夹在参考元件202和自由元件204之间。参考元件202和自由元件204是铁磁性的，并且自由元件204覆盖在参考元件202和势垒元件206上面。可选地，参考元件202和自由元件204的位置被切换。
在一些实施例中，一种用于形成数据存储元件106的工艺包括：1)在互连结构604上沉积参考层；2)在参考层上沉积势垒层；3)在势垒层上沉积自由层；4)将参考层、势垒层和自由层图案化到数据存储元件106中。然而，其它工艺是合适的。例如，可以在1)处沉积自由层并且可以在3)处沉积参考层。沉积可以，例如，通过CVD、PVD、化学镀、电镀、一些其他合适的沉积工艺或前述的任何组合来进行。图案化可以，例如，通过光刻/蚀刻工艺和/或一些其他合适的图案化工艺来执行。
如图17的横截面图1700所示，互连结构604在数据存储元件106周围完成。完成的互连结构604包括第三互连介电层606c、限定源极线SL的第三引线608c、和第三通孔610c。第三互连介电层606c容纳第三引线608c和第三通孔610c。此外，第三互连介电层606c可以，例如，描述为第一互连介电层606a。在一些实施例中，一种用于完成互连结构604的工艺包括：1)沉积第三互连介电层606c；2)同时形成插入第三互连介电层606c中的第三引线608c和第三通孔610c。然而，用于延伸互连结构604的其他工艺是合适的。
例如，可以采用图12至图17中所示的方法以形成图1、图2A、图2B、图3A、图3B、图4A、或图4B中任意一个中的存储器单元，图6A、图6B、图11A、或图11B中任意一个中的集成芯片，或图7、图8A至图8C、图9A至图9D、图10A、或图10B中的任何一个中的存储器阵列。此外，尽管图12至图17中所示的横截面图1200至横截面图1700可以参照方法描述，可以理解，图12至17中所示的结构可以不限于该方法并且可以在没有该方法的情况下单独使用。
参考图18，提供图12至图17的方法的一些实施例的框图1800。
在1802处，在衬底上部分地形成互连结构，其中部分形成的互连结构包括位线引线和位线引线上的一对通孔。参见，例如，图12。
在1804处，在通孔上分别邻近地形成第一单极选择器和第二单极选择器，其中第一单极选择器的阳极面对位线引线并且第二单极选择器的阴极面对位线引线。参见，例如，图13和图14。
在1806处，互连结构围绕第一单极选择器和第二单极选择器延伸，其中延伸的互连结构包括将第一单极选择器的阴极电耦合到第二单极选择器的阳极的选择器间引线。参见，例如，图15。
在1808处，在选择器间引线上形成数据存储元件。见，例如，图16。
在1810处，互连结构围绕数据存储元件完成，其中完成的互连结构包括覆盖并电耦合到数据存储元件的源极线引线。参见，例如，图17。
虽然在本文中示出和描述框图1800为一系列的步骤或事件，但是将理解，这些步骤或事件的示出的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了本文描述和示出之外的其他步骤或事件同时发生。此外，可以不要求所有示出的步骤都用于实施本文中描述的一个或多个方面或实施例，并且可以在一个或多个单独的步骤和/或阶段中进行本文中示出的一个或多个步骤。
在一些实施例中，本申请提供一种存储器单元，包括：具有可变电阻的数据存储元件；以及与数据存储元件串联电耦合的双极选择器，其中双极选择器包括第一单极选择器和第二单极选择器，并且其中第一单极选择器和第二单极选择器以相反的取向并联电耦合。在一些实施例中，第一单极选择器的阴极电耦合到第二单极选择器的阳极。在一些实施例中，第一单极选择器和第二单极选择器是二极管。在一些实施例中，双极选择器具有第一极性处的第一阈值电压和第二极性处的第二阈值电压，并且其中第一单极选择器和第二单极选择器分别限定第一阈值电压和第二阈值电压。在一些实施例中，第一阈值电压和第二阈值电压是不同的。在一些实施例中，数据存储元件包括MTJ，并且其中MTJ包括参考铁磁元件和自由铁磁元件。在一些实施例中，自由铁磁元件通过参考铁磁元件与双极选择器电隔离，其中参考铁磁元件通过第一单极选择器的阴极与第一单极选择器的阳极电隔离，并且其中第一单极选择器的阈值电压小于第二单极选择器的阈值。在一些实施例中，参考铁磁元件通过自由铁磁元件与双极选择器电隔离，其中自由铁磁元件通过第一单极选择器的阴极与第一单极选择器的阳极电隔离，并且其中第一单极选择器的阈值电压大于第二单极选择器的阈值。在一些实施例中，第一单极选择器的宽度不同于第二单极选择器的宽度。
在一些实施例中，本申请提供一种集成芯片，包括：包括多行和多列的多个存储单元的阵列，其中，存储单元包括单独的双极选择器和单独的数据存储元件，并且其中每个双极选择器包括以相反的取向并联电耦合的第一选择器和第二选择器；多个第一导线沿阵列的相应行延伸并与相应行中阵列的存储单元电耦合；并且多个第二导线沿阵列的相应列延伸并与相应列中阵列的存储单元电耦合。在一些实施例中，存储器单元是MRAM单元。在一些实施例中，第一选择器和第二选择器是单极选择器，其中第一选择器的阳极直接电耦合到第二选择器的阴极，并且其中第一选择器的阴极直接电耦合到第二选择器的阳极。在一些实施例中，集成芯片还包括：包括多个行和多个列中的多个第二存储器单元的第二阵列，其中第二存储器单元包括单独的第二双极选择器和单独的第二数据存储元件，并且其中第二导线沿第二阵列的相应列延伸并与相应列中的第二阵列的第二存储单元电耦合；并且多个第三导线沿第二阵列的相应行延伸并与相应行中的第二阵列的第二存储单元电耦合，其中第二导线垂直于第一导线和第二导线之间。在一些实施例中，第一选择器和第二选择器是在正向偏置状态下具有不同阈值电压的二极管。
在一些实施例中，本申请提供了一种方法，包括：提供包括多行和多列的多个存储器单元的存储器阵列，其中该存储器单元包括第一存储器单元，并且其中所述第一存储器单元包括第一单极选择器和第二单极选择器，并且其中第一单极选择器和第二单极选择器以相反的取向并联电耦合；以第一极性在第一存储单元两端施加第一电压，其中当在第一存储单元两端施加第一电压时，第一单极选择器和第二单极选择器分别接通和断开；以不同于第一极性的第二极性在第一存储单元两端施加第二电压，其中在第一存储单元两端施加第二电压时，第一单极选择器和第二单极选择器分别接通和断开。在一些实施例中，施加第一电压将第一存储器单元设置为第一电阻状态，并且其中施加第二电压将第一存储器单元设置为不同于第一电阻状态的第二电阻状态。在一些实施例中，存储器单元还包括与第一存储器单元在同一行或列中的第二存储器单元，其中第二存储器单元包括第三选择器和第四选择器，其中第三选择器和第四选择器以相反的取向并联电耦合，并且其中该方法还包括：以第一极性在第二存储器单元两端施加第三电压，同时以第一极性在存储器单元两端施加第一电压，其中在施加第三电压时，第三选择器和第四选择器为断开。在一些实施例中，该方法还包括：以第二极性在第二存储器单元两端施加第四电压，同时以第二极性在存储器单元两端施加第二电压，其中在施加第四电压时，第三选择器和第四选择器断开。在一些实施例中，第一单极选择器具有在第一电压和第三电压之间的阈值电压。在一些实施例中，第一单极选择器和第二单极选择器是二极管，并且其中第一单极选择器和第二单极选择器每个在接通时正向偏置，并且其中第一单极选择器和第二单极选择器每个在断开时反向偏置。
根据本申请的实施例，提供了一种存储器单元，包括：具有可变电阻的数据存储元件；以及与所述数据存储元件串联电耦合的双极选择器，其中所述双极选择器包括第一单极选择器和第二单极选择器，并且其中所述第一单极选择器和所述第二单极选择器以相反的取向并联电耦合。
根据本申请的实施例，其中所述第一单极选择器的阴极电耦合到所述第二单极选择器的阳极。
根据本申请的实施例，其中所述第一单极选择器和第二单极选择器是二极管。
根据本申请的实施例，其中所述双极选择器具有第一极性处的第一阈值电压和第二极性处的第二阈值电压，并且其中所述第一单极选择器和所述第二单极选择器分别限定所述第一阈值电压和所述第二阈值电压。
根据本申请的实施例，其中所述第一阈值电压和所述第二阈值电压不同。
根据本申请的实施例，其中所述数据存储元件包括磁隧道结(MTJ)，并且其中所述MTJ包括参考铁磁元件和自由铁磁元件。
根据本申请的实施例，其中所述自由铁磁元件通过所述参考铁磁元件与所述双极选择器电隔离，其中所述参考铁磁元件通过所述第一单极选择器的阴极与所述第一单极选择器的阳极电隔离，并且其中所述第一单极选择器的阈值电压小于所述第二单极选择器的阈值。
根据本申请的实施例，其中所述参考铁磁元件通过所述自由铁磁元件与所述双极选择器电隔离，其中所述自由铁磁元件通过所述第一单极选择器的阴极与所述第一单极选择器的阳极电隔离，其中所述第一单极选择器的阈值电压大于所述第二单极选择器的阈值。
根据本申请的实施例，其中所述第一单极选择器的宽度不同于所述第二单极选择器的宽度。
根据本申请的实施例，提供了一种集成芯片，包括：包括多个行和多个列中的多个存储器单元的阵列，其中所述存储器单元包括单独的双极选择器和单独的数据存储元件，并且其中所述双极选择器每个包括以相反的取向并联电耦合的第一选择器和第二选择器；多个第一导线沿所述阵列的相应行延伸并且与所述相应行中的所述阵列的存储单元电耦合；以及多个第二导线沿所述阵列的相应列延伸并且与所述相应列中的所述阵列的存储单元电耦合。
根据本申请的实施例，其中所述存储器单元是磁阻随机存取存储器(MRAM)单元。
根据本申请的实施例，其中所述第一选择器和所述第二选择器是单极选择器，其中所述第一选择器的阳极直接电耦合到所述第二选择器的阴极，并且其中所述第一选择器的阴极直接电耦合到所述第二选择器的阳极。
根据本申请的实施例，还包括：包括多行和多列的多个第二存储单元的第二阵列，其中所述第二存储器单元包括单独的第二双极选择器和单独的第二数据存储元件，并且其中所述第二导线沿着所述第二阵列的相应列延伸并与所述相应列中的所述第二阵列的第二存储器单元电耦合；以及多个第三导线沿着所述第二阵列的相应行延伸并且与所述相应行中的所述第二阵列的第二存储器单元电耦合，其中所述第二导线垂直地位于所述第一导线和所述第二导线之间。
根据本申请的实施例，其中所述第一选择器和所述第二选择器是在正向偏置状态下具有不同阈值电压的二极管。
根据本申请的实施例，提供了一种形成半导体器件的方法，包括：提供包括多行和多列的多个存储器单元的存储器阵列，其中所述存储器单元包括第一存储器单元，其中所述第一存储器单元包括第一单极选择器和第二单极选择器，并且其中所述第一单极选择器和所述第二单极选择器是以相反的取向并联电耦合；以第一极性在所述第一存储器单元两端施加第一电压，其中在所述第一存储器单元两端施加所述第一电压时，所述第一单极选择器和所述第二单极选择器分别接通和断开；以及以不同于所述第一极性的第二极性在所述第一存储器单元上施加第二电压，其中在所述第一存储器单元两端施加所述第二电压时，所述第一单极选择器和所述第二单极选择器分别为断开和接通。
根据本申请的实施例，其中施加所述第一电压将所述第一存储器单元设置为第一电阻状态，并且其中施加所述第二电压将所述第一存储器单元设置为不同于所述第一电阻器状态的第二电阻状态。
根据本申请的实施例，其中所述存储器单元还包括与所述第一存储器单元在同行或列中的第二存储器单元，其中所述第二存储器单元包括第三选择器和第四选择器，其中所述第三选择器和所述第四选择器以相反的取向并联电耦合，并且其中所述方法还包括：以所述第一极性在所述第二存储器单元两端施加第三电压，同时以所述第一极性在所述存储器单元两侧施加所述第一电压，其中在施加所述第三电压时，所述第三选择器和所述第四选择器断开。
根据本申请的实施例，所述方法还包括：以所述第二极性在所述第二存储器单元两侧施加第四电压，同时以所述第二极性在所第二述存储器单元两侧施加所述第四电压，其中在施加所述第四电压时，所述第三选择器和所述第四选择器断开。
根据本申请的实施例，其中所述第一单极选择器具有在所述第一电压和所述第三电压之间的阈值电压。
根据本申请的实施例，其中所述第一单极选择器和所述第二单极选择器是二极管，并且其中所述第一单极选择器和所述第二单极选择器每个在接通时正向偏置，并且其中所述第一单极选择器和所述第二单极选择器每个在断开时反向偏置。
以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种存储器单元，包括：
具有可变电阻的数据存储元件；以及
与所述数据存储元件串联电耦合的双极选择器，其中所述双极选择器包括第一单极选择器和第二单极选择器，并且其中所述第一单极选择器和所述第二单极选择器以相反的取向并联电耦合。
2.根据权利要求1所述的存储器单元，其中所述第一单极选择器的阴极电耦合到所述第二单极选择器的阳极。
3.根据权利要求1所述的存储器单元，其中所述第一单极选择器和第二单极选择器是二极管。
4.根据权利要求1所述的存储器单元，其中所述双极选择器具有第一极性处的第一阈值电压和第二极性处的第二阈值电压，并且其中所述第一单极选择器和所述第二单极选择器分别限定所述第一阈值电压和所述第二阈值电压。
5.根据权利要求4所述的存储器单元，其中所述第一阈值电压和所述第二阈值电压不同。
6.根据权利要求1所述的存储器单元，其中所述数据存储元件包括磁隧道结(MTJ)，并且其中所述MTJ包括参考铁磁元件和自由铁磁元件。
7.根据权利要求6所述的存储器单元，其中所述自由铁磁元件通过所述参考铁磁元件与所述双极选择器电隔离，其中所述参考铁磁元件通过所述第一单极选择器的阴极与所述第一单极选择器的阳极电隔离，并且其中所述第一单极选择器的阈值电压小于所述第二单极选择器的阈值。
8.根据权利要求6所述的存储器单元，其中所述参考铁磁元件通过所述自由铁磁元件与所述双极选择器电隔离，其中所述自由铁磁元件通过所述第一单极选择器的阴极与所述第一单极选择器的阳极电隔离，其中所述第一单极选择器的阈值电压大于所述第二单极选择器的阈值。
9.一种集成芯片，包括：
包括多个行和多个列中的多个存储器单元的阵列，其中所述存储器单元包括单独的双极选择器和单独的数据存储元件，并且其中所述双极选择器每个包括以相反的取向并联电耦合的第一选择器和第二选择器；
多个第一导线沿所述阵列的相应行延伸并且与所述相应行中的所述阵列的存储单元电耦合；以及
多个第二导线沿所述阵列的相应列延伸并且与所述相应列中的所述阵列的存储单元电耦合。
10.一种形成半导体器件的方法，包括：
提供包括多行和多列的多个存储器单元的存储器阵列，其中所述存储器单元包括第一存储器单元，其中所述第一存储器单元包括第一单极选择器和第二单极选择器，并且其中所述第一单极选择器和所述第二单极选择器是以相反的取向并联电耦合；
以第一极性在所述第一存储器单元两端施加第一电压，其中在所述第一存储器单元两端施加所述第一电压时，所述第一单极选择器和所述第二单极选择器分别接通和断开；以及
以不同于所述第一极性的第二极性在所述第一存储器单元上施加第二电压，其中在所述第一存储器单元两端施加所述第二电压时，所述第一单极选择器和所述第二单极选择器分别为断开和接通。
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