KR102607140B1 - 평면 박막 트랜지스터(tft) 실렉터를 가지는 고밀도 메모리 디바이스 및 그 제조 방법 - Google Patents

평면 박막 트랜지스터(tft) 실렉터를 가지는 고밀도 메모리 디바이스 및 그 제조 방법 Download PDF

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Abstract

메모리 디바이스 및 그 제조 방법에서, 메모리 디바이스는 기판, 기판 상에 배치된 박막 트랜지스터(TFT) 및 기판 상에 배치되고 TFT와 중첩되는 메모리 셀을 포함한다. TFT는 메모리 셀에 선택적으로 전력을 공급하도록 구성된다.

Description

평면 박막 트랜지스터(TFT) 실렉터를 가지는 고밀도 메모리 디바이스 및 그 제조 방법{HIGH-DENSITY MEMORY DEVICE WITH PLANAR THIN FILM TRANSISTOR(TFT) SELECTOR AND METHODS FOR MAKING THE SAME}
관련 출원
본 출원은 2020년 5월 29일자 출원되었고 모든 목적으로 그 전체 내용이 참조로 여기에 포함된 "평면 TFT 실렉터를 가지는 고밀도 메모리 디바이스"라는 제하의 미국 임시 특허 출원 제63/031,717호에 대한 우선권을 주장한다.
배경
반도체 산업에서, 집적 회로의 면적 밀도를 증가시키기 위한 계속된 요구가 존재한다. 이를 위해 개별 트랜지스터는 점점 더 소형화되어 왔다. 그러나, 개별 트랜지스터의 소형화 속도는 느려지고 있다. 주변 트랜지스터를 제조의 전공정(FEOL)에서 후공정(BEOL) 위치로 이동시키면, BEOL에서 기능성이 추가될 수 있는 반면 FEOL에서 상당한 칩 영역이 사용될 수 있으므로 유리할 수 있다. 산화물 반도체로 형성된 박막 트랜지스터(TFT)는 TFT가 저온에서 처리되므로 이전에 제조된 디바이스를 손상시키지 않을 것이기 때문에 BEOL 통합에 있어 매력적인 옵션이다.
비휘발성 메모리(NVM)는 전력을 되살린 후에도 저장된 정보를 검색할 수 있는 컴퓨터 메모리의 한 유형이다. 이에 비해, 휘발성 메모리는 데이터를 유지기 위해 일정한 전력을 필요로 한다. 비휘발성 메모리는 일반적으로 NAND 플래시 및 솔리드 스테이트 드라이브(SSD)와 같은 플래시 메모리 저장 장치와 소거 가능한 프로그래밍 가능 ROM(EPROM) 및 전기적으로 소거 가능한 프로그래밍 가능 ROM(EEPROM)과 같은 ROM 칩을 포함하는 플로팅-게이트 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)로 구성된 플로팅-게이트 메모리 셀에 데이터를 저장하는 반도체 메모리 칩의 저장 장치를 말한다. 통상적으로, 개별 메모리 셀의 선택 및 활성화는 기존 CMOS 트랜지스터를 사용하여 수행된다. 전술한 바와 같이, 이러한 기존 트랜지스터는 FEOL 위치에서 제조되어 상당한 칩 영역을 차지한다. 더 작은 TFT는 메모리 디바이스에서 메모리 셀을 선택하기 위해 기존 CMOS 트랜지스터를 대체하는 데 사용될 수 있다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a는 본 개시 내용의 일 실시예에 따른, TFT 어레이의 형성 이전의 제1 예시적 구조체의 수직 단면도이다.
도 1b는 본 개시 내용의 일 실시예에 따른, 핀 백 게이트(fin back gate) 전계효과 트랜지스터 어레이의 형성 도중의 제1 예시적 구조체의 수직 단면도이다.
도 1c는 본 개시 내용의 일 실시예에 따른, 상부 레벨 금속 상호접속 구조체의 형성 후의 제1 예시적 구조체의 수직 단면도이다.
도 2a는 본 개시 내용의 일 실시예에 따른 TFT 제조 방법에서 기판 상에 게이트 금속층을 성막하는 단계를 예시한 평면도이다.
도 2b는 도 2a의 AA' 라인을 따른 수직 단면도이다.
도 2c는 도 2a의 BB' 라인을 따른 수직 단면도이다.
도 3a는 본 개시 내용의 일 실시예에 따른 TFT 제조 방법에서 게이트 금속층의 패터닝 단계를 예시한 평면도이다.
도 3b는 도 3a의 AA' 라인을 따른 수직 단면도이다.
도 3c는 도 3a의 BB' 라인을 따른 수직 단면도이다.
도 4a는 본 개시 내용의 일 실시예에 따른 TFT 제조 방법에서 기판 상과 패터닝된 게이트 금속층 위에 하이-k 유전체층 및 채널층을 성막하는 단계를 예시한 평면도이다.
도 4b는 도 4a의 AA' 라인을 따른 수직 단면도이다.
도 4c는 도 4a의 BB' 라인을 따른 수직 단면도이다.
도 5a는 본 개시 내용의 일 실시예에 따른 TFT 제조 방법에서 채널층 위에 하드마스크 층을 성막하고 패터닝하는 단계를 예시한 평면도이다.
도 5b는 도 5a의 AA' 라인을 따른 수직 단면도이다.
도 5c는 도 5a의 BB' 라인을 따른 수직 단면도이다.
도 6a는 본 개시 내용의 일 실시예에 따른 TFT 제조 방법에서 하드 마스크층을 사용하여 채널층을 패터닝하는 단계를 예시한 평면도이다.
도 6b는 도 6a의 AA' 라인을 따른 수직 단면도이다.
도 6c는 도 6a의 BB' 라인을 따른 수직 단면도이다.
도 7a는 본 개시 내용의 일 실시예에 따른 TFT 제조 방법에서 도 6a-6c에 예시된 중간 구조체 위에 상호접속 레벨 유전체층을 성막하고 활성 영역 비아 접촉부를 형성하는 단계를 예시한 평면도이다.
도 7b는 도 7a의 AA' 라인을 따른 수직 단면도이다.
도 7c는 도 7a의 BB' 라인을 따른 수직 단면도이다.
도 7d는 도 7a의 CC' 라인을 따른 수직 단면도이다.
도 8a는 본 개시 내용의 일 실시예에 따른, 유전체 재료층에 형성되는 소스 라인의 형성 후의 예시적인 구조체의 평면도이다.
도 8b는 도 8a의 AA' 라인을 따른 수직 단면도이다.
도 8c는 도 8a의 BB' 라인을 따른 수직 단면도이다.
도 8d는 도 8a의 CC' 라인을 따른 수직 단면도이다.
도 9a는 본 개시 내용의 일 실시예에 따른, 충간 유전체의 성막 후의 예시적인 구조체의 평면도이다.
도 9b는 도 9a의 AA' 라인을 따른 수직 단면도이다.
도 9c는 도 9a의 BB' 라인을 따른 수직 단면도이다.
도 9d는 도 9a의 CC' 라인을 따른 수직 단면도이다.
도 10a는 본 개시 내용의 다양한 실시예에 따른, 드레인 접촉부의 형성 후의 예시적인 구조체의 평면도이다.
도 10b는 도 10a의 AA' 라인을 따른 수직 단면도이다.
도 10c는 도 10a의 BB' 라인을 따른 수직 단면도이다.
도 10d는 도 10a의 CC' 라인을 따른 수직 단면도이다.
도 11a는 본 개시 내용의 일 실시예에 따른, 하부 전극 재료층, 비자 성 금속 버퍼 재료층, 합성 반강자성층, 비자성 터널 장벽 재료층, 자유 자화 재료층, 상부 전극 재료층 및 금속 에칭 마스크 재료층을 포함하는 층 스택을 형성 한 후의 예시적인 구조체의 평면도이다.
도 11b는 도 11a의 AA' 라인을 따른 수직 단면도이다.
도 11c는 도 11a의 BB' 라인을 따른 수직 단면도이다.
도 12a는 본 개시 내용의 일 실시예에 따른, 금속 에칭 마스크 재료층을 금속 에칭 마스크 부분들로 패터닝한 후의 예시적인 구조체의 평면도이다.
도 12b는 도 12a의 AA' 라인을 따른 수직 단면도이다.
도 12c는 도 12a의 BB' 라인을 따른 수직 단면도이다.
도 13은 본 개시 내용의 일 실시예에 따른, 메모리 셀 어레이 및 금속 에칭 정지부 어레이를 형성한 후의 예시적인 구조체의 수직 단면도이다.
도 14는 본 개시 내용의 일 실시예에 따른, 내부 유전체 스페이서 부분들의 어레이를 형성한 후의 예시적인 구조체의 수직 단면도이다.
도 15는 본 개시 내용의 일 실시예에 따른, 외부 유전체 스페이서 부분들의 어레이를 형성한 후의 예시적인 구조체의 수직 단면도이다.
도 16은 본 개시 내용의 일 실시예에 따른, 메모리 레벨 유전체층을 형성한 후의 예시적인 구조체의 수직 단면도이다.
도 17은 본 개시 내용의 일 실시예에 따른, 유전체 에칭 정지층 및 비아 레벨 유전체층을 형성한 후의 예시적인 구조체의 수직 단면도이다.
도 18은 본 개시 내용의 일 실시예에 따른, 비아 레벨 금속 에칭 마스크 층의 성막 및 패터닝 후의 예시적인 구조체의 수직 단면도이다.
도 19는 본 개시 내용의 일 실시예에 따른, 비아 공동의 어레이를 형성한 후의 예시적인 구조체의 수직 단면도이다.
도 20은 본 개시 내용의 일 실시예에 따른, 제2 유전체 에칭 정지층의 물리적으로 노출된 부분을 통한 에칭 후의 예시적인 구조체의 수직 단면도이다.
도 21은 본 개시 내용의 일 실시예에 따른, 제1 유전체 에칭 정지층의 일부에 상부 전극 접촉 비아를 에칭한 후의 예시적인 구조체의 수직 단면도이다.
도 22는 본 개시 내용의 일 실시예에 따른, 금속 에칭 마스크 부분의 제거 후의 예시적인 구조체의 수직 단면도이다.
도 23a는 본 개시 내용의 일 실시예에 따른, 비아 공동의 내부 및 상부에 금속 장벽층 및 금속 충전 재료층을 성막한 후의 예시적인 구조체의 개략적 인 평면도이다.
도 23b는 도 23a의 AA' 라인을 따른 수직 단면도이다.
도 23c는 도 23a의 BB' 라인을 따른 수직 단면도이다.
도 24a는 본 개시 내용의 다양한 실시예에 따른 메모리 디바이스의 개략적인 평면도이다.
도 24b는 도 24a의 P 부분의 확대된 개략도이다.
도 24c는 도 24b의 AA' 라인을 따라 취한 단면도이다.
도 24d는 도 24b의 BB' 라인을 따라 취한 단면도이다.
도 25a 및 도 25b는 본 개시 내용의 다양한 실시예에 따른, 메모리 구조체에 활용될 수 있는 상이한 메모리 셀의 단면도이다.
도 26은 본 개시 내용의 다양한 실시예에 따른 메모리 디바이스의 수직 단면도이다.
도 27a는 본 개시 내용의 다양한 실시예에 따른 메모리 디바이스의 개략적인 평면도이다.
도 27b는 도 27a의 메모리 디바이스의 P 부분의 확대도이다.
도 27c는 도 27b의 AA' 라인을 따른 단면도이다.
도 28은 본 개시 내용의 다양한 실시예에 따른 메모리 디바이스의 수직 단면도이다.
도 29는 본 개시 내용의 다양한 실시예에 따른 메모리 디바이스의 수직 단면도이다.
도 30a는 본 개시 내용의 다양한 실시예에 따른 메모리 디바이스의 일부의 개략적인 평면도이다.
도 30b는 도 30a의 AA’라인을 따라 취한 단면도이다.
도 31a는 본 개시 내용의 다양한 실시예에 따른 메모리 디바이스의 일부의 개략적인 평면도이다.
도 31b는 도 31a의 AA' 라인을 따라 취한 단면도이다.
도 32는 본 개시 내용의 다양한 실시예에 따른 메모리 디바이스를 형성하는 방법을 나타내는 흐름도이다.
다음의 설명은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 요소 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다. 달리 명시하지 않는 한, 동일한 참조 번호를 가지는 각 요소는 동일한 재료 조성을 가지고 동일한 두께 범위 내의 두께를 가지는 것으로 간주된다.
떠오르는 메모리 기술은 인기 가전 제품에 사용되는 고가에 제조되는 실리콘 칩보다 적은 비용으로 더 많은 데이터를 저장할 수 있는 새로운 메모리를 보장한다.
이러한 메모리 디바이스는 가까운 장래에 플래시 메모리를 대체하는 데 사용될 수 있다. 그러나, 기존의 저항성 랜덤 액세스 메모리는 일반적으로 그 의도된 목적에 적절했지만, 디바이스의 축소가 계속됨에 따라 모든 면에서 완전히 만족스러운 것은 아니었다.
메모리 디바이스는 기판 상에 형성된 독립적으로 기능하는 메모리 셀들의 격자를 포함한다. 메모리 디바이스는 휘발성 메모리 셀 또는 비휘발성(NV) 메모리 셀을 포함할 수 있다. 떠오르는 비휘발성 메모리 기술로는 예를 들어, 저항성 랜덤 액세스 메모리(RRAM 또는 ReRAM), 자기/자기-저항 랜덤 액세스 메모리(MRAM), 강유전성 랜덤 액세스 메모리(FeRAM) 및 상변화(phase-change) 메모리(PCM)가 포함된다.
RRAM은 유전체 고체 물질에 걸쳐 저항을 변경함으로써 작동하는, 멤리스터(memristor)로도 지칭되는, 일종의 NV RAM이다.
MRAM은 자기 도메인에 데이터를 저장하는 일종의 NV RAM이다. 기존의 RAM 칩 기술과 달리, MRAM 내의 데이터는 전하 또는 전류 흐름으로 저장되지 않고 자기 저장 소자에 의해 저장된다. 소자는 얇은 절연층으로 분리된, 각각 자화를 유지할 수 있는 2개의 강자성 플레이트로 형성된다. 2개의 플레이트 중 하나는 특정 극성으로 설정된 영구 자석이고; 다른 플레이트의 자화는 메모리를 저장하기 위해 외부 필드의 자화와 일치하도록 변경될 수 있다. 절연층이 충분히 얇으면(일반적으로 수 나노미터), 하나의 강자성체로부터 다른 강자성체로 전자가 터널링할 수 있다. 이 구성은 자기 터널 접합체(MTJ)로 알려져 있으며, MRAM 비트를 위한 가장 단순한 구조체이다.
FeRAM은 동적 랜덤 액세스 메모리(DRAM)와 구조가 유사한 NV RAM으로서 단순한 유전체층과 커패시터를 사용하는 대신에 커패시터와 트랜지스터를 모두 사용하며, F-RAM 셀은 PZT로 통칭되는 납 지르코네이트 티타네이트[Pb(Zr,Ti)O3]의 강유전체 박막을 포함한다. PZT의 Zr/Ti 원자는 전기장의 극성을 변화시켜 이진 스위치를 생성한다. 극성을 유지하는 PZT 결정 때문에, FeRAM은 전력이 차단되거나 중단될 때 그 데이터 메모리를 유지한다.
이러한 결정 구조와 그 영향으로 인해, FeRAM은 무한이지 않지만 매우 높은 내구성(3.3V 디바이스의 경우 1016 판독/기록 사이클을 초과), 매우 낮은 전력 소비(FeRAM은 다른 비휘발성 메모리와 같이 전하 펌프를 필요로 하지 않기 때문), 단일 사이클 기록 속도 및 감마 복사 저항성을 포함하는, 다른 비휘발성 메모리 옵션과 구별되는 특성을 제공한다.
PCM은 NV RAM의 일종이다. PCM은 칼코게나이드 유리의 독특한 거동을 활용한다. 이전 세대의 PCM에서는 일반적으로 TiN으로 형성된 발열 소자를 통해 전류가 통과하여 생성된 열을 사용하여 유리를 급속 가열 및 담금질하여 비정질 상태로 만들거나 일부 경우에 유리를 결정화 온도 범위에 유지함으로써 이를 결정질 상태로 전환한다. PCM은 또한 다수의 개별 중간 상태를 달성할 수 있는 능력을 가짐으로써 단일 셀에 여러 비트를 보유할 수 있지만, 이러한 방식으로 셀을 프로그래밍하는 것이 곤란하므로, 이들 능력이 동일한 능력의 다른 기술(특히 플래시 메모리)에 구현되는 것이 방지된다.
집적 회로(IC)의 형성은 전공정(FEOL) 및 후공정(BEOL)을 포함할 수 있다. FEOL은 개별 디바이스(트랜지스터, 커패시터, 저항 등)가 반도체 기판에 패터닝되는 IC 제조의 제1 공정 부분이다. FEOL은 일반적으로 금속 상호접속층의 성막(포함하지 않음)까지 모든 것을 커버한다.
예를 들어, 상보적 금속 산화물 반도체(CMOS)를 형성할 때, FEOL은 사용되는 웨이퍼 유형 선택; 웨이퍼의 화학적 기계적 평탄화 및 세정; 얕은 트렌치 분리(STI); 우물 형성; 게이트 모듈 형성; 및 소스 및 드레인 모듈 형성과 같은, 완전히 분리된 CMOS 소자를 형성하는 데 필요한 모든 제조 단계를 포함한다.
최종 FEOL 단계 후에, 절연된 트랜지스터(어떤 와이어도 없음)를 가진 웨이퍼가 존재한다. BEOL은 개별 디바이스(트랜지스터, 커패시터, 저항 등)가 웨이퍼의 배선인 배선층과 상호 연결되는 IC 제조의 제2 공정 부분이다. 보통의 금속은 구리와 알루미늄이다. BEOL은 일반적으로 제1 금속층이 웨이퍼 상에 성막될 때 시작된다. BEOL에는 칩-패키지 연결을 위한 접촉부, 절연층(유전체), 금속 레벨 및 접합 사이트를 포함한다. 현대의 IC 공정의 경우, BEOL 중에 11개 이상의 금속층이 추가될 수 있다.
박막 트랜지스터(TFT)는 BEOL 통합에 많은 장점을 제공한다. 예를 들어, TFT는 저온에서 처리될 수 있어서 BEOL에 기능성을 추가할 수 있는 반면, 상당한 칩 영역이 FEOL에서 사용될 수 있다. BEOL에서 TFT의 사용은 FEOL로부터 BEOL의 더 높은 금속 레벨로 전력 게이트 또는 입/출력(I/O) 장치와 같은 주변 장치를 이동하는 것으로 3 nm 노드 제조(N3) 또는 그 이상을 위한 스케일링 경로로 사용될 수 있다. TFT를 FEOL에서 BEOL로 이동하면, 주어진 장치에 대해 약 5-10% 면적 축소가 발생할 수 있다.
FEOL에서 BEOL로 이동될 수 있는 TFT는 한정되는 것은 아니지만, 전력 게이트, 입력/출력 요소 및 메모리 실렉터를 포함한다. 현재 기술에서 전력 게이트는 FEOL에 위치된 로직 트랜지스터이다. 전력 게이트는 대기 상태에서 로직 블록을 스위치 오프하는 데 사용할 수 있으므로 정적 전력 소비를 감소시킬 수 있다. I/O 장치는 컴퓨팅 요소(예, CPU)와 외부 세계(예, 하드 드라이브) 사이의 인터페이스이며, 역시 FEOL에서 처리된다. 자기 저항성 랜덤 액세스 메모리(MRAM) 또는 저항성 랜덤 액세스 메모리(RRAM)와 같은 메모리 요소에 대한 실렉터는 현재 FEOL에 위치되며, BEOL로 이동될 수 있다. 일반적으로 각 메모리 요소에 대해 하나의 실렉터 TFT가 존재한다.
백 게이트 또는 하부 게이트 트랜지스터는 게이트 전극이 트랜지스터의 상부에 위치된 상부 게이트 트랜지스터에 비해 TFT의 하부에 게이트 전극을 가진다. 일반적으로, 하부 게이트 TFT는 다음과 같이 제조될 수 있다. 먼저, 게이트 금속층이 기판 상에 성막되고 패터닝되어 게이트 전극을 형성할 수 있다. 기판은 실리콘 또는 실리콘-온-절연체와 같은 임의의 적절한 재료로 형성될 수 있다. 게이트 금속은 구리, 알루미늄, 지르코늄, 티타늄, 텅스텐, 탄탈, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 이들의 합금으로 형성될 수 있다. 다른 적절한 재료도 본 개시 내용의 고려 범위 내에 있다. 게이트 금속은 화학적 기상 성막(CVD), 플라즈마 강화 화학적 기상 성막(PECVD) 또는 원자층 성막(ALD)과 같은 임의의 적절한 기술에 의해 성막될 수 있다.
다음으로, 하이-k 유전체층이 게이트 전극 위에 성막될 수 있다. 하이-k 유전체 재료는 실리콘 이산화물보다 유전율이 높은 재료이고, 한정되는 것은 아니지만, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 탄탈 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3)를 포함한다. 다른 적절한 재료도 본 개시 내용의 고려 범위 내에 있다.
다음으로, 반도체 재료층이 하이-k 유전체층 위에 성막될 수 있다. 반도체 재료층은 패터닝되고 이온 주입되어 활성 영역(소스/드레인 영역) 및 활성 영역 사이에 위치된 채널 영역을 형성할 수 있다. 반도체 재료는 비정질 실리콘 또는 InGaZnO, InWO, InZnO, InSnO, GaOx, InOx 등과 같은 반도체 산화물로 형성될 수 있다. 다른 적절한 재료도 본 개시 내용의 고려 범위 내에 있다. 반도체 재료는 CVD, PECVD 또는 원자층 성막(ALD)과 같은 임의의 적절한 방법에 의해 형성될 수 있다.
도 1a를 참조하면, 핀 백 게이트 전계효과 트랜지스터의 어레이의 형성 이전의 본 개시 내용의 일 실시예에 따른 제1 예시적 구조체가 예시된다. 제1 예시적 구조체는 반도체 재료층(10)을 포함하는 기판(8)을 포함한다. 기판(8)은 반도체 재료층이 기판(8)의 상부 표면으로부터 기판(8)의 하부 표면까지 연속적으로 연장되는 실리콘 기판과 같은 벌크 반도체 기판, 또는 매립된 절연체층(예, 실리콘 산화물 층) 위에 배치된 상부 반도체 층으로서의 반도체 재료층(10)을 포함하는 반도체-온-절연체를 포함할 수 있다. 상기 예시적 구조체는 비휘발성 메모리 셀들의 적어도 하나의 어레이가 후속으로 형성될 수 있는 메모리 어레이 영역(100)을 포함할 수 있는 다양한 소자 영역을 포함할 수 있다. 예를 들어, 비휘발성 메모리 셀들의 적어도 하나의 어레이는 저항성 랜덤 액세스 메모리(RRAM 또는 ReRAM), 자기/자기 저항 랜덤 액세스 메모리(MRAM), 강유전성 랜덤 액세스 메모리(FeRAM) 및 상변화 메모리(PCM) 디바이스를 포함할 수 있다. 상기 예시적 구조체는 또한 비휘발성 메모리 셀들의 각 어레이와 전계효과 트랜지스터를 포함하는 주변 회로 사이의 전기적 연결이 후속으로 형성될 수 있는 주변 영역(200)을 포함할 수 있다. 메모리 어레이 영역(100) 및 주변 영역(200)의 영역은 주변 회로의 다양한 요소를 형성하는 데 사용될 수 있다.
전계효과 트랜지스터와 같은 반도체 디바이스는 반도체 재료층(10) 상부 및/또는 내부에 형성될 수 있다. 예를 들어, 얕은 트렌치를 형성한 후 실리콘 산화물과 같은 유전체 재료로 얕은 트렌치를 채우는 것에 의해 얕은 트렌치 분리 구조체(12)가 반도체 재료층(10)의 상부에 형성될 수 있다. 다른 적절한 유전체 재료도 본 개시 내용의 고려 범위 내에 있다. 마스킹된 이온 주입 공정을 수행하는 것에 의해 반도체 재료층(10)의 상부의 다양한 영역에 다양한 도핑된 우물(명확히 예시되지 않음)이 형성될 수 있다.
게이트 유전체층, 게이트 전극층 및 게이트 캡 유전체층을 성막하고 패터닝하는 것에 의해 기판(8)의 상부 표면 위에 게이트 구조체(20)가 형성될 수 있다. 각각의 게이트 구조체(20)는 게이트 유전체(22), 게이트 전극(24) 및 게이트 캡 유전체(28)의 수직 스택을 포함할 수 있으며, 이는 여기서 게이트 스택(22, 24, 28)으로 지칭된다. 소스 확장 영역 및 드레인 확장 영역을 포함할 수 있는 확장 주입 영역을 형성하기 위해 이온 주입 공정이 수행될 수 있다. 유전체 게이트 스페이서(26)가 게이트 스택(22, 24, 28) 주위에 형성될 수 있다. 게이트 스택(22, 24, 28) 및 유전체 게이트 스페이서(26)의 각각의 조립체는 게이트 구조체(20)를 구성한다. 게이트 구조체(20)를 자체 정렬된 주입 마스크로서 사용하여 깊은 활성 영역을 형성하는 추가의 이온 주입 공정이 수행될 수 있다. 이러한 깊은 활성 영역은 깊은 소스 영역 및 깊은 드레인 영역을 포함할 수 있다. 깊은 활성 영역의 상부는 확장 주입 영역의 일부와 중첩될 수 있다. 확장 주입 영역과 깊은 활성 영역의 각각의 조합은 전기적 바이어스에 따라 소스 영역 또는 드레인 영역이 될 수 있는 활성 영역(14)을 구성할 수 있다. 반도체 채널(15)이 인접한 한 쌍의 활성 영역(14) 사이의 각 게이트 스택(22, 24, 28) 아래에 형성될 수 있다. 금속-반도체 합금 영역(18)이 각 활성 영역(14)의 상부 표면 상에 형성될 수 있다. 전계효과 트랜지스터가 반도체 재료층(10) 상에 형성될 수 있다. 각각의 전계효과 트랜지스터는 게이트 구조체(20), 반도체 채널(15), 한 쌍의 활성 영역(14)(하나는 소스 영역으로 기능하고 다른 하나는 드레인 영역으로 기능함) 및 선택적 금속-반도체 합금 영역(18)을 포함할 수 있다. 반도체 재료층(10) 상에 상보적 금속 산화물 반도체(CMOS) 회로(330)가 제공될 수 있으며, 이 CMOS 회로는 후속으로 형성될 TFT들의 어레이(들)를 위한 주변 회로를 포함할 수 있다. 다른 실시예에서, CMOS 회로(330)는 핀형 전계효과 트랜지스터(FinFET)를 포함할 수 있다. FinFET는 게이트가 채널의 2면, 3면 또는 4면에 형성되거나 채널 주위를 감싸서 이중 게이트 구조체를 형성하는, 기판에 구성된 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)와 같은 다중 게이트 디바이스이다. 이들 디바이스는 소스/드레인 영역이 실리콘 표면 상에 핀을 형성하기 때문에 FinFET로 통칭된다. FinFET 디바이스는 평면 CMOS 기술보다 훨씬 더 빠른 스위칭 시간과 더 높은 전류 밀도를 가질 수 있다.
핀 백 게이트 전계효과 트랜지스터의 어레이를 형성하기 전에 형성되는 다양한 상호접속-레벨 구조체가 후속으로 형성될 수 있으며, 이는 여기에서 하부 상호접속-레벨 구조체(L0, L1, L2)로 지칭된다. 2차원 TFT 어레이가 2개 레벨의 상호접속-레벨 금속 라인 위에 후속으로 형성되는 경우, 하부 상호접속-레벨 구조체(L0, L1, L2)는 접촉-레벨 구조체(L0), 제1 상호접속-레벨 구조체(L1) 및 제2 상호접속-레벨 구조체(L2)를 포함할 수 있다. 접촉-레벨 구조체(L0)는 실리콘 산화물과 같은 평탄화 가능한 유전체 재료를 포함하는 평탄화 유전체층(31A) 및 활성 영역(14) 또는 게이트 전극(24) 각각에 접촉하고 평탄화 유전체층(31A) 내에 형성되는 다양한 접촉 비아 구조체(41V)를 포함할 수 있다. 제1 상호접속-레벨 구조체(L1)는 제1 상호접속 레벨 유전체층(31B) 및 해당 제1 상호접속 레벨 유전체층(31B) 내에 형성되는 제1 금속 라인(41L)을 포함한다. 제1 상호접속 레벨 유전체층(31B)은 제1 라인-레벨 유전체층으로도 지칭된다. 제1 금속 라인(41L)은 접촉 비아 구조체(41V) 각각과 접촉할 수 있다. 제2 상호접속-레벨 구조체(L2)는 제1 비아-레벨 유전체 재료층 및 제2 라인-레벨 유전체 재료층 또는 라인 및 비아-레벨 유전체 재료층의 스택을 포함할 수 있는 제2 상호접속 레벨 유전체층(32)을 포함한다. 제2 상호접속 레벨 유전체층(32)은 제1 금속 비아 구조체(42V) 및 제2 금속 라인(42L)을 포함하는 제2 상호접속-레벨 금속 상호접속 구조체(42V, 42L) 내에 형성될 수 있다. 제2 금속 라인(42L)의 상부 표면은 제2 상호접속 레벨 유전체층(32)의 상부 표면과 동일 평면 상에 있을 수 있다.
도 1b를 참조하면, 비휘발성 메모리 셀 및 TFT 실렉터 디바이스의 어레이(95)가 제2 상호접속-레벨 구조체(L2) 위의 메모리 어레이 영역(100)에 형성될 수 있다. 비휘발성 메모리 셀 및 TFT 실렉터 디바이스의 어레이(95)에 대한 구조 및 처리 단계에 대한 세부 사항은 이후에 상세히 설명된다. 제3 상호접속 레벨 유전체층(33)이 비휘발성 메모리 셀 및 TFT 실렉터 디바이스의 어레이(95)의 형성 중에 형성될 수 있다. 비휘발성 메모리 셀 및 TFT 실렉터 디바이스 트랜지스터의 어레이(95)의 레벨에 형성된 모든 구조체의 세트가 여기서 제3 상호접속-레벨 구조체(L3)로 지칭된다.
도 1c를 참조하면, 제3 상호접속-레벨 금속 상호접속 구조체(43V, 43L)가 제3 상호접속 레벨 유전체층(33)에 형성될 수 있다. 제3 상호접속-레벨 금속 상호접속 구조체(43V, 43L)는 제2 금속 비아 구조체(43V) 및 제3 금속 라인(43L)을 포함할 수 있다. 추가적인 상호접속-레벨 구조체가 후속으로 형성될 수 있으며, 이는 여기서 상부 상호접속-레벨 구조체(L4, L5, L6, L7)로 지칭된다. 예를 들어, 상부 상호접속-레벨 구조체(L4, L5, L6, L7)는 제4 상호접속 레벨 구조체(L4), 제5 상호접속 레벨 구조체(L5), 제6 상호접속 레벨 구조체(L6) 및 제7 상호접속 레벨 구조체(L7)를 포함할 수 있다. 제4 상호접속-레벨 구조체(L4)는 제3 금속 비아 구조체(44V) 및 제4 금속 라인(44L)을 포함할 수 있는 제4 상호접속-레벨 금속 상호접속 구조체(44V, 44L)가 내부에 형성된 제4 상호접속 레벨 유전체층(34)을 포함할 수 있다. 제5 상호접속-레벨 구조체(L5)는 제4 금속 비아 구조체(45V) 및 제5 금속 라인(45L)을 포함할 수 있는 제5 상호접속-레벨 금속 상호접속 구조체(45V, 45L)가 내부에 형성된 제5 상호접속 레벨 유전체층(35)을 포함할 수 있다. 제6 상호접속-레벨 구조체(L6)는 제5 금속 비아 구조체(46V) 및 제6 금속 라인(45L)을 포함할 수 있는 제6 상호접속-레벨 금속 상호접속 구조체(46V, 46L)가 내부에 형성된 제6 상호접속 레벨 유전체층(36)을 포함할 수 있다. 제7 상호접속-레벨 구조체(L7)는 제6 금속 비아 구조체(47V)(제7 상호접속-레벨 금속 상호접속 구조체임)와 금속 본딩 패드(47B)가 내부에 형성된 제7 상호접속 레벨 유전체층(37)을 포함할 수 있다. 금속 본딩 패드(47B)는 땜납 본딩(C4 볼 본딩 또는 와이어 본딩을 채용할 수 있음)을 위해 구성될 수 있거나, 금속-금속 본딩(예, 구리-구리 본딩)을 위해 구성될 수 있다.
각 상호접속 레벨 유전체층은 상호접속 레벨 유전체(ILD) 층(30)으로 지칭될 수 있다. 각 상호접속 레벨 금속 상호접속 구조체는 금속 상호접속 구조체(40)로 지칭될 수 있다. 동일한 상호접속 레벨 구조체(L2-L7) 내에 위치된 금속 비아 구조체와 상부의 금속 라인의 각각의 인접한 조합은 2개의 단일 다마신 공정을 적용하는 것으로 2개의 개별 구조체로 순차적으로 형성되거나, 이중 다마신 공정을 적용하여 단일 구조체로 동시에 형성될 수 있다. 금속 상호접속 구조체(40) 각각은 각각의 금속 라이너(예, 2 nm 내지 20 nm 범위의 두께를 갖는 TiN, TaN 또는 WN의 층) 및 각각의 금속 충전 재료(예, W, Cu, Co, Mo, Ru, 다른 원소 금속 또는 이들의 합금 또는 조합)를 포함할 수 있다. 금속 라이너 및 금속 충전 재료로 사용되는 다른 적절한 재료도 본 개시 내용의 고려 범위 내에 있다. 다양한 에칭 정지 유전체층 및 유전체 캐핑층이 수직으로 인접한 ILD 층(30) 쌍 사이에 삽입될 수 있거나, ILD 층(30) 중 하나 이상에 포함될 수 있다.
본 개시 내용은 비휘발성 메모리 셀 및 TFT 실렉터 디바이스의 어레이(95)가 제3 상호접속 레벨 구조체(L3)의 구성 요소로서 형성될 수 있는 실시예를 사용하여 설명되지만, 비휘발성 메모리 셀 및 TFT 실렉터 디바이스의 어레이(95)가 임의의 다른 상호접속-레벨 구조체(예, L1-L7)의 구성 요소로서 형성될 수 있는 실시예들도 여기에서 명시적으로 고려된다. 또한, 본 개시 내용은 8개의 상호접속 레벨 구조체의 세트가 형성되는 실시예를 사용하여 설명되지만, 상이한 수의 상호접속 레벨 구조체가 사용되는 실시예들도 여기에서 명시적으로 고려된다. 또한, 비휘발성 메모리 셀 및 TFT 실렉터 디바이스의 2개 이상의 어레이(95)가 메모리 어레이 영역(100)의 다중 상호접속-레벨 구조체 내에 제공될 수 있는 실시예들도 여기에서 명시적으로 고려된다. 본 개시 내용은 비휘발성 메모리 셀 및 TFT 실렉터 디바이스의 어레이(95)가 단일 상호접속-레벨 구조체로 형성될 수 있는 실시예를 사용하여 설명되지만, 비휘발성 메모리 셀 및 TFT 실렉터 디바이스의 어레이(95)가 수직으로 인접한 2개의 상호접속-레벨 구조체 위에 형성될 수 있는 실시예들도 여기에서 명시적으로 고려된다.
도 2a-7d는 다양한 TFT(120) 및 다양한 제조 단계에서의 다양한 TFT(120)의 제조 방법을 예시한다. 도 2a-2c를 참조하면, 게이트 금속층(104L)이 기판(102) 상에 성막될 수 있다. 일 실시예에서, TFT(120)는 집적 반도체 디바이스 내의 상호접속 구조체의 일부로서 형성될 수 있다. 예를 들어, TFT(120)는 제3 상호접속-레벨 구조체(L3)의 일부로서 형성될 수 있으며, 이 경우 제2 상호접속 레벨 유전체층(32)이 기판(102)을 대신할 수 있다. 게이트 금속층(104L)은 구리, 알루미늄, 지르코늄, 티타늄, 텅스텐, 탄탈, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 이들의 합금과 같은 임의의 적절한 금속으로 형성될 수 있다. 다른 적절한 재료도 본 개시 내용의 고려 범위 내에 있다. 게이트 금속층(104L)은 화학적 기상 성막(CVD), 플라즈마 강화 화학적 기상 성막(PECVD) 또는 원자층 성막(ALD)과 같은 임의의 적절한 기술에 의해 성막될 수 있다.
도 3a-3c를 참조하면, 게이트 금속층(104L)은 패터닝될 수 있다. 게이트 금속층(104L)을 패터닝하기 위해, 포토레지스트(미도시)가 게이트 금속층(104L) 위에 성막되고 포토리소그래피 기술을 통해 패터닝될 수 있다. 패터닝된 포토레지스트는 게이트 금속층(104L)을 패터닝하는 동안 마스크로 사용될 수 있다. 게이트 금속층(104L)을 패터닝한 결과물은 패터닝된 게이트 전극(104)이다. 패터닝은 습식 에칭 또는 건식 에칭에 의해 수행될 수 있다. 에칭 후, 잔류 포토레지스트는 애싱(ashing) 또는 용매 내의 용해를 통해 제거될 수 있다.
도 4a-4c를 참조하면, 하이-k 유전체층(106)이 기판(102) 및 패터닝된 게이트 전극(104) 위에 동형으로(conformally) 성막될 수 있다. 이어서, 채널층(108)이 하이-k 유전체층(106) 위에 동형으로 성막될 수 있다. 하이-k 유전체 재료의 예는 한정되는 것은 아니지만, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 탄탈 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3)를 포함한다. 다른 적절한 재료도 본 개시 내용의 고려 범위 내에 있다. 채널층(108)은 반도체 재료를 포함한다. 채널층에 적절한 반도체 재료의 예는 한정되는 것은 아니지만, 비정질 실리콘 또는 InGaZnO, InWO, InZnO, InSnO, GaOx, InOx 등과 같은 반도체 산화물을 포함한다. 다른 적절한 재료도 본 개시 내용의 고려 범위 내에 있다. 다양한 실시예에서, 하이-k 유전체층(106)은 0.5-5.0 nm 범위, 예컨대 1-4 nm 범위의 두께(thk)를 가질 수 있지만, 더 크거나 작은 두께가 사용될 수 있다. 다양한 실시예에서, 채널층(108)은 1-20 nm의 범위, 예컨대 3-15 nm의 범위의 두께(tc)를 가질 수 있지만, 더 크거나 작은 두께가 사용될 수 있다.
도 5a-5c를 참조하면, 하드마스크 층(110)이 채널층(108) 위에 성막될 수 있다. 하드마스크 층(110)은 비정질 탄소, 유기 실록산계 재료, SiN, SiON 또는 이들의 조합과 같은 임의의 적절한 재료로 형성될 수 있다. 다른 적절한 재료도 본 개시 내용의 고려 범위 내에 있다. 하드마스크 층(110)은 화학적 기상 성막(CVD), 물리적 기상 성막(PVD), 원자층 성막(ALD) 또는 임의의 다른 적절한 공정을 이용하여 형성될 수 있다. 하드마스크 층(110)은 채널층(108)의 일부만을 덮도록 패터닝될 수 있다. 도 5b에 예시된 바와 같이, 하드마스크 층(110)은 패터닝된 게이트 전극(104)의 측벽 위에 위치된 채널층(108)의 부분들을 덮을 수 있다.
도 6a-6c을 참조하면, 채널층(108)이 하드마스크 층(110)을 마스크로 사용하여 패터닝될 수 있다. 채널층(108)은 습식 에칭 또는 건식 에칭에 의해 패터닝될 수 있다. 도 6b에 예시된 바와 같이, 채널층(108)은 채널 폭(Wc)을 가질 수 있다. 채널 폭(Wc)은 50-300 nm의 범위, 예컨대 100-200 nm의 범위일 수 있지만, 더 크거나 작은 폭이 사용될 수 있다. 도 6c에 예시된 바와 같이, 채널층(108)의 일부는 패터닝된 게이트 전극(104)의 양측에도 위치되는 채널 영역(108R)의 양측에 활성 영역(예, 소스/드레인 영역)(113/114)를 형성하기 위해 이온 주입될 수 있다(111).
도 7a-7d를 참조하면, 상호접속 레벨 유전체(ILD) 층(38)이 도 6a-6c에 예시된 중간 구조체 위에 성막될 수 있다. ILD 층(38)은 한정되는 것은 아니지만 SiO2를 포함하지는 임의의 적절한 재료로 형성될 수 있다. 다른 적절한 재료도 본 개시 내용의 고려 범위 내에 있다. 그런 다음, 비아 홀(미도시)이 활성 소스 영역(113) 및 드레인 영역(114)의 표면 아래로 ILD 층(38) 내에 형성될 수 있다. 다음으로, 비아 홀이 도전 재료로 채워져서 접촉부(112)가 형성될 수 있다. 도전 재료는 TiN, W, Al 또는 임의의 다른 적절한 재료일 수 있다. 접촉부(112)를 형성한 후, ILD 층(38)의 표면 및 접촉부(112)의 상부 표면을 평탄화하기 위해 평탄화 단계가 수행될 수 있다. 평탄화 단계는 예를 들어, 화학적 기계적 연마(CMP)에 의해 수행될 수 있다.
도 8a는 본 개시 내용의 일 실시예에 따른, 유전체 재료층에 형성된 상보적 금속 산화물 반도체(CMOS) 트랜지스터 및 금속 상호접속 구조체의 형성 후의 예시적인 구조체의 평면도이다. 도 8b는 도 8a의 AA’라인을 따른 수직 단면도이고, 도 8c는 도 8a의 BB' 라인을 따른 수직 단면도이고, 도 8d는 도 8a의 CC' 라인을 따른 수직 단면도이다.
도 8a-8d를 참조하면, 금속 터널 접합부(MTJ)와 같은 메모리 디바이스(130)를 형성하기 위해 TFT(120) 위에 유전체 재료층을 성막하는 단계가 예시된다. 특히, 접속-비아-레벨 유전체층(150)이 TFT(120) 및 ILD 층(38) 위에 순차적으로 형성될 수 있다. 접속-비아-레벨 유전체층(150)은 유전체 재료층(30)(31. 32, 33, 34, 35, 36, 37, 38)에 사용될 수 있는 임의의 재료를 포함할 수 있다. 예를 들어, 접속-비아-레벨 유전체층(150)은 도핑되지 않은 실리케이트 유리 또는 테트라에틸오르소실리케이트(TEOS)의 분해에 의해 성막된 도핑된 실리케이트 유리를 포함할 수 있다. 접속-비아-레벨 유전체층(150)의 50 nm 내지 200 nm의 범위일 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다. 접속-비아-레벨 유전체층(150)은 메모리 어레이 영역(100) 및 로직 영역(200) 전체에 걸쳐 연장되는 각각의 평면 상부 표면 및 각각의 평면 하부 표면을 갖는 평면 블랭킷(비패터닝) 층으로 형성될 수 있다. 소스 라인(149S)이 비아(112) 및 소스 영역(113)에 결합되도록 접속-비아-레벨 유전체층(150) 내에 형성될 수 있다. 도 8a-8d에는 예시되지 않지만, 일부 실시예에서, 후속으로 제조되는 메모리 디바이스(130)의 대응하는 드레인 영역(114) 및 하부 전극(153)을 결합하도록 별도의 드레인 라인(149D)이 형성될 수 있다.
도 9a는 본 개시 내용의 일 실시예에 따른, 소스 라인과 후속 메모리 디바이스 층의 전기적 결합을 방지하기 위한 보조 유전체층(150A)의 형성 후의 예시적인 구조체의 평면도이다. 도 9b는 도 9a의 AA’라인을 따른 수직 단면도이고, 도 9c는 도 9a의 BB' 라인을 따른 수직 단면도이고, 도 9d는 도 9a의 CC' 라인을 따른 수직 단면도이다. 추가적인 접속-비아-레벨 유전체층(150A)이 상기 형성된 소스 라인(149S) 위에 성막될 수 있다. 추가적인 접속-비아-레벨 유전체층(150A)은 접속-비아-레벨 유전체층(150)과 동일한 재료로 형성될 수 있다.
도 10a는 본 개시 내용의 다양한 실시예에 따른, 드레인 접촉부의 형성 후의 예시적인 구조체의 평면도이다. 도 10b는 도 10a의 AA’라인을 따른 수직 단면도이고, 도 10c는 도 10a의 BB' 라인을 따른 수직 단면도이고, 도 10d는 도 10a의 CC' 라인을 따른 수직 단면도이다. 도 10a-10d를 참조하면, 비아 공동이 접속-비아-레벨 유전체층(150/150A)을 통해 형성될 수 있다. 예를 들어, 포토레지스트 층(미도시)이 접속-비아-레벨 유전체층(150/150A) 위에 도포될 수 있고, TFT(120)의 드레인 접촉부(112) 각각의 위에 배치된 메모리 어레이 영역(100)의 영역 내에 개구를 형성하도록 패터닝될 수 있다. 접속-비아-레벨 유전체층(150/150A)을 통해 포토레지스트 층의 패턴을 전사하도록 이방성 에칭이 수행될 수 있다. 이방성 에칭 공정에 의해 형성된 비아 공동은 MJT 디바이스(130)의 하부 전극 접속 비아 구조체가 하부-전극-접촉 비아 공동에 후속으로 형성되므로 하부-전극-접촉 비아 공동으로 지칭된다. 하부-전극-접촉 비아 공동은 1-10도 범위의 테이퍼 각도(각각 수직 방향에 대한)를 갖는 테이퍼진 측벽을 가질 수 있다. 접촉부(112)의 상부 표면은 각각의 하부-전극-접촉 비아 공동의 하부에서 물리적으로 노출될 수 있다. 포토레지스트 층은 예를 들어 애싱에 의해 후속으로 제거될 수 있다.
금속 장벽층은 접촉부(112)의 물리적으로 노출된 상부 표면, 하부-전극-접촉 비아 공동의 테이퍼진 측벽 및 접속-비아-레벨 유전체층(150)의 상부 표면을 어떤 관통 구멍도 없이 덮을 수 있다. 금속 장벽층은 TiN, TaN 및/또는 WN과 같은 도전 금속 질화물을 포함할 수 있다. 고려되는 개시 범위 내의 다른 적절한 재료도 역시 사용될 수 있다. 금속 장벽층의 두께는 3 nm 내지 20nm의 범위일 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다.
텅스텐 또는 구리와 같은 금속 충전 재료가 하부-전극-접촉 비아 공동의 나머지 공간에 퇴적될 수 있다. 접속-비아-레벨 유전체층(150)의 최상부 표면을 포함하는 수평면 위에 놓인 금속 충전 재료 및 금속 장벽층의 부분들이 화학적 기계적 평탄화와 같은 평탄화 공정에 의해 제거될 수 있다. 각각의 비아 공동 내에 위치된 금속 충전 재료의 각각의 나머지 부분은 금속 비아 충전 재료 부분(152)을 포함한다. 각각의 비아 공동 내의 금속 장벽층의 각각의 나머지 부분은 금속 장벽층(151)을 포함한다. 비아 공동을 채우는 금속 장벽층(151)과 금속 충전 재료 부분(152)의 각각의 조합은 접속 비아 구조체(151, 152)를 구성한다. 접속 비아 구조체(151, 152)의 어레이는 하부의 접촉부(112) 상의 접속-비아-레벨 유전체층(150)에 형성될 수 있다.
도 11a는 본 개시 내용의 일 실시예에 따라 하부 전극 재료층, 비자성 금속 바퍼 재료층, 합성 반강자성층, 비자성 터널 장벽 재료층, 자유 자화 재료층, 상부 전극 재료층 및 금속 에칭 마스크 재료층을 포함하는 층 스택을 형성한 후의 예시적인 구조체의 평면도이다. 도 11b는 도 11a의 AA' 라인을 따른 수직 단면도이고, 도 11c는 도 11a의 BB' 라인을 따른 수직 단면도이다.
도 11a-11c를 참조하면, 하부 전극 재료층(153L), 비자성 금속 버퍼 재료층(154L), 합성 반강자성층(160L), 비자성 터널 장벽 재료층(155L), 자유 자화 재료층(156L), 상부 전극 재료층(157L) 및 금속 에칭 마스크 재료층(158L)을 포함하는 층 스택이 금속 장벽층 및 금속 비아 충전 재료 부분(152) 위에 형성될 수 있다. 층 스택 내의 층들은 개별 화학적 기상 성막 공정 또는 개별 물리적 기상 성막 공정에 의해 성막될 수 있다. 층 스택 내의 각 층은 전체적으로 균일한 두께를 갖는 평면 블랭킷 재료층으로서 성막될 수 있다. 비자성 금속 버퍼 재료층(154L), 합성 반강자성층(160L), 비자성 터널 장벽 재료층(155L) 및 자유 자화 재료층(156L)을 메모리 재료층으로 통칭된다. 즉, 하부 전극 재료층(153L)과 상부 전극 재료층(157L) 사이에 메모리 재료층이 형성된다.
본 개시 내용은 메모리 재료층이 비자성 금속 버퍼 재료층(154L), 합성 반강자성층(160L), 비자성 터널 장벽 재료층(155L) 및 자유 자화 재료층(156L)을 포함하는 실시예를 이용하여 설명되지만, 본 개시 내용의 방법 및 구조체는 메모리 재료층이 하부 전극 재료층(153L)과 상부 전극 재료층(157L) 사이에 제공된 상이한 층 스택을 포함하고 임의의 방식으로 정보를 저장할 수 있는 재료층을 포함하는 임의의 구조체에 적용될 수 있다. 메모리 재료층이 상변화 메모리 재료, 강유전성 메모리 재료 또는 공공-조정된(vacancy-modulated) 도전 산화물 재료를 포함하는 본 개시 내용의 변형도 여기에 명시적으로 고려된다.
하부 전극 재료층(153L)은 TiN, TaN, WN, W, Cu, Al, Ti, Ta, Ru, Co, Mo, Pt, 이들의 합금 및/또는 이들이 조합과 같은 적어도 일종의 비자성 금속 재료를 포함한다. 본 개시 내용의 고려되는 범위 내의 다른 적절한 재료도 사용될 수 있다. 예를 들어, 하부 전극 재료층(153L)은 W, Cu, Ti, Ta, Ru, Co, Mo, 또는 Pt와 같은 원소 금속을 포함할 수 있고 및/또는 본질적으로 이들로 구성될 수 있다. 하부 전극 재료층(153L)의 두께는 10 nm 내지 100 nm 범위일 수 있지만, 더 얇고 두꺼운 두께도 사용될 수 있다.
비자성 금속 버퍼 재료층(154L)은 시드층으로 기능할 수 있는 비자성 재료를 포함한다. 구체적으로, 비자성 금속 버퍼 재료층(154L)은 합성 반강자성층(160L) 내에서 기준층의 자화를 극대화하는 방향을 따라 합성 반강자성층(160L)의 재료의 다결정 입자를 정렬시키는 형판 결정질 구조체를 제공할 수 있다. 비자성 금속 버퍼 재료층(154L)은 Ti, CoFeB 합금, NiFe 합금, 루테늄 또는 이들의 조합을 포함할 수 있다. 비자성 금속 버퍼 재료층(154L)의 두께는 3 nm 내지 30 nm의 범위일 수 있지만, 더 얇고 두꺼운 두께도 사용될 수 있다.
합성 반강자성층(160L)은 강자성 하드층(161), 반강자성 결합층(162) 및 기준 자화층(163)의 층 스택을 포함할 수 있다. 각각의 강자성 하드층(161) 및 기준 자화층(163)은 각각 고정된 자화 방향을 가질 수 있다. 반강자성 결합층(162)은 강자성 하드층(161)의 자화 방향과 기준 자화층(163)의 자화 방향이 후속으로 형성되는 메모리 셀들의 동작 중에 고정된 상태로 유지되도록 강자성 하드층(161)의 자화와 기준 자화층(163)의 자화 사이에 반강자성 결합을 제공한다. 강자성 하드층(161)은 PtMn, IrMn, RhMn, FeMn, OsMn 등과 같은 하드 강자성 재료를 포함할 수 있다. 기준 자화층(163)은 Co, CoFe, CoFeB, CoFeTa, NiFe, CoPt, CoFeNi 등과 같은 하드 강자성 재료를 포함할 수 있다. 본 개시 내용의 고려되는 범위 내의 다른 적절한 재료도 사용될 수 있다. 반강자성 결합층(162)은 루테늄 또는 이리듐을 포함할 수 있다. 반강자성 결합층(162)의 두께는 반강자성 결합층(162)에 의해 유도된 교환 상호 작용이 강자성 하드층(161)과 기준 자화층(163)의 상대 자화 방향을 양방향 즉, 역평행 정렬로 안정화시키도록 선택될 수 있다. 일 실시예에서, 강자성 하드층(161)의 자화의 크기를 기준 자화층(163)의 자화의 크기와 일치시킴으로써 SAF 층(160L)의 순 자화가 얻어진다. SAF 층(160L)의 두께는 5 nm 내지 30 nm의 범위에 있을 수 있지만, 더 얇고 두꺼운 두께도 사용될 수 있다.
비자성 터널 장벽 재료층(155L)은 전자 터널링을 허용하는 두께를 갖는 전기 절연 재료일 수 있는 터널링 장벽 재료를 포함할 수 있다. 예를 들어, 비자성 터널 장벽 재료층(146L)은 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 알루미늄 질화물(AlN), 알루미늄 산질화물(AlON), 하프늄 산화물(HfO2) 또는 지르코늄 산화물(ZrO2)을 포함할 수 있다. 본 개시 내용의 고려되는 범위 내의 다른 적절한 재료도 사용될 수 있다. 비자성 터널 장벽 재료층(155L)의 두께는 0.7 nm 내지 1.3 nm 일 수 있지만, 더 얇고 두꺼운 두께도 사용될 수 있다.
자유 자화 재료층(156L)은 기준 자화층(163)의 자화 방향과 평행하거나 역평행인 2개의 안정된 자화 방향을 갖는 강자성 재료를 포함한다. 자유 자화 재료층(156L)은 Co, CoFe, CoFeB, CoFeTa, NiFe, CoPt, CoFeNi 등과 같은 하드 강자성 재료를 포함한다. 본 개시 내용의 고려되는 범위 내의 다른 적절한 재료도 사용될 수 있다. 자유 자화 재료층(156L)의 두께는 1 nm 내지 6 nm의 범위에 있을 수 있지만, 더 작고 큰 두께도 사용될 수 있다.
상부 전극 재료층(157L)은 하부 전극 재료층(153L)에 사용될 수 있는 임의의 비자성 재료를 포함할 수 있는 상부 전극 재료를 포함한다. 상부 전극 재료층(157L)에 사용될 수 있는 예시적인 금속 재료는 한정되는 것은 아니지만, TiN, TaN, WN, W, Cu, Al, Ti, Ta, Ru, Co, Mo, Pt, 이들의 합금, 및/또는 이들의 조합을 포함한다. 본 개시 내용의 고려되는 범위 내의 다른 적절한 재료도 사용될 수 있다. 예를 들어, 하부 전극 재료층(153L)은 W, Cu, Ti, Ta, Ru, Co, Mo, 또는 Pt와 같은 원소 금속을 포함할 수 있고 및/또는 본질적으로 이들로 구성될 수 있다. 상부 전극 재료층(157L)의 두께는 10 nm 내지 100 nm 범위일 수 있지만, 더 얇고 두꺼운 두께도 사용될 수 있다.
금속 에칭 마스크 재료층(158L)은 유전체 재료(예, 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리 또는 유기 실리케이트 유리를 포함할 수 있음)를 에칭하기 위해 후속으로 적용될 이방성 에칭 공정에 대해 높은 저항을 제공하는 금속 에칭 정지 재료를 포함한다. 일 실시예에서, 금속 에칭 마스크 재료층(158L)은 도전 금속 질화물 재료(예, TiN, TaN, 또는 WN) 또는 도전 금속 탄화물 재료(예, TiC, TaC 또는 WC)를 포함할 수 있다. 일 실시예에서, 금속 에칭 마스크 재료층(158L)은 TiN을 포함하고 및/또는 본질적으로 이것으로 구성된다. 금속 에칭 마스크 재료층(158L)은 화학적 기상 성막 또는 물리적 기상 성막에 의해 성막될 수 있다. 금속 에칭 마스크 재료층(158)의 두께는 2 nm 내지 20 nm, 예컨대 3 nm 내지 10 nm의 범위일 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다.
도 12a는 본 개시 내용의 일 실시예에 따라 금속 에칭 마스크 재료층을 금속 에칭 마스크 부분들로 패터닝한 후의 예시적인 구조체의 평면도이다. 도 12b는 도 12a의 AA' 라인을 따른 수직 단면도이고, 도 12c는 도 12a의 BB' 라인을 따른 수직 단면도이다.
도 12a-12c를 참조하면, 포토레지스트 층(165)이 금속 에칭 마스크 재료층(158L) 위에 도포될 수 있고, 리소그래피 방식으로 패터닝되어 개별 포토레지스트 재료 부분들의 어레이를 형성할 수 있다. 개별 포토레지스트 재료 부분들의 어레이에서 각각의 개별 포토레지스트 재료 부분은 각각 하나의 접속 비아 구조체(151, 152) 위에 배치될 수 있다. 일 실시예에서, 접속 비아 구조체(151, 152)는 제1 수평 방향을 따르는 제1 피치 및 제2 수평 방향을 따르는 제2 피치를 갖는 2차원 주기적 어레이로서 배열될 수 있다. 개별 포토레지스트 재료 부분은 접속 비아 구조체(151, 152)의 2차원 주기적 어레이와 동일한 주기성을 갖는 2차원 주기적 어레이로 배열될 수 있다.
금속 에칭 마스크 재료층(158L)의 마스킹되지 않은 영역을 에칭하기 위해 제1 이방성 에칭 공정이 수행될 수 있다. 제1 이방성 에칭 공정은 포토레지스트 층(165)을 에칭 마스크로 사용하고, 금속 에칭 마스크 재료층(158L)의 패터닝된 부분은 금속 에칭 마스크 부분(158)을 포함한다. 제1 이방성 에칭 공정은 금속 에칭 마스크 재료층(158L)을 금속 에칭 마스크 부분들(158)의 2차원 어레이로 패터닝한다. 금속 에칭 마스크 부분(158)의 2차원 어레이는 포토레지스트 층(165)의 패턴을 복제할 수 있다. 포토레지스트 층(165)은 제1 이방성 에칭 공정 후에 제거될 수 있거나, 후속하는 제2 이방성 에칭 공정 중에 금속 에칭 마스크 부분(158)의 2차원 어레이 상에 유지될 수 있다.
도 13은 본 개시 내용의 일 실시예에 따른 메모리 셀 어레이(130) 및 금속 에칭 정지부의 어레이를 형성한 후의 예시적인 구조체의 수직 단면도이다. 도 13을 참조하면, 상부 전극 재료층(157L), 자유 자화 재료층(156L), 비자성 터널 장벽 재료층(155L), 합성 반강자성층(160L), 비자성 금속 버퍼 재료층(154L) 및 하부 전극 재료층(153L)을 포함하는 층 스택을 통해 금속 에칭 마스크 부분(158)의 2차원 어레이의 패턴을 전사하기 위해 제2 이방성 에칭 공정이 수행될 수 있다. 금속 에칭 마스크 부분(158)에 의해 마스킹되지 않은 층 스택(157L, 156L, 155L, 160L, 154L, 153L)의 부분은 제2 이방성 에칭 공정 중에 에칭된다. 포토레지스트 층(165)이 제2 이방성 에칭 공정의 시작시에 존재하는 실시예에서, 포토레지스트 층(165)은 제2 이방성 에칭 공정 중에 부수적으로 소모될 수 있고, 금속 에칭 마스크 부분(158)은 적어도 하부 전극 재료층(153L)의 패터닝 중에 에칭 마스크로서 사용될 수 있다. 대안적으로, 포토레지스트 층(165)이 제2 이방성 에칭 공정 전에 제거되는 실시예에서, 금속 에칭 마스크 부분들(158)은 제2 이방성 에칭 공정 전반에 걸쳐 에칭 마스크로서 사용될 수 있다.
제2 이방성 에칭 공정은 하부의 층 스택의 다양한 재료층을 순차적으로 에칭하는 일련의 이방성 에칭 단계를 포함할 수 있다. 일 실시예에서, 층 스택의 패터닝된 부분은 0이 아닌 테이퍼 각도를 갖는, 즉 비수직 표면을 갖는 측벽을 포함할 수 있다. 테이퍼 각도는 층마다 다를 수 있으며, 일반적으로 3-30도의 범위, 예컨대, 6-20도의 범위일 수 있지만, 더 작고 더 큰 테이퍼 각도도 사용될 수 있다. 접속-비아-레벨 유전체층(150)의 마스킹되지 않은 부분은 제2 이방성 에칭 공정에 의해 수직으로 리세싱될 수 있다.
금속 에칭 마스크 재료층(158L), 상부 전극 재료층(157L), 자유 자화 재료층(156L), 비자성 터널 장벽 재료층(155L), 합성 반강자성층(160L), 비자성 금속 버퍼 재료층(154L) 및 하부 전극 재료층(153L)의 층 스택(158L, 157L, 156L, 155L, 160L, 154L, 153L)은 메모리 셀(153, 154, 160, 155, 156, 157)의 어레이 및 금속 에칭 마스크 부분(158)의 어레이로 패터닝될 수 있다. 각각의 메모리 셀(153, 154, 160, 155, 156, 157)은 하부 전극(153), 메모리 재료 스택(154, 160, 155, 156) 및 상부 전극(157)을 포함한다. 각각의 금속 에칭 마스크 부분(158)은 각각 하나의 메모리 셀(153, 154, 160, 155, 156, 157) 위에 배치된 금속 에칭 마스크 재료층(158L)의 패터닝된 부분이다.
일 실시예에서, 각각의 메모리 셀(153, 154, 160, 155, 156, 157)은 자기 터널 접합(MTJ) 메모리 셀(130)일 수 있다. 각각의 MTJ 메모리 셀(130 (153, 154, 160, 155, 156, 157)은 하부 전극(153), 자기 터널 접합 구조체(160, 155, 156) 및 상부 전극(157)을 포함할 수 있다. 각각의 자기 터널 접합 구조체(160, 155, 156)는 합성 반강자성(SAF) 구조체, 비자성 터널 장벽층(155) 및 자유 자화층(156)을 포함할 수 있다. 하부 전극(153)과 자기 터널 접합 구조체(160, 155, 156) 사이에는 비자성 금속 버퍼층(154)이 제공될 수 있다. 각각의 하부 전극(153)은 하부 전극 재료층(153L)의 패터닝된 부분이다. 각각의 SAF 구조체(160)는 SAF 층(160L)의 패터닝된 부분이다. 각각의 비자성 터널 장벽층(155)은 비자성 터널 장벽 재료층(155L)의 패터닝된 부분이다. 각각의 자유 자화층(156)은 자유 자화 재료층(156L)의 패터닝된 부분이다. 각각의 상부 전극(157)은 금속 에칭 마스크 재료층(158L)의 패터닝된 부분이다. 일 실시예에서, 금속 에칭 마스크 부분(158)은 도전 금속 질화물 재료(예, TiN, TaN, 또는 WN)를 포함하고 및/또는 본질적으로 그것으로 구성되며, 각각의 메모리 셀(153, 154, 160, 155, 156, 157)은 합성 반강자성 구조체(160), 비자성 터널 장벽층(155) 및 자유 자화층(156)을 포함하는 수직 스택을 포함한다.
도 14는 본 개시 내용의 일 실시예에 따른, 내부 유전체 스페이서 부분들의 어레이를 형성한 후의 예시적인 구조체의 수직 단면도이다. 도 14를 참조하면, 실리콘 질화물과 같은 제1 유전체 재료가 메모리 셀(153, 154, 160, 155, 156, 157)의 어레이 및 금속 에칭 마스크 부분(158)의 어레이 위에 동형으로 성막될 수 있다. 예를 들어, 제1 유전체 재료는 화학적 기상 성막 공정에 의해 성막될 수 있다. 수평 표면 위의 제1 유전체 재료의 두께는 2 nm 내지 20 nm 범위, 예를 들어 4 nm 내지 10 nm 범위일 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다. 제1 유전체 재료의 수평 부분을 제거하기 위해 이방성 에칭 공정이 수행될 수 있다. 제1 유전체 재료의 나머지 부분은 메모리 셀(153, 154, 160, 155, 156, 157)의 어레이를 측방향으로 둘러싸는 내부 유전체 스페이서 부분(166)의 어레이를 포함한다. 일 실시예에서, 이방성 에칭 공정의 지속 기간은 금속 에칭 마스크 부분(158)의 어레이의 측벽이 부분적으로 또는 완전히 물리적으로 노출되도록 선택될 수 있다. 각각의 내부 유전체 스페이서 부분(166)의 최대 두께는 2 nm 내지 20 nm의 범위, 예컨대, 4 nm 내지 10 nm의 범위일 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다.
도 15는 본 개시 내용의 일 실시예에 따른, 외부 유전체 스페이서 부분들의 어레이를 형성한 후의 예시적인 구조체의 수직 단면도이다. 도 15를 참조하면, 유전체 금속 산화물과 같은 제2 유전체 재료가 내부 유전체 스페이서 부분(166)의 어레이 위에 동형으로 성막될 수 있다. 예를 들어, 제2 유전체 재료는 알루미늄 산화물, 하프늄 산화물, 란탄 산화물 또는 이트륨 산화물을 포함할 수 있고, 화학적 기상 성막 공정에 의해 성막될 수 있다. 수평 표면 위의 제2 유전체 재료의 두께는 2 nm 내지 20 nm의 범위, 예를 들어 4 nm 내지 10 nm의 범위일 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다. 제2 유전체 재료의 수평 부분을 제거하기 위해 이방성 애칭 공정이 수행될 수 있다. 제2 유전체 재료의 나머지 부분은 내부 유전체 스페이서 부분(166)의 어레이를 측방향으로 둘러싸는 외부 유전체 스페이서 부분(167)의 어레이를 포함한다. 일 실시예에서, 외부 유전체 스페이서 부분(167)은 금속 에칭 마스크 부분(158)의 측벽 상에 직접 성막될 수 있다. 일 실시예에서, 금속 에칭 마스크 부분(158)의 각각의 측벽의 전체가 각각의 외부 유전체 스페이서 부분(167)과 접촉할 수 있다. 각각의 외부 유전체 스페이서 부분(167)의 최대 두께는 2 nm 내지 20 nm의 범위, 예컨대 4 nm 내지 10 nm의 범위일 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다.
내부 유전체 스페이서 부분(166)과 외부 유전체 스페이서 부분(167)의 각각의 조합은 유전체 스페이서(166, 167)를 구성한다. 유전체 스페이서(166, 167)의 어레이는 메모리 셀(153, 154, 160, 155, 156, 157)의 어레이 및 금속 에칭 마스크 부분(158)의 어레이를 측방향으로 둘러싼다. 본 개시 내용은 유전체 스페이서(166, 167)가 내부 유전체 스페이서 부분(166) 및 외부 유전체 스페이서 부분(167)을 포함하는 실시예를 이용하여 설명되지만, 경우, 유전체 스페이서가 내부 유전체 스페이서 부분(166)으로 구성되거나 외부 유전체 스페이서 부분(167)으로 구성되는 실시예도 여기에서 명시적으로 고려된다. 일반적으로, 유전체 스페이서(166, 167)는 금속 에칭 마스크 부분(158)의 어레이 내의 각각의 금속 에칭 마스크 부분(158) 주위에 형성될 수 있다. 각 유전체 스페이서(166, 167)는 각각의 금속 에칭 마스크 부분(158)의 측벽 바로 위에 그리고 그 주위에 형성될 수 있다.
도 16은 본 개시 내용의 일 실시예에 따른, 메모리-레벨 유전체층을 형성한 후의 예시적인 구조체의 수직 단면도이다. 도 16을 참조하면, 메모리-레벨 유전체층(170)이 유전체 스페이서(166, 167)의 어레이 주위에 형성될 수 있다. 메모리-레벨 유전체층(170)은 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리와 같은 평탄화 가능한 유전체 재료를 포함한다. 메모리-레벨 유전체층(170)의 유전체 재료는 컨포멀 성막 공정(예, 화학적 기상 성막 공정) 또는 자체 평탄화 성막 공정(예, 스핀 코팅)에 의해 성막될 수 있다. 금속 에칭 마스크 부분(158)의 상부 표면을 포함하는 수평 표면 위로부터 상기 성막된 유전체 재료의 일부를 제거하기 위해 화학적 기계적 평탄화 공정이 수행될 수 있다. 성막된 유전체 재료의 평탄화를 돕기 위해 금속 에칭 마스크 재료층(158L) 및 하부의 재료층의 전기적으로 절연된 패터닝된 부분과 같은 다양한 평탄화 보조 구조체(미도시)가 로직 영역(200)에 사용될 수 있다. 평탄화 공정 후의 성막된 유전체 재료의 나머지 부분은 메모리-레벨 유전체층(170)을 구성한다. 메모리-레벨 유전체층(170)의 상부 표면은 금속 에칭 마스크 부분(158)의 상부 표면과 동일한 수평면 내에 있을 수 있다. 일 실시예에서, 외부 유전체 스페이서 부분(167)의 상부 표면과 같은 유전체 스페이서(166, 167)의 상부 표면은 메모리-레벨 유전체층(170)의 상부 표면과 동일한 수평면 내에 있을 수 있다.
도 17은 본 개시 내용의 일 실시예에 따른, 유전체 에칭 정지층 및 비아-레벨 유전체층을 형성한 후의 예시적인 구조체의 수직 단면도이다. 도 17을 참조하면, 제1 유전체 에칭 정지층(172) 및 제2 유전체 에칭 정지층(174)이 메모리-레벨 유전체층(170) 위에 순차적으로 성막될 수 있다. 제1 유전체 에칭 정지층(172)은 메모리-레벨 유전체층(170)의 유전체 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 메모리-레벨 유전체층(170)은 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리와 같은 실리콘 산화물계 유전체 재료를 포함할 수 있고, 제1 유전체 에칭 정지층(172)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물 또는 실리콘 탄화물 질화물과 같은 실리콘-함유 유전체 재료를 포함할 수 있다. 제1 유전체 에칭 정지층(172)은 동형(conformal) 또는 비-동형 성막 공정에 의해 성막될 수 있다. 일 실시예에서, 제1 유전체 에칭 정지층(172)은 화학적 기상 성막, 원자층 성막 또는 물리적 기상 성막에 의해 형성될 수 있다. 제1 유전체 에칭 정지층(172)의 두께는 2 nm 내지 20 nm의 범위, 예컨대 3 nm 내지 12 nm의 범위일 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다.
제2 유전체 에칭 정지층(174)은 제1 유전체 에칭 정지층(172)의 유전체 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 제2 유전체 에칭 정지층(174)은 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물, 탄탈 산화물, 이트륨 산화물 및/또는 란탄 산화물과 같은 유전체 금속 산화물 재료를 포함할 수 있다. 제2 유전체 에칭 정지층(174)은 동형 또는 비-동형 성막 공정에 의해 성막될 수 있다. 일 실시예에서, 제2 유전체 에칭 정지층(174)은 화학적 기상 성막, 원자층 성막 또는 물리적 기상 성막에 의해 형성될 수 있다. 제2 유전체 에칭 정지층(174)의 두께는 2 nm 내지 20 nm의 범위, 예컨대, 3 nm 내지 12 nm의 범위일 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다.
제1 유전체 에칭 정지층(172) 및 제2 유전체 에칭 정지층(174)은 제1 유전체 에칭 정지층(172) 및 제2 유전체 에칭 정지층(174)이 메모리 어레이 영역(100)에 유지되고 로직 영역(200)으로부터 제거되도록 후속으로 패터닝될 수 있다. 예를 들어, 포토레지스트 층(미도시)이 제2 유전체 에칭 정지층(174) 위에 도포될 수 있고, 로직 영역(200)을 덮지 않고 메모리 어레이 영역(100)을 덮도록 리소그래피 방식으로 패터닝될 수 있다. 제1 유전체 에칭 정지층(172) 및 제2 유전체 에칭 정지층(174)의 마스킹되지 않은 부분을 에칭하기 위해 에칭 공정(예, 습식 에칭 공정)이 수행될 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속으로 제거될 수 있다.
비아-레벨 유전체층(176)이 유전체 에칭 정지층(172, 174) 위에 형성될 수 있다. 비아-레벨 유전체층(176)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리 또는 유기 실리케이트 유리와 같은 유전체 재료를 포함한다. 비아-레벨 유전체층(176)의 유전체 재료는 동형 성막 공정(예, 화학적 기상 성막 공정) 또는 자체 평탄화 성막 공정(예, 스핀 코팅)에 의해 성막될 수 있다. 메모리 어레이 영역(100) 내의 비아-레벨 유전체층(176)의 두께는 50 nm 내지 300 nm의 범위, 예컨대 80 nm 내지 200 nm의 범위일 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다.
비아-레벨 금속 에칭 마스크 층(178)이 비아-레벨 유전체층(176) 위에 형성될 수 있다. 비아-레벨 금속 에칭 마스크 층(178)은 후속하는 이방성 에칭 공정에서 에칭 마스크로서 기능할 수 있는 금속 재료를 포함한다. 예를 들어, 비아-레벨 금속 에칭 마스크 층(178)은 도전 금속 질화물 재료(예, TiN, TaN, 또는 WN) 또는 도전 금속 탄화물 재료(예, TiC, TaC 또는 WC)를 포함할 수 있다. 일 실시예에서, 비아-레벨 금속 에칭 마스크 층(178)은 금속 에칭 마스크 부분(158)과 동일한 재료를 포함한다. 일 실시예에서, 비아-레벨 금속 에칭 마스크 층(178) 및 금속 에칭 마스크 부분(158)은 티타늄 질화물을 포함하고 및/또는 본질적으로 티타늄 질화물로 구성된다. 비아-레벨 금속 에칭 마스크 층(178)은 화학적 기상 성막 또는 물리적 기상 성막에 의해 형성될 수 있다. 비아-레벨 금속 에칭 마스크 층(178)은 2 nm 내지 20 nm의 범위, 예컨대 3 nm 내지 10 nm의 범위의 두께를 가질 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다.
도 18은 본 개시 내용의 일 실시예에 따른, 비아-레벨 금속 에칭 마스크 층의 성막 및 패터닝 후의 예시적인 구조체의 수직 단면도이다. 도 18을 참조하면, 포토레지스트 층(77)이 비아-레벨 금속 에칭 마스크 층(178) 위에 도포될 수 있고, 금속 에칭 마스크 부분(158)의 어레이 위에 배치된 영역에 개구들의 어레이를 형성하도록 리소그래피 방식으로 패터닝될 수 있다. 포토레지스트 층(77)의 각 개구의 면적은 하부의 금속 에칭 마스크 부분(158)의 면적보다 크거나, 작거나, 동일할 수 있다. 포토레지스트 층(77)의 각 개구의 주변은 평면도, 즉 수직 방향을 따른 도면에서 하부의 금속 에칭 마스크 부분(158)의 측벽 외부에 위치될 수 있고, 하부의 금속 에칭 마스크 부분(158)의 측벽 내부에 위치될 수 있거나, 하부의 금속 에칭 마스크 부분(158)의 측벽과 일치할 수 있다. 로직 영역(200) 내의 포토레지스트 층(77)에 추가의 개구들이 형성될 수 있다.
비아-레벨 금속 에칭 마스크 층(178)을 통해 포토레지스트 층(77)의 패턴을 전사하기 위해 에칭 공정이 수행될 수 있다. 에칭 공정은 이방성 에칭 공정 또는 등방성 에칭 공정을 포함할 수 있다. 일 실시예에서, 비아-레벨 금속 에칭 마스크 층(178)을 통해 포토레지스트 층(77)의 패턴을 전사하기 위해 반응성 이온 에칭 공정과 같은 이방성 에칭 공정이 수행될 수 있다. 포토레지스트 층(77)은 예컨대 애싱에 의해 후속으로 제거될 수 있다.
도 19는 본 개시 내용의 일 실시예에 따른, 비아 공동들의 어레이를 형성한 후의 예시적인 구조체의 수직 단면도이다. 도 19를 참조하면, 비아-레벨 금속 에칭 마스크 층(178)을 에칭 마스크로 사용하여 제1 이방성 에칭 공정이 수행될 수 있다. 제1 이방성 에칭 공정은 제2 유전체 에칭 정지층(174)의 재료에 선택적으로 비아-레벨 유전체층(176), 메모리-레벨 유전체층(170) 및 접속-비아-레벨 유전체층(150)의 유전체 재료를 에칭하는 반응성 이온 에칭 공정을 포함할 수 있다. 일 실시예에서, 비아-레벨 유전체층(176), 메모리-레벨 유전체층(170) 및 접속-비아-레벨 유전체층(150)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리 또는 유기 실리케이트 유리와 같은 실리콘 산화물계 유전체 재료를 포함할 수 있고, 제1 이방성 에칭 공정은 제2 유전체 에칭 정지층(174)의 유전체 재료에 선택적으로 실리콘 산화물계 유전체 재료를 에칭하는 반응성 이온 에칭 공정을 포함할 수 있다.
비아-레벨 금속 에칭 마스크 층(178)을 통해 개구 아래에 비아 공동(179)이 형성될 수 있다. 구체적으로, 비아-레벨 유전체층(176)을 통해 수직으로 연장되는 비아 공동(179)이 메모리 어레이 영역(100)에 형성될 수 있다. 제2 유전체 에칭 정지층(174)의 상부 표면이 각각의 비아 공동(179)의 하부에서 물리적으로 노출될 수 있다. 비아 공동들(179)의 어레이가 메모리 셀(153, 154, 160, 155, 156, 157)의 어레이 위에 형성될 수 있다.
일 실시예에서, 비아-레벨 유전체층(176)을 통해 형성된 각각의 비아 공동(179)은 각각의 금속 에칭 마스크 부분(158)의 측방향 범위보다 더 큰 측방향 범위를 가질 수 있다. 일 실시예에서, 각각의 금속 에칭 마스크 부분(158)은 원형 수평 단면 형상, 타원형 수평 단면 형상, 직사각형 수평 단면 형상 또는 라운드형 직사각형의 수평 단면 형상을 가질 수 있다. 이 실시예에서, 각각의 비아 공동(179)은 금속 에칭 마스크 부분(158) 중 하나의 수평 단면 형상을 확대한 수평 단면 형상을 가질 수 있다. 예시적인 예에서, 각각의 비아 공동(179)의 최대 측방향 치수는 금속 에칭 마스크 부분(158) 중 하나의 최대 측방향 치수의 100.1% 내지 150% 범위에 있을 수 있다.
도 20은 본 개시 내용의 일 실시예에 따른, 제2 유전체 에칭 정지층의 물리적으로 노출된 부분을 통한 에칭 후의 예시적인 구조체의 수직 단면도이다. 도 20을 참조하면, 비아 공동(179)은 제2 유전체 에칭 정지층(174)의 물리적으로 노출된 부분을 에칭하는 것에 의해 수직으로 연장될 수 있다. 예를 들어, 제2 유전체 에칭 정지층(174)의 물리적으로 노출된 부분을 제거하기 위해 제1 습식 에칭 공정이 수행될 수 있다. 예를 들어, 제2 유전체 에칭 정지층(174)이 유전체 금속 산화물 재료를 포함하는 경우, 비아-레벨 유전체층(176) 및 제1 유전체 에칭 정지층(172)의 유전체 재료에 선택적으로 유전체 금속 산화물 재료를 에칭하는 습식 에칭 공정이 수행된다.
도 21은 본 개시 내용의 일 실시예에 따른, 제1 유전체 에칭 정지층의 물리적으로 노출된 부분을 통한 에칭 후의 예시적인 구조체의 수직 단면도이다. 도 21을 참조하면, 비아 공동(179)은 제1 유전체 에칭 정지층(172)의 물리적으로 노출된 부분을 에칭하는 것에 의해 수직으로 연장될 수 있다. 예를 들어, 비아-레벨 금속 에칭 마스크 층(178)을 사용하여 제1 유전체 에칭 정지층(172)의 물리적으로 노출된 부분을 제거하기 위해 제2 이방성 에칭 공정이 수행될 수 있다. 제2 이방성 에칭 공정의 화학 물질은 금속 에칭 마스크 부분(158), 외부 유전체 스페이서 부분(167) 및 메모리-레벨 유전체층(170)의 재료에 대해 선택적일 수 있다. 예를 들어, 제1 유전체 에칭 정지층(172)은 실리콘 질화물을 포함할 수 있고, 제2 이방성 에칭 공정은 외부 유전체 스페이서 부분(167) 및 메모리-레벨 유전체층(170)의 유전체 물질에 선택적이고 금속 에칭 마스크 부분(158)의 금속 재료에 선택적으로 실리콘 질화물을 에칭하는 반응성 이온 에칭 공정을 포함할 수 있다. 예시적인 예에서, 제2 이방성 에칭 공정은 공정 가스로서 HBr, CF4, O2, N2, CHxFy, Ar 및/또는 He를 사용하는 반응성 이온 에칭 공정을 포함할 수 있다.
비아 공동(179)은 비아-레벨 유전체층(176) 및 유전체 에칭 정지층(172, 174)을 통해 수직으로 연장되고, 유전체 에칭 정지층(172, 174)의 측벽은 각각의 비아 공동(179) 주위에 물리적으로 노출된다. 금속 에칭 마스크 부분(158)의 상부 표면은 제1 비아 공동들(179)의 어레이 아래에 물리적으로 노출될 수 있다. 일 실시예에서, 비아 공동들(179)의 어레이는 2차원 주기적 어레이로 형성될 수 있다.
도 22는 본 개시 내용의 일 실시예에 따른, 금속 에칭 마스크 부분의 제거 후의 예시적인 구조체의 수직 단면도이다. 도 22를 참조하면, 금속 에칭 마스크 부분(158) 및 비아-레벨 금속 에칭 마스크 층(178)의 금속 재료를 에칭하기 위해 에칭 공정이 수행될 수 있다. 에칭 공정은 등방성 에칭 공정을 포함할 수 있다. 예를 들어, 금속 에칭 마스크 부분(158) 및 비아-레벨 금속 에칭 마스크 층(178)을 제거하기 위해 제2 습식 에칭 공정이 수행될 수 있다. 금속 에칭 마스크 부분(158) 및 비아-레벨 금속 에칭 마스크 층(178)이 티타늄 질화물을 포함하는 실시예에서, 금속 에칭 마스크 부분(158)과 비아-레벨 금속 에칭 마스크 층(178)을 에칭하기 위한 습식 에칭 공정은 질산과 불화수소산의 조합 또는 SC1 용액(수산화 암모늄, 과산화수소 및 물의 조합)의 조합을 포함할 수 있다. 금속 에칭 마스크 부분(158) 및 비아-레벨 금속 에칭 마스크 층(178)은 제2 습식 에칭 공정에 의해 동시에 제거될 수 있다.
일반적으로, 금속 에칭 마스크 부분(158)은 상부 전극(157), 외부 유전체 스페이서 부분(167), 메모리-레벨 유전체층(170) 및 비아-레벨 유전체층(176)의 재료에 선택적으로 제거될 수 있다. 즉, 에칭 공정은 선택적 에칭 공정일 수 있다. 일 실시예에서, 금속 에칭 마스크 부분(158)의 어레이 및 비아-레벨 금속 에칭 마스크 층(178)은 동일한 도전 금속 질화물 재료를 포함할 수 있고, 습식 에칭 공정일 수 있는 에칭 공정에 의해 동시에 제거될 수 있다. 상부 전극(157)의 상부 표면은 제1 비아 공동(179)의 어레이 아래에 물리적으로 노출될 수 있다. 일 실시예에서, 각 유전체 스페이서(166, 167)의 내부 측벽은 금속 에칭 마스크 부분(158)의 어레이의 제거시 물리적으로 노출될 수 있다.
일 실시예에서, 각각의 비아 공동(179)은 유전체 에칭 정지층(172, 174) 및 비아-레벨 유전체층(176)에 의해 측방향으로 둘러싸인 상부 부분 및 각각의 유전체 스페이서(166, 167)에 의해 측방향으로 둘러싸인 하향 돌출 부분을 가질 수 있다. 일 실시예에서, 하향 돌출 부분은 각각의 제1 비아 공동(179)의 상부 부분보다 더 작은 측방향 치수를 가질 수 있다. 이 실시예에서, 유전체 스페이서(166, 167)의 수평 상부 표면 및 선택적으로 메모리-레벨 유전체층(170)의 수평 상부 부분은 각각의 제1 비아 공동(179)에 물리적으로 노출될 수 있다.
도 23a는 본 개시 내용의 일 실시예에 따른, 비아 공동 내부 및 상부에 금속 장벽층 및 금속 충전 재료층의 성막 후의 예시적인 구조체의 평면도이다. 도 23b는 도 23a의 AA' 라인을 따른 수직 단면도이고, 도 23c는 도 23a의 BB' 라인을 따른 수직 단면도이다.
도 23a-23c를 참조하면, 금속 장벽층(82L) 및 금속 충전 재료층(84L)이 비아 공동(179) 내에 순차적으로 성막될 수 있다. 금속 장벽층(82L)은 금속 장벽 재료, 즉 확산 장벽으로 기능하는 금속 재료를 포함한다. 또한, 금속 장벽층(82L)의 재료는 비아 공동(179) 주변의 유전체 표면에 대한 금속 충전 재료층(84L)의 접착을 향상시킬 수 있다. 일 실시예에서, 금속 장벽층(82L)은 TiN, TaN 또는 WN과 같은 금속 질화물 재료를 포함할 수 있다. 일반적으로, 금속 질화물 재료는 원소 금속 또는 적어도 2종의 원소 금속의 금속간 합금보다 높은 저항률을 가진다. 따라서, 금속 장벽층(82L)이 충분한 접착 특성 및 확산 장벽 특성을 제공한다면, 금속 장벽층(82L)의 두께는 최소 수준에서 선택될 수 있다. 금속 장벽층(82L)의 수직 연장 부분의 두께는 2 nm 내지 12 nm의 범위, 예컨대 3 nm 내지 6 nm의 범위일 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다. 금속 장벽층(82L)은 화학적 기상 성막 또는 물리적 기상 성막에 의해 성막될 수 있다. 금속 장벽층(82L)은 상부 전극(158)의 상부 표면과 직접 접촉한다. 따라서, 금속 장벽층(82L)과 상부 전극(157) 사이에 개재된 금속 장벽 재료가 존재하지 않는다.
금속 충전 재료층(84L)은 높은 전기 전도성을 제공하는 금속 재료를 포함한다. 예를 들어, 금속 충전 재료층(84L)은 원소 금속 또는 적어도 2종의 원소 금속의 금속간 합금을 포함할 수 있다. 일 실시예에서, 금속 충전 재료층(84L)은 W, Cu, Co, Ru, Mo, Al, 이들의 합금 및/또는 이들의 층 스택을 포함할 수 있다. 본 개시 내용의 고려되는 범위 내의 다른 적절한 재료도 사용될 수 있다. 금속 충전 재료층(84L)은 물리적 기상 성막, 화학적 기상 성막, 전기 도금 및/또는 무전해 도금에 의해 성막될 수 있다. 비트 라인(184)이 금속 충전 재료층(84L) 위에 형성될 수 있다.
다양한 실시예에서, TFT(120) 위에 적층된 적어도 하나의 메모리 셀(130)의 조합은 메모리 구조체(300)로 지칭될 수 있으며, TFT(120)는 메모리 디바이스 실렉터로서 작용한다. 일부 실시예에서, TFT(120)는 하이-k 층(106) 및 채널층(108)을 포함하는 실렉터층(125)을 포함하는 것으로 언급될 수 있다. 실렉터층(125)은 메모리 셀(130)로의 전류 흐름을 제어하도록 동작할 수 있다.
일부 실시예에서, 메모리 구조체(300)는 단일 실렉터층(125)에 연결된 다중 메모리 셀(130)을 포함할 수 있고, 여기서 실렉터층(125)은 그에 연결된 각각의 메모리 셀(130)로의 전류 흐름을 제어하도록 구성된다.
도 24a는 본 개시 내용의 다양한 실시예에 따른 메모리 디바이스(500)의 개략적인 평면도이다. 도 24b는 서로에 대해 요소의 위치를 예시하도록 투명층을 가지는 도 24a의 P 부분의 확대 평면도이고, 도 24c는 도 24b의 AA' 라인을 따라 취한 단면도이고, 도 24d는 도 24b의 BB' 라인을 따라 취한 단면도이다.
도 24a-24d를 참조하면, 메모리 어레이 디바이스(500)는 메모리 구조체(300)의 어레이를 포함할 수 있다. 각각의 메모리 구조체(300)는 예를 들어, 도 22에 예시된 메모리 구조체(300) 또는 도 23b 또는 도 23c에 예시된 단순화된 메모리 구조체를 포함할 수 있다. 전술한 바와 같이, 메모리 구조체(300)는 BEOL에서 기판(102) 상에 형성될 수 있다.
기판(102)은 실리콘 웨이퍼와 같은 반도체 웨이퍼일 수 있다. 대안적으로 또는 추가적으로, 기판(102)은 원소 반도체 재료, 화합물 반도체 재료 및/또는 합금 반도체 재료를 포함할 수 있다. 원소 반도체 재료의 예는 한정되는 것은 아니지만, 결정 실리콘, 다결정 실리콘, 비정질 실리콘, 게르마늄 및/또는 다이아몬드일 수 있다. 화합물 반도체 재료의 예는 한정되는 것은 아니지만, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물일 수 있다. 합금 반도체 재료의 예는 한정되는 것은 아니지만, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP 일 수 있다.
또한, 기판(102)은 FEOL 공정 중에 형성된, 도핑된 영역, 층간 유전체(ILD) 층, 도전부 및/또는 분리 구조체와 같은 구조체를 포함할 수 있다. 또한, 기판(102)은 패터닝될 단일 또는 다중 재료층을 더 포함할 수 있다. 예를 들어, 재료층은 실리콘 층, 유전체층 및/또는 도핑된 폴리실리콘 층을 포함할 수 있다. 일부 실시예에서, 기판(102)은 트랜지스터, 도전부, 주입 영역, 저항, 커패시터 및 다른 반도체 요소와 같은 능동 부품 또는 회로를 포함한다.
메모리 디바이스(500)는 게이트 라인 또는 게이트 전극으로도 지칭될 수 있는 워드 라인(104), 드레인 라인(149D), 소스 라인(149S) 및 비트 라인(184)과 같은 도전 라인을 포함할 수 있다. 워드 라인(104)은 제1 방향으로 기판(102)을 가로 질러 연장될 수 있다. 소스 및 드레인 라인(149S, 149D) 및 비트 라인(184)은 워드 라인(104)과 교차하도록 제2 방향으로 기판(102)을 가로질러 연장될 수 있다.
워드 라인(104), 소스 라인(149S), 드레인 라인(149D) 및 비트 라인(184)은 화학적 기상 성막(CVD) 공정, 물리적 기상 성막(PVD) 공정, 원자층 성막(ALD) 공정, 고밀도 플라즈마 CVD(HDPCVD) 공정, 금속 유기 CVD(MOCVD) 공정 또는 플라즈마 강화 CVD(PECVD) 공정과 같은 성막 공정에 의해 형성될 수 있다. 워드 라인(104), 소스 라인(149S), 드레인 라인(149D) 및 비트 라인(184)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 금(Au), 백금(Pt), 다른 적절한 재료 및/또는 이들의 조합과 같은 도전 재료로 형성될 수 있다.
메모리 디바이스(500)는 소스 라인(149S) 및 드레인 라인(149D)과 워드 라인(104) 사이에 배치된 실렉터층(125)을 포함할 수 있다. 실렉터층(125)은 기판(102) 상에 배치된 워드 라인(104)(예, 게이트 라인)을 덮을 수 있으며, 소스 라인(149S) 및 드레인 라인(149D)에 전기적으로 연결될 수 있다. 즉, 실렉터층(125)은 워드 라인(104)과 소스 라인(149S) 및 드레인 라인(149D) 사이에 배치되는 연속적인 반도체 층일 수 있다.
메모리 셀(130)이 각각의 드레인 라인(149D)과 비트 라인(184) 사이에 배치되어 전기적으로 연결될 수 있다. 그러나, 일부 실시예에서, 메모리 셀(130)은 각각의 소스 라인(149S)에 전기적으로 연결될 수 있다. 예를 들어, 메모리 셀(130)은 MTJ 메모리 디바이스(130)의 형태일 수 있고, 각각의 비트 라인(184)은 메모리 디바이스(130)의 상부 전극(157)(도 22 참조)을 결합할 수 있다.
실렉터층(125)은 하이-k 유전체층(106) 및 채널층(108)을 포함할 수 있다. 소스 라인(149S) 및 드레인 라인(149D)은 채널층(108)에 전기적으로 연결될 수 있다. 채널층(108)은 소스 라인(149S)과 드레인 라인(149D) 사이에, 워드 라인(104)과 중첩하는 채널 영역(108R)을 포함할 수 있다. 동작 중에, 워드 라인(104)에 인가된 전위는 채널 영역(108R)을 통해 메모리 셀(130)로 전류 흐름을 제어하도록 동작할 수 있다. 특정 워드 라인(104)에 전압을 인가함으로써, 전체 워드 라인(104)을 따라 TFT 트랜지스터가 에너지 활성화되어 반도체 채널(108R)이 형성된다. 소스 라인(149S)에 인가된 전압이 대응하는 메모리 셀(130)에 기록될 수 있도록 활성화된 워드 라인(104)을 따라 메모리 셀에 정보가 기록될 수 있다. 대안적으로, 활성화된 워드 라인(104)을 따라 특정 메모리 셀에 대한 비트 라인(184)을 통해 메모리 셀(130)에 저장된 전하가 판독될 수 있다.
따라서, 각각의 채널 영역(108R), 소스 및 드레인 라인(149D, 149R) 및 워드 라인(104))의 인접한 부분은 박막 트랜지스터(TFT)(120)를 형성 및/또는 TFT(120)로서 동작할 수 있다. TFT(120)는 대응하는 메모리 셀(130)에 인가되는 전압을 제어한다. 다양한 실시예에서, 각각의 TFT(120)는 대응하는 메모리 셀(130)을 제어하기 위한 실렉터로 동작할 수 있다. 따라서, TFT(120)는 FEOL 공정에 의해 기판(102)에 형성된 CMOS 디바이스와 같은 기존의 반도체 디바이스를 대신할 수 있다. 다시 말해, TFT(120)를 기판(102)에 형성된 FEOL 제어 구조체에 전기적으로 연결할 필요가 없을 수 있다. 또한, 연속적인 실렉터층(125)은 CMOS 실렉터를 사용하는 메모리 디바이스에 비해 더 높은 메모리 밀도를 허용할 수 있다.
각 메모리 구조체(300)는 TFT(120), 이에 전기적으로 연결된 메모리 셀(130) 및 메모리 셀(130)에 전기적으로 연결된 비트 라인(184)의 중첩 부분을 포함할 수 있다. 예를 들어, 메모리 구조체(300)의 메모리 셀(130) 및 TFT(120)는 워드 라인(104)과 비트 라인(184) 사이의 교차점에서 중첩될 수 있다.
메모리 디바이스(500)는 또한 상기 특징부들을 둘러싸는 하나 이상의 유전체층을 포함할 수 있다. 예를 들어, 하나 이상의 TFT(120)가 제1 유전체층(38)에 형성될 수 있고, 메모리 셀(130)이 제2 유전체층(170)에 형성될 수 있다. 그러나, 일부 실시예에서, 유전체층(38, 170)은 서로 구별 불가할 수 있다.
도 24a-24c에는 예시되지 않았지만, 메모리 디바이스(500) 및/또는 메모리 구조체(300)는 도전 라인, 저항, 비아 구조체, 비아 홀 등과 같은 추가의 BEOL 구조체를 포함할 수 있다.
도 2a-22는 메모리 셀(130)에 대한 실렉터로서 MJT 메모리 셀(130) 및 TFT(120)를 결합하는 메모리 구조체(300)의 제조를 예시하지만, 다양한 실시예는 다른 메모리 셀(130) 디바이스로 구성될 수 있다.
예를 들어, 도 25a는 본 개시 내용의 다양한 실시예에 따른 메모리 구조체(300)에 사용될 수 있는 메모리 셀(130)의 단면도이다. 도 25a를 참조하면, 일부 실시예에서, 메모리 셀(130)은 하부 전극(400), 상부 전극(403), 히터(401) 및 상변화 재료층(402)을 포함하는 PCM 메모리 셀일 수 있다. 상변화 재료층(402)은 데이터 저장층으로서 동작할 수 있다.
히터(401)는 상변화 재료(162)에 줄(Joule) 가열을 제공하기 위해 약 5 내지 약 15 nm 범위의 두께를 갖는 TiN, TaN 또는 TiAlN의 박막으로 형성될 수 있다. 또한, 히터(401)는 급냉 중에(비정질 상을 '냉각'시키기 위해 히터(401)에 인가된 전류의 급속 차단 중에) 히트 싱크로 기능한다.
일부 실시예에서, 상변화 재료층(402)은 Ga-Sb, In-Sb, In-Se, Sb-Te, Ge-Te 및 Ge-Sb의 이원계 재료; Ge-Sb-Te, In-Sb-Te, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge 및 Ga-Sb-Te의 삼원계; 또는 Ag-In-Sb-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Te-Ge-Sb-S, Ge-Sb-Te-O 및 Ge-Sb-Te-N의 사원계 재료를 포함한다. 일부 실시예에서, 상변화 재료층(402)은 두께가 5-100 nm인 Ge-Sb-Te 합금(GST)(예, Ge2Sb2Te5)과 같은 주기율표의 VI족의 일종 이상의 원소를 포함하는 칼코게나이드 합금을 포함한다. 상변화 재료층(402)은 텅스텐 산화물, 니켈 산화물, 구리 산화물 등을 포함하는 금속 산화물과 같은 다른 상변화 저항성 재료를 포함할 수 있다. 상변화 재료의 결정질 상과 비정질 상 사이의 상전이는 상변화 재료의 조직의 장거리 규칙도(long range order)와 단거리 규칙도(short range order) 사이의 상호 작용에 관련된다. 예를 들어, 장거리 규칙도의 붕괴는 비정질 상을 발생시킨다. 결정질 상의 장거리 규칙도는 전기 전도를 촉진하는 반면, 비정질 상은 전기 전도를 방해하여 높은 전기 저항을 초래한다. 상이한 요구에 대해 상변화 재료층(402)의 특성을 조정하기 위해, 상변화 재료층(402)은 재료의 본딩 구조체 내부의 단거리 규칙도 및 장거리 규칙도의 비율을 조정하기 위해 다양한 원소가 상이한 양으로 도핑될 수 있다. 도핑된 원소는 예를 들어, 이온 주입의 적용을 통해 반도체 도핑에 사용되는 임의의 원소일 수 있다.
도 25b는 본 개시 내용의 다양한 실시예에 따른 메모리 구조체(300)에 사용될 수 있는 다른 실시예의 메모리 셀(130)의 단면도이다. 도 25b를 참조하면, 일부 실시예에서, 메모리 셀(130)은 하부 전극(400), 상부 전극(403) 및 납 지르코네이트 티타네이트(PZT) 층과 같은 강유전체 재료층(405)을 포함하는 PCRAM 메모리 셀일 수 있다. 강유전체 재료층(405)은 데이터 저장층으로 동작할 수 있다.
도 26은 본 개시 내용의 다양한 실시예에 따른 메모리 디바이스(502)의 단면도이다. 메모리 디바이스(502)는 도 23a-23c의 메모리 디바이스(500)와 유사하고, 그 차이점이 여기에 상세히 논의될 것이다.
도 26을 참조하면, 메모리 디바이스(502)는 수직으로 적층된 다수의 메모리 구조체(300)를 포함한다. 예를 들어, 메모리 디바이스(500)는 기판(102) 상에 배치된 제1 메모리 구조체 층(510A) 및 제1 메모리 구조체 층(510A) 상에 배치된 제2 메모리 구조체 층(510B)을 포함할 수 있다. 제1 및 제2 메모리 구조체 층(510A, 510B)은 각각 적어도 하나의 메모리 구조체(300), 제1 유전체층(38A) 및 제2 유전체층(170A)을 포함할 수 있다. 제1 유전체층(38A)은 워드 라인(104), TFT(120) 위에 배치될 수 있고, 내부에 소스 라인(149S) 및 드레인 라인(149D)을 형성할 수 있다. 제2 유전체층(170A)은 메모리 셀(130) 및 비트 라인(184)을 내부에 형성하도록 배치될 수 있다.
제1 및 제2 메모리 구조체 층(510A, 510B) 각각은 3개의 메모리 구조체(300)를 포함하는 것으로 도 26에 예시되지만, 제1 및 제2 메모리 구조체 층(510A, 510B)은 각각 추가의 메모리 구조체(300)를 포함할 수 있다. 또한, 2개의 메모리 구조체 층(510A, 510B)이 예시되지만, 메모리 디바이스(502)는 BEOL에서 형성되고 제2 메모리 구조체 층(510B) 상에 적층될 수 있는 예컨대 3-20개의 메모리 구조체 층과 같은 추가의 메모리 구조체 층을 포함할 수 있다. 일부 실시예에서, 메모리 디바이스(502)는 제1 및 제2 메모리 구조체 층(510A, 510B)을 분리하도록 구성된 유전체층(520)을 포함할 수 있다.
도 27a는 본 개시 내용의 다양한 실시예에 따른 메모리 디바이스(600)의 개략적인 평면도이다. 도 27b는 메모리 디바이스(600)의 P 부분을 확대도이고, 도 27c는 도 27b의 AA' 라인을 따라 취한 단면도이다. 메모리 디바이스(600)는 도 24a-24d의 메모리 디바이스(500)와 유사할 수 있으므로, 이들 사이의 차이점이 여기에 상세히 논의될 것이다.
도 27a-27c를 참조하면, 메모리 디바이스(600)는 TFT(120) 상에 적층된 메모리 셀(130)을 포함하는 메모리 구조체(302)를 포함한다. 그러나, 메모리 디바이스는 각각의 메모리 구조체(302)마다 개별 실렉터층(125A)을 포함한다. 즉, 각각의 메모리 구조체(302)는 연속적인 실렉터층(125)이 아니라 하이-k 유전체층(106) 및 채널층(108)을 포함하는 개별 실렉터층(125A)을 포함한다.
도 28은 본 개시 내용의 다양한 실시예에 따른 메모리 디바이스(602)의 단면도이다. 메모리 디바이스(602)는 도 27a-27c에 예시된 메모리 디바이스(600)와 유사할 수 있으므로, 이들 사이의 차이점이 여기에 상세히 논의될 것이다.
도 28을 참조하면, 메모리 디바이스(602)는 다수의 수직 적층 메모리 구조체(302)를 포함한다. 예를 들어, 메모리 디바이스(602)는 기판(102) 상에 배치된 제1 메모리 구조체 층(610A) 및 제1 메모리 구조체 층(610A) 상에 배치된 제2 메모리 구조체 층(610B)을 포함할 수 있다. 제1 및 제2 메모리 구조체 층(610A, 610B)은 각각 적어도 하나의 메모리 구조체(302), 제1 유전체층(38A) 및 제2 유전체층(170A)을 포함할 수 있다. 제1 유전체층(38A)은 워드 라인(104), TFT(120), 소스 라인(149S) 및 드레인 라인(149D) 상에 배치될 수 있다. 제2 유전체층(170A)은 메모리 셀(130) 및 비트 라인(184) 상에 배치될 수 있다.
제1 및 제2 메모리 구조체 층(610A, 610B) 각각은 2개의 메모리 구조체(302)를 포함하는 것으로 도 28에 예시되지만, 제1 및 제2 메모리 구조체 층(610A, 610B)은 각각 추가의 메모리 구조체(302)를 포함할 수 있다. 또한, 2개의 메모리 구조체 층(610A, 610B)이 예시되어 있지만, 메모리 디바이스(602)는 BEOL 위치에서 형성되고 제2 메모리 구조체 층(610B) 상에 적층될 수 있는 예컨대 3-20개의 메모리 구조체 층과 같은 추가의 메모리 구조체 층을 포함할 수 있다.
도 29는 본 개시 내용의 다양한 실시예에 따른 메모리 디바이스(700)의 단면도이다. 메모리 디바이스는 도 23a-23c, 도 26 및 도 27a-27c의 메모리 디바이스(500, 600, 602)와 유사할 수 있으므로, 이들 간의 차이점아 여기서 상세히 논의될 것이다.
도 29를 참조하면, 메모리 디바이스(700)는 각 메모리 구조체(304)에서 메모리 셀(130)이 TFT(120) 아래에 배치된다는 점을 제외하고는 메모리 구조체(302)와 유사한 메모리 구조체(304)를 포함한다. 특히, 메모리 구조체(304)에서, 메모리 셀(130) 및 비트 라인(184)은 소스 라인(149S) 및 드레인 라인(149D), 실렉터층(108) 및 워드 라인(104) 아래에 배치될 수 있다. 즉, 도 29의 TFT(120)는 도 23c, 도 26, 도 27c 및 도 28의 TFT(120)의 하부 게이트 구조체와 비교하여 상부 게이트 구조체를 가질 수 있다.
일부 실시예에서, 메모리 디바이스(700)는 기판(102) 상에 배치된 제1 메모리 구조체 층(710A)을 포함할 수 있다. 제1 메모리 구조체 층(710A)은 다중 메모리 구조체(304)를 포함할 수 있다. 특히, 메모리 셀(130)은 제1 평면에서 기판(102) 상에 배치될 수 있으며, TFT(120) 및/또는 실렉터층(108)은 제2 평면에서 기판 상에 배치될 수 있으며, 여기서 제1 및 제2 평면은 기판(102)의 상부 표면에 평행하다.
메모리 디바이스(700)는 제1 메모리 구조체 층(710A) 상에 배치된 제2 메모리 구조체 층(710B)을 선택적으로 포함할 수 있다. 일부 실시예에서, 메모리 디바이스(700)는 제2 메모리 구조체 층(710B) 상에 적층된 하나 이상의 추가의 메모리 구조체 층을 포함할 수 있다.
도 30a는 본 개시 내용의 다양한 실시예에 따른 메모리 디바이스(800)의 일부의 평면도이다. 도 30b는 도 30a의 AA’라인을 따라 취한 단면도이다. 도 30a 및 도 30b를 참조하면, 메모리 디바이스(800)는, 기판(102) 상에 배치되고 각각 TFT(120) 및 메모리 셀(130)을 포함하는 메모리 구조체(306)를 포함한다.
메모리 디바이스(800)는 각각 하이-k 층(106) 및 채널층(108)을 포함하는 실렉터층(125B)을 포함한다. 메모리 디바이스(500)에 비해, 각각의 실렉터층(125B)은 기판(102) 상에 배치된 워드 라인(104)(예, 게이트 라인)의 서브 세트를 커버한다. 예를 들어, 각각의 실렉터층(125B)은 2개의 인접한 메모리 구조체(306)의 워드 라인(104)을 덮을 수 있다. 즉, 하나의 실렉터층(125B)은 2개의 인접한 메모리 셀(130)에 전기적으로 연결된 TFT(120)를 포함할 수 있다. 소스 라인(149S) 및 드레인 라인(149D)은 채널층(108) 상에 배치되고, 메모리 셀(130)은 각각의 드레인 라인(149D)에 전기적으로 연결된다. 그러나, 일부 실시예에서, 메모리 셀(130)은 각각의 소스 라인(149S)에 전기적으로 연결될 수 있다. 비트 라인(184)(예, 상부 전극)은 메모리 셀(130)에 전기적으로 연결되고 워드 라인(104)에 수직으로 연장된다.
따라서, 2개의 메모리 셀(130)은 대응하는 워드 라인(104) 및 소스 라인(106)에 인가되는 전위를 제어함으로써 단일 TFT(120)를 사용하여 제어될 수 있다. 즉, 워드 라인(104)은 각각 TFT(120)의 중첩 채널 영역을 통한 전력 흐름을 제어하는 게이트로서 동작한다. 이와 같이, 메모리 디바이스(700)의 구성은 FEOL 공정 중에 기판에 형성되는 트랜지스터에 의존하는 메모리 디바이스에 비해 증가된 메모리 셀 밀도를 허용한다. 2개의 메모리 셀(130)이 각각의 실렉터층(125B)에 의해 제어되는 것으로 예시되지만, 다른 실시예에서, 실렉터층(125B)은 추가의 메모리 셀(130)을 제어하도록 구성될 수 있다.
도 31a는 본 개시 내용의 다양한 실시예에 따른 메모리 디바이스(900)의 일부의 평면도이다. 도 31B는 도 31a의 AA' 라인을 따라 취한 단면도이다. 메모리 디바이스(900)는 메모리 디바이스(800)와 유사하다. 따라서, 그 차이점만이 상세히 설명될 것이다.
도 31a 및 도 31b를 참조하면, 메모리 디바이스(900)는 동일한 실렉터층(125C)에 전기적으로 연결된 다수의 메모리 셀(130)을 포함한다. 또한, 단일 워드 라인(104)이 실렉터층(125C) 아래에 배치될 수 있다. 따라서, 메모리 셀(130)로의 전류 흐름은 워드 라인(104)에 인가되는 전압에 의해 적어도 부분적으로 제어될 수 있다. 일부 실시예에서, 메모리 셀(130)은 해당 셀에 전기적으로 결합된 비트 라인(184)을 통한 전류 흐름을 제어함으로써 개별적으로 제어되고 및/또는 취급될 수 있다.
도 32는 본 개시 내용의 다양한 실시예에 따른 메모리 디바이스를 형성하는 방법을 나타내는 흐름도이다. 도 32를 참조하면, 단계 802에서, 방법은 반도체 기판(102) 또는 ILD(30) 상에 워드 라인(104)(예, 게이트 라인)을 성막 및 패터닝하는 단계를 포함한다. 특히, 워드 라인(104)은 화학적 기상 성막(CVD) 공정, 물리적 기상 성막(PVD) 공정, 원자층 성막(ALD) 공정, 고밀도 플라즈마 CVD(HDPCVD) 공정, 금속 유기 CVD(MOCVD) 공정 또는 플라즈마 강화 CVD(PECVD) 공정과 같은 성막 공정에 의해 형성될 수 있다.
단계 804에서, 하이-k 유전체층(106)이 기판(102) 및 워드 라인(104) 위에 동형으로 성막될 수 있다. 하이-k 유전체층은 지르코늄 이산화물(ZrO2), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 탄탈 산화물(Ta2O5), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 탄탈 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 지르코늄 실리케이트, 지르코늄 알루미네이트, 실리콘 질화물, 실리콘 산질화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 이들의 조합 등과 같은 하이-k 재료로 형성될 수 있다. 하이-k 층(106)은 전술한 성막 공정 중 하나와 같은 임의의 적절한 성막 공정에 의해 형성될 수 있다.
단계 806에서, 채널층(108)이 하이-k 유전체층(106) 상에 형성될 수 있다. 채널층은 임의의 적절한 반도체 재료의 박막을 성막하는 것에 의해 형성될 수 있다. 예를 들어, 채널층(108)은 비정질 실리콘, 미세 결정질 실리콘 또는 폴리 실리콘의 박막 또는 InGaZnO, InWO, InZnO, InSnO, GaOx, InOx 등과 같은 반도체 산화물을 전술한 성막 공정 중 하나와 같은 임의의 적절한 성막 공정을 이용하여 성막하는 것에 의해 형성될 수 있다. 다른 실시예에서, 채널층은 카드뮴 셀레나이드 등과 같은 화합물 반도체 재료로 형성될 수 있다. 일부 실시예에서, 채널 영역(108R)의 양측에 활성 영역(예, 소스/드레인 영역)(113)을 형성하도록 채널층(108)의 일부에 대해 주입 단계가 선택적으로 수행될 수 있다.
단계 808에서, 소스 라인(149S) 및 드레인 라인(149D)이 채널층(108) 상에 교대로 형성될 수 있다. 소스 라인(149S) 및 드레인 라인(149D)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 금(Au), 백금(Pt), 다른 적절한 재료 및/또는 이들의 조합과 같은 임의의 적절한 도전 재료를 포함할 수 있다. 소스 및 드레인 전극은 임의의 적절한 패터닝된 성막 공정으로 형성될 수 있다.
일부 실시예에서, 단계 808은 소스 및 드레인 전극을 둘러싸는 유전체층을 형성하는 단계를 더 포함할 수 있다. 예를 들어, 유전체 재료층이 성막되고 패터닝되어 채널 또는 비아를 형성할 수 있으며, 소스 및 드레인 전극이 채널 또는 비아 각각에 형성될 수 있다.
단계 810에서, 메모리 셀이 각각의 드레인 전극에 전기적으로 연결되도록 반도체 층 상에 메모리 셀이 형성될 수 있다. 메모리 셀은 자기 저항성 랜덤 액세스 메모리(MRAM) 셀, 저항성 랜덤 액세스 메모리(RRAM) 셀, 강유전성 랜덤 액세스 메모리(FeRAM) 셀, 상변화(phase-change) 랜덤 액세스 메모리(PCRAM) 셀 또는 이들의 조합을 포함할 수 있다. 메모리 셀은 임의의 적절한 성막 공정에 의해 형성될 수 있다.
일부 실시예에서, 단계 810은 메모리 셀을 둘러싸는 유전체층을 형성하는 단계를 포함할 수 있다. 예를 들어, 유전체 재료층이 성막되고 패터닝되어 채널 또는 비아를 형성할 수 있으며, 메모리 셀 소스 및 드레인 전극이 채널 또는 비아 각각에 형성될 수 있다.
단계 812에서, 상부 전극(예, 비트 라인)이 메모리 셀 상에 형성됨으로써 기판 상에 메모리 구조체 층을 형성할 수 있다. 상부 전극은 전술한 바와 같은 성막 공정을 이용하여 전술한 바와 같은 도전 재료로 형성될 수 있다. 일부 실시예에서, 메모리 셀이 형성되는 채널 또는 비아에 도전 재료를 성막하는 것에 의해 상부 전극이 형성될 수 있다.
일부 실시예에서, 기판 상에 추가의 메모리 구조체 층을 형성하도록 단계 802-812가 1회 이상 선택적으로 반복될 수 있다. 다양한 실시예에서, 추가의 유전체층이 메모리 셀의 층 사이에 성막될 수 있다.
다양한 실시예에 따라 제공되는 메모리 디바이스는: 기판(102); 기판(102) 상에 배치된 박막 트랜지스터(TFT)(120); 및 기판(102) 상에 배치되고 TFT(120)와 중첩되는 메모리 셀(130)을 포함한다. TFT(120)는 메모리 셀에 전력을 선택적으로 공급하도록 구성된다. 메모리 셀(130)은 BEOL 위치에서 형성될 수 있다.
다양한 실시예에 따라 제공되는 메모리 디바이스는: 기판(102); 기판(102) 상에 배치되고 채널 영역을 포함하는 실렉터층(125); 및 실렉터층(125)과 중첩되는 메모리 셀을 포함한다. 메모리 셀(130)은 기판의 상부 표면에 평행한 평면에 평행한 제1 평면에 배치된다.
다양한 실시예에 따라 제공되는 메모리 디바이스 형성 방법은: 기판 상에 워드 라인(104)을 형성하는 단계; 워드 라인(104) 상에 실렉터층(125)을 형성하는 단계; 실렉터층(125) 상에 소스 라인(149S) 및 드레인 라인(149D)을 교대로 형성하는 단계; 드레인 전극 상에 메모리 셀(130)을 형성하는 단계; 및 메모리 셀 상에 비트 라인을 형성하는 단계를 포함한다.
다양한 실시예에 따라 제공되는 메모리 디바이스는 BEOL 위치에서 기판(102) 상에 형성된 TFT 및 메모리 셀을 포함한다. 따라서, 다양한 실시예는 메모리 셀을 제어하기 위해 FEOL 실렉터를 사용하는 종래의 메모리 디바이스보다 더 높은 메모리 밀도를 제공한다. 또한, 다양한 실시예는 FEOL 실렉터를 사용하는 메모리 디바이스와 비교하여 감소된 직렬 저항을 갖는 메모리 디바이스를 제공한다.
다양한 실시예의 메모리 디바이스는 TFT(120) 실렉터 디바이스에 연결된 메모리 셀을 포함한다. 각각의 메모리 셀(130)에 대한 실렉터로서 TFT 트랜지스터(120)를 형성함으로써 다양한 실시예에 다수의 장점이 제공된다. 박막 트랜지스터(TFT)는 BEOL 통합에 많은 장점을 제공한다. 예를 들어, TFT는 저온에서 처리될 수 있어서 BEOL에 기능성을 추가할 수 있는 반면, 상당한 칩 영역이 FEOL에서 사용될 수 있다. BEOL에서 TFT(120)의 사용은 FEOL로부터 BEOL의 더 높은 금속 레벨로 전력 게이트 또는 입/출력(I/O) 장치와 같은 주변 장치를 이동하는 것으로 3 nm 노드 제조(N3) 또는 그 이상을 위한 스케일링 경로로 사용될 수 있다. TFT를 FEOL에서 BEOL로 이동하면, 주어진 장치에 대해 약 5-10% 면적 축소가 발생할 수 있다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
(실시예 1)
메모리 디바이스로서:
기판;
상기 기판 상에 배치된 박막 트랜지스터(TFT); 및
상기 기판 상에 배치되고 상기 TFT와 중첩되는 메모리 셀
을 포함하고,
상기 TFT는 상기 메모리 셀에 전력을 선택적으로 공급하도록 구성된, 메모리 디바이스.
(실시예 2)
실시예 1에 있어서, 상기 TFT는 상기 기판과 상기 메모리 셀 사이에 배치되는, 메모리 디바이스.
(실시예 3)
실시예 2에 있어서, 상기 메모리 셀은:
상부 전극;
상기 TFT의 드레인 전극과 접촉하는 하부 전극; 및
상기 상부 전극과 상기 하부 전극 사이에 배치된 데이터 저장층
을 포함하는, 메모리 디바이스.
(실시예 4)
실시예 2에 있어서, 상기 TFT는:
게이트 전극;
상기 게이트 전극 위에 배치된 채널층;
상기 게이트 전극과 상기 채널층 사이에 배치된 하이-k 유전체층; 및
상기 게이트 전극의 양측에서 상기 채널층 위에 배치된 소스 전극 및 드레인 전극
을 포함하는, 메모리 디바이스.
(실시예 5)
실시예 1에 있어서, 상기 메모리 셀은 상기 기판에 형성된 제어 요소에 전기적으로 연결되지 않는, 메모리 디바이스.
(실시예 6)
실시예 2에 있어서,
상기 기판은 상보적 금속-산화물-반도체 트랜지스터를 포함하는 반도체 기판이고;
상기 메모리 셀 및 상기 TFT는 상기 기판 상에 형성된 상호접속 구조체 상에 형성된, 메모리 디바이스.
(실시예 7)
실시예 1에 있어서, 상기 메모리 셀은 자기 저항성 랜덤 액세스 메모리(MRAM) 셀, 저항성 랜덤 액세스 메모리(RRAM) 셀, 강유전성 랜덤 액세스 메모리(FeRAM) 셀, 상변화 랜덤 액세스 메모리(PCRAM) 셀 또는 이들의 조합을 포함하는, 메모리 디바이스.
(실시예 8)
실시예 1에 있어서, 상기 메모리 셀은 상기 기판과 상기 TFT 사이에 배치되는, 메모리 디바이스.
(실시예 9)
실시예 8에 있어서, 상기 메모리 셀은:
상기 TFT의 드레인 전극과 접촉하는 상부 전극; 및
상기 상부 전극과 하부 전극 사이의 데이터 저장층
을 포함하는, 메모리 디바이스.
(실시예 10)
실시예 8에 있어서, 상기 메모리 셀 및 상기 TFT는 상기 기판 상에 형성된 상호접속 구조체 상에 형성되는, 메모리 디바이스.
(실시예 11)
메모리 디바이스로서:
기판;
상기 기판 상에 배치된 워드 라인;
상기 기판 상에 배치되고 상기 워드 라인과 중첩되는 채널 영역을 포함하는 실렉터층; 및
상기 실렉터층과 중첩되고 상기 실렉터층에 전기적으로 연결된 메모리 셀
을 포함하고,
상기 메모리 셀은 상기 기판의 상부 표면에 평행한 평면에 평행한 제1 평면에 배치되는, 메모리 디바이스.
(실시예 12)
실시예 11에 있어서, 상기 실렉터층은:
고 유전율(하이-k) 유전체층; 및
상기 하이-k 유전체층 위에 배치되고 상기 채널 영역을 포함하는 채널층
을 포함하는, 메모리 디바이스.
(실시예 13)
실시예 12에 있어서, 상기 채널층 상에 교대로 배치된 소스 및 드레인 전극을 더 포함하고,
상기 워드 라인은 상기 하이-k 유전체층 아래에 배치되고 상기 채널 영역과 중첩되고;
각 채널 영역은 대응하는 쌍의 소스 및 드레인 전극 사이에 배치되고;
각 메모리 셀은 대응하는 드레인 전극에 전기적으로 연결되는, 메모리 디바이스.
(실시예 14)
실시예 13에 있어서, 상기 채널층 및 상기 하이-k 유전체층은 상기 워드 라인들 중 적어도 2개를 덮도록 연속적으로 연장되는, 메모리 디바이스.
(실시예 15)
실시예 13에 있어서, 상기 채널층 및 상기 하이-k 유전체층은 상기 워드 라인 모두를 덮도록 연속적으로 연장되는, 메모리 디바이스.
(실시예 16)
실시예 13에 있어서, 상기 메모리 디바이스는 상기 채널 영역 중 하나를 각각 포함하고 대응하는 메모리 셀에 전력을 선택적으로 공급하도록 구성되는 박막 트랜지스터(TFT)를 더 포함하는, 메모리 디바이스.
(실시예 17)
실시예 11에 있어서, 상기 메모리 셀은 자기 저항성 랜덤 액세스 메모리(MRAM) 셀, 저항성 랜덤 액세스 메모리(RRAM) 셀, 강유전성 랜덤 액세스 메모리(FeRAM) 셀, 상변화 랜덤 액세스 메모리(PCRAM) 셀 또는 이들의 조합을 포함하는, 메모리 디바이스.
(실시예 18)
실시예 11에 있어서, 상기 메모리 셀은 상기 기판에 형성된 제어 요소와 전기적으로 연결되지 않는, 메모리 디바이스.
(실시예 19)
메모리 디바이스를 형성하는 방법으로서:
기판 상에 워드 라인을 성막 및 패터닝하는 단계;
상기 워드 라인 위에 실렉터층을 성막하는 단계;
상기 실렉터층 상에 소스 전극과 드레인 전극을 교대로 형성하는 단계;
상기 드레인 전극 상에 메모리 셀을 형성하는 단계; 및
상기 메모리 셀 상에 비트 라인을 형성하는 단계
를 포함하는, 방법.
(실시예 20)
실시예 19에 있어서, 상기 워드 라인 상에 실렉터층을 성막하는 단계는:
상기 워드 라인 위에 하이-k 유전체층을 성막하는 단계; 및
상기 하이-k 유전체층 상에 채널층을 성막하는 단계 - 상기 채널층은 상기 워드 라인과 중첩되는 채널 영역을 포함함 -
를 포함하는, 방법.

Claims (10)

  1. 메모리 디바이스에 있어서,
    기판;
    제1 메모리 구조체 층;
    를 포함하고,
    상기 제1 메모리 구조체 층은
    상기 기판 상에 배치된 비트 라인;
    상기 비트 라인 상에 배치된 메모리 셀;
    상기 기판 상에 배치되고, 상기 비트 라인과 상기 메모리 셀을 둘러싸는 제1 유전체 층;
    상기 제1 유전체 층 상에 배치된 제2 유전체 층;
    상기 제2 유전체 층에 매립되고(embedded), 대응하는 메모리 셀에 선택적으로 전력을 공급하도록 구성된 박막 트랜지스터(TFT) - 상기 TFT는 상기 메모리 셀 상에 배치된 드레인 라인, 상기 제1 유전체 층 상에 배치된 소스 라인, 및 상기 소스 라인 및 상기 드레인 라인에 전기적으로 연결된 실렉터층을 포함함 -; 및
    상기 제2 유전체 층 상에 배치되고, 상기 TFT에 전기적으로 연결되는 워드 라인
    을 포함하는, 메모리 디바이스.
  2. 제1항에 있어서, 상기 실렉터층은,
    소스 전극 및 드레인 전극 상에 배치되고 채널 영역을 포함하는 채널층; 및
    상기 채널층 상에 배치된 고 유전율(하이-k) 유전체층
    을 포함하는, 메모리 디바이스.
  3. 제2항에 있어서, 상기 워드 라인은 상기 채널 영역과 중첩되는, 메모리 디바이스.
  4. 제2항에 있어서, 각각의 채널 영역은 대응하는 쌍의 소스 및 드레인 전극 사이에 배치되는, 메모리 디바이스.
  5. 제2항에 있어서, 상기 채널층 및 하이-k 유전체 층의 각각은 상기 비트 라인 중 적어도 2개를 덮도록 연속적으로 연장되는, 메모리 디바이스.
  6. 제2항에 있어서, 상기 채널층은 InGaZnO, InWO, InZnO, InSnO, GaOx 또는 InOx으로부터 선택된 반도체 산화물을 포함하는, 메모리 디바이스.
  7. 메모리 디바이스에 있어서,
    기판;
    제1 메모리 구조체 층 - 상기 제1 메모리 구조체 층은,
    상기 기판 상에 배치된 비트 라인;
    상기 비트 라인 상에 배치된 메모리 셀;
    상기 기판 상에 배치되고, 상기 비트 라인과 상기 메모리 셀을 둘러싸는 제1 유전체 층;
    상기 제1 유전체 층 상에 배치된 제2 유전체 층;
    상기 제2 유전체 층에 매립되고, 대응하는 메모리 셀에 선택적으로 전력을 공급하도록 구성된 박막 트랜지스터(TFT); 및
    상기 제2 유전체 층 상에 배치되고, 상기 TFT에 전기적으로 연결되는 워드 라인을 포함함 -; 및
    상기 제1 메모리 구조체 층 상에 배치된 제2 메모리 구조체 층 - 상기 제2 메모리 구조체 층은,
    상기 제1 메모리 구조체 층 상에 배치된 제3 유전체 층;
    상기 제3 유전체 층에 매립된 제2 비트 라인;
    상기 제2 비트 라인 상에 배치된 제2 메모리 셀;
    상기 제3 유전체 층 상에 배치된 제4 유전체 층;
    상기 제4 유전체 층에 매립되고, 대응하는 제2 메모리 셀에 선택적으로 전력을 공급하도록 구성된 제2 TFT; 및
    상기 제4 유전체 층 상에 배치되고, 상기 제2 TFT에 전기적으로 연결되는 제2 워드 라인
    을 포함함 -;
    을 포함하는, 메모리 디바이스.
  8. 제7항에 있어서, 상기 제3 유전체 층은 상기 워드 라인과 상기 제2 비트 라인 사이에서 연장되는, 메모리 디바이스.
  9. 제7항에 있어서, 상기 TFT는 상기 메모리 셀 상에 배치된 드레인 라인, 상기 제1 유전체 층 상에 배치된 소스 라인, 및 상기 소스 라인과 상기 드레인 라인에 전기적으로 연결된 실렉터층을 포함하는, 메모리 디바이스.
  10. 메모리 장치에 있어서,
    기판;
    상기 기판 상에 배치된 비트 라인;
    상기 비트 라인 상에 배치된 메모리 셀;
    상기 기판 상에 배치되고, 상기 비트 라인과 상기 메모리 셀을 둘러싸는 제1 유전체 층;
    상기 제1 유전체 층 상에 배치된 제2 유전체 층;
    상기 제2 유전체 층에 매립되고, 상기 메모리 셀에 전력을 선택적으로 공급하도록 구성된 박막 트랜지스터(TFT); 및
    상기 제2 유전체 층 상에 배치되고, 상기 TFT에 전기적으로 접속된 워드 라인
    을 포함하는, 메모리 장치.
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