CN113394221A - 存储器件及其制造方法 - Google Patents

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Abstract

本发明的实施例提供了一种存储器件及其制造方法，所述存储装置包括衬底、设置在衬底上的薄膜晶体管(TFT)；以及设置在所述衬底上并且与所述TFT重叠的存储单元。TFT被配置为有选择地向存储单元供电。

Description

存储器件及其制造方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及存储器件及其制造方法。
背景技术
在半导体工业中，一直希望增加集成电路的面积密度。为此，各个晶体管变得越来越小。但是，将各个晶体管制造得更小的速度变慢。将外围晶体管从制造的前端制程(FEOL)位置移至后端制程(BEOL)位置可能是有利的，因为可以在BEOL中添加功能，同时可以在FEOL中获得宝贵的芯片面积。由氧化物半导体制成的薄膜晶体管(TFT)对于BEOL集成是一个有吸引力的选择，因为TFT可以在低温下进行制造，因此，不会损坏先前制造的器件。
非易失性存储器(NVM)是一种计算机存储器，即使在重新启动电源后也可以检索存储的信息。相反，易失性存储器需要恒定的电源才能保留数据。非易失性存储器通常是指半导体存储芯片中的存储件，它将数据存储在由浮栅MOSFET(金属氧化物半导体场效应晶体管)组成的浮栅存储单元中，非易失性存储器包括诸如NAND闪存和固态存储器(SSD)的闪存存储，诸如EPROM(可擦除可编程ROM)和EEPROM(电可擦可编程ROM)的ROM芯片。通常，单个存储单元的选择和激活是使用常规CMOS晶体管完成的。如上所述，这样的常规晶体管是在FEOL位置制造并且占据了宝贵的芯片面积。较小的TFT可以用来代替传统的CMOS晶体管来选择存储器件中的存储单元。
发明内容
根据本发明的一个方面，提供了一种存储器件，包括：衬底；薄膜晶体管(TFT)，设置在所述衬底上；以及存储单元，设置在所述衬底上并且与所述薄膜晶体管重叠，其中，所述薄膜晶体管被配置为选择性地向所述存储单元供电。
根据本发明的又一个方面，提供了一种存储器件，包括：衬底；字线，设置在所述衬底上；选择器层，设置在所述衬底上并且包括与所述字线重叠的沟道区；以及存储单元，与所述选择器层重叠并且电连接到所述选择器层，其中，所述存储单元设置在第一平面中，所述第一平面与平行于所述衬底的顶表面的平面平行。
根据本发明的又一个方面，提供了一种形成存储器件的方法，包括：在衬底上沉积和图案化字线；在所述字线上方沉积选择器层；在所述选择器层上交替地形成源电极和漏电极；在所述漏电极上形成存储单元；以及在所述存储单元上形成位线。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A是根据本公开的实施例的在形成TFT的阵列之前的第一实例性结构的垂直截面图。
图1B是根据本公开的实施例的在鳍式背栅场效应晶体管的阵列的形成期间的第一实例性结构的垂直截面图。
图1C是根据本公开的实施例的在形成上层金属互连结构之后的第一实例性结构的垂直截面图。
图2A是根据本公开的实施例示出的在制造TFT的方法中在衬底上沉积栅极金属层的步骤的顶视图。
图2B是沿图2A的线A-A'的垂直截面图。
图2C是沿图2A的线B-B'的垂直截面图。
图3A是根据本公开的实施例示出的在制造TFT的方法中图案化栅极金属层的步骤的顶视图。
图3B是沿图3A的线A-A'的垂直截面图。
图3C是沿图3A的线B-B'的垂直截面图。
图4A是根据本公开的实施例示出的在制造TFT的方法中在衬底和图案化的栅极金属层上方沉积高k介电层和沟道层的步骤的顶视图。
图4B是沿图4A的线A-A'的垂直截面图。
图4C是沿图4A的线B-B'的垂直截面图。
图5A是根据本公开的实施例示出的在制造TFT的方法中在沟道层上方沉积和图案化硬掩模层的步骤的顶视图。
图5B是沿图5A的线A-A'的垂直截面图。
图5C是沿图5A的线B-B'的垂直截面图。
图6A是根据本公开的实施例示出的在制造TFT的方法中使用硬掩模对沟道层进行图案化的步骤的顶视图。
图6B是沿图6A的线A-A'的垂直截面图。
图6C是沿图6A的线B-B'的垂直截面图。
图7A是根据本公开的实施例示出的在图6A至6C所示的中间结构上方沉积互连级介电层和在制造晶体管的方法中形成有源区通孔接触件的步骤的顶视图。
图7B是沿图7A的线A-A'的垂直截面图。
图7C是沿图7A的线B-B'的垂直截面图。
图7D是沿图7A的线C-C'的垂直截面图。
图8A是根据本公开的实施例的在形成在介电材料层的源极线形成之后的实例性结构的顶视图。
图8B是沿图8A的线A-A'的垂直截面图。
图8C是沿图8A的线B-B'的垂直截面图。
图8D是沿图8A的线C-C'的垂直截面图。
图9A是根据本公开的实施例的在沉积层间介电之后的实例性结构的顶视图。
图9B是沿图9A的线A-A'的垂直截面图。
图9C是沿图9A的线B-B'的垂直截面图。
图9D是通过图9A的C-C'线的垂直截面图。
图10A是根据本公开的各种实施例的在形成漏极接触件之后的实例性结构的顶视图。
图10B是沿图10A的线A-A'的垂直截面图。
图10C是沿图10A的线B-B'的垂直截面图。
图10D是沿图10A的线C-C'的垂直截面图。
图11A是根据本公开的实施例的在形成包括底部电极材料层、非磁性金属缓冲材料层、合成反铁磁体层、非磁性隧道阻挡材料层、自由磁化材料层、顶部电极材料以及金属蚀刻掩模材料层的层叠件之后的实例性结构的顶视图。
图11B是通过图11A的线A-A'的垂直截面图。
图11C是沿图11A的线B-B'的垂直截面图。
图12A是根据本公开的实施例的在将金属蚀刻掩模材料层图案化为金属蚀刻掩模各部分之后的实例性结构的顶视图。
图12B是沿图12A的线A-A'的垂直截面图。
图12C是沿图12A的线B-B'的垂直截面图。
图13是根据本公开的实施例的在形成存储器单元阵列和金属蚀刻停止各部分的阵列之后的实例性结构的垂直截面图。
图14是根据本公开的实施例的在形成内部介电间隔件各部分的阵列之后的实例性结构的垂直截面图。
图15是根据本公开的实施例的在形成外部介电间隔件各部分的阵列之后的实例性结构的垂直截面图。
图16是根据本公开的实施例的在形成存储器级介电层之后的实例性结构的垂直截面图。
图17是根据本公开的实施例的在形成介电蚀刻停止层和通孔级介电层之后的实例性结构的垂直截面图。
图18是根据本公开的实施例的在通孔级金属蚀刻掩模层的沉积和图案化之后的实例性结构的垂直截面图。
图19是根据本公开的实施例的在形成通孔腔的阵列之后的实例性结构的垂直截面图。
图20是根据本公开的实施例的在蚀穿第二介电蚀刻停止层的物理暴露的部分之后的实例性结构的垂直截面图。
图21是根据本公开的实施例的在第一介电蚀刻停止层的各部分中蚀刻顶部电极接触通孔之后的实例性结构的垂直截面图。
图22是根据本公开的实施例的在去除金属蚀刻掩模各部分之后的实例性结构的垂直截面图。
图23A是根据本公开的实施例的在通孔腔内和上方沉积金属阻挡层和金属填充材料层之后的实例性结构的示意顶视图。
图23B是沿图23A的线A-A'的垂直截面图。
图23C是沿图23A的线B-B'的垂直截面图。
图24A是根据本公开的各种实施例的存储器件的示意顶视图。
图24B是图24A的部分P的简化放大图。
图24C是沿图24B的线A-A'截取的截面图。
图24D是沿图24B的线B-B'截取的截面图。
图25A和25B是根据本公开的各种实施例的可以在存储器结构中使用的不同存储器单元的截面图。
图26是根据本公开的各种实施例的存储器件的垂直截面图。
图27A是根据本公开的各种实施例的存储器件的示意顶视图。
图27B是图27A的存储器件的部分P的放大图。
图27C是沿图27B的线A-A'截取的截面图。
图28是根据本公开的各种实施例的存储器件的垂直截面图。
图29是根据本公开的各种实施例的存储器件置的垂直截面图。
图30A是根据本公开的各种实施例的存储器件的部分的顶视示意图。
图30B是沿图30A的线A-A'截取的截面图。
图31A是根据本公开的各种实施例的存储器件的部分的顶视示意图。
图31B是沿图31A的线A-A'截取的截面图。
图32是根据本公开的各种实施例示出的形成存储器件的方法的流程图。
具体实施方式
本发明提供了用于实现本公开的不同特征的许多不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。诸如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在...下方”，“在...下方”，“在...下方”，“在...上方”，“在...上方”之类的空间相对术语，以便于描述如图所示的一个元件或部件与另一个或多个元件或部件之间的关系。除了在图中描述的方位之外，空间相对术语还意图涵盖设备在使用或操作中的不同方位。该器件可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。除非另有明确说明，否则假定具有相同附图标记的每个元件具有相同的材料组成并且具有在相同厚度范围内的厚度。
新兴的存储技术有望使新的存储器以比流行的消费电子产品所使用的造价昂贵的硅芯片更低的成本存储更多的数据。
这样的存储器件可以在不久的将来用于替换闪存。然而，尽管现有的电阻式随机存取存储器通常已足以满足其预期目的，但是随着器件持续按比例缩小，它们不是在所有方面都完全令人满意的。
存储器件包括形成在衬底上的独立起作用的存储单元网格。存储器件可以包括易失性存储单元或非易失性(NV)存储单元。新兴的非易失性存储技术包括例如电阻式随机存取存储器(RRAM或ReRAM)、磁/磁阻式随机存取存储器(MRAM)、铁电随机存取存储器(FeRAM)和相变存储器(PCM)。
RRAM是一种NV RAM，通过改变通常被称为忆阻器(memristor)的介电固态材料的电阻来工作。
MRAM是一种在磁域中存储数据的NV RAM。与传统的RAM芯片技术不同，MRAM中的数据不是作为电荷或电流存储的，而是由磁性存储元件存储的。元件由两个铁磁板组成，每个铁磁板都可以保持磁化，并且两个铁磁板由薄的绝缘层隔开。两块板的一块是设置为特定极性的永磁体，另一块板的磁化强度可以改变以匹配外部场的磁化强度以存储内存。如果绝缘层足够薄(通常为几纳米)，则电子可以从一个铁磁体隧穿至另一个。这种配置称为磁隧道结(MTJ)，是MRAM位的最简单结构。
FeRAM是在结构上类似于动态随机存取存储器(DRAM)的NV RAM，两者均使用电容器和晶体管，但是F-RAM单元包含锆钛酸铅铁[Pb(Zr，Ti)O3](通常称为PZT)的铁电薄膜，而不是使用电容器的简单介电层。PZT中的Zr/Ti原子在电场中改变极性，从而产生二元切换。由于PZT晶体保持极性，因此在电源关闭或中断时，FeRAM会保留其数据存储。
由于这种晶体结构以及它如何受到影响，FeRAM提供了与其他非易失性存储器选项不同的特性，包括极高的(尽管不是无限的)耐受性(对于3.3V器件，超过1016个读/写周期)、超低功耗(因为FeRAM不像其他非易失性存储器那样需要电荷泵)、单周期写入速度和伽玛辐射容限。
PCM是一种NV RAM。PCM利用硫属化合物物玻璃的独特性能。在较老一代的PCM中，电流穿过通常由TiN制成的加热元件而产生的热量被用来快速加热和淬火玻璃，使玻璃变成非晶态，或被用来将玻璃保持在它的结晶温度范围内一段时间，从而将玻璃转换为结晶状态。PCM还具有实现多种不同中间状态的能力，从而具有在单个单元中保持多位的能力，但是以这种方式对单元进行编程的困难已阻止了这些功能在其他具有相同功能的技术中(最显着的是闪存内存)实现。
集成电路(IC)的形式可包括前端制程(FEOL)和后端制程(BEOL)。FEOL是IC制造的第一部分，其中，在半导体衬底中对各个器件(晶体管，电容器，电阻器等)进行图案化。FEOL通常涉及全部直至(但不包括)金属互连层沉积。
例如，当形成互补金属氧化物半导体(CMOS)时，FEOL包含形成完全隔离的CMOS元件所需的所有制造步骤，诸如：选择要使用的晶圆类型；晶圆的化学机械平面化和清洁；浅沟槽隔离(STI)；阱的形成；栅极模块的形成；以及源极和漏极模块的形成。
在最后的FEOL步骤之后，存在带有各隔离晶体管(没有任何布线)的晶圆。BEOL是集成电路制造的第二部分，其中，各个器件(晶体管，电容器、电阻器等)与晶圆上的布线，即金属化层互连。常见的金属是铜和铝。BEOL通常在将第一层金属沉积在晶圆上时开始。BEOL包括接触件、绝缘层(介电质)、金属层和用于芯片至封装连接的接合部位。对于现代IC工艺，在BEOL期间可以添加10个以上的金属层。
薄膜晶体管(TFT)为BEOL集成提供了许多优势。例如，TFT可以在低温下进行处理，并且可以向BEOL添加功能，而宝贵的芯片面积可以在FEOL中获得。通过将外围设备(例如功率门或输入/输出(I/O)设备)从FEOL移到BEOL中的更高的金属层中，在BEOL中使用TFT可以用作3nm节点制造(N3)或更高级别的缩放途径。对于给定的器件，将TFT从FEOL移到BEOL可能会导致约5至10％的面积缩小。
可以从FEOL移到BEOL的TFT包括但不限于功率门、输入/输出元件和存储器选择器。在当前技术中，功率门是位于FEOL中的逻辑晶体管。功率门可以用于关闭待机状态下的逻辑块，从而减少静态功耗。I/O设备是计算元件(例如CPU)和外界(例如硬盘驱动器)之间的接口，并且也在FEOL中进行处理。存储元件的选择器，例如磁阻随机存取存储器(MRAM)或电阻式随机存取存储器(RRAM)当前位于FEOL中，并且可以移动到BEOL。通常，每个存储元件都有一个选择器TFT。
与栅电极位于晶体管的顶部的顶栅晶体管相比，背栅或底栅晶体管具有在TFT的底部的栅电极。通常，可以按如下制造底栅TFT。首先，可以在衬底上沉积和图案化栅极金属层以形成栅电极。衬底可以由任何合适的材料制成，诸如硅或绝缘体上硅。栅极金属可以由铜、铝、锆、钛、钨、钽、钌、钯、铂、钴，镍或它们的合金制成。其他合适的材料在本公开预期的范围内。可以通过诸如化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)或原子层沉积(ALD)的任何合适的技术来沉积栅极金属。
接下来，可以在栅电极上方沉积高k介电层。高k介电材料是介电常数高于二氧化硅的材料，包括但不限于氧化铪(HfO2)、氧化硅铪(HfSiO)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)，氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)。其他合适的材料在本公开预期的范围内。
接下来，可以在高k介电层上沉积半导体材料层。半导体材料层可以被图案化并且离子注入以形成有源区(源极/漏极区)和位于有源区之间的沟道区。半导体材料可以由非晶硅或半导体氧化物(诸如，InGaZnO、InWO、InZnO、InSnO、GaOx、InOx等)制成。其他合适的材料在本公开预期的范围内。半导体材料可以通过任何合适的方法形成，诸如CVD、PECVD或原子层沉积ALD。
参照图1A，示出了在形成鳍式背栅场效应晶体管的阵列之前，根据本公开实施例的第一实例性结构。第一实例性结构包括衬底8，该衬底包含半导体材料层10。衬底8可以包括块状半导体衬底，诸如半导体材料层从衬底8的顶面连续延伸到衬底8的底面的硅衬底，或者包括半导体材料层10作为覆盖掩埋绝缘层(例如氧化硅层)的顶部半导体层的绝缘体上半导体层。该实例性结构可以包括各种器件区域，这些区域可以包括随后可形成至少一个非易失性存储器单元阵列的存储器阵列区域100。例如，至少一个非易失性存储单元阵列可以包括电阻式随机存取存储器(RRAM或ReRAM)、磁/磁阻式随机存取存储器(MRAM)、铁电随机存取存储器(FeRAM)和相变存储器(PCM)器件。该实例性结构还可以包括外围区域200，在该外围区域中可以随后形成每个非易失性存储单元阵列与包括场效应晶体管的外围电路之间的电连接。可以利用存储器阵列区域100和外围区域200的区域来形成外围电路的各种元件。
诸如场效应晶体管的半导体器件可以形成在半导体材料层10上和/或之中。例如，可以通过形成浅沟槽并且随后用诸如氧化硅的介电材料填充浅沟槽而在半导体材料层10的上部中形成浅沟槽隔离结构12。其他合适的介电材料在本公开的预期范围内。各种掺杂阱(未明确示出)可以通过执行掩蔽(masked)离子注入工艺形成在半导体材料层10的上部的各个区域中。
栅极结构20可以通过沉积和图案化栅极介电层、栅电极层和栅极覆盖介电层在衬底8的顶面上方形成。每个栅极结构20可以包括栅极介电质22、栅电极24和栅极覆盖介电质28的垂直堆叠件，这在本文中被称为栅叠件(22、24、28)。可以执行离子注入工艺以形成可包括源极延伸区和漏极延伸区的延伸注入区。可以在栅叠件(22、24、28)周围形成介电栅极间隔件26。每个由栅叠件(22、24、28)和介电栅极间隔件26构成的组件构成栅结构20。可以执行附加的离子注入工艺，该工艺使用栅结构20作为自对准注入掩模来形成深有源区。这样的深有源区可以包括深源极区和深漏极区。深有源区的上部可以与延伸注入区的部分重叠。延伸注入区和深有源区的每个组合均可以构成有源区14，取决于电偏置，有源区14可以是源极区或漏极区。可以在相邻的一对有源区14之间且在每个栅叠件(22、24、28)的下方形成半导体沟道15。可以在每个有源区14的顶表面上形成金属-半导体合金区18。场效应晶体管可以形成在半导体材料层10上。每个场效应晶体管均可以包括栅极结构20、半导体沟道15、一对有源区14(其中一个用作源极区，另一个用作漏极区)，以及可选的金属-半导体合金区域18。可以在半导体材料层10上提供互补金属氧化物半导体(CMOS)电路330，该互补金属氧化物半导体(CMOS)电路330可以包括用于随后形成的TFT的阵列的外围电路。在其他实施例中，CMOS电路330可以包括鳍式场效应晶体管(FinFET)。FinFet是一种多栅极器件，例如构建在衬底上的金属氧化物半导体场效应晶体管(MOSFET)，其中，栅极形成在沟道的两侧、三侧或四侧或包裹在沟道周围，从而形成双栅极结构。因为源/漏区在硅表面上形成鳍，这些器件通常称为FinFET。与平面CMOS技术相比，FinFET器件可具有明显更快的开关时间和更高的电流密度。
可以随后在形成鳍背栅场效应晶体管阵列之前形成各种互连级结构，因此互连级结构在本文中被称为下部互连层结构(L0，L1，L2)。如果TFT的二维阵列随后要在两级互连级金属线上形成，则下部互连层结构(L0，L1，L2)可以包括接触层结构L0，第一互连层结构L1和第二互连层结构L2。接触层结构L0可以包括平坦化介电层31A和各种接触通孔结构41V，其中，平坦化介电层31A包括诸如氧化硅的平坦化介电材料，通孔结构41V接触有源区域14和栅电极24中的相应一个且形成在平坦化介电层31A内。第一互连级结构L1包括第一互连级介电层31B和形成在第一互连级介电层31B内的第一金属线41L。第一互连级介电层31B也被称为第一线级介电层。第一金属线41L可以接触接触通孔结构41V中的相应一个。第二互连级结构L2包括第二互连级介电层32，其中，第二互连级介电层32可以包括第一通孔级介电材料层和第二线级介电材料层或线-通孔级介电材料的堆叠。第二互连级介电层32可以在其中形成有第二互连级金属互连结构(42V，42L)，该第二互连级金属互连结构包括第一金属通孔结构42V和第二金属线42L。第二金属线42L的顶表面可以与第二互连级介电层32的顶表面共面。
参照图1B，非易失性存储单元阵列95和TFT选择器器件可以形成在第二互连级结构L2上方的存储阵列区域100中。随后在下面详细描述非易失性存储单元阵列95和TFT选择器器件的的结构和工艺步骤的细节。第三互连级介电层33可以在非易失性存储单元阵列95和TFT选择器器件的形成期间形成。在非易失性存储单元阵列95和TFT选择器器件晶体管所在级处形成的所有结构的集合在本文中被称为第三互连级结构L3。
参照图1C，可以在第三互连级介电层33中形成第三互连级金属互连结构(43V，43L)。第三互连级金属互连结构(43V，43L)可以包括第二金属通孔结构43V和第三金属线43L。其他互连层级结构可以随后形成，它们可以被称为上部互连级结构(L4，L5，L6，L7)。例如，上部互连层级结构(L4，L5，L6，L7)可以包括第四互连级结构L4、第五互连级结构L5、第六互连级结构L6和第七互连层结构L7。第四互连层级结构L4可以包括在其中形成有第四互连级金属互连结构(44V，44L)的第四互连级介电层34，该第四互连级金属互连结构可以包括第三金属通孔结构44V和第四金属线44L。第五互连层级结构L5可以包括在其中形成有第五互连层级金属互连结构(45V，45L)的第五互连级介电层35，该第五互连级金属互连结构可以包括第四金属通孔结构45V和第五金属线45L。第六互连层级结构L6可以包括在其中形成有第六互连级金属互连结构(46V，46L)的第六互连级介电层36，该第六互连级金属互连结构可以包括第五金属通孔结构46V和第六金属线46L。第七互连层级结构L7可以包括第七互连级介电层37，该第七互连级介电层37在其中形成有第六金属通孔结构47V(这是第七互连层级金属互连结构)和金属接合焊盘47B。金属接合焊盘47B可以被配置用于焊料接合(可以采用C4球接合或引线接合)，或者可以被配置用于金属-金属的接合(诸如铜对铜的接合)。
每个互连级介电层均可以被称为互连级介电层(ILD)层30。每个互连级金属互连结构均可以被称为金属互连结构40。位于同一级互连结构(L2至L7)内的每个金属通孔结构和上覆金属线的连续组合通过使用两个单镶嵌工艺可以顺序形成为两个分立的结构，或者可以使用双镶嵌工艺同时形成为一个整体结构。每个金属互连结构40可以包括相应的金属衬垫(例如厚度在2nm至20nm范围内的TiN、TaN或WN层)和相应的金属填充材料(例如W、Cu、Co、Mo、Ru、其他元素金属或它们的合金或组合)。其他用作金属衬垫和金属填充材料的合适的材料在本公开预期的范围内。各种蚀刻停止介电层和介电覆盖层可以介于垂直相邻的ILD层对30之间，或者可以合并到一个或多个ILD层30内。
尽管本公开被描述为采用可以将非易失性存储单元阵列95和TFT选择器器件形成为第三互连级结构L3的组件的实施例，但是非易失性存储单元阵列95和TFT选择器器件可以形成为任何其他互连级结构(例如，L1至L7)的组件的实施例在本公开中也是可以明确设想的。此外，尽管本公开被描述为使用形成八个互连层级结构的集合的实施例，但是使用不同数量的互连层级结构的实施例在本公开中也是可以明确地设想的。另外，在存储器阵列区域100中的多个互连级结构内可以提供两个或更多非易失性存储单元阵列95和TFT选择器器件的实施例在本公开中也是可以明确设想的。尽管本公开被描述为采用非易失性存储单元阵列95和TFT选择器器件可以形成在单个互连级结构中的实施例，但是非易失性存储单元阵列95和TFT选择器器件可以形成在两个垂直相邻的互连级结构的实施例在本公开中也是可以明确设想的。
图2A至7D示出了各种TFT 120以及在制造的各个阶段制造各种TFT120的方法。参照图2A至图2C，可以在衬底102上沉积栅极金属层104L。在实施例中，TFT 120可以形成为集成半导体器件中的互连结构的部分。例如，TFT 120可以形成为第三互连级结构L3的部分，在这种情况下，第二互连级介电层32可以代替衬底102。栅极金属层104L可以由任何合适的金属制成，诸如铜、铝、锆、钛、钨、钽、钌、钯、铂、钴、镍或它们的合金。其他合适的材料在本公开预期的范围内。栅极金属层104L可以通过任何合适的技术来沉积，例如化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)或原子层沉积(ALD)。
参照图3A至3C，可以对栅极金属层104L进行图案化。为了图案化栅极金属层104L，可以在栅极金属层104L上方沉积光刻胶(未示出)，并且通过光刻技术来图案化光刻胶。图案化的光刻胶可以在对栅极金属层104L进行图案化时用作掩模。图案化栅极金属层104L的结果是图案化的栅电极104。可以通过湿蚀刻或干蚀刻来执行图案化。蚀刻之后，可以通过灰化或用溶剂溶解来去除任何残留的光刻胶。
参照图4A至图4C，高k介电层106可以共形地沉积在衬底102和图案化的栅电极104上方。接下来，沟道层108可以共形地沉积在高k介电层106上方。高k介电材料的实例包括但不限于氧化铪(HfO2)、氧化硅铪(HfSiO)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、氧化锆、氧化钛、铝氧化物、二氧化铪-氧化铝(HfO2-Al2O3)。其他合适的材料在本公开预期的范围内。沟道层108包括半导体材料。适用于沟道层的半导体材料的实例包括但不限于非晶硅或半导体氧化物，例如InGaZnO、InWO、InZnO、InSnO、GaOx、InOx等。其他合适的材料在本公开预期的范围内。在各种实施例中，高k介电层106可以具有在0.5至5.0nm范围内的厚度thk，例如1-4nm，但是可以使用更大和更小的厚度。在各种实施例中，沟道层108可以具有在1至20nm的范围内的厚度tc，例如3至15nm，但是可以使用更大和更小的厚度。
参照图5A至5C，可以在沟道层108上方沉积硬掩模层110。硬掩模层110可以由任何合适的材料制成，例如非晶碳、有机硅氧烷基材料、SiN、SiON或它们的组合。其他合适的材料在本公开预期的范围内。可以使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或任何其他合适的工艺来形成硬掩模层110。可以对硬掩模层110进行图案化，使得它仅覆盖沟道层108的部分。如图5C所示，硬掩模层110可以覆盖沟道层108的位于图案化的栅电极104的侧壁上方的部分。
参照图6A至6C，可以使用硬掩模层110作为掩模来图案化沟道层108。可以通过湿蚀刻或干蚀刻来图案化沟道层108。如图6B所示，沟道层108可以具有沟道宽度WC。沟道宽度WC可以在50至300nm的范围内，例如100至200nm，尽管可以使用更大和更小的宽度。如图6C所示，可以对沟道层108的部分进行离子注入111，以在沟道区108R的任一侧上形成有源区(例如，源极/漏极区)113/114，有源区在位于图案化栅电极104的任一侧上。
参照图7A至图7D，可以将互连级介电(ILD)层38沉积在图6A至6C所示的中间结构上。ILD层38可以由任何合适的材料制成，包括但不限于SiO2。其他合适的材料在本公开预期的范围内。然后可以在ILD层38中向下形成至有源源极区113和漏极区114的表面的通孔(未示出)。接下来，可以用导电材料填充通孔以形成接触件112。导电材料可以是TiN，W，Al或任何其他合适的材料。在形成接触件112之后，可以执行平坦化步骤以平坦化ILD层38的表面和接触件112的顶面。例如，可以通过化学机械抛光(CMP)来执行平坦化步骤。
图8A是根据本公开的实施例的在形成在介电材料层中的互补金属氧化物半导体(CMOS)晶体管和金属互连结构的形成之后的实例性结构的顶视图。图8B是沿图8A的线A-A'的垂直截面图。图8C是沿图8A的线B-B'的垂直截面图，图8D是沿图8A的线C-C'的垂直截面图。参照图8A至8D，示出了在TFT 120上方沉积介电材料层以形成诸如金属隧道结(MTJ)的存储器件130的步骤。特别地，可以在TFT 120和ILD层38上方顺序形成通孔连接级(connection-via-level)介电层150。通孔连接级介电层150可以包括可以用于介电材料层30(31，32、33、34、35、36、37、38的任何材料)。例如，通孔连接级介电层150可以包括未掺杂的硅酸盐玻璃或通过原硅酸四乙酯(TEOS)的分解而沉积的掺杂的硅酸盐玻璃。通孔连接级介电层150的厚度可以在50nm至200nm的范围内，但是也可以使用更小和更大的厚度。可以将通孔连接级介电层150形成为在整个存储器阵列区域100和逻辑区域200延伸且具有相应的平坦顶面和相应的平坦底面的平面毯式(无图案)层。源极线149S可以形成在通孔连接级介电层150内以连接至通孔112和源极区113。尽管未在图8A至8D中示出，在一些实施例中，可以形成单独的漏极线149D以连接随后制造的存储器件130的相应的漏极区域114和底部电极153。
图9A是根据本公开的实施例的在形成防止源极线与随后的存储器件层之间的任何电连接的辅助介电层150A之后的实例性结构的顶视图。图9B是沿图9A的线A-A'的垂直截面图，图9C是沿图9A的线B-B'的垂直截面图，图9D是沿图9A的C-C'线的垂直截面图。可以在形成的源极线149S上方沉积附加的通孔连接级介电层150A。附加的通孔连接级介电层150A可以由与通孔连接级介电层150相同的材料形成。
图10A是根据本公开的各种实施例的在形成漏极接触件之后的实例性结构的顶视图。图10B是沿图10A的线A-A'的垂直截面图，图10C是沿图10A的线B-B'的垂直截面图，图10D是沿图10A的C-C'线的垂直截面图。参照图10A至图10D，可以形成穿过通孔连接级介电层150/150A的通孔腔。例如，光刻胶层(未示出)可以被施加在通孔连接级介电层150/150A上方并且可以被图案化以在存储器阵列区域100的覆盖TFT 120的漏极接触件112中的相应一个区域内形成开口。可以进行的各向异性蚀刻，以将光刻胶层中的图案转印穿过通孔连接级介电层150/150A。通过各向异性蚀刻工艺形成的通孔腔在本文中被称为下部电极接触通孔腔，因为随后在下部电极接触通孔腔中形成了MJT器件130的底部电极通孔连接结构。下部电极接触通孔腔可以具有倾斜侧壁，该倾斜侧壁的倾角(相对于垂直方向)在1度至10度的范围内。接触件112的顶表面可以在每个下电极接触通孔腔的底部处物理暴露。随后可以例如通过灰化去除光刻胶层。
金属阻挡层可以覆盖接触件112的物理暴露的顶表面、下部电极接触通孔腔的倾斜侧壁以及通孔连接级介电层150的顶面，而没有任何孔穿过其中。金属阻挡层可以包括诸如TiN、TaN和/或WN的导电金属氮化物。其他在本公开预期的范围内的合适材料也可以被使用。金属阻挡层的厚度可以在3nm至20nm的范围内，但是也可以使用更小和更大的厚度。
诸如钨或铜的金属填充材料可以沉积在下部电极接触通孔腔的剩余体积中。可以通过诸如化学机械平坦化的平坦化工艺来去除金属填充材料和金属阻挡层的覆盖包括通孔连接级介电层150的最上表面的水平面的部分。金属填充材料的位于相应的通孔腔中的的每个保留部分包括金属通孔填充材料部分152。金属阻挡层的位于相应的通孔腔中的每个保留部分包括金属阻挡层151。每个填充通孔腔体的金属阻挡层151和金属填充材料部分152的组合构成通孔连接结构(151,152)。可在底层接触件112上的通孔连接级150层中形成通孔结构连接(151,152)的阵列。
图11A是根据本公开的实施例的在形成包括底部电极材料层、非磁性金属缓冲材料层、合成反铁磁体层、非磁性隧道阻挡材料层、自由磁化材料层、顶部电极材料层和金属蚀刻掩模材料层的叠层之后的实例性结构的顶视图。图11B是沿图11A的线A-A'的垂直截面图，图11C是沿图11A的线B-B'的垂直截面图。
参照图11A至11C，包括底部电极材料层153L、非磁性金属缓冲材料层154L、合成反铁磁体层160L、非磁性隧道阻挡材料层155L、自由磁化材料层156L、顶部电极材料层157L和金属蚀刻掩模材料层158L的叠层可以在金属阻挡层和金属通孔填充材料部分152上方形成。可以通过相应的化学汽相沉积工艺或相应的物理汽相沉积工艺来沉积叠层内的各层。叠层内的每一层都可以沉积为平坦的毯状材料层，该平坦的毯状材料层始终具有相应的均匀厚度。非磁性金属缓冲材料层154L、合成反铁磁体层160L、非磁性隧道阻挡材料层155L和自由磁化材料层156L被统称为存储材料层。换言之，存储材料层形成在下部电极材料层153L与上部电极材料层157L之间。
尽管本公开被描述为使用其中存储材料层包括非磁性金属缓冲材料层154L、合成反铁磁体层160L、非磁性隧道阻挡材料层155L和自由磁化材料层156L的实施例，但是本公开的方法和结构可以应用于其中存储材料层包括设置在底部电极材料层153L和顶部电极材料层157L之间的不同层堆叠并且包括可以以任何方式存储信息的材料层的任何结构。本文明确地设想了本公开的修改，其中，存储材料层包括相变存储材料、铁电存储材料或空位调制的导电氧化物材料(vacancy-modulated conductive oxide material)。
底部电极材料层153L包括至少一种非磁性金属材料，例如，TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt，它们的合金和/或它们的组合。其他在本公开预期的范围内的合适材料也可以被使用。例如，底部电极材料层153L可以包括和/或可以基本上由诸如W、Cu、Ti、Ta、Ru、Co、Mo或Pt的元素金属组成。底部电极材料层153L的厚度可以在10nm至100nm的范围内，但是也可以使用更小和更大的厚度。
非磁性金属缓冲材料层154L包括可以用作晶种层的非磁性材料。具体而言，非磁性金属缓冲材料层154L可以提供模板晶体结构，该模板晶体结构沿着使合成反铁磁体层160L内的参考层的磁化最大化的方向排列合成反铁磁体层160L的材料的多晶粒。非磁性金属缓冲材料层154L可以包括Ti、CoFeB合金、NiFe合金、钌或它们的组合。非磁性金属缓冲材料层154L的厚度可以在3nm至30nm的范围内，但是也可以使用更小和更大的厚度。
合成反铁磁体(SAF)层160L可以包括铁磁硬层161、反铁磁性耦合层162和参考磁化层163的叠层。铁磁硬层161和参考磁化层163中的每一个均可以具有各自固定的磁化方向。反铁磁性耦合层162在铁磁硬层161的磁化与参考磁化层163的磁化之间提供反铁磁性耦合，使得在随后形成的存储单元的操作过程中铁磁硬层161的磁化方向与参考磁化层163的磁化方向保持固定。铁磁硬层161可以包括硬铁磁材料，例如PtMn、IrMn、RhMn、FeMn、OsMn等。参考磁化层163可以包括硬铁磁材料，例如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt等。也可以使用其他在本公开预期范围内的合适的材料。反铁磁性耦合层162可以包括钌或铱。可以选择反铁磁性耦合层162的厚度，使得由反铁磁性耦合层162引起的交换相互作用使铁磁硬层161和参考磁化层163的相对磁化方向稳定在相反的方向上，即，反平行排列。在一个实施例中，SAF层160L的净磁化是通过使铁磁硬层161的磁化强度与参考磁化层163的磁化强度匹配。SAF层160L的厚度可以在一个范围内。从5nm至30nm，尽管也可以使用更小和更大的厚度。
非磁性隧道阻挡材料层155L可以包括隧道阻挡材料，该隧道阻挡材料可以是具有允许电子隧穿的厚度的电绝缘材料。例如，非磁性隧道阻挡材料层146L可以包括氧化镁(MgO)、氧化铝(Al2O3)、氮化铝(AlN)、氧氮化铝(AlON)、氧化铪(HfO2)或氧化锆(ZrO2)。也可以使用其他在本公开预期范围内的合适材料。非磁性隧道阻挡材料层155L的厚度可以是0.7nm至1.3nm，但是也可以使用更小和更大的厚度。
自由磁化材料层156L包括具有与参考磁化层163的磁化方向平行或反平行的两个稳定的磁化方向的铁磁材料。自由磁化材料层156L包括诸如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等硬铁磁材料。也可以使用其他在本公开预期范围内的合适材料。自由磁化材料层156L的厚度可以在1nm至6nm的范围内，但是也可以使用更小和更大的厚度。
顶部电极材料层157L包括顶部电极材料，顶部电极材料可以包括可以用于底部电极材料层153L的任何非磁性材料。可用于顶部电极材料层157L的实例性金属材料包括但不限于TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、它们的合金和/或它们的组合。也可以使用其他在本公开预期范围内的合适材料。例如，底部电极材料层153L可以包括诸如W、Cu、Ti、Ta、Ru、Co、Mo或Pt的元素金属和/或可以基本上由这些元素金属组成。顶部电极材料层157L的厚度可以在10nm至100nm的范围内，但是也可以使用更小和更大的厚度。
金属蚀刻掩模材料层158L包括对于各向异性蚀刻工艺提供高抵抗性的金属蚀刻停止材料，该各向异性蚀刻工艺随后将用于蚀刻介电材料(可以包括例如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃或有机硅酸盐玻璃)。在一个实施例中，金属蚀刻掩模材料层158L可以包括导电金属氮化物材料(例如TiN，TaN或WN)或导电金属碳化物材料(例如TiC，TaC或WC)。在一个实施例中，金属蚀刻掩模材料层158L包括TiN和/或基本上由TiN组成。可以通过化学汽相沉积或物理汽相沉积来沉积金属蚀刻掩模材料层158L。金属蚀刻掩模材料层158的厚度可以在从2nm到20nm的范围内，例如从3nm到10nm，尽管也可以使用更小和更大的厚度。
图12A是根据本公开的实施例的在将金属蚀刻掩模材料层图案化为金属蚀刻掩模部分之后的实例性结构的顶视图。图12B是沿图12A的线A-A'的垂直截面图，图12C是沿图12A的线B-B'的垂直截面图。
参照图12A至图12C，可以在金属蚀刻掩模材料层158L上方施加光刻胶层165，并且可以对光刻胶层165进行光刻图案化以形成离散的光刻胶材料各部分的阵列。离散的光刻胶材料各部分的阵列中的每个离散光刻胶材料部分均可以覆盖通孔连接结构(151、152)中的相应一个。在一个实施例中，通孔连接结构(151、152)可以被布置为具有沿着第一水平方向的第一节距和沿着第二水平方向的第二节距的二维周期性阵列。离散的光刻胶材料各部分可以被布置为具有与通孔连接结构(151、152)的二维周期性阵列相同周期性的二维周期性阵列。
可以执行第一各向异性蚀刻工艺以蚀刻金属蚀刻掩模材料层158L的未掩蔽区域。第一各向异性蚀刻工艺使用光刻胶层165作为蚀刻掩模，并且金属蚀刻掩模材料层158L的图案化部分包括金属蚀刻掩模部分158。第一各向异性蚀刻工艺将金属蚀刻掩模材料层158L图案化为金属蚀刻掩模部分158的二维阵列。金属蚀刻掩模部分158的二维阵列可以复制光刻胶层165的图案。光刻胶层165可以在第一各向异性蚀刻工艺之后被去除，或者可以在随后的第二各向异性蚀刻工艺期间，保留在金属蚀刻掩模部分158的二维阵列上。
图13是根据本公开的实施例的在形成存储器单元130的阵列和金属蚀刻停止部分的阵列之后的实例性结构的垂直截面图。参照图13，可以执行第二各向异性蚀刻工艺以将金属蚀刻掩模部分158的二维阵列的图案转印穿过包括顶部电极材料层157L、自由磁化材料层156L、非磁性隧道阻挡材料层155L、合成反铁磁体层160L、非磁性金属缓冲材料层154L和底部电极材料层153L的叠层。在第二各向异性蚀刻工艺期间，蚀刻叠层(157L，156L，155L，160L，154L，153L)的未被金属蚀刻掩模部分158掩蔽的部分。在第二各向异性蚀刻工艺开始时存在光刻胶层165的实施例中，可以在第二各向异性蚀刻工艺期间附带地消耗光刻胶层165，并且金属蚀刻掩模部分158可以至少在底部电极材料层153L的图案化期间用作蚀刻掩模。替代地，在第二各向异性蚀刻工艺之前去除光刻胶层165的实施例中，金属蚀刻掩模部分158可以在整个第二各向异性蚀刻工艺中用作蚀刻掩模。
第二各向异性蚀刻工艺可以包括一系列的依次蚀刻下面叠层的各种材料层的各向异性蚀刻步骤。在一个实施例中，叠层的图案化部分可包括具有非零倾角，即，具有非垂直表面的侧壁。倾角可以随层的不同而变化，并且通常可以在3度至30度的范围内，例如从6度到20度，尽管也可以使用较小和较大的倾角。通过第二各向异性蚀刻工艺可以使通孔连接级介电层150的未掩蔽部分垂直地凹进。
可以将金属蚀刻掩模材料层158L、顶部电极材料层157L、自由磁化材料层156L、非磁性隧道阻挡材料层155L、合成反铁磁体层160L、非磁性金属缓冲材料层154L和底部电极材料层153L的叠层(158L，157L，156L，155L，155L，160L，154L，153L)图案化为存储单元(153、154、160、155、156、157)阵列和金属蚀刻掩模部分158的阵列。每个存储单元(153、154、160、155、156、157)均包括底部电极153、存储材料叠件(154、160、155、156)和顶部电极157。每个金属蚀刻掩模部分158均是金属蚀刻掩模材料层158L的覆盖在存储单元(153、154、160、155、156、157)中的相应一个上的图案化部分。
在一个实施例中，每个存储单元(153、154、160、155、156、157)可以是磁隧道结(MTJ)存储单元130。每个MTJ存储单元130(153、154、160、155、156、157)可包括底部电极153、磁隧道结结构(160、155、156)和顶部电极157。每个磁隧道结(160、155、156)可以包括合成反铁磁体(SAF)结构160、非磁性隧道阻挡层155和自由磁化层156。可以在底部电极153和磁隧道结(160、155、156)之间提供非磁性金属缓冲层154。每个底部电极153是底部电极材料层153L的图案化部分。每个SAF结构160是SAF层160L的图案化部分。每个非磁性隧道阻挡层155是非磁性隧道阻挡材料层155L的图案化部分。每个自由磁化层156是自由磁化材料层156L的图案化部分。每个顶部电极157是金属蚀刻掩模材料层158L的图案化部分。在一个实施例中，金属蚀刻掩模部分158包括导电金属氮化物材料(例如TiN，TaN或WN)和/或基本上由导电金属氮化物材料(例如TiN，TaN或WN)组成，并且每个存储单元(153、154、160、155、156、157)包括垂直堆叠件，该垂直堆叠件包括合成反铁磁体结构160、非磁性隧道阻挡层155和自由磁化层156。
图14是根据本公开的实施例的在形成内部介电间隔件部分的阵列之后的实例性结构的垂直截面图。参照图14，诸如氮化硅的第一介电材料可以共形地沉积在存储单元(153、154、160、155、156、157)阵列和金属蚀刻掩模部分158的阵列上。例如，第一介电材料可以通过化学汽相沉积工艺沉积。在水平表面上的第一介电材料的厚度可以在2nm至20nm的范围内，例如在4nm至10nm的范围内，但是也可以使用更小和更大的厚度。可以执行各向异性蚀刻工艺以去除第一介电材料的水平部分。第一介电材料的保留部分包括内部介电间隔件部分166的阵列，该内部介电间隔件部分166横向地围绕存储单元阵列(153、154、160、155、156、157)。在一个实施例中，可以选择各向异性蚀刻工艺的持续时间，以使得金属蚀刻掩模部分158的阵列的侧壁部分地或全部地物理暴露。每个内部介电间隔件部分166的最大厚度可以在2nm至20nm的范围内，例如在4nm至10nm的范围内，但是也可以使用更小和更大的厚度。
图15是根据本公开的实施例的在形成外部介电间隔件部分的阵列之后的实例性结构的垂直截面图。参照图15，例如介电金属氧化物的第二介电材料可以共形地沉积在内部介电间隔件部分166的阵列上。例如，第二介电材料可以包括氧化铝，氧化铪，氧化镧或氧化钇，并且可以通过化学汽相沉积工艺沉积。在水平表面上方的第二介电材料的厚度可以在2nm至20nm的范围内，例如在4nm至10nm的范围内，但是也可以使用更小和更大的厚度。可以执行各向异性蚀刻工艺以去除第二介电材料的水平部分。第二介电材料的保留部分包括外部介电间隔件部分167的阵列，该阵列横向地围绕内部介电间隔件部分166的阵列。在一个实施例中，外部介电间隔件部分167可以直接沉积在金属蚀刻掩模部分158的侧壁上。在一个实施例中，金属蚀刻掩模部分158的每个侧壁的整体可以接触相应的外部介电间隔件部分167。每个外部介电间隔件部分167的最大厚度可以在2nm至20nm的范围内，例如4nm到10nm，但也可以使用更小和更大的厚度。
内部介电间隔件部分166和外部介电间隔件部分167的每个组合构成介电间隔件(166、167)。介电间隔件(166、167)的阵列横向围绕存储单元(153、154，160、155、156、157)阵列和金属蚀刻掩模部分158的阵列。尽管本公开被描述为使用介电间隔件(166、167)包括内部介电间隔件部分166和外部介电间隔件部分167的实施例，但介电间隔件由内部介电间隔件部分166组成或由外部介电间隔件部分167组成的实施例也明确在本公开的预期设想里。通常，介电间隔件(166、167)可围绕金属蚀刻掩模部分158的阵列内的每个金属蚀刻掩模部分158形成。每个介电间隔件(166、167)可以直接形成在相应的金属蚀刻掩模部分158的侧壁上和周围。
图16是根据本公开的实施例的在形成存储器级介电层之后的实例性结构的垂直截面图。参照图16，可以在介电间隔件(166、167)的阵列周围形成存储器级介电层170。存储器级介电层170包括可平坦化的介电材料，例如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃。可以通过共形沉积工艺(例如化学汽相沉积工艺)或自平坦化沉积工艺(例如旋涂)来沉积存储级介电层170的介电材料。可以执行化学机械平坦化工艺以从包括金属蚀刻掩模部分158的顶表面的水平面上方去除沉积的介电材料的部分。各种平坦化辅助结构(未示出)，例如金属蚀刻掩模材料层158L的电隔离的图案化各部分和下面的材料层可以在逻辑区域200中使用以辅助沉积的二烯丙基材料(dialuric material)的平坦化。在平坦化工艺之后沉积的介电材料的保留部分构成存储器级介电层170。存储器级介电层170的顶表面可以在与金属蚀刻掩模部分158的顶表面相同的水平面内。在一个实施例中，介电间隔件(166、167)的顶表面，例如外部介电间隔件部分167的顶表面，可以在与存储器级介电层170的顶表面相同的水平面内。
图17是根据本公开的实施例的在形成介电蚀刻停止层和通孔级介电层之后的实例性结构的垂直截面图。参照图17，第一介电蚀刻停止层172和第二介电蚀刻停止层174可以顺序地沉积在存储器级介电层170上方。第一介电蚀刻停止层172包括与存储器级介电层170的介电材料不同的介电材料。在一个实施例中，存储器级介电层170可以包括硅氧化基的介电材料，例如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃，并且第一介电蚀刻停止层172可以包括包含硅的介电材料，例如氮化硅、氮氧化硅、碳化硅或碳化硅氮化物。可以通过共形或非共形沉积工艺来沉积第一介电蚀刻停止层172。在一个实施例中，第一介电蚀刻停止层172可以通过化学汽相沉积，原子层沉积或物理汽相沉积形成。第一介电蚀刻停止层172的厚度可以在2nm至20nm的范围内，例如在3nm至12nm的范围内，但是也可以使用更小和更大的厚度。
第二介电蚀刻停止层174包括与第一介电蚀刻停止层172的介电材料不同的介电材料。在一个实施例中，第二介电蚀刻停止层174可以包括介电金属氧化物材料，例如氧化铝、氧化铪、氧化钛、氧化钽、氧化钇和/或氧化镧。可以通过共形或非共形沉积工艺来沉积第二介电蚀刻停止层174。在一个实施例中，第二介电蚀刻停止层174可通过化学汽相沉积，原子层沉积或物理汽相沉积形成。第二介电蚀刻停止层174的厚度可以在2nm至20nm的范围内，例如在3nm至12nm的范围内，但是也可以使用更小和更大的厚度。
第一介电蚀刻停止层172和第二介电蚀刻停止层174可以随后被图案化，使得第一介电蚀刻停止层172和第二介电蚀刻停止层174保留在存储器阵列区域100中，并且从逻辑区域200处去除。例如，可以在第二介电蚀刻停止层174上方施加光刻胶层(未示出)，并且可以光刻图案化光刻胶层以覆盖存储器阵列区域100而不覆盖逻辑区域200。例如，可以执行蚀刻工艺(例如湿蚀刻工艺)以蚀刻第一介电蚀刻停止层172和第二介电蚀刻停止层174的未掩蔽部分。随后可以例如通过灰化去除光刻胶层。
可以在介电蚀刻停止层(172，174)上方形成通孔级介电层176。通孔级介电层176包括介电材料，例如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃或有机硅酸盐玻璃。可以通过共形沉积工艺(例如化学汽相沉积工艺)或自平坦化沉积工艺(例如旋涂)来沉积通孔级介电层176的介电材料。存储阵列区域100中的通孔级介电层176的厚度可以在50nm至300nm的范围内，例如在80nm至200nm的范围内，但是也可以使用更小和更大的厚度。
可以在通孔级介电层176上方形成通孔级金属蚀刻掩模层178。通孔级金属蚀刻掩模层178包括可以在随后的各向异性蚀刻工艺中用作蚀刻掩模的金属材料。例如，通孔级金属蚀刻掩模层178可以包括导电金属氮化物材料(例如TiN、TaN或WN)或导电金属碳化物材料(例如TiC、TaC或WC)。在一个实施例中，通孔级金属蚀刻掩模层178包括与金属蚀刻掩模部分158相同的材料。在一个实施例中，通孔级金属蚀刻掩模层178和金属蚀刻掩模部分158包括氮化钛和/或基本上由氮化钛组成。可以通过化学汽相沉积或物理汽相沉积形成通孔级金属蚀刻掩模层178。通孔级金属蚀刻掩模层178的厚度可以在2nm至20nm的范围内，例如从3nm至10nm，但是也可以使用更小和更大的厚度。
图18是根据本公开的实施例的在通孔级金属蚀刻掩模层的沉积和图案化之后的实例性结构的垂直截面图。参照图18，可以在通孔级金属蚀刻掩模层178上方施加光刻胶层77，并且可以光刻图案化光刻胶层77以在覆盖金属蚀刻掩模部分158的阵列的区域中形成开口阵列。光刻胶层77中的每个开口的面积可以大于、小于或等于下面的金属蚀刻掩模部分158的面积。在平面图中，即，沿垂直方向的视图，光刻胶层77中的每个开口的外围可以位于下面的金属蚀刻掩模部分158的侧壁的外部，可以位于下面的金属蚀刻掩模部分158的侧壁的内部，或者可以与光刻胶层77的侧壁重合。可以在逻辑区域200内的光刻胶层77中形成另外的开口。
可以执行蚀刻工艺以将光刻胶层77中的图案转印穿过通孔级金属蚀刻掩模层178。蚀刻工艺可以包括各向异性蚀刻工艺或各向同性蚀刻工艺。在一个实施例中，可以执行诸如反应离子蚀刻工艺的各向异性蚀刻工艺，以将光刻胶层77中的图案转印穿过通孔级金属蚀刻掩模层178。例如，可以随后例如通过灰化去除光刻胶层77。
图19是根据本公开的实施例的在形成通孔腔的阵列之后的实例性结构的垂直截面图。参照图19，可以使用通孔级金属蚀刻掩模层178作为蚀刻掩模来执行第一各向异性蚀刻工艺。第一各向异性蚀刻工艺可以包括反应离子蚀刻工艺，该反应离子蚀刻工艺相对于第二介电蚀刻停止层174的介电材料，对通孔级介电层176，存储器级介电层170和通孔连接级介电层150的介电材料选择性地进行蚀刻。在一个实施例中，通孔级介电层176、存储器级介电层170和通孔连接级介电层150可以包括硅氧化基的介电材料，例如未掺杂的硅酸盐玻璃，掺杂的硅酸盐玻璃或有机硅酸盐玻璃，并且第一各向异性蚀刻工艺可以包括反应离子蚀刻工艺，该反应离子蚀刻工艺相对于第二介电蚀刻停止层174的介电材料，选择性地蚀刻硅氧化基的介电材料。
可以在穿过通孔级金属蚀刻掩模层178的开口的下方形成通孔腔179。具体地，可以在存储器阵列区域100中形成垂直延伸穿过通孔级介电层176的通孔腔179。第二介电蚀刻停止层174的顶面可以在每个通孔腔179的底部处物理暴露。可以在存储单元(153、154、160、155、156、157)阵列上形成通孔腔179的阵列。
在一个实施例中，通过通孔级介电层176形成的每个通孔腔179可以具有比每个金属蚀刻掩模部分158的横向范围更大的横向范围。在一个实施例中，每个金属蚀刻掩模部分158可以具有圆形水平截面形状、椭圆形水平截面形状、矩形水平截面形状或圆角矩形的水平截面形状。在该实施例中，每个通孔腔179可以具有是一个金属蚀刻掩模部分158的水平截面形状的放大的水平截面形状。在说明性实例中，每个通孔腔的最大横向尺寸179可能在一个金属蚀刻掩模部分158的最大横向尺寸的100.1％至150％的范围内。
图20是根据本公开的实施例的在蚀刻穿过第二介电蚀刻停止层的物理暴露的部分之后的实例性结构的垂直截面图。参照图20，可以通过蚀刻第二介电蚀刻停止层174的物理暴露部分而垂直延伸通孔腔179。例如，可以执行第一湿法蚀刻工艺以去除第二介电蚀刻停止层174的物理暴露部分。例如，如果第二介电蚀刻停止层174包括介电金属氧化物材料，则相对于通孔级介电层176和第一介电蚀刻停止层172的介电材料，湿法蚀刻工艺选择性地蚀刻介电金属氧化物材料。
图21是根据本公开的实施例的在蚀刻穿过第一介电蚀刻停止层的物理暴露部分之后的实例性结构的垂直截面图。参照图21，可以通过蚀刻第一介电蚀刻停止层172的物理暴露部分而垂直地延伸通孔腔179。例如，可以使用通孔级金属蚀刻掩模层178来执行第二各向异性蚀刻工艺以去除第一介电蚀刻停止层172的物理暴露部分。第二各向异性蚀刻工艺的化学性质对于金属蚀刻掩模部分158、外部介电间隔件部分167和存储器级介电层170的材料可具有选择性。例如，第一介电蚀刻停止层172可以包括氮化硅，并且第二各向异性蚀刻工艺可以包括反应离子蚀刻工艺，相较于外部介电间隔件部分167和存储级介电层170的介电材料以及金属蚀刻掩模部分158的金属材料，该反应离子蚀刻工艺选择性地蚀刻氮化硅。在说明性实例中，第二各向异性蚀刻工艺可以包括使用HBr，CF4，O2，N2，CHxFy，Ar和/或He作为工艺气体的反应离子蚀刻工艺。
通孔腔179垂直地延伸穿过通孔级介电层176和介电蚀刻停止层(172、174)，并且介电蚀刻停止层(172、174)的侧壁在每个通孔腔179周围物理地暴露。金属蚀刻掩模部分158的顶表面可以在第一通孔腔179的阵列下方物理暴露。在一个实施例中，通孔腔179的阵列可以形成为二维周期性阵列。
图22是根据本公开的实施例的在去除金属蚀刻掩模部分之后的实例性结构的垂直截面图。参照图22，可以执行蚀刻工艺以蚀刻金属蚀刻掩模部分158和通孔级金属蚀刻掩模层178的金属材料。蚀刻工艺可以包括各向同性蚀刻工艺。例如，可以执行第二湿蚀刻工艺以去除金属蚀刻掩模部分158和通孔级金属蚀刻掩模层178。在金属蚀刻掩模部分158和通孔级金属蚀刻掩模层178包括氮化钛的实施例中，用于蚀刻金属蚀刻掩模部分158和通孔级金属蚀刻掩模层178的湿蚀刻工艺可以包括硝酸和氢氟酸的组合或SC1溶液(氢氧化铵、过氧化氢和水的组合)。金属蚀刻掩模部分158和通孔级金属蚀刻掩模层178可以通过第二湿蚀刻工艺同时去除。
通常，相较于顶部电极157、外部介电间隔件部分167、存储器级介电层170和通孔级介电层176的材料，可以选择性地去除金属蚀刻掩模部分158。换言之，蚀刻工艺可以是选择性蚀刻工艺。在一个实施例中，金属蚀刻掩模部分158的阵列和通孔级金属蚀刻掩模层178可以包括相同的导电金属氮化物材料，并且可以通过可以是湿蚀刻工艺的蚀刻工艺同时去除。顶部电极157的顶表面可以在第一通孔腔179的阵列下方物理暴露。在一个实施例中，在去除金属蚀刻掩模部分158的阵列时，每个介电间隔件(166、167)的内侧壁可以物理暴露。
在一个实施例中，每个通孔腔179可具有由介电蚀刻停止层(172、174)和通孔级介电层176横向地包围的上部，以及由相应的介电间隔件(166、167)横向包围的向下突出的部分。在一个实施例中，向下突出的部分可以具有小于每个第一通孔腔179的上部的横向尺寸。在该实施例中，介电间隔件(166，167)的水平顶表面和可选的存储器级介电层170的水平顶表面可以物理暴露于每个第一通孔腔179。
图23A是根据本公开的实施例的在通孔腔内和上方沉积金属阻挡层和金属填充材料层之后的实例性结构的顶视图。图23B是沿图23A的线A-A'的垂直截面图，图23C是沿图23A的线B-B'的垂直截面图。
参照图23A至23C，可以在通孔腔179中顺序沉积金属阻挡层82L和金属填充材料层84L。金属阻挡层82L包括金属阻挡材料，即，用作阻挡扩散的金属材料。此外，金属阻挡层82L的材料可以增强金属填充材料层84L对通孔179周围的介电表面的粘附。在一个实施例中，金属阻挡层82L可以包括诸如TiN、TaN或WN的金属氮化物材料。通常，金属氮化物材料具有比元素金属或至少两种元素金属的金属间合金更高的电阻率。因此，金属阻挡层82L的厚度可以选择为最小水平，只要金属阻挡层82L提供足够的粘附性和扩散阻挡性即可。金属阻挡层82L的垂直延伸部分的厚度可以在2nm至12nm的范围内，例如在3nm至6nm的范围内，但是也可以使用更小和更大的厚度。可以通过化学汽相沉积或物理汽相沉积来沉积金属阻挡层82L。金属阻挡层82L直接接触顶部电极158的顶表面。因此，在金属阻挡层82L和顶部电极157之间没有中间金属阻挡材料。
金属填充材料层84L包括提供高导电率的金属材料。例如，金属填充材料层84L可以包括元素金属或至少两种元素金属的金属间合金。在一个实施例中，金属填充材料层84L可包括W、Cu、Co、Ru、Mo、Al、它们的合金和/或它们的层堆叠。也可以使用本公开预期范围内的其他合适材料。可以通过物理汽相沉积、化学汽相沉积、电镀和/或化学镀来沉积金属填充材料层84L。可以在金属填充接触件84L上方形成位线184。
在各个实施例中，堆叠在TFT 120上方的至少一个存储单元130和TFT120的组合可以被称为存储结构300，其中TFT 120用作存储器件选择器。在一些实施例中，TFT 120可指包括选择器层125，该选择器层125包括高k层106和沟道层108。选择器层125可以工作以控制流向存储单元130的电流。
在一些实施例中，存储结构300可以包括连接至单个选择器层125的多个存储单元130，其中，选择器层125被配置为控制流向与它连接的每个存储单元130的电流。
图24A是根据本公开的各种实施例的存储器件500的顶视图。图24B是图24A的部分P的放大平面图，该平面图具有透明层以示出各元件相对于彼此的位置。图24C是沿图24B的线A-A'截取的截面图。图24D是沿图24B的线B-B'截取的截面图。
参考图24A至图24D所示，存储器阵列器件500可包括存储器结构300的阵列。每个存储器结构300均可包括例如图22所示的存储器结构300或图23B和23C图22中所示的简化的存储器结构。如上所述，可以在BEOL中在衬底102上形成存储器结构300。
衬底102可以是诸如硅晶圆的半导体晶圆。替代地或附加地，衬底102可以包括元素半导体材料，化合物半导体材料和/或合金半导体材料。元素半导体材料的实例可以是但不限于晶体硅、多晶硅、非晶硅，锗和/或金刚石。化合物半导体材料的实例可以是但不限于碳化硅，砷化镓，磷化镓、磷化铟、砷化铟和/或锑化铟。合金半导体材料的实例可以是但不限于SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP。
另外，衬底102可以包括在FEOL工艺期间形成的结构，例如掺杂区、层间介电(ILD)层、导电部件和/或隔离结构。此外，衬底102还可以包括要被图案化的单个或多个材料层。例如，材料层可以包括硅层、介电层和/或掺杂的多晶硅层。在一些实施例中，衬底102包括有源组件或电路，例如晶体管、，导电部件、注入区域、电阻器、电容器和其他半导体元件。
存储器件500可以包括导线，诸如，也可以称为栅极线或栅电极的字线104、漏极线149D、源极线149S和位线184。字线104可以在第一方向上延伸穿过衬底102。源极线和漏极线149S，149D以及位线184可以在第二方向上延伸穿过衬底102，从而与字线104交叉。
字线104、源极线149S、漏极线149D和位线184可以通过诸如化学汽相沉积(CVD)工艺、物理汽相沉积(PVD)工艺、原子层沉积工艺，高密度等离子体CVD(HDPCVD)工艺、金属有机CVD(MOCVD)工艺或等离子体增强CVD(PECVD)工艺的沉积工艺形成。字线104、源极线149S、漏极线149D和位线184可以由导电材料形成，例如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、金(Au)、铂(Pt)，其他合适的材料和/或它们的组合。
存储器件500可以包括设置在源极线149S、漏极线149D与字线104之间的选择器层125。选择器层125可以覆盖设置在衬底102上的字线104(例如，栅极线)，并且可以电连接到源极线149S和漏极线149D。换言之，选择器层125可以是设置在字线104与源极线149S、漏极线149D之间的连续半导体层。
存储单元130可以设置在相应的漏极线149D与位线184之间并且电连接到相应的漏极线149D和位线184。然而，在一些实施例中，存储单元130可以电连接到相应的源线149S。例如，存储单元130可以是MTJ存储器件130的形式，并且每根位线184可以连接存储器件130的顶部电极157(见图22)。
选择器层125可以包括高k介电层106和沟道层108。源极线149S和漏极线149D可以电连接到沟道层108。沟道层108可以包括在源极线149S和漏极线149D之间且与字线104重叠的沟道区108R。在操作期间，施加到字线104的电势可以工作以控制流过沟道区108R至存储单元130的电流。通过向特定字线104施加电压，沿着整根字线104的各TFT晶体管可以通电以形成半导体沟道108R。信息可以沿着通电的字线104被写入到存储单元中，使得施加到源极线149S的电压可以被写入到相应的存储单元130中。可替代地，可以沿着通电的字线104，通过特定存储单元的位线184读出存储在存储单元130中的电荷。
因此，每个沟道区108R，以及源极线和漏极线149S，149D和字线104的各相邻部分可以形成和/或用作薄膜晶体管(TFT)120。TFT 120可以被配置为施加到相应的存储器单元130的电压。在各个实施例中，每个TFT120可以用作用于控制相应的存储器单元130的选择器。因此，TFT 120可以代替常规的半导体器件，诸如，通过FEOL工艺在衬底102中形成的CMOS器件。换言之，可不需要将TFT 120电连接到形成在衬底102中的FEOL控制结构。此外，与采用CMOS选择器的存储器件相比，连续选择器层125可以允许更高的存储密度。
每个存储结构300均可以包括TFT 120、电连接至TFT 120的存储单元130以及位线184的电连接至存储单元130重叠部分。例如，存储器结构300的存储单元130和TFT 120可以在字线104和位线184之间的交叉处重叠。
存储器件500还可包括围绕以上部件的一个或多个介电层。例如，一个或多个TFT120可以形成在第一介电层38中，并且存储单元130可以形成在第二介电层170中。然而，在一些实施例中，介电层38和170彼此可以没有区别。
尽管在图24A至24中未示出，存储器件500和/或存储结构300可以包括附加的BEOL结构，例如导线、电阻器、通孔结构、通孔等。
尽管图2A至22示出了结合了MJT存储器单元130和作为存储器单元130的选择器的TFT 120的存储器结构300的制造，但是各种实施例可以由其他存储器单元130器件组成。
例如，图25A是根据本公开的各种实施例的可以在存储器结构300中使用的存储器单元130的截面图。参照图25A，在一些实施例中，存储单元130可以是包括底部电极400、顶部电极403、加热器401和相变材料层402的PCM存储单元。相变材料层402可以用作数据存储层。
加热器401可以由厚度在大约5nm至大约15nm范围内的TiN、TaN或TiAlN的薄膜形成，以向相变材料162提供焦耳加热。此外，加热器401可以在淬火过程中(在突然切断施加到加热器401的电流以“冻结”非晶相的期间)起到散热器的作用。
在一些实施例中，相变材料层402包括：Ga-Sb、In-Sb、In-Se、Sb-Te、Ge-Te和Ge-Sb的二元体系材料；Ge-Sb-Te、In-Sb-Te、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge和Ga-Sb-Te的三元体系；或Ag-In-Sb-Te、Ge-Sn-Sb-Te、Ge-Sb-Se-Te、Te-Ge-Sb-S、Ge-Sb-Te-O和Ge-Sb-Te-N的四元体系。在一些实施例中，相变材料层402包括硫属元素化物合金，该硫属元素化物合金包含来自元素周期表的第VI族的一种或多种元素，例如厚度为5至100nm的GST，即，Ge-Sb-Te合金(例如，Ge2Sb2Te5)。相变材料层402可以包括其他相变电阻材料，例如包括氧化钨、氧化镍、氧化铜等金属氧化物。相变材料在结晶相和非晶相之间的相变与相变材料的结构的长程有序和短程有序之间的相互作用有关。例如，长程有序的崩溃产生非晶相。晶相中的长程有序促进了导电，但非晶相则阻碍了导电并导致高电阻。为了针对不同需要调整相变材料层402的特性，相变材料层402可以掺杂有不同量的各种元素，以调节材料的接合结构内的短程有序和长程有序的比例。掺杂元素可以是通过使用例如离子注入来进行半导体掺杂的任何元素。
图25B是根据本公开的各种实施例的可以在存储结构300中使用的另一实施例存储单元130的截面图。参照图25B，在一些实施例中，存储单元130可以是包括底部电极400、顶部电极403和例如锆钛酸铅(PZT)层的铁电材料层405的PCRAM存储单元。铁电材料层405可以用作数据存储层。
图26是根据本公开的各种实施例的存储器件502的截面图。存储器件502类似于图23A至23C的存储器件500，它们之间的区别将在这里详细讨论。
参照图26，存储器件502包括多个垂直堆叠的存储结构300。例如，存储器件500可以包括设置在衬底102上的第一存储结构层510A和设置在第一存储结构层510A上的第二存储结构层510B。第一和第二存储结构层510A，510B可各自包括至少一个存储结构300、第一介电层38A和第二介电层170A。第一介电层38A可以设置在字线104、TFT 120上方，并且在其中形成有源极线149S和漏极线149D。第二介电层170A可以被布置为形成有存储器单元130和位线184。
尽管在图26中示出的第一存储结构层510A和第二存储结构层510B中的每个均包括三个存储结构300，但是第一和第二存储结构层510A，510B可以各自包括附加的存储结构300。另外，虽然示出了两个存储器结构层510A，510B，但是存储器设备502可以包括附加的存储器结构层，例如3至20个存储器结构层，它们可以在BEOL中形成且堆叠在第二存储结构层510B上。在一些实施例中，存储器件502可以包括介电层520，该介电层520被配置为分隔第一存储结构层510A和第二存储结构层510B。
图27A是根据本公开的各种实施例的存储器件600的顶部示意图，图27B是存储器件600的部分P的放大图，图27C是沿图27B的线A-A'截取的截面图。存储器件600可以类似于图24A至24D的存储器件500，因此在此将详细讨论它们之间的差异。
参照图27A至27C，存储器件600包括存储结构302，该存储结构302包括堆叠在TFT120上的存储单元130。然而，该存储器件包括用于每个存储结构302的单独的选择器层125A。换言之，每个存储结构302包括包含高k介电层106和沟道层108的单独的选择器层125A，而不是连续的选择器层125。
图28是根据本公开的各种实施例的存储器件602的截面图。存储器件602可以类似于图27A至27C所示的存储器件600，因此在此将详细讨论它们之间的差异。
参照图28，存储器件602包括多个垂直堆叠的存储结构302。例如，存储器件602可以包括设置在衬底102上的第一存储结构层610A和设置在第一存储结构层610A上的第二存储结构层610B。第一和第二存储结构层610A，610B可各自包括至少一个存储结构302、第一介电层38A和第二介电层170A。第一介电层38A可以设置在字线104、TFT 120、源极线149S和漏极线149D上。第二介电层170A可以设置在存储单元130和位线184上。
尽管在图28中示出的第一和第二存储结构层610A，610B中的每一个均包括两个存储结构302，但是第一和第二存储结构层610A，610B可以分别包括附加的存储结构302。另外，虽然示出了两个存储器结构层610A，610B，但是存储器设备602可以包括附加的存储器结构层，例如3到20个存储器结构层，它们可以在BEOL位置形成且堆叠在第二存储结构层610B上。
图29是根据本公开的各种实施例的存储器件700的截面图。该存储器件可以类似于图23A至23C，26和27A至27C的存储器件500、600和602，因此在此将详细讨论它们之间的区别。
参照图29，存储器器件700包括类似于存储器结构302的存储器结构304，除了在每个存储器结构304中，存储器单元130设置在TFT 120下方之外。具体地，在存储器结构304中，可以将存储单元130和位线184设置在源极线149S、漏极线149D、选择器层108和字线104下方。换言之，与图23C，26、27C和28的TFT 120的底栅结构相比，图29的TFT 120可以具有顶栅结构。
在一些实施例中，存储器件700可以包括设置在衬底102上的第一存储结构层710A。第一存储结构层710A可以包括多个存储结构304。具体地，存储单元130可以在第一平面中设置在衬底102上，TFT 120和/或选择器层108可以在第二平面中设置在衬底102上，其中，第一和第二平面平行于衬底102的上表面。
存储器件700可选地包括设置在第一存储结构层710A上的第二存储结构层710B。在一些实施例中，存储器件700可以包括堆叠在第二存储结构层710B上的一个或多个附加的存储结构层。
图30A是根据本公开的各种实施例的存储器件800的部分的顶视图，并且图30B是沿图30A的线A-A'截取的截面图。参照图30A和图30B，存储器件800包括布置在衬底102上并且每个都包括TFT 120和存储单元130的存储结构306。
存储器件800包括选择器层125B，每个选择器层均包括高k层106和沟道层108。与存储器件500相反，每个选择器层125B覆盖设置在衬底102上的字线104(例如，栅极线)的子集。例如，每个选择层125B可以覆盖两个相邻的存储器结构306的字线104。换言之，一个选择器层125B可以包括电连接到两个相邻的存储器单元130的TFT120。源极线149S和漏极线149D设置在沟道层108上，并且该存储器单元130与相应的漏极线149D电连接。然而，在一些实施例中，存储单元130可以电连接到相应的源极线149S。位线184(例如，顶部电极)电连接到存储单元130并且垂直于字线104延伸。
因此，可以使用单个TFT 120，通过控制施加到对应的字线104和源极线106的电势来控制两个存储单元130。换言之，字线104各自用作栅极以控制流过TFT 120的上覆沟道区的功率流。这样，与依赖于在FEOL工艺期间在衬底中形成的晶体管的存储器相比，存储器设备700的配置允许增加的存储器单元密度。虽然两个存储单元130被示为由每个选择器层125B控制，但是在其他实施例中，选择器层125B可以被配置为控制附加的存储单元130。
图31A是根据本公开的各种实施例的存储器件900的部分的顶视图，图31B是沿图31A的线A-A'截取的截面图。存储器件900类似于存储器件800。因此，将仅详细讨论它们之间的区别。
参照图31A和图31B，存储器件900包括电连接到相同选择器层125C的多个存储单元130。另外，单根字线104可以设置在选择器层125C下方。因此，可以至少部分地通过施加到字线104的电压来控制流向存储单元130的电流。在一些实施例中，可以通过控制流过与存储单元130电连接的位线184的电流来单独地控制和/或寻址存储单元130。
图32是根据本公开的各种实施例示出了形成存储器件的方法的流程图。参照图32，在步骤802中，该方法包括在半导体衬底102或ILD 30上沉积和图案化字线104(例如，栅极线)。具体地，可以通过沉积工艺来形成字线104，例如化学汽相沉积(CVD)工艺、物理汽相沉积(PVD)工艺、原子层沉积(ALD)工艺、高密度等离子体CVD(HDPCVD)工艺、金属有机CVD(MOCVD)工艺或等离子增强CVD(PECVD)工艺。
在步骤804中，高k介电层106可以共形地沉积在衬底102和字线104上方。高k介电层可以由高k材料形成，例如二氧化锆(ZrO2)、氧化铝(Al2O3)、氧化铪(HfO2)、氧化钽(Ta2O5)、氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、硅酸锆、铝酸锆、氮化硅、氮氧化硅、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金，它们的组合等。高k层106可以通过任何合适的沉积工艺形成，例如上述沉积工艺之一。
在步骤806中，可以在高k介电层106上形成沟道层108。沟道层可以通过沉积任何合适的半导体材料的薄膜来形成。例如，可以使用例如上述沉积工艺之一的任何合适的方法，通过沉积非晶硅、微晶硅或多晶硅或半导体氧化物(例如InGaZnO，InWO，InZnO，InSnO，GaOx，InOx等)的薄膜来形成沟道层108。在其他实施例中，沟道层可以由诸如硒化镉等化合物半导体材料形成。在一些实施例中，可选地对沟道层108的部分进行注入步骤(例如，离子注入)以在沟道区108R的任一侧上形成有源区(例如，源/漏区)113。
在步骤808中，可以在沟道层108上交替形成源极线149S和漏极线149D。源极线149S和漏极线149D可以包括任何合适的导电材料，例如，铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、金(Au)、铂(Pt)，其他合适的材料和/或它们的组合。源电极和漏电极可以由任何合适的图案化沉积工艺形成。
在一些实施例中，步骤808还可以包括形成围绕源电极和漏电极的介电层。例如，可以沉积介电材料层并且对它进行图案化以形成沟道或通孔，并且可以在相应的沟道或通孔中形成源电极和漏电极。
在步骤810中，可以在半导体层上形成存储单元，以使存储单元电连接到相应的漏电极。存储器单元可以包括磁阻随机存取存储器(MRAM)单元、电阻式随机存取存储器(RRAM)单元、铁电随机存取存储器(FeRAM)单元、相变随机存取存储器(PCRAM)单元或它们的组合。可以通过任何合适的沉积工艺来形成存储单元。
在一些实施例中，步骤810可以包括形成围绕存储单元的介电层。例如，可以沉积介电材料层并对它进行图案化以形成沟道或通孔，并且可以在相应的沟道或通孔中形成存储单元的源电极和漏电极。
在步骤812中，可以在存储单元上形成顶部电极(例如，位线)，从而在衬底上形成存储结构层。顶部电极可以使用如上所述的沉积工艺由如上所述的导电材料形成。在一些实施例中，可以通过在其中形成存储单元的沟道或通孔中沉积导电材料来形成顶部电极。
在一些实施例中，步骤802至812可选地重复一次或多次，以在衬底上形成附加的存储结构层。在各种实施例中，可以在存储器单元的各层之间沉积另外的介电层。
各个实施例提供了一种存储器件，包括：衬底102；设置在衬底102上的薄膜晶体管(TFT)120；设置在衬底102上并与TFT 120重叠的存储器单元130。TFT 120被配置为向存储器单元选择性地供电。存储单元130可以在BEOL位置形成。
本发明的实施例提供了一种存储器件，包括：衬底；薄膜晶体管(TFT)，设置在所述衬底上；以及存储单元，设置在所述衬底上并且与所述薄膜晶体管重叠，其中，所述薄膜晶体管被配置为选择性地向所述存储单元供电。
在一些实施例中，所述薄膜晶体管设置在所述衬底和所述存储单元之间。
在一些实施例中，所述存储单元包括：顶部电极；底部电极，与所述薄膜晶体管的漏电极接触；以及数据存储层，设置在所述顶部电极与所述底部电极之间。
在一些实施例中，所述薄膜晶体管包括：栅电极；沟道层，设置在所述栅电极上方；高k介电层，设置在所述栅电极与所述沟道层之间；以及源电极和漏电极，设置在所述沟道层上方且位于所述栅电极的任一侧上。
在一些实施例中，所述存储单元不与形成在所述衬底中的控制元件电连接。
在一些实施例中，所述衬底是包括互补金属氧化物半导体晶体管的半导体衬底；以及所述存储单元和所述薄膜晶体管在所述衬底上形成的互连结构上形成。
在一些实施例中，所述存储器单元包含磁阻随机存取存储器(MRAM)单元、电阻式随机存取存储器(RRAM)单元、铁电随机存取存储器(FeRAM)单元、相变随机存取存储器(PCRAM)单元或它们的组合。
在一些实施例中，所述存储单元设置在所述衬底与所述薄膜晶体管之间。
在一些实施例中，所述存储单元包括：顶部电极，与所述薄膜晶体管的漏电极接触；以及数据存储层，位于所述顶部电极与所述底部电极之间。
在一些实施例中，所述存储单元和所述薄膜晶体管在形成于所述衬底上的互连结构上形成。
各个实施例提供了一种存储器件，包括：衬底102；设置在衬底102上且包括沟道区的选择器层125；与选择器层125重叠的存储器单元130。存储器单元130设置在与平行于衬底的顶表面的平面平行的第一平面中。
各个实施例提供了一种存储器件，一种存储器件，包括：衬底；字线，设置在所述衬底上；选择器层，设置在所述衬底上并且包括与所述字线重叠的沟道区；以及存储单元，与所述选择器层重叠并且电连接到所述选择器层，其中，所述存储单元设置在第一平面中，所述第一平面与平行于所述衬底的顶表面的平面平行。在一些实施例中，所述选择器层包括：高k介电层；以及沟道层，设置在所述高k介电层上方并且包括所述沟道区。
在一些实施例中，该存储器件还包括：源电极和漏电极，交替设置在所述沟道层上，其中：所述字线设置在所述高k介电层下方并且与所述沟道区重叠；每个沟道区均设置在相应的一对源电极和漏电极之间；以及每个存储单元均电连接至相应的漏电极。
在一些实施例中，所述沟道层和所述高k介电层连续地延伸以覆盖至少两根所述字线。
在一些实施例中，所述沟道层和所述高k介电层连续地延伸以覆盖所有的所述字线。
在一些实施例中，所述存储器件还包括薄膜晶体管(TFT)，每个所述薄膜晶体管均包括所述沟道区域的一个并且被配置为选择性地向相应的存储单元供电。
在一些实施例中，所述存储器单元包含磁阻随机存取存储器(MRAM)单元、电阻式随机存取存储器(RRAM)单元、铁电随机存取存储器(FeRAM)单元、相变随机存取存储器(PCRAM)单元或它们的组合。
在一些实施例中，所述存储单元没有电连接至形成在所述衬底中的控制元件。
各个实施例提供了一种形成存储器件的方法，包括：在衬底上形成字线104；在字线104上形成选择器层125；在选择器层125上交替形成源极线149S和漏极线149D；在漏电极上形成存储单元130；在存储单元上形成位线。
本发明的实施例提供了一种形成存储器件的方法，包括：在衬底上沉积和图案化字线；在所述字线上方沉积选择器层；在所述选择器层上交替地形成源电极和漏电极；在所述漏电极上形成存储单元；以及在所述存储单元上形成位线。
在一些实施例中，在所述字线上沉积所述选择器层包括：在所述字线上方沉积高k介电层；以及在所述高k层上沉积沟道层，所述沟道层包括与所述字线重叠的沟道区。
根据各种实施例，提供了存储器件，存储器件包括在BEOL位置形成在衬底102上的TFT和存储单元。因此，各种实施例提供了比利用FEOL选择器来控制存储单元的常规存储器件更高的存储密度。另外，与利用FEOL选择器的存储器件相比，各种实施例提供了具有减小的串联电阻的存储器件。
各种实施例的存储器件包括连接至TFT 120选择器器件的存储单元。通过将TFT晶体管120形成为每个存储单元130的选择器，各个实施例具有许多优点。薄膜晶体管(TFT)为BEOL集成提供了许多优势。例如，TFT可以在低温下进行处理，并且可以向BEOL添加功能，而宝贵的芯片面积可以在FEOL中获得。通过将外围设备(例如功率门或输入/输出(I/O)设备)从FEOL移入BEOL的更高金属级，在BEOL中利用TFT 120可用作3nm节点制造(N3)或更高级别的缩放途径。对于给定的器件，将TFT从FEOL移到BEOL可能会导致约5至10％的面积缩小。
前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应该理解，他们可以容易地将本公开用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以进行各种改变，替换和变更。

Claims (10)

1.一种存储器件，包括：
衬底；
薄膜晶体管(TFT)，设置在所述衬底上；以及
存储单元，设置在所述衬底上并且与所述薄膜晶体管重叠，
其中，所述薄膜晶体管被配置为选择性地向所述存储单元供电。
2.根据权利要求1所述的存储器件，其中，所述薄膜晶体管设置在所述衬底和所述存储单元之间。
3.根据权利要求2所述的存储器件，其中，所述存储单元包括：
顶部电极；
底部电极，与所述薄膜晶体管的漏电极接触；以及
数据存储层，设置在所述顶部电极与所述底部电极之间。
4.根据权利要求2所述的存储器件，其中，所述薄膜晶体管包括：
栅电极；
沟道层，设置在所述栅电极上方；
高k介电层，设置在所述栅电极与所述沟道层之间；以及
源电极和漏电极，设置在所述沟道层上方且位于所述栅电极的任一侧上。
5.根据权利要求1所述的存储器件，其中，所述存储单元不与形成在所述衬底中的控制元件电连接。
6.一种存储器件，包括：
衬底；
字线，设置在所述衬底上；
选择器层，设置在所述衬底上并且包括与所述字线重叠的沟道区；以及
存储单元，与所述选择器层重叠并且电连接到所述选择器层，其中，所述存储单元设置在第一平面中，所述第一平面与平行于所述衬底的顶表面的平面平行。
7.根据权利要求6所述的存储器件，其中，所述选择器层包括：
高k介电层；以及
沟道层，设置在所述高k介电层上方并且包括所述沟道区。
8.根据权利要求7所述的存储器件，还包括：源电极和漏电极，交替设置在所述沟道层上，其中：
所述字线设置在所述高k介电层下方并且与所述沟道区重叠；
每个沟道区均设置在相应的一对源电极和漏电极之间；以及
每个存储单元均电连接至相应的漏电极。
9.一种形成存储器件的方法，包括：
在衬底上沉积和图案化字线；
在所述字线上方沉积选择器层；
在所述选择器层上交替地形成源电极和漏电极；
在所述漏电极上形成存储单元；以及
在所述存储单元上形成位线。
10.根据权利要求9所述的方法，其中，在所述字线上沉积所述选择器层包括：
在所述字线上方沉积高k介电层；以及
在所述高k层上沉积沟道层，所述沟道层包括与所述字线重叠的沟道区。
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