JP3735855B2 - 半導体集積回路装置およびその駆動方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体集積回路装置とその駆動方法に関し、特に、スイッチング素子としてトランスファゲートを多く含む論理半導体集積回路装置とその駆動方法に関するものである。
【0002】
【従来の技術】
トランスファゲートを多用する論理半導体集積回路装置としてはFPGA(Field Programmable Gate Array)がよく知られている。FPGAとは、ユーザサイドにおいて自由に論理の変更を実行することができるように構成されたゲートアレイ型半導体集積回路装置のことである。
図23は、特開平9−148440号公報にて提案されたFPGAの概略の構成を示すブロック図である。この従来例においては、チップSUBの中央部に、論理機能を変更可能な可変論理ブロックPLBと、配線間接続状態を変更可能とするスイッチマトリックスSMXとが、縦方向および横方向に交互に配置されている。そして、可変論理ブロックPLBとスイッチマトリックスSMXとのアレイの2辺に沿って、可変論理ブロックPLBおよびスイッチマトリックスSMX内に設けられているメモリセルを選択してデータを書き込むためのXデコーダ回路X−DECとYデコーダ&書き込み回路Y−DEC&WDRが設けられ、さらにこれらの回路を囲むようにチップ周辺に沿って入出力バッファセルIOBが配置されている。
可変論理ブロックPLBには、論理を変更するトランスファゲートとメモリセルとトランスファゲートに入力する信号を制御するインバータ等が形成されている。また、スイッチマトリックスSMXには、トランスファゲートとトランスファゲートのオン/オフを制御するメモリセルが形成されている。トランスファゲートはnチャネルMOSトランジスタにより構成され、可変論理ブロックPLBおよびスイッチマトリックスSMXにおいて、全体のトランジスタの約1/6程度をトランスファゲートが占める。
【0003】
図24は、図23に示したFPGAの要部を示す断面図である。図24に示されるように、SMX形成領域においては、シリコン基板101上にp型ウェル102が形成され、またPLB形成領域には、p型ウェル103が形成されている。そして、SMX形成領域においては、ゲート電極G1およびソース・ドレイン領域105を有するMOSFETQn1が形成され、またPLB形成領域には、ゲート電極G2およびソース・ドレイン領域106を有するMOSFETQn2が形成されている。基板上には、層間絶縁膜111〜115が形成され、層間絶縁膜間には、各MOSFET間を接続する第1層メタル配線M1、第2層メタル配線M2、第3層メタル配線M3、第4層メタル配線M4が形成されている。
PLB形成領域の出力信号はMOSFETQn2のドレイン領域より得られ、メタル配線M1、M2、M3を介してSMX形成領域に伝達される。そして、スイッチトランジスタであるMOSFETQn1を介して、第4層メタル配線M4に伝達され、他の可変論理ブロックPLB上を通過して他のスイッチマトリックスSMX(いずれも図示なし)に伝達される。MOSFETQn1のオン/オフはSRAMなどのメモリ素子によって制御される。
【0004】
【発明が解決しようとする課題】
この種のプログラマブル論理集積回路では、配線に多数のトランスファゲートが接続されるが、上述した特開平9−148440号公報に記載された従来例においては、トランスファゲートがシリコン基板上に形成されたMOSトランジスタによって構成されていたため、トランジスタの接合容量が配線に寄生することにより配線に大きな寄生容量が付くことになる。さらに、配線中にトランスファゲートが挿入される都度配線が3層目、4層目から基板表面にまで引き下げられた後再び上層にまで引き上げなければならないため、配線長が長くなって寄生容量が一層増大するとともに寄生抵抗の増大を招いていた。
また、上述した従来例では、トランスファゲートを含む全てのトランジスタが同一平面上に形成されていたため、スイッチマトリックスSMXや可変論理ブロックPLBの面積が大きくなってしまう。そのために、FPGAの1チップあたりの搭載可能ゲート数を少なくし、延いては応用できるシステムが限定されることになっていた。このような問題はFPGAに特有の問題ではなく、FPGAとは呼ばれていなくても、スイッチが多用されそれをトランスファゲートにより構成しているプログラマブルデバイスに共通する問題である。また、プログラマブルデバイスではないが、デジタルニューロLSIのような、学習機能を持ったチップも多くのトランスファゲートが用いられ、同様の問題を抱えている。
本発明の課題は上述した従来技術の問題点を解決することであって、その目的は、第1に、FPGAなどの集積回路装置の配線に寄生する容量および抵抗を減少してトランスファゲートを多用する集積回路装置の動作高速化を可能ならしめることであり、第2に、この種の集積回路装置の高密度化、高集積化を実現し、トランスファゲートを多用するデバイスに搭載可能なゲート数を増加させることである。
【0005】
【課題を解決するための手段】
上記の目的を達成するため、本発明によれば、少なくとも一部の素子が半導体基板の表面部分に形成された複数の機能ブロックと、前記複数の機能ブロック間の接続経路を変更することのできる1ないし複数のトランスファゲートと、を備える半導体集積回路装置において、前記トランスファゲートの少なくとも一部は前記半導体基板上の絶縁膜上に形成された非単結晶薄膜トランジスタ ( TFT ) により構成されていることを特徴とする半導体集積回路装置、が提供される。
【0006】
また、上記の目的を達成するため、本発明によれば、少なくとも一部の素子が半導体基板の表面部分に形成された複数の機能ブロックと、前記半導体基板上に絶縁膜を介して形成された、前記複数の機能ブロック間の接続を変更することのできる1ないし複数のトランスファゲートと、を備える半導体集積回路装置の駆動方法であって、前記トランスファゲートの制御ゲートに、半導体基板の表面部分に形成された素子を駆動するために供給される電源電圧の電位と接地電位との電位差より大きい電位差を有する2つの電圧の内の何れかを印加して該トランスファゲートの導通・非導通を制御することを特徴とする半導体集積回路装置の駆動方法、が提供される。
【0007】
[作用]
本発明においては、配線間の接続経路を変更することのできるトランスファゲートが半導体基板上に絶縁膜を介して形成される。このように絶縁膜上に形成されるTFTなどの接合容量はバルク型トランジスタのそれに比較して極めて小さい。また、本発明によれば、トランスファゲートを配線層間に配置することが可能になるため、配線の途中にトランスファゲートを挿入したことによる配線長の長大化が抑制されることとなり、配線の寄生容量が一層低減される外寄生抵抗も低減することができる。従って、配線に多数の配線切り換え用のトランスファゲートが接続されるFPGAなどの論理型集積回路においては、トランスファゲートをTFTによって構成することにより、回路動作の高速化を実現することができる。
また、本発明によれば、配線間の接続経路を変更することのできるトランスファゲートが半導体基板上に絶縁膜を介して形成されるため、半導体基板上にバルク素子として搭載される素子数が減少することにより、チップ面積を縮小することが可能になる。あるいは、チップ面積が同一であれば素子数を増やして搭載するゲート数を増加させることが可能になる。
【0008】
集積回路装置を3次元化すれば高集積化が可能なことはよく知られたことである。しかし、FPGAなどの論理集積回路においては、一部の素子をTFTによって構成することは従来行われてこなかった。それは、TFTが、▲1▼動作が遅い、▲2▼リークが大きい、▲3▼放熱性に劣る、など様々な欠点があり、この素子を用いる場合には高機能・高性能の論理集積回路を実現することはできないと考えられてきたからである。
一方で、FPGAなどの論理集積回路において配線経路を変更するためのトランスファゲートは以下の特徴を有する。▲1▼トランスファゲートの全体の素子数に対する比率は1/4〜1/10程度である。▲2▼動作が行われるのは(すなわち、オンまたはオフに転じるのは)のは、電源投入時などの初期化が行われるときだけである。▲3▼ごく限られたトランスファゲートのみが導通状態に維持され、大多数のトランスファゲートはオフ状態に保持される。このような特徴を有する配線経路切り換え用トランスファゲートをTFTにより実現する場合には、上述したTFTに備わる特有の短所は以下のように克服される。
【0009】
配線切り換え用のトランスファゲートは上述したように、オンないしオフに転じるのは電源投入時などの初期化の行われる時のみであって、集積回路装置の論理動作には無関係であるので、その動作の遅・速は全く問題にならない。また、TFTのオフ時のリーク電流についてはゲート長を長くすることにより抑制することができる。トランジスタサイズを大きくすることができるのは、TFT化されるのは全素子の内の一部のみであって多くはバルク型素子のままにとどまるので、バルク型素子の上層に形成されるTFTには面積に余裕があり、大型化しても集積度が低下することはないからである。ゲート長を長く設定した場合には動作速度が低下することになるが、上述したように本発明の用途に用いられるTFTについては動作速度を問題とする必要はない。
また、本発明の用途に用いられるTFTにおいては、オン状態に保持されるのは少数にとどまり、大多数のTFTはオフ状態に維持されるので、放熱性に劣るTFTであっても、発熱問題を引き起こすことはない。
よって、本発明によれば、論理型集積回路の動作速度を向上させることができるとともに、高集積化、高密度化を実現して搭載可能なゲート数を増大させることが可能になる。
【0010】
【発明の実施の形態】
次に、本発明の実施の形態について実施例に即して図面を参照して詳細に説明する。
[第1の実施例]
図1は、本発明の第1の実施例としてのFPGAのレイアウト図である。図1に示されるように、チップ1の周辺部には入出力パッド2が配置され、またその中央部には基本セル3がマトリックス状に配置される。図2は、本実施例のFPGAの基本セルのブロック図である。同図に示されるように、基本セル3は、論理ゲート部4と配線選択部7により構成される。論理ゲート部4は、プログラマブル論理ゲート6と、プログラマブル論理ゲートをプログラムするSRAM5を有する。また、配線選択部7には、基本セル間信号バス10の配線間の接続を切り換える配線間スイッチ8とバス10の配線とプログラマブル論理ゲート6の入出力端子間の接続を切り換える入出力スイッチ9とが配置される。配線選択部7の各スイッチのオン/オフはSRAM5に記憶されているデータによって制御される。なお、SRAM5への記憶データの書き込みは、別に設けられたROM、EPROM、EEPROMなどを用いて電源投入時に行うことができる。
【0011】
図3は、配線選択部7の部分を回路図にて示した、本実施例の基本セル3のブロック図であり、図4は、本実施例の論理ゲート部4を、一部を回路図にて示すブロック図である。
図3に示されるように、Y方向信号バス101 は、配線A0、…、Anにより構成され、X方向信号バス102 は、配線B0、…、Bnにより構成されている。Y方向信号バス101 とX方向信号バス102 間の配線接続の変更は、配線間スイッチ8に属するトランスファゲートであるnチャネルエンハンスメント型のTFTQeより実現され、X方向信号バス102 とプログラマブル論理ゲート6の入力端子X、Y、出力端子OUTとの間の配線接続変更は、入出力スイッチ9に属するトランスファゲートであるnチャネルエンハンスメント型のTFTQeより実現される。
TFTのゲートに接続されるSRAMセル5aは、通常の論理回路の電源電圧VCCより高い電圧VBOOTにより駆動されている。このVBOOTはチップ内部に設置された昇圧回路により形成されている。SRAMからの出力振幅、従ってTFTのゲートに印加される電圧の振幅が、VBOOT−GND(接地電位)となされており、これによりバスの信号振幅がVCC−GNDになされている。このようにすることで、バスに付く寄生容量を格段に低く抑えつつトランスファゲートをCMOSで構成した場合と同じように信号振幅をVCC−GNDとすることができる。而して、SRAMの出力振幅をVBOOT−GNDとして大きくしても、非動作時のSRAMの消費電流は低くそしてSRAMが動作するのはプログラム時に1回のみであるので、発熱の問題は起こらない。
【0012】
図4に示されるように、本実施例のプログラマブル論理ゲート6は、入力端子X、Y、出力端子OUTを有する2入力1出力の論理ゲートであって、スイッチ部11と、スイッチ部11のトランスファゲートのゲートの入力電圧を形成するレベル変換器12およびインバータ13と、スイッチ部11の出力が入力される出力バッファ14とにより構成される。スイッチ部11のトランスファゲートも本実施例においてはnチャネルエンハンスメント型のTFTQeにより構成されている。そのため、レベル変換器12とインバータ13は昇圧電圧VBOOTによって駆動され、それらの出力信号振幅であるVBOOT/GNDがTFTQeのゲートに印加される。
スイッチ部11のTFTは、入力端子X、Yに入力される信号に従って何れか2つが導通し、これにより4つのSRAMセル5bのうちの何れかの記憶データが出力バッファ14に伝達されされるように構成されている。
本実施例においては、論理ゲート部のトランスファゲートをもTFTにより構成したことにより、論理ゲート部自体も3次元化されその分基本セルの面積を縮小することができるが、プログラマブル論理ゲート6のトランスファゲートは、配線選択部のトランスファゲートと異なり、論理集積回路の動作時にオン/オフ動作が繰り返される素子であり、かつ、TFTを駆動するレベル変換器12やインバータ13はSRAMセルと異なって消費電流の大きい回路であるため、論理ゲート部のスイッチ部をTFTにより構成することができるのは、TFTの発熱が特に問題とはならず、かつ、昇圧電圧VBOOTを外部より供給できる場合に限られる。
【0013】
図5は、本実施例の基本セルの、トランスファゲートが第3層配線と第4層配線との間に挿入された部分を示す断面図である。同図に示されるように、p型シリコン基板21の表面領域にはn型ウェル22と素子分離酸化膜23が形成されており、p型シリコン基板21の表面部分にはゲート電極24とn型拡散層26を有するnチャネルMOSトランジスタが形成され、またn型ウェル22の表面部分にはゲート電極25とp型拡散層27を有するpチャネルMOSトランジスタが形成されている。基板上は層間絶縁膜28によって覆われており、層間絶縁膜28内には、第1層、第2層および第3層配線30、32、38が形成され、層間絶縁膜28上には第4層配線40が形成されている。そして、第2層配線32と第3層配線38との間には、ゲート電極35と、チャネル領域となるp型ポリシリコン膜34と、ソース・ドレイン領域となるn型ポリシリコン膜36を有するnチャネルエンハンスメント型のTFTが形成されている。さらに、拡散層と配線層間および配線層と配線層との間にはこれらを接続する第1、第2、第4、第5導電性プラグ29、31、37、39が形成さている。
【0014】
次に、本発明の半導体集積回路装置の製造方法について説明する。図6、図7は、本発明の第1の実施例の、トランスファゲートが第2層配線と第3層配線との間に接続された部分での工程順の断面図である。
まず、図6(a)に示されるように、p型シリコン基板21上にnチャネルおよびpチャネルMOSトランジスタを形成し、第1導電性プラグ29を介して第1層配線30を形成し、さらに層間絶縁膜を介して第2層配線32を形成する。第1、第2層配線は、その後の高温熱処理に耐えられるように、タングステン(W)などの高融点金属を用いて形成される。
次に、図6(b)に示されるように、第2層配線32上に層間絶縁膜を形成し、この層間絶縁膜にビアホールを形成した後、Wとその表面を被覆するTiNからなる第3導電性プラグ33を形成する。表面をTiNで被覆するのはWがシリサイド化するのを防止するためである。そして、層間絶縁膜上全面にp型ポリシリコン膜34を堆積する。このp型ポリシリコン膜は、膜堆積時にボロンがドープされるようにしてもよく、またノンドープポリシリコンを堆積した後ボロンをイオン注入法などによりドープするようにしてもよい。そして、700℃程度の熱処理を実施してポリシリコンの結晶性を向上させる。
次に、図6(c)に示されるように、p型ポリシリコン膜34をこれがTFT形成領域上に島状に残るようにパターニングする。
【0015】
次に、図7(d)に示されるように、p型ポリシリコン膜34の表面を酸化してゲート絶縁膜となるシリコン酸化膜を形成した後その上にポリシリコンを堆積しこれをパターニングしてゲート電極35を形成する。次に、これをマスクとしてリン(P)をイオン注入し、600℃の熱処理を行って注入イオンの活性化を実施してn型ポリシリコン膜36を形成する。ゲート絶縁膜は、CVD法にて形成されたシリコン酸化膜またはシリコン窒化膜であってもよい。その後、全面に層間絶縁膜28を堆積する。
【0016】
次に、図7(e)に示されるように、層間絶縁膜にn型拡散層34に到達するビアホールを開口して第4導電性プラグ37を形成した後、その上にAlからなる第3層配線38を形成する。この状態でのレイアウト図を図8に示す。
その後、図7(f)に示されるように、さらに層間絶縁膜を堆積し、その上にAlなどからなる第4層配線を形成して、本実施例の製造工程が完了する。
【0017】
図9、図10は、本発明の第1の実施例の他の製造方法を示す工程順の断面図である。
まず、図9(a)に示されるように、p型シリコン基板21上に通常のプロセスにてCMOSデバイスと2層配線までを形成する。
次に、図9(b)に示されるように、CVD法により層間絶縁膜とp型ポリシリコン膜34を形成し、700℃程度の熱処理を行ってポリシリコン膜の結晶性を向上させる。続いて、図9(c)に示されるように、p型ポリシリコン膜をTFT形成領域に島状に残るようにパターニングする。
【0018】
次に、図10(d)に示されるように、p型ポリシリコン膜34上にゲート電極35を形成し、これをマスクとしてリン(P)をイオン注入し、600℃の熱処理を行って注入イオンの活性化を実施してn型ポリシリコン膜36を形成する。その後、全面に層間絶縁膜28を堆積する。
【0019】
次に、図10(e)に示されるように、層間絶縁膜に第2層配線32およびn型ポリシリコン膜36に到達するビアホールを開口して第4導電性プラグ37を形成した後、層間絶縁膜28上にAlなどからなる第3層配線38を形成する。この状態でのレイアウト図を図11に示す。
その後、図10(f)に示されるように、さらに層間絶縁膜を堆積し、その上にAlなどからなる第4層配線40を形成して、本実施例の製造工程が完了する。
【0020】
[第2の実施例]
次に、図12を参照して本発明の第2の実施例について説明する。本実施例における基本的な回路構成は、図1〜図4に示した第1の実施例と同様である。
本実施例においては、トランスファゲートを構成するMOSトランジスタとして、チャネルが垂直方向に形成される縦型薄膜トランジスタが用いられる。図12は、本実施例の基本セルの、トランスファゲートが第2層配線と第4層配線との間に挿入された部分を示す断面図とトランスファゲート付近のレイアウト図である。同図において、図5に示した第1の実施例の部分と対応する部分には同一の参照番号が付せられているので、重複する説明は省略する。
本実施例においては、ソース・ドレイン領域を構成するn型ポリシリコン膜36とこれに挟まれたチャネル領域を構成するp型ポリシリコン膜34との積層体が、第2層配線32と第4層配線40との間に第5導電性プラグ39を介して挿入されている。そして、p型ポリシリコン膜34の外周部にはゲート絶縁膜を介してn型ポリシリコン膜からなるゲート電極35が形成されている。ゲート電極35にはゲート配線となる第3層配線38が接続されている。
【0021】
次に、本実施例に係る半導体集積回路装置の製造方法について説明する。図13、図14は、本発明の第2の実施例の一製造方法を示す工程順の断面図である。
まず、図13(a)に示されるように、p型シリコン基板21上にnチャネルおよびpチャネルMOSトランジスタを形成し、第1導電性プラグ29を介して第1層配線30を形成し、さらに第2導電性プラグ31を介して第2層配線32を形成する。第1、第2層配線は、その後の高温熱処理に耐えられるように、タングステン(W)などの高融点金属を用いて形成される。
次に、図13(b)に示されるように、第2層配線32上に、TiN膜をバリアメタル層41として形成し、その上に減圧CVD法にてn型ポリシリコン膜36、p型ポリシリコン膜34、n型ポリシリコン膜36を順次堆積する。ポリシリコン膜への不純物ドーピングは、in situ にて行うことが望ましいが、イオン注入法を用いて行ってもよい。
次に、図13(c)に示すように、フォトリソグラフィ法によりポリシリコン膜をパターニングした後、CVD法にてゲート絶縁膜となるシリコン酸化膜42を堆積する。シリコン酸化膜42は熱酸化法により形成してもよい。次いで、図13(d)に示すように、n型ポリシリコンの堆積とそのエッチバックにより環状のゲート電極35を形成する。
【0022】
次に、図14(e)に示すように、CVD法により層間絶縁膜28を堆積し、CMP(chemical mechanical polishing )により、表面を平坦化する。次に、ゲート電極35の側面を露出させる配線溝を形成し、金属膜の堆積とCMPにより、図14(f)に示すように、配線溝内にゲート配線となる第3層配線38を形成する。その後、さらに層間絶縁膜を堆積し、ドレイン領域となるn型ポリシリコン膜36の表面を露出させるコンタクトホールを開孔し第5導電性プラグ39を埋め込む。その後、図14(g)に示すように、金属膜の堆積とそのパターニングにより、第4層配線40を形成する。
【0023】
図15、図16は、本発明の第2の実施例の他の製造方法を示す工程順の断面図である。
まず、図15(a)に示されるように、p型シリコン基板21上にnチャネルおよびpチャネルMOSトランジスタを形成し、第1導電性プラグ29を介して第1層配線30を形成し、さらに第2導電性プラグ31を介して第2層配線32を形成する。
次に、図15(b)に示されるように、第2層配線32上に、ポリシリコン膜との反応を防止するTiN膜をバリアメタル層41として形成し、その上に減圧CVD法にてポリシリコンを堆積しイオン注入法にてn型不純物を高濃度にドーピングしてn型ポリシリコン膜36を形成する。次に、図15(c)に示すように、n型ポリシリコン膜36をパターニングした後、層間絶縁膜を堆積しCMPにより表面の平坦化を行うとともにn型ポリシリコン膜36の表面を露出させる。次に、図15(d)に示すように、p型ポリシリコン膜とノンドープポリシリコン膜の堆積とを連続して行い、n型不純物を高濃度にイオン注入してp型ポリシリコン膜34とn型ポリシリコン膜36の積層膜を形成し、フォトリソグラフィ法によりこの積層膜をパターニングする。
【0024】
次に、図16(e)に示すように、熱酸化によりポリシリコン膜34、36の表面にゲート絶縁膜となるシリコン酸化膜42を形成した後、n型ポリシリコンの堆積とそのエッチバックにより、チャネル領域となるp型ポリシリコン膜34の側面に環状のゲート電極35を形成する。次に、CVD法により層間絶縁膜28を堆積し、CMPにより表面を平坦化した後、ゲート電極35の側面を露出させる配線溝を形成し、金属膜の堆積とCMPを行って、図16(f)に示すように、配線溝内にゲート配線となる第3層配線38を形成する。その後、さらに層間絶縁膜を堆積し、ドレイン領域となるn型ポリシリコン膜36の表面を露出させるコンタクトホールを開孔し第5導電性プラグ39を埋め込む。その後、図16(g)に示すように、金属膜の堆積とそのパターニングにより、第4層配線40を形成する。
なお、第2の実施例では、第2層配線−第4層配線間に薄膜トランジスタを挿入する例を示したが、第2層配線−第3層配線間など他の配線層間に形成するようにしてもよい。この場合に、ゲート電極を引き出すゲート配線は第1〜第4層配線の何れを用いて形成してもよい。あるいは第1〜第4層配線を使用することなく、独自の配線層によりゲート配線を形成してもよい。
【0025】
[第3の実施例]
図17は、本発明の第3の実施例における基本セルの、配線選択部7を回路図にて示すブロック図である。本実施例においては、配線選択部7と論理ゲート部のスイッチ部(図示なし)のトランスファゲートがnチャネルデプレション型TFTQdにより構成されている。この場合、TFTの閾値電圧は、負の値となるため、トランジスタをオフさせるために、SRAMセル5cからの信号の論理振幅をVCC−VNEGとする。このVNEGは、トランジスタを十分オフさせる電位であり、VBOOTと同様に内部で作っても良いし、外部から入力してもよい。
【0026】
図18は、本実施例において用いられるTFTの断面図である。このトランジスタでは、n型ポリシリコンゲート35a下のチャネル領域はノンドープポリシリコン膜34aにより構成されている。図3に示される第1の実施例で用いられていたnチャネルエンハンスメント型TFTの場合には、チャネル領域をp型にするか、ゲート電極をp型とする必要があり、プロセス工程が複雑になったりキャリア移動度が犠牲になったりする。本実施例のトランジスタではチャネル領域がノンドープポリシリコンとなるため、キャリア移動度が大きくなりトランジスタの駆動能力が上がるとともに、トランジスタをソース・ドレイン領域をn型ポリシリコン膜36とし、ゲート電極をn型ポリシリコン膜とすることで作成できるので、プロセス工程を単純化できる。
なお、図12に示した縦型薄膜トランジスタをデプレション型に形成することもできる。
【0027】
[第4の実施例]
図19(a)は、本発明の第4の実施例における基本セルの構成を示すブロック図である。本実施例においては、基本セル3内の論理ゲートが固定論理ゲート6aになされ、かつ論理ゲートの出力は入出力スイッチを介することなく基本セル間信号バス10の配線を直接駆動するようになされている。TFTは、第3の実施例の場合のようにチャネル領域をノンドープポリシリコンにより形成しても、ポリシリコン膜厚みによる閾値ばらつきの問題があり、負荷が大きい場合には閾値のばらつきが信号遅延のばらつきとして現れる。そこで、本実施例においては、配線選択部7に入出力スイッチに代えて入力スイッチ9aを設け、論理ゲートへのプログラミングは入力信号についてのみ行い、出力信号は、基板上に形成された固定論理ゲート6aの出力バッファにより直接信号バスに出力するようにする。
図19(b)は、第4の実施例の変更例を示すブロック図であって、固定論理ゲート6aに代えてプログラマブル論理ゲート6が用いられている。この場合にプログラマブル論理ゲート6のトランスファゲートはバルク型MOSトランジスタによって構成してもまたTFTによって構成してもよい。
【0028】
[第5の実施例]
図20は、本発明の第5の実施例を示す要部のブロック図である。本実施例においては、上述した第4の実施例の場合よりも論理ゲートの出力がさらに重い負荷を駆動しなければならない状態が想定されている。このような場合には、第4の実施例と同様に論理ゲートの出力バッファを信号バスと直結するとともに信号バスの途中にリピータを設けるのがよい。本実施例においては、リピータには複数バス内から1つのバスを選択する機能が付加されている。すなわち、図20に示されるように、図19(a)の構成を有する基本セル31 の固定論理ゲートの出力バッファは、論理ゲートグループ共通信号バス10aを直接駆動する。この共通信号バス10aには、近距離の基本セル32 、33 、…の入力回路が接続されている。そして、この論理ゲートグループ共通信号バス10aは、他の同種の共通信号バスとともにバス選択回路&リピータ15に入力され、SRAMセル5aによって選択された共通信号バスの信号が遠距離に存在する基本セル…、3Nに入力される。この場合、共通信号バスの選択は図示されたようにリピータの入力側で選択するようにするのがよい。
本実施例においては、論理ゲートを固定とし入力スイッチのみで所望の論理を得るようにしている。このような入力スイッチだけでプログラムする構成は、スイッチが多くなり面積的に不利なことや、1本の信号バスに付くスイッチが増えるので、従来行われてこななかった。しかし、本発明の構成では、3次元化されていることにより面積は大きくならないことと、スイッチがバスに付くことによる信号線の寄生容量の増加がTFTの採用で抑えられていることのため、面積増大や配線負荷増大の問題は生じない。
【0029】
図21に第5の実施例のレイアウト図を示す。本実施例においては、基本セルの一種であるバス選択回路&リピータ15が、他の基本セル3のグループ間に配置される。このセルでは、リピータ本体とSRAMセルとが半導体基板表面に形成されその上層にトランスファゲートであるTFTが形成される。本実施例においては、基本セル3間にバス選択回路&リピータ15が挿入されたことによりその分は面積が犠牲となるが、信号の遅延ばらつきがなくなることにより、高速なプログラマブルデバイスを作ることが可能になる。また、この実施例では、基本セル3においてはSRAMからの信号を配線選択部のみに入力するようにしているので、SRAMからの配線の引き回しが容易となり、またSRAM配置の自由度も増している。このため、SRAMを基本セル間で共有することも可能になっている。
【0030】
[第6の実施例]
図22は、本発明の第6の実施例の基本セルたるニューロンの構成を示すブロック図である。上述した各実施例では、本発明をプログラマブル素子に適応した例について説明したが、本発明はディジタルニューロデバイスについても適応することができる。本実施例のニューロン19は、図22に示すように、重みメモリ16、積和演算器17、判定器18、SRAM5および入力スイッチ9aにより構成される。ここで、重みメモリ16、積和演算器17、判定器18が論理ゲート部を構成し、シナプス結合部に当たる部分が入力スイッチ部となる。
ニューロン間共通信号バス10bより入力スイッチ9aを介して積和演算器17に入力された信号は、重みメモリ16の記憶内容に基づいて重み付けがなされた後、積算される。判定器18は、積和演算器17の演算結果と入力スイッチ9aを介して取り込まれた閾値とを比較して判定信号を出力する。その判定信号は共通信号バス10bに出力される外、重みメモリ16にフィードバックされて重みメモリの記憶データの変更に利用される。
【0031】
デジタルニューロデバイスは、全結合型にした方が、すなわち、ニューロン間を全て配線にて接続する方が、自由度が増し、プログラミングが楽になるが、配線を全結合するのは配線が輻輳しチップ面積が大きくなる問題がある。しかし、本発明においてはスイッチが配線層間に配置されていることにより配線の輻輳を緩和してシナプスのための配線層を形成することができた。この際に、全結合のシナプスの重みをすべて重みメモリで記憶するのは事実上不可能なので、スイッチ部は、重みを記憶するシナプスの選択に使用される。
このように本発明はプログラマブル素子だけでなく、スイッチを多用するLSIであれば、どのようなものにも適用できる。さらには、現在はトランスファゲートを多用しないLSIを多用するように論理を組み替えて適用することも可能である。
【0032】
以上好ましい実施例について説明したが、本発明はこれら実施例に限定されるものではなく、本発明の要旨を変更しない範囲内において適宜の変更が可能なものである。例えば、トランスファゲートをTFTによって構成するのに代えシリコン基板上にSOI構造を形成しここにトランスファゲートを形成するようにしてもよい。また、TFTを2つ乃至それ以上の層に分けて形成するようにしてもよい。また、実施例ではSRAMセルを分散配置していたがこの方式に代え集中配置するようにしてもよい。さらに、SRAMをDRAM、ROM、EPROM、EEPROM(フラッシュメモリを含む)に置き換えることもできる。また、TFTの活性層となるポリシリコン膜の結晶性を向上させるための熱処理は、レーザ光を照射することにより行うこともできる。そのようにする場合にはTFTの下層の配線層はAl系材料を用いて形成してもよい。
【0033】
【発明の効果】
以上説明したように、本発明によれば、信号間のスイッチとなっているトランスファゲートを選択的に3次元化することにより、配線に付く寄生容量を格段に小さくすることが可能になり、プログラマブルデバイスやニューロデバイスの動作高速化を実現することができる。さらに、トランスファゲートを選択的に3次元化したことにより、リーク電流を増大させたり発熱問題を引き起こしたりすることなくチップ面積を縮小することが可能になり、チップ当たりに搭載可能な基本セルやニューロンを増やすことができ、プログラマブル素子やニューロデバイスの適用範囲を広げることができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施例の概略レイアウト図。
【図2】 本発明の第1の実施例のブロック図。
【図3】 本発明の第1の実施例の部分回路図。
【図4】 本発明の第1の実施例の部分回路図。
【図5】 本発明の第1の実施例の断面図。
【図6】 本発明の第1の実施例の一製造方法を示す工程順の断面図(その1)。
【図7】 本発明の第1の実施例の一製造方法を示す工程順の断面図(その2)。
【図8】 本発明の第1の実施例の一製造方法の一製造工程段階における部分平面図。
【図9】 本発明の第1の実施例の他の製造方法を示す工程順の断面図(その1)。
【図10】 本発明の第1の実施例の他の製造方法を示す工程順の断面図(その1)。
【図11】 本発明の第1の実施例の一製造工程段階における部分平面図。
【図12】 本発明の第2の実施例の断面図とレイアウト図。
【図13】 本発明の第2の実施例の一製造方法を示す工程順の断面図(その1)。
【図14】 本発明の第2の実施例の一製造方法を示す工程順の断面図(その2)。
【図15】 本発明の第2の実施例の他の製造方法を示す工程順の断面図(その1)。
【図16】 本発明の第2の実施例の他の製造方法を示す工程順の断面図(その2)。
【図17】 本発明の第3の実施例の部分回路図。
【図18】 本発明の第3の実施例において用いられるTFTの断面図。
【図19】 本発明の第4の実施例における基本セルのブロック図。
【図20】 本発明の第5の実施例の要部回路図。
【図21】 本発明の第5の実施例のレイアウト図。
【図22】 本発明の第6の実施例の基本セルのブロック図。
【図23】 従来例のレイアウト図。
【図24】 従来例の断面図。
【符号の説明】
1 チップ
2 入出力パッド
3、31 、32 、33 、…、3N 基本セル
4 論理ゲート部
5 SRAM
5a、5b、5c SRAMセル
6 プログラマブル論理ゲート
6a 固定論理ゲート
7 配線選択部
8 配線間スイッチ
9 入出力スイッチ
9a 入力スイッチ
10 基本セル間信号バス
101 Y方向信号バス
102 X方向信号バス
10a 論理ゲートグループ共通信号バス
10b ニューロン間共通信号バス
11 スイッチ部
12 レベル変換器
13 インバータ
14 出力バッファ
15 バス選択回路&リピータ
16 重みメモリ
17 積和演算器
18 判定器
19 ニューロン
21 p型シリコン基板
22 n型ウェル
23 素子分離酸化膜
24、25 ゲート電極
26 n型拡散層
27 p型拡散層
28 層間絶縁膜
29 第1導電性プラグ
30 第1層配線
31 第2導電性プラグ
32 第2層配線
33 第3導電性プラグ
34 p型ポリシリコン膜
34a ノンドープポリシリコン膜
35 ゲート電極
35a n型ポリシリコンゲート
36 n型ポリシリコン膜
37 第4導電性プラグ
38 第3層配線
39 第5導電性プラグ
40 第4層配線
41 バリアメタル層
42 シリコン酸化膜
101 シリコン基板
102、103 p型ウェル
111〜115 層間絶縁膜
Qe nチャネルエンハンスメント型TFT
Qd nチャネルデプレション型TFT
Claims (22)
- 少なくとも一部の素子が半導体基板の表面部分に形成された複数の機能ブロックと、前記複数の機能ブロック間の接続経路を変更することのできる1ないし複数のトランスファゲートと、を備える半導体集積回路装置において、前記トランスファゲートの少なくとも一部は前記半導体基板上の絶縁膜上に形成された非単結晶薄膜トランジスタ ( TFT ) により構成されていることを特徴とする半導体集積回路装置。
- 前記複数の機能ブロックの中の少なくとも一つは、その機能ブロック内にその論理を変更することのできる1ないし複数のトランスファゲートを備え、該トランスファゲートの少なくとも一部は前記半導体基板上の絶縁膜上に形成された非単結晶薄膜トランジスタ ( TFT ) により構成されていることを特徴とする請求項1記載の半導体集積回路装置。
- 基本セルが、機能ブロックと、複数の機能ブロック間の接続経路を変更することのできるトランスファゲートを有するトランスファゲートブロックと、を有して構成されており、前記基本セルが複数個マトリックス状に配置されていることを特徴とする請求項1または2記載の半導体集積回路装置。
- 前記トランスファゲートブロック内の前記トランスファゲートが、配線間の配線接続スイッチ、および/または、基本セルへの入出力の接続スイッチを構成していることを特徴とする請求項3記載の半導体集積回路装置。
- 前記基本セルが、ニューロンを構成しており、当該基本セルに含まれるトランスファゲートがシナプス結合部を構成していることを特徴とする請求項3記載の半導体集積回路装置。
- 機能ブロック間を接続する配線内にリピータが挿入されていることを特徴とする請求項1〜5の何れかに記載の半導体集積回路装置。
- 前記リピータには、配線を選択するトランスファゲートが付設されていることを特徴とする請求項6記載の半導体集積回路装置。
- 前記リピータは、リピータの本体を構成するバッファアンプを機能ブロックとして半導体基板上に有し、その上層に前記トランスファゲートを有して基本セルとして構成されていることを特徴とする請求項7記載の半導体集積回路装置。
- 前記半導体基板と前記トランスファゲートとの間に下層配線層が形成され、前記トランスファゲート上に上層配線層が形成されていることを特徴とする請求項1〜8の何れかに記載の半導体集積回路装置。
- 前記下層配線層が第1層および第2層配線により構成され、前記下層配線層が第3層および第4層配線により構成されていることを特徴とする請求項9記載の半導体集積回路装置。
- 前記トランスファゲートの導通・非導通を制御する素子が、半導体集積回路装置内に内蔵された、SRAM、DRAM、ROM、EPROMまたはEEPROMの内の何れかのメモリセルであることを特徴とする請求項1〜10の何れかに記載の半導体集積回路装置。
- 前記トランスファゲートの導通・非導通を制御する素子がSRAMまたはDRAMの内の何れかであって、当該半導体集積回路装置内には前記SRAMまたはDRAMの電源投入時の初期状態を規制するROM、EPROMまたはEEPROMの内の何れかが更に内蔵されていることを特徴とする請求項1〜10の何れかに記載の半導体集積回路装置。
- 前記トランスファゲートの導通・非導通を制御するSRAM、DRAM、ROM、EPROMまたはEEPROMは、制御の対象であるトランスファゲート毎にその下層に分散配置されていることを特徴とする請求項11または12記載の半導体集積回路装置。
- 論理演算を行い少なくともその一部が半導体基板の表面部分に形成された複数の論理回路と、前記論理回路間にあって配線を接・断することができかつ前記論理回路が論理演算実行中であるときには導通・非導通が切り替わることのないトランスファゲートと、を含む半導体集積回路装置において、前記トランスファゲートの少なくとも一部は前記半導体基板上の絶縁膜上に形成された非単結晶薄膜トランジスタ ( TFT ) により構成されていることを特徴とする半導体集積回路装置。
- 前記薄膜トランジスタの全部または一部は、チャネル電流が垂直方向に流れる縦型薄膜トランジスタによって構成されていることを特徴とする請求項1〜14の何れかに記載の半導体集積回路装置。
- 前記薄膜トランジスタは、nチャネルエンハンスメント型トランジスタ、nチャネルデプレション型トランジスタ、pチャネルエンハンスメント型トランジスタまたはpチャネルデプレション型トランジスタの中の何れか1種で構成されていることを特徴とする請求項1〜15の何れかに記載の半導体集積回路装置。
- 前記薄膜トランジスタのチャネル領域には不純物が故意には添加されていないことを特徴とする請求項1〜16の何れかに記載の半導体集積回路装置。
- 少なくとも一部の素子が半導体基板の表面部分に形成された複数の機能ブロックと、前記半導体基板上に絶縁膜を介して形成された、前記複数の機能ブロック間の接続を変更することのできる1ないし複数のトランスファゲートと、を備える半導体集積回路装置の駆動方法であって、前記トランスファゲートの制御ゲートに、半導体基板の表面部分に形成された素子を駆動するために供給される電源電圧の電位と接地電位との電位差より大きい電位差を有する2つの電圧の内の何れかを印加して該トランスファゲートの導通・非導通を制御することを特徴とする半導体集積回路装置の駆動方法。
- 前記電源電圧の電位と接地電位との電位差より大きい電位差を有する2つの電圧の一方が電源電圧より大電圧の昇圧電圧であって他方が接地電圧であることを特徴とする請求項18記載の半導体集積回路装置の駆動方法。
- 前記電源電圧の電位と接地電位との電位差より大きい電位差を有する2つの電圧の一方が電源電圧であり他方が電源電圧とは極性の異なる符号反転電圧であることを特徴とする請求項18記載の半導体集積回路装置の駆動方法。
- 前記昇圧電圧または前記符号反転電圧が当該半導体集積回路装置内において形成される電圧であることを特徴とする請求項19または20記載の半導体集積回路装置の駆動方法。
- 前記トランスファゲートが、薄膜トランジスタであることを特徴とする請求項18〜21の何れかに記載の半導体集積回路装置の駆動方法。
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