CN116266994A - 高性能运算和高储存容量的同构/异构集成电路系统 - Google Patents

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Abstract

一种集成电路系统，包括第一单芯片和第二单芯片。第一单芯片具有形成于其中的至少一个处理单元电路；第二单芯片具有形成于其中的多个SRAM阵列。其中，第二单芯片包括2GB的储存容量；第一单芯片电性连接到第二单芯片。

Description

高性能运算和高储存容量的同构/异构集成电路系统
技术领域
本发明是有关于一种半导体结构，特别是一种具有高性能运算逻辑芯片和高储存容量静态随机存取存储器(Static Random Access Memory，SRAM)芯片的集成电路系统。
背景技术
随着信息技术(Information Technology，IT)系统在企业及产业(例如包括工厂、医疗保健和交通运输等)中迅速发展。如今，系统单芯片(System on Chip，SOC)或人工智能已成为IT系统的基石，它使工厂更智能、更好地改善患者治疗效果并提高自动驾驶汽车的安全性。每天来自于制造设备、感应器、机器视觉系统(machine vision systems)的数据资料轻易就达到1PB(1petabyte)的总量。因此，需要使用高效能运算(High PerformanceComputing，HPC)的系统单芯片或AI芯片来处理此类PB级的数据资料。
一般来说，人工智能芯片可以分为图形处理单元(Graphic Processing Unit，GPU)、现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)和专用集成电路(application specific IC，ASIC)。最初设计采用平行运算来处理图形应用程序的GPU开始越来越频繁地被用于AI的训练。其中，GPU的训练速度和效率一般比通用的中央处理单元(CPU)大10倍至1000倍。
由于FPGA具有可相互交流的逻辑区块，且可由工程师通过设计来帮助特定的演算法，因此适用于AI推理(AI inference)。由于上市的时间更快、成本更低且具灵活性，尽管FPGA存在尺寸较大、速度较慢和功耗较大的等缺点，FPGA仍比ASIC的设计更受欢迎。由于FPGA的灵活性，可以根据需要对FPGA的任何部分进行部分的程序编辑。FPGA的推理速度和效率是通用CPU的1倍至100倍。
另一方面，ASIC直接针对电路量身定制，通常比FPGA效率更高。某些客制化的ASIC，其训练/推理速度和效率可能是通用CPU的10倍至1000倍。然而，ASIC不像FPGA比较容易随着AI演算法的不断发展而进行客制化，当新的AI演算法不断推出，ASIC会慢慢变得过时。
无论是在GPU、FPGA、ASICs(或其他类似的SOC、CPU、NPU等)中，逻辑电路和SRAM电路都是两大主要电路，其组合约占AI芯片尺寸的90％左右。AI芯片其余的10％可能包括输入/输出焊垫电路(I/O pads circuit)。用于制造AI芯片的微缩制程/技术节点(scalingprocess/technology nodes)，由于可以提供更好的效率和效能，因此对于高效快速训练AI机器而言变得越来越必要。集成电路的效能和成本的改进，主要是藉由根据摩尔定律(Moore’s Law)的微缩技术(scaling technology)来加以实现的，但是当最小特征尺寸从28nm降低到3nm至5nm时，遇到了很多的技术困难，导致半导体行业在研发和资金方面的投资成本急剧增加。
例如，为了增加SRAM元件的储存密度、降低工作电压(VDD)以降低待机功耗及提高良率以实现更大容量的SRAM，而对SRAM元件所进行的微缩制程已变得越来越难以实现了。将最小特征尺寸小型化到28nm(或更低)的制程技术是一个挑战。
图1系绘示一种SRAM存储单元(SRAM cell)的结构，其为一种六个晶体管(six-transistor，6-T)SRAM存储单元。它是由两个交叉耦合的反相器(inverters)(包括两个PMOS上拉晶体管(pull-up transistors)PU-1和PU-2以及两个NMOS下拉晶体管(pull-downtransistors)PD-1和PD-2)和两个存取晶体管(access transistors)(NMOS通过-栅晶体管(pass-gate transistors)PG-1和PG-2)。高电压源VDD耦接到PMOS上拉晶体管PU-1和PU-2上，而低电压源VSS耦接至NMOS下拉晶体管PD-1和PD-2。当字节线(WL)致能(enable)(即选择阵列中的一行(row))时，会开启存取晶体管，并将储存节点(Node-1/Node-2)连接到垂直方向的比特线(BL和BL Bar)上。
图2系绘示SRAM存储单元的6个晶体管之间的布局和连接的「棒状图(stickdiagram)」。其中，棒状图通常只包括主动区(垂直灰色条块)和栅极线(水平白色条块)。当然，还有很多触点，一方面直接耦合到6个晶体管，另一方面耦合到字节线(WL)、比特线(BL和BL Bar)、高电压源VDD、低电压源VSS等。
当最小特征尺寸减小时，SRAM存储单元总面积(以λ2或F2表示)会急遽增加的原因如下:传统的6T SRAM有6个晶体管，通过多层内连线(multiple interconnections)连接，其第一内连线金属层M1连接至栅极Gate与源极区和漏极区的扩散层(这些区域通常称为晶体管的「扩散区」)。且有需要增加第二内连线金属层M2和/或第三内连线金属层M3以方便信号传输(例如，字节线WL和/或比特线(BL和BL Bar))。由于只需要使用第一内连线金属层M1，然后形成由某些类型的导电材料所组成的插塞结构Via-1，用来连接第二内连线金属层M2和M1，并不需要扩大芯片的尺寸大小。
一种从扩散区通过接触区Con连接到第一内连线金属层M1所形成的垂直结构称作「Diffusion-Con-M1」。类似地，另一种通过接触结构将栅极连接到第一内连线金属层M1所形成的结构可以称作「Gate-Con-M1」。另外，如果需要由第一内连线金属层M1通过插塞Via1连接到第二内连线金属层M2，其所形成的连接结构称作「M1-Via1-M2」。一种从栅极层Gate-level连接到第二内连线金属层M2的更复杂的内连线结构可以称作为「Gate-Con-M1-Via1-M2」。此外，在堆叠的内连线系统中可能还包含有「M1-Via1-M2-Via2-M3」或「M1-Via1-M2-Via2-M3-Via3-M4」等结构。
然而，由于两个存取晶体管(如图1所绘示的通过-栅晶体管PG-1和PG-2)中的栅极和扩散区必需连接到设置在第二内连线金属层M2或第三内连线金属层M3中的字节线WL和/或比特线(BL和BL Bar)，而在传统的SRAM结构中这样的金属连线必须先通过第一内连线金属层M1。也就是说，现有技术(state-of-the-art)中SRAM结构的内连线系统不允许栅极Gate或扩散区Diffusion在不经过第一内连线金属层M1的情况下直接连接到第二内连线金属层M2。
因此，一个用来连接第一内连线金属层M1的内连线结构和用来连接另一个第一内连线金属层M1的内连线结构之间所必要的预留空间，仍会增加芯片的尺寸，并且在某些情况下，这样的布线连接方式可能会阻碍使用某些直接将第二内连线金属层M2连接至第一内连线金属层M1区域的有效通道的设计。此外，插塞Via1与接触区Contact之间难以形成自对准结构(self-alignment structure)，使插塞Via1与接触区Contact分别连接到各自的内连线系统上。
另外，在传统的6T SRAM存储单元中，至少有一个NMOS晶体管和一个PMOS晶体管分别位于相邻的p型掺杂基材p-substrate和n型阱区N-well之中，而这两个区域是彼此相邻地形成在一个紧密的邻接区域之中，进而形成所谓n+/p/n/p+寄生双极元件(parasiticbipolar device)的寄生接面结构(parasitic junction structure)。其轮廓从NMOS晶体管的n+区到p阱区再到相邻的n阱区，再到PMOS晶体管的的p+区。
在n+/p接面或p+/n接面上都会出现明显的噪音(noises)，异常大的电流可能会异常地流过这个n+/p/n/p+接面，这可能会使CMOS电路的某些操作突然停止，并导致整个芯片的电路故障。这种称为闩锁(Latch-up)的异常现像对CMOS的操作是有害的，必须避免。提高闩锁(这是CMOS的一个弱点)的免疫力的方法之一，是增加从n+区域到p+区域之间的距离，藉由增加从n+区域到p+区域之间的距离来避免闩锁的问题，而这也会扩大SRAM存储单元的尺寸。
即使制程特征(即所谓的「最小特征尺寸」、「λ」或「F」)已微型化到28nm或更低，由于上述问题，例如接触区尺寸之间的干扰，连接字节线WL、比特线(BL和BL Bar)、高电压源VDD和低电压源VSS等的金属线布局之间的干扰，当最小特征尺寸减小时，SRAM存储单元的总面积(以λ2或F2表示)仍会急剧增加，如图3所绘示。(引述自J.Chang等人，「15.1A 5nm135Mb SRAM in EUV and High-Mobility-Channel FinFET Technology with MetalCoupling and Charge-Sharing Write-Assist Circuitry Schemes for High-Densityand Low-VMIN Applications」,2020IEEE International Solid-State CircuitsConference-(ISSCC)，2020年，第238-240页)。
类似的情况也发生在逻辑电路的微缩中。为了达到增加储存密度、降低工作电压(Vdd)以降低待机功耗以及提高更大容量逻辑电路的良率等目的所进行的逻辑电路微缩变得越来越难以实现。标准存储单元(standard cell)是逻辑电路中经常使用的基本单元。标准存储单元可以包括基本逻辑功能存储单元(basic logical function cells)(例如，反相器存储单元(inverter cell)、NOR存储单元(NOR cell)和NAND存储单元(NAND cell))。
同样地，即使制程特征已微型化到28nm或更低，由于接触区尺寸之间的干扰，以及金属线布局之间的干扰，当最小特征尺寸减小时，标准存储单元的总面积(以λ2或F2表示)仍会急剧增加。
图4(a)系绘示某一半导体公司5nm(UHD)标准存储单元中的PMOS和NMOS晶体管之间的布局和内连线的「棒状图」。棒状图主要绘示主动区(垂直条块)和栅极线(水平条块)。在下文中，主动区可以被称为「鳍片(fin)」。当然还有很多触点，一方面直接耦合到6个晶体管，另一方面耦合到字节线(WL)、比特线(BL和BL Bar)、高电压源VDD、低电压源VSS(和接地线GND)等，并未被绘示出来。特别是，每个晶体管包括两个主动区或鳍片(由水平较深的灰色虚线所标记)以形成晶体管的通道，使得W/L比可以保持在可接受的范围内。反向器单元的面积大小等于X×Y，其中X＝2×Cpp，Y＝Cell_Height(存储单元高度)，Cpp为多晶硅接触区之间的间距(Contacted Poly Pitch，Cpp)。
值得注意的是，标准存储单元的PMOS/NMOS并没有使用一些主动区或鳍片(位于PMOS和NMOS之间，称为「虚拟鳍片(dummy fins)」)，其潜在原因可能与PMOS和NMOS之间的闩锁问题有关。因此，图4(a)中PMOS和NMOS之间的闩锁距离是3×Fp。其中Fp是鳍片之间的间距。根据现有的数据，5nm标准存储单元中其Cpp(为54nm)和Cell_Height(216nm)，通过X×Y计算，存储单元面积等于23328nm2(或933.12λ2，其中Lambda(λ)是最小特征尺寸为5nm)。第3B图系绘示上述5nm标准存储单元及其尺寸。如第3B图所绘示，PMOS与NMOS的闩锁距离为15λ，Cpp为10.8λ，单元高度为43.2λ。
图5系绘示三个代工厂的面积尺寸(2Cpp×Cell_Height)在不同制程技术节点的微缩趋势图。随着技术节点的缩小(例如，从22nm下降到5nm)，很明显，传统以λ2为单位的标准存储单元面积尺寸(2Cpp×Cell_Height)急剧增加。在传统的标准存储单元中，技术节点越小，λ2的面积越大。无论是在SRAM还是逻辑电路中，λ2的急剧增加，可能是因为栅极接触/源极接触/漏极接触的尺寸难以随着λ的减小按比例缩小，PMOS和NMOS之间的闩锁距离以及金属层中的干扰等难以随着λ的减小按比例缩小的缘故。
换个角度看，任何高性能运算SOC芯片、AI、网络处理单元(Network ProcessingUnit，NPU)、GPU、CPU和FPGA等，目前都在采用单片式集成电路的方式，尽可能多地放置更多的电路。但是，如图6(a)所绘示。最大化每个单芯片的芯片面积将受到微影步进曝光机(lithography steppers)的最大光罩尺寸(maximum reticle size)的限制，碍于当前最新微影曝光工具的限制而难以再进一步扩展。例如，如图6(b)所绘示，使用当前最新的i193和EUV微影步进曝光机的最大光罩尺寸，单一SOC芯片的扫描仪最大场面积(Scanner MaximumField Area，SMFA)为26mm×33mm，或858mm2(参见https://en.wikichip.org/wiki/mask)。但是，对于高性能运算和AI而言，高端消费者的GPU似乎在500mm2至600mm2之间运作。因此，在扫描仪最大场面积(SMFA)的限制内，要在单一芯片上制作出两个或多个主功能区块(major function blocks)(例如GPU和FPGA)变得越来越困难或者甚至是不可能。此外，由于最广泛使用的6晶体管的CMOS SRAM存储单元尺寸非常大，因此这也让这两个主功能区块无法增加嵌入式SRAM(embedded SRAM，eSRAM)的尺寸。此外，若想要扩展外部DRAM的容量，仍因为彼此分立的堆叠式封装(Package on Package，PoP)(例如，SoC芯片整合HBM(HBM toSOC)或POD(Package DRAM on SOC Die)之间晶粒-芯片(die-to-chip)或封装-芯片(package-to-chip)的信号内连线较差，而受到限制，难以实现想要的效能。
因此，有需要为单一半导体芯片提供一种具有HPC逻辑芯片和高储存容量SRAM芯片的新型集成电路系统，解决习知技术所面临的问题，使功能更强大更高效的SOC或AI单芯片在不久的将来可能实现。
发明内容
本发明的一面向系提供一种集成电路系统，此集成电路系统包括第一单芯片和第二单芯片。第一单芯片具有形成于其中的至少一个处理单元电路；第二单芯片具有形成于其中的多个SRAM阵列。其中，第二单芯片包括2GB的储存容量；第一单芯片电性连接到第二单芯片。
在本发明的一实施例中，第一单芯片具有与藉由制程技术节点所定义出的扫描仪最大场面积相同或基本相同的芯片面积，并且第二单芯片具有与藉由制程技术节点所定义出的扫描仪最大场面积相同或基本相同的芯片面积。
在本发明的一实施例中，扫描仪最大场面积不大于26mm×33mm，或858mm2。
在本发明的一实施例中，第一单芯片和第二单芯片系封装在单一封装体(singlepackage)之中。
在本发明的一实施例，SRAM阵列的储存容量至少为20GB。
在本发明的一实施例中，至少一个处理单元电路包括第一处理单元电路及第二处理单元电路，其中第一处理单元电路包括多个第一逻辑核心，且多个第一逻辑核心的每一者包括第一静态随机存取存储器(SRAM)。第二处理单元电路包括多个第二逻辑核心，且多个第二逻辑核心的每一者包括第二SRAM。
在本发明的一实施例中，第一处理单元电路所执行的主要功能与第二处理单元电路所执行的主要功能不同。
在本发明的一实施例中，第一处理单元电路或第二处理单元电路分别是选自于由图形处理单元(Graphic Processing Unit，GPU)、中央处理单元(Central ProcessingUnit，CPU)、张量处理单元(Tensor Processing Unit，TPU)、网络处理单元(NetworkProcessing Unit，NPU)和现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)所形成的一族群。
在本发明的一实施例中，第一单芯片更包括在第一单芯片的操作过程中由处理单元电路所使用的L1缓存(cache)和L2缓存，且多个SRAM阵列包括在第一单芯片的操作过程中由处理单元电路所使用的L3缓存和L4缓存。
本发明的另一面向系提供一种集成电路系统，此集成电路系统包括一个单芯片，此单芯片包括多个SRAM阵列和输入/输出电路(以下简称I/O电路)。多个SRAM阵列的每一者包括一组(多个)SRAM单元，每一个SRAM单元包括多个晶体管。I/O电路电性连接至多个SRAM阵列。其中，多个SRAM阵列占据此单芯片至少50％的芯片面积，且多个SRAM阵列至少包括介于2GB至20GB之间的储存容量。
在本发明的一实施例中，此单芯片具有与藉由制程技术节点所定义出的扫描仪最大场面积相同或基本相同的芯片面积。
在本发明的一实施例中，扫描仪最大场面积不大于26mm×33mm，或858mm2。
在本发明的一实施例，SRAM阵列包括至少24GB的储存容量。
本发明的另一面向系提供一种集成电路系统，此集成电路系统包括第一单芯片电路和第二单芯片电路。第一单芯片电路具有处理单元电路；第二单芯片电路具有多个SRAM阵列，其中多个SRAM阵列至少包括介于2GB之间的储存容量。第一单芯片电路与第二单芯片电路彼此物理分离，且第一单芯片电路电性连接至第二单芯片电路；集集成电路系统不包括高频宽存储器(High Bandwidth Memory，HBM)或仅包括少量的高频宽存储器。
在本发明的一实施例，第二单芯片电路形成在第二单芯片中，第二单芯片具有与藉由制程技术节点所定义出的扫描仪最大场面积相同或基本相同的芯片面积。
在本发明的一实施例，第一单芯片电路形成在第一单芯片中，第一单芯片具有与藉由制程技术节点所定义出的扫描仪最大场面积相同或基本相同的芯片面积。
本发明的又一面向系提供一种集成电路系统，此集成电路系统包括第一单芯片电路和第二单芯片电路。第一单芯片电路具有处理单元电路；第二单芯片电路具有多个SRAM阵列，其中多个SRAM阵列至少包括介于2GB至20GB之间的储存容量。第一单芯片电路电性连接至第二单芯片电路。第一单芯片电路形成在第一单芯片中，第二单芯片电路形成在第二单芯片中；第一单芯片和第二单芯片封装在单一封装体中，或者第一单芯片和第二单芯片分别封装在第一封装体和第二封装体中。
附图说明
本发明的技术优势和精神可以通过以下所述内容并配合所附图式来理解。在阅读各种附图和附图中所示的较佳实施例的详细描说明之后，本领域中具有通常知识者当能对本说明书之上述及其他方面有更佳的了解。
图1系绘示的一种现有的6T SRAM存储单元的示意图。
图2系绘示对应于图1之6T SRAM存储单元的棒状图。
图3系根据现有的制程技术绘示采用不同制程尺寸(process dimension)λ(或F)所制作的SRAM存储单元的总面积示意图。
图4(a)系绘示一半导体公司5nm标准元件单元中PMOS和NMOS晶体管之间的布局和连接方式的棒状图。
图4(b)系根据图4(a)，绘示具有尺寸数据之半导体公司(三星)5nm(UHD)标准元件单元的棒状图。
图5系绘示三个代工厂的标准元件单元在采用不同制程技术节点时的面积尺寸与微缩趋势。
图6(a)和图6(b)系绘示具有受限于微影步进曝光机的最大标线尺寸之扫描器最大场面积(SMFA)的单一SOC芯片的示意图。
图7(a)是根据本说明书的一实施例，绘示新型标准元件单元中所采用之mMOSFET的结构上视图。
图7(b)是沿着图7(a)的切线C7J1所绘示的结构剖面图。
图7(c)是沿着图7(a)的切线C7J2所绘示的结构剖面图。
图8(a)是根据本说明书的一实施例绘示，绘示新型标准元件单元中所采用之PMOS晶体管和NMOS晶体管的组合结构上视图。
图8(b)是沿着图8(a)的切线(X-轴)所绘示的PMOS晶体管和NMOS晶体管结构剖面图。
图9(a)系绘示三个不同代工厂使用不同技术节点以及本发明所提供之SRAM单元面积(以λ2为单位)的比较结果示意图。
图9(b)系绘示本发明所提供的新型标准元件单元与各家公司现有产品的面积比较结果示意图。
图10系绘示由本发明的集成电路微缩和拉伸平台所提供的集成电路系统与由传统平台所提供之电路系统的比较结果示意图。
图11(a)系绘示由本发明的另一集成电路微缩和拉伸平台所提供之集成电路系统中的单芯片配置示意图。
图11(b)系绘示由本发明的另一实施例，集成电路微缩和拉伸平台所提供之集成电路系统中的另一种单芯片配置示意图。
图11(c)系绘示由本发明的又一集成电路微缩和拉伸平台所提供之集成电路系统中的单芯片配置示意图。
图11(d)系绘示由本发明的再一集成电路微缩和拉伸平台所提供之集成电路系统中的单芯片配置示意图。
图12(a)系绘示由本发明的集成电路微缩和拉伸平台所提供之集成电路系统与传统集成电路系统的比较结果示意图。
图12(b)系绘示本发明所提供的集成电路系统与各家公司现有产品中SRAM单元面积的比较结果示意图。
图13(a)系绘示由本发明的又另一集成电路微缩和拉伸平台所提供之集成电路系统中的单芯片配置示意图。
图13(b)系绘示由本发明的又再一集成电路微缩和拉伸平台所提供之集成电路系统中的单芯片配置示意图。
图14系绘示由本发明的再另一集成电路微缩和拉伸平台所提供之集成电路系统中的单芯片配置示意图。
图15系绘示由本发明的又一集成电路微缩和拉伸平台所提供之集成电路系统的配置示意图。
附图标记说明
14A:晶圆
14B:晶圆
34:复合物间隙壁
48:局部隔离区
49:浅沟隔离区
51:NMOS晶体管
52:PMOS晶体管
55:源极区
331:栅极介电层
332:栅极导电层
333:介电覆盖层
341:氧化物层
342:氮化硅层
481:氧化物层
482:氧化物层
483:氮化硅层
491:第一浅沟隔离层
492:第二浅沟隔离层
551:轻掺杂漏极
552:P+重掺杂区
553:插塞
700:微缩化-金属-氧化物半导体场效应晶体管
701:半导体基材
702:栅极端子
702a:栅极介电层
702b:栅极导电层
702c:硅质区
702d:覆盖层
702sl:氮化硅间隙壁
702s2:热氧化硅间隙壁
703:晶体管通道区
704:源极/漏极区
705:浅沟隔离结构
720:第一介电层
730A:第一导体柱
730B:第二导体柱
730t:第一导体柱和第二导体柱的顶面
731a:第一导体柱部分
731b:第三导体柱部分
732a:第二导体柱部分
732b:第四导体柱部分
740:第一介电子层
740s:第一介电子层的顶表面
750:第一导电层
760:第二介电子层
770:上层介电层
770s:上层介电层的顶面
780:上方导电层
1000:集成电路系统
1001:单芯片
1001A:逻辑电路
1001B:SRAM电路
1001C:焊垫区
1001':单芯片
1001A':逻辑电路
1001B':SRAM电路
1001C':焊垫区
1010:传统系统
1011:传统单芯片
1011A:逻辑电路
1011B:SRAM电路
1011C:焊垫区
1100:集成电路系统
1100’:集成电路系统
1100”:集成电路系统
1101:单芯片
1101’:单芯片
1101”:单芯片
1101A:XPU
1101A’:XPU
1101A”:XPU
1101B:I/O电路
1101C:Y PU
1101C’:Y PU
1101C”:Y PU
1200:集成电路系统
1201:单芯片
1201A:逻辑电路
1201B:SRAM阵列
1202:单芯片
1202A:I/O电路
1202B:高频宽SRAM电路
1210:传统集成电路系统
1300:集成电路系统
1301:单芯片
1301B:XPU
1301C:YPU
1302:单芯片
1302A:SRAM I/O电路
1302B:高频宽I/O电路
1400:集成电路系统
1500:集成电路系统
BL/BL Bar:比特线
VDD:高电压源
VSS:低电压源
WL:字节线Xn:边缘距离
Node-1:储存节点
Node-2:储存节点
PD-1:下拉晶体管
PD-2:下拉晶体管
PU-1:上拉晶体管
PU-2:上拉晶体管
PG-1:通过-栅晶体管
PG-2:通过-栅晶体管
Fin pitch:鳍片间距
Cpp:多晶硅接触区之间的间距
Cell_Height:存储单元高度
C7J1:切线
L1、L1i、L1d、L2、L3、L4:缓存
具体实施方式
本说明书是提供一种集成电路系统。为了对本说明书之上述实施例及其他目的、特征和优点能更明显易懂，下文特举多个较佳实施例，并配合所附图式作详细说明。
但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。实施例中所公开的结构和内容仅用于例示和说明并且本说明书的保护范围不限于下述实施例。本说明书并未公开所有可能的实施方式，任何该技术领域中具有通常知识者都可以在不违背本说明书的发明精神下，对于下述实施例书进行适当的修改、润饰或变化以满足实际需要。本说明书所述的技术内容，适用于说明书中未公开的其他实施方式。
实施例一
本说明书提出了整合下述发明内容：
a.新型的晶体管，详细的结构及其制程步骤详细描述于2020年12月31日提交，编号为17/138,918的美国专利申请案，标题为：「MINIATURIZED TRANSISTOR STRUCTURE WITHCONTROLLED DIMENSIONS OF SOURCE/DRAIN AND CONTACT-OPENING AND RELATEDMANUFACTURE METHOD」，并藉由引用并入的方式将全文收载于本说明书之中。2020年8月12日提交，编号为16/991,044的美国专利申请案，名称为：「TRANSISTOR STRUCTURE ANDRELATED INVERTER」，并藉由引用并入的方式将全文收载于本说明书之中。2021年5月12日所提交，编号为17/318,097的美国专利申请案，标题为「COMPLEMENTARY MOSFET STRUCTUREWITH LOCALIZED ISOLATIONS IN SILICON SUBSTRATE TO REDUCE LEAKAGES AND PREVENTLATCH-UP」，并藉由引用并入的方式将全文收载于本说明书之中。
b.连接至晶体管的内连线结构，详细的结构及其制程步骤详细描述于2021年11月17日所提交，编号为17/528,957的美国专利申请案，标题为「INTERCONNECTION STRUCTUREAND MANUFACTURE METHOD THEREOF」，并藉由引用并入的方式将全文收载于本说明书之中。
c.SRAM单元，详细的结构及其制程步骤详细描述于2021年8月6日所提交，编号为17/395,922的美国专利申请案，标题为「NEW SRAM CELL STRUCTURES」，并藉由引用并入的方式将全文收载于本说明书之中。
d.标准元件单元设计，详细的结构及其制程步骤详细描述于2021年8月31日所提交，编号为63/238,826的美国专利申请案，标题为「STANDARD CELL STRUCTURES」，并藉由引用并入的方式将全文收载于本说明书之中。
例如请参照图7(a)至第7(c)，图7(a)是根据本说明书的一实施例，绘示MOSFET的结构上视图。图7(b)是沿着图7(a)的切线C7J1所绘示的结构剖面图。图7(c)是沿着图7(a)的切线C7J2所绘示的结构剖面图。在本案的MOSFET中，栅极端子中暴露于外的硅质区(例如硅质区702c)和源极/漏极端子中暴露于外的硅质区，可以在后续所进行的选择性磊晶生长制程中作为晶种区，并基于此晶种区生长出柱状体(pillars)(例如第一导体柱部分731a和第三导体柱部分731b)。
此外，第一导体柱部分731a及第三导体柱部分731b的上方具有晶种区或晶种柱，而该晶种区或晶种柱可用于后续选择性磊晶生长。随后，可以藉由第二次选择性磊晶生长，在第一导体柱部分731a上方形成第二导体柱部分732a；并在第三导体柱部分731b上方形成第四导体柱部分732b。
在本实施例中，只要在导电端子的上部具有晶种子部分或晶种柱，且这些晶种子部分或晶种柱可被应用于后续所进行的选择性磊晶生长制程中；即可以通过一个垂直导电或导体插塞，以自对准方式，使第一内连线金属层M1或导电层直接连接至第X内连线金属层MX(而不连接到其他的内连线金属层导电层M2、M3、..MX-1)。其中，这些晶种子部分或晶种柱的材质不限于硅质，任何一种可以在后续进行的选择性磊晶生长制程中，被用作晶种的材料都未脱离本说明书的发明精神。
图8(a)是根据本说明书的一实施例绘示，绘示新型标准元件单元中所采用之PMOS晶体管52和NMOS晶体管51的组合结构上视图。图8(b)是沿着图8(a)的切线(X-轴)所绘示的PMOS晶体管52和NMOS晶体管51结构剖面图。PMOS晶体管52的结构与和NMOS晶体管51的结构相似。其栅极结构33包括有栅极介电层331和栅极导电层332(例如栅极金属)，形成于半导体基材(例如硅质基材)的水平表面或原始表面之上。介电覆盖层333(例如硅氧化物层和氮化硅层的复合物)位于栅极导电层332上方。此外，可以包括由硅氧化物层341和氮化硅层342的复合物所构成的间隙壁34，用于覆盖在栅极结构33的侧壁上。在硅质基材中形成沟槽，源极区55和漏极区56的全部或至少一部分分别位于对应的沟槽之中。NMOS晶体管52中的源极区55(或漏极区56)可以包括N+掺杂区552(或漏极区56的N+掺杂区562)或其他合适的掺杂分布区(例如，掺杂浓度从P-掺杂区至P+掺杂区渐层或逐步改变的掺杂区)。
此外，包括一个位于沟槽之中且位于源极区下方(例如，氮化硅或其他高介电系数介电材料所构成)的局部隔离结构(localized isolation)48，以及位于另一沟槽之中，并位于漏极区下方的另一局部隔离结构48。这种局部隔离结构48位于在硅质基材的原始水平表面HSS的下方，并且可以称为硅基材中的局部隔离结构(localized isolation intosilicon substrate，LISS)48。此硅基材中的局部隔离结构48可以是厚氮化硅层或介电层的复合物所构成。例如，局部隔离结构或硅基材中的局部隔离结构48可以包括复合局部隔离结构，其包括覆盖沟槽的至少一部分侧壁上的硅氧化物层(第三硅氧化物侧壁(Oxide-3V)层481)和覆盖在沟槽的至少一部分底壁上的另一个硅氧化物层(第三硅氧化物底壁(Oxide-3B)层482)。第三硅氧化物侧壁层481和第三硅氧化物底壁层482可以是一种藉由热氧化制程所形成的L形硅氧化物层。
复合局部隔离结构48还包括第三氮化硅层483(Nitride-3)，其位于第三硅氧化物底壁层482或/和第三硅氧化物侧壁层481的上方。此外，浅沟隔离结构可以包括一种复合的浅沟隔离结构49，其包括第一浅沟隔离层491和第二浅沟隔离层492。其中，第一浅沟隔离层491和第二浅沟隔离层492可以分别由不同制程所形成的厚硅氧化物材料来构成。
此外，源极(或漏极)区可以包括复合的源极区55和/或漏极区56。例如，在NMOS晶体管51中，复合源极区55(或漏极区56)至少包括轻掺杂漏极551和位于沟槽中的N+重掺杂区552。轻掺杂漏极551是以均匀的(110)晶格紧靠于暴露于外的硅质表面。暴露于外的硅质表面具有合适的凹陷厚度，其垂直边界可以对应栅极结构的边缘。暴露于外的硅质表面基本上与栅极结构对齐。暴露于外的硅质表面可以是晶体管通道的端面(terminal face)。
轻掺杂漏极551和N+重掺杂区552可以是基于选择性磊晶生长制程(或原子层沉积(Atomic Layer Deposition，ALD)或其他合适选择性生长制程)从用作晶种区暴露于外的TEC区中所生长出来的硅质区。其是在局部隔离结构48上形成具有组织良好的(110)晶格区，这对于改变在复合源极区55或漏极区56中新形成的(110)晶格结构不起晶种作用(seeding effect)。这种新形成的晶体(包括轻掺杂漏极551和N+重掺杂区552)可以被命名为TEC-Si。
在一实施例中，TEC与栅极结构33的边缘对齐或大致对齐，轻掺杂漏极551的长度可以调整，轻掺杂漏极551与TEC相对的侧壁，与间隙壁34的侧壁对齐或大致对齐。复合源极区55(或复合漏极区56)还可以包括一些钨质(或其他合适的金属材料，例如氮化钛/钨(TiN/W))插塞553(或复合漏极区56的钨质插塞563)，与一部分TEC-Si形成水平连接，以完成整个源极/漏极区。流向金属内连线(例如第一内连线金属层M1)的主动通道电流，通过轻掺杂漏极551和N+重掺杂导电区552到达钨质(或其他金属材料)插塞553。其中，钨质插塞553系藉由一些良好的金属对金属欧姆接触结构(Metal-to-Metal Ohmic contact)直接连接到第一内连线金属层M1。金属对金属欧姆接触结构的电阻比传统的硅对接触结构(Silicon-to-Metal contact)低很多。
NMOS晶体管52的源极/漏极接触电阻可以根据源极/漏极结构中所使用的融合金属-半导体接面(merged metal-semiconductor junction)的结构而保持在合理的范围之内。这种源极/漏极结构中的融合金属-半导体接面可以改善电流聚集效应并降低接触电阻。此外，由于，源极/漏极结构的底部藉由第三硅氧化物底壁层482与基材隔离，所以n+到n+或p+到p+的隔离可以保持在合理的范围之内。因此，PMOS晶体管(未显示)的两个相邻主动区间的间距可以微缩小到2λ。第三硅氧化物底壁层482可以显着降低源极/漏极源接面的漏电流(source/drain junction leakage current)，然后降低n+到n+或p+到p+的漏电流。
这样会使得从N+掺杂区/p型井区接面通过p型井区(或p型基材)/n型井区到n型井区/P+掺杂区接面的路径变得更长。如图8(b)所绘示，从n型轻掺杂漏极(LDD-n)/p型井区接面，通过(p型井区/n型井区接面到n型井区/n型轻掺杂漏极(LDD-p)接面的可能闩锁路径(Latch-up path)，包括如图8(b)所绘示的长度①、长度②(一个局部隔离结构底壁的长度)、长度③、长度④、长度⑤、长度⑥、长度⑦(另一个局部隔离结构的底壁长度)以及长度⑧。PMOS晶体管52和NMOS晶体管51之间可能闩锁路径比传统CMOS结构的可能闩锁路径长。因此，从元件布局的角度来看，PMOS晶体管52和NMOS晶体管51之间的保留边缘距离(Xn+Xp)小于传统CMOS结构的保留边缘距离。例如，PMOS晶体管52和NMOS晶体管51之间的保留边缘距离(Xn+Xp)可以介于2λ至4λ之间，例如3λ。
此外，有可能使复合的浅沟隔离层(STI)49升高(例如，使浅沟隔离层492高于原始半导体表面并达到栅极结构的顶表面)，使得选择性生长所形成的源极/漏极区被复合的浅沟隔离层49所限制，不会超过复合的浅沟隔离层49。金属接触塞(例如，钨塞553)可以沉积在复合的浅沟隔离层49和栅极结构之间的孔中，而无需使用另一个接触。此外，重掺杂区552的顶面和一侧壁与金属接触塞直接接触，可以显着降低源极/漏极区的接触电阻。
在现有设计中，高电压源Vdd和低电压源Vss(或接地)的金属线分布在硅基材的原始硅表面上方。如果这些金属线之间没有足够的空间，会干扰其他金属线。本发明还揭露了一种新的标准元件单元或SRAM单元，其中用于高电压源Vdd和/或低电压源Vss的金属线可以分布在硅基材的原始硅表面之下。因此，即使缩小了标准元件单元的尺寸，也可以避免接触结构尺寸，以及连接高电压源Vdd和低电压源Vss的金属线布局之间的干扰。
例如，在NMOS 51的漏区中，钨或其他金属材料553直接电性连接到高电压源Vdd的P型井区(藉由移除局部隔离区48)。类似地，在NMOS 51的源区中，钨或其他金属材料553直接耦合到电耦合到地的p阱或P衬底(通过移除局部隔离结构48)。因此，原先形成在源极/漏极区中，用来将源极/漏极区电性连接至第二内连线金属层M2或第三内连线金属层M3，藉以连接高电压源Vdd或接地的开口，可以在形成新的标准元件单元过程中被省略。
综上所述，新型标准元件单元至少具有以下优点：
(1)标准元件单元中晶体管的源极、漏极和栅极的线性尺寸可以被精确控制，线性尺寸可以微缩到最小特征尺寸Lamda(λ)，请参看编号为17/138,918的美国专利申请案。因此，当两个相邻晶体管通过漏极/源极连接在一起时，晶体管的长度尺寸将可以微缩至3λ，而相邻两个晶体管的栅极边缘之间的距离可以微缩至2λ。当然，若考虑公差，晶体管的长度尺寸会介于3λ至6λ之间或更大，两个相邻晶体管的栅极边缘之间的距离可以介于8λ或更大。
(2)第一内连线金属层M1可以通过自对准的微型接触结构直接连接至栅极、源极和/或漏极区，而无需使用传统的接触开口罩幕和/或使用连接第一内连线金属层M1的第零内连线金属转换层M0。
(3)栅极和/或扩散区可以直接连接到第二内连线金属层M2，而无需以自对准方式连接至第一内连线金属层M1。因此，可以缩小一部分第一内连线金属层M1与另一部分第一内连线金属层M1之间的必要间隔，而且也会减少内连线结构之间的布线阻碍。此外，同样的结构可以应用于藉由导体柱将下方金属层直接连接到位于其上方的上方金属层，但导体柱不会与位于下方金属层和上方金属层之间的任何中间金属层电连接。
(4)新型标准元件单元中用于高电位VDD金属线和/或低电位VSS金属线可以被分布在硅基材的原始硅表面下方。因此，即使微缩新型标准元件单元的尺寸，仍可避免造成连接至高电位VDD金属线和/或低电位VSS的金属线等的接触结构尺寸和其布局之间的相互干扰。此外，在新型标准元件单元中，最初用来将源极/漏极区电性连接至第二内连线金属层M2或第三内连线金属层M3，以作为高电位VDD金属线或接地连接线的源极/漏极区开口，也可以省略。
基于上述，图9(a)系绘示三个不同代工厂使用不同技术节点以及本发明所提供之SRAM单元面积(以λ2为单位)的比较结果示意图。图9(b)系绘示本发明所提供的新型标准元件单元与各家公司现有产品的面积比较结果示意图。如图9(a)所绘示，新型SRAM单元(在发明中)的面积可以被微缩到100λ2，几乎是图3所绘示的传统5nm SRAM单元(三个不同公司的)面积的八分之一(1/8)。另外如图9(b)所绘示，标准元件单元的面积(例如反相器单元的面积可以被微缩到200λ2)，可以是图5所绘示的传统5nm标准元件单元面积的3.5分之一(1/3.5)。
综上所述，本说明书揭露了一种在单芯片设计中创新的集成电路微缩和拉伸平台(ISSP)，用于节合任何具有新型设计的晶体管、晶体管内连线结构、SRAM单元和标准元件单元来提供集成电路系统。可以将原始芯片的电路面积缩小2到3倍或更多。
从另一种观点来看，可以在原始的单芯片尺寸中形成更多SRAM或更多不同主要功能块(CPU或GPU)。如此一来，与传统具有相同尺寸的集成电路系统相比，本说明书所述的集成电路系统(例如AI芯片或SOC芯片)的元件密度和性能可以显着增加，而不需要微缩用于制造集成电路系统的制程技术节点。
以采用5nm制程技术节点的集成电路系统为例，如图9(a)所绘示，CMOS 6-T SRAM单元的面积尺寸可以微缩到大约100F2(其中F是指硅晶圆上的制程最小特征尺寸)。也就是说，如果F＝5nm，则SRAM单元所占据的芯片面积大约为2500nm2。而根据数据，现有技术的单元面积约为800F2(即缩小了8倍)。此外，基于本说明书所述上述技术内容所提供的8指状结构(8-finger，如图4(a)和图4(b)所绘示)所占据的芯片面积大约为200F2；相较于现有CMOS反相器的面积其超过700F2(如第9(b)图所绘示，采用5nm制程技术节点的反相器)。
也就是说，如果单一单芯片具有电路(例如SRAM电路、逻辑电路、SRAM和逻辑电路的组合，或者主要功能区块电路CPU、GPU、FPGA等)，在制程技术节点的基础上，其所占用的芯片面积(例如为Y nm2)，在本发明的帮助之下，具有相同电路图形的单片，若以相同的制程技术节点来进行制造，其芯片的总面积可以缩小。新单芯片中电路图形所占用的芯片面积将小于原始芯片中相同电路图形所占用的面积，例如占用原始芯片面积Y nm2的20％至80％(或30％至70％)。
例如，图10系绘示由本发明的集成电路微缩和拉伸平台所提供的集成电路系统1000与传统平台所提供之电路系统的比较结果示意图。如图10所绘示，传统系统1010包括至少一个单芯片1011，其具有至少一个处理单元/电路或主要功能块(例如，逻辑电路1011A和SRAM电路1011B)和焊垫区1011C；而本发明的集成电路微缩和拉伸平台所提供的集成电路系统1000亦包含至少一个单芯片1001，其具有逻辑电路1001A、SRAM电路1001B及焊垫区1001C。比较传统系统1010和集成电路系统1000的单芯片1011和1001的配置，可以看出本发明的集成电路微缩和拉伸平台(单芯片1001')既可以缩小集成电路系统的尺寸，又不减损常规(单芯片1011)的性能，或在同一扫描仪最大场面积中添加更多元件。
在本发明的集成电路微缩和拉伸平台所提供的集成电路系统1000的尺寸微缩例示图中，如图10中间部分所绘示，集成电路系统1000的单芯片1001具有与现有的单芯片1011同的电路或主要功能区块(即，单芯片1001的逻辑电路1001A和SRAM电路1010B与单芯片1011的逻辑电路1011A和SRAM电路1011B相同)；且单芯片1001所占据的扫描仪最大场面积是传统单芯片1011的20％到80％(例如，30％到70％)。
在本实施例中，SRAM电路1001B与逻辑电路1001A的组合在单芯片1001中所占面积，比传统单芯片1011的面积缩小了大约3.4倍。换句话说，与传统的单芯片1011相比，本发明的集成电路微缩和拉伸平台可以使单芯片1001的逻辑电路1001A的面积缩小了5.3倍；单芯片1001的SRAM电路1001B的面积缩小了5.3倍；进而使单芯片1001中的SRAM电路1001B和逻辑电路1001A的组合面积缩小了大约3.4倍(如图10中间部分所绘示)。
从添加更多元件的角度观之，如图10右边部分所绘示，单芯片1001'和传统单芯片1011具有相同的扫描仪最大场面积。也就是说，单芯片1001'(包括逻辑电路1001A'、SRAM电路1001B'和焊垫区1001C')是采用与现有单芯片1011相同的制程技术节点(例如，5nm或7nm)所制造的，并且单芯片1001'的SRAM电路1001B'的面积中，不仅可以包括传统单芯片1011中所未包含的更多SRAM电路或其他的主要功能区块。在本说明书的另一实施例中，单芯片1001'的芯片面积与通过特定技术节点所定义之传统单芯片1011的扫描仪最大场面积(SMFA)相似或基本相同。也就是说，基于本发明的集成电路微缩和拉伸平台，在扫描器最大场面积(SMFA)之中，除了可以容纳包含于传统单芯片1011的SRAM单元或主要功能区块(例如，逻辑电路1011A和SRAM电路1011B)之外，还有额外的空间用于容纳额外的SRAM单元或额外的主要功能区块。
图11(a)系绘示由本发明另一种集成电路微缩和拉伸平台所提供之集成电路系统1100中的单芯片配置示意图。集成电路系统1100包括至少一个单芯片1101，其具有一个扫描器最大场面积。单芯片1101包括处理单元/电路(例如，XPU 1101A)、多个SRAM缓存(包括每个高阶缓存和每个低阶缓存)和I/O电路1101B。每一个SRAM缓存包括一组SRAM阵列。I/O电路1101B电性连接至SRAM缓存和/或XPU 1101A。
例如，由本发明集成电路微缩和拉伸平台所提供之集成电路系统1100的单芯片1101，包括多个通常由多个SRAM所建构的不同阶层的缓存L1、L2和L3。缓存L1和L2(统称为「低阶缓存」)，通常为每一个CPU或GPU核心单元分配一个缓存L1或L2。缓存L1可以区分为L1i和L1d，分别用于储存指令和数据。缓存L2则不会区分储存的是指令还是数据。缓存L3(可以是「高阶缓存」之一者)，由多个核心共享，通常也不会区分指令和数据。缓存L1/L2通常是每个CPU或GPU核心分配一个缓存。
因此，对于高速操作而言，由本说明书的集成电路微缩和拉伸平台所提供之单芯片1101的芯片面积可以与与通过特定技术节点所定义的扫描仪最大场面积(SMFA)相似或基本相同。从而，可以在单芯片受限于微影曝光工具的扫描仪最大场面积的有限条件下，增加集成电路系统1100中缓存L1/L2(低阶缓存)和缓存L3(高阶缓存)的数量。如图11(a)所绘示，具有多核心的GPU的扫描仪最大场面积(例如26mm×33mm或858mm2)中的缓存可以具有储存容量为64MB或更多(例如128MB、256或512MB)的SRAM。此外，可以将GPU的额外逻辑核心插入到相同大小的扫描仪最大场面积之中以提高性能。在另一实施例中，高频宽I/O电路1101B中的储存控制器(未绘示)也是如此。
另外，除了现有的主要功能区块之外，其他不同的主要功能区块(例如，FPGA)，进被一起整合在同一个单芯片之中。图11(b)系绘示由本发明的另一集成电路微缩和拉伸平台所提供之集成电路系统1100'中的单芯片1101'配置示意图。在本实施例中，单芯片1101'包括至少一个高频宽I/O电路1101B'和多个处理单元/电路，例如XPU 1101A'和YPU 1101C。处理单元(XPU 1101A'和YPU 1101C)都具有多个主要的功能区块，每个功能区块都可以作为NPU、GPU、CPU、FPGA或TPU。XPU 1101a'的主要功能区块可能与YPU 1101C不同。
例如，集成电路系统1100'的XPU 1101A'可以作为CPU，集成电路1100'的YPU1101C可以作为GPU。XPU 1101A'和YPU 1101C都具有多个逻辑核心，每个核心都有多个低阶缓存(例如，512K或1M/128K比特的缓存L1/L2)，以及一个高阶缓存(例如，XPU 1101A'和YPU1101C共享的32MB、64MB或更多的缓存L3)，而这三种阶层的缓存可以分别包括多个SRAM阵列。由于GPU对于AI训练越来越重要，FPGA具有相互交互的逻辑区块，可以藉由工程师的设计帮助特定的演算法来适用于AI的推理。因此，在本说明书的一些实施例中，可以采用集成电路微缩和拉伸平台来形成集成电路系统1100”，使其具有包括GPU和FPGA的单芯片1101”。
如图11(c)所绘示，图11(c)中单芯片1101”单芯片1101”的配置，除了下述的差异之外，其他的部分与图11(b)所绘示的单芯片1101'类似。主要的差异在于:单芯片芯片1101”的XPU 1101A”是GPU或CPU，单芯片芯片1101”的YPU 1101C”是FPGA。通过这种方法，单芯片1101”一方面具有很好的平行计算、训练速度和效率。另一方面，还拥有强大的AI能推理能力，具有上市时间可以更快成本、更低和灵活性更高的优势。
另外如图11(c)所绘示，处理单元/电路(即XPU 1101A”和YPU 1101C’)共享高阶缓存(例如，缓存L3)。其中，XPU 1101A”和YPU 1101C'所共享的高阶缓存(例如，缓存L3)，可以藉由一个模式寄存器(mode register)(未绘示)中的设定或通过自适调整(adaptivelyconfigurable)，在单芯片1101”的操作期间调整配置方式。例如，在一个实施例中，藉由设定模式寄存器，可以使XPU 1101A”使用1/3的高阶缓存，YPU 1101C'使用2/3的高阶缓存。XPU 1101A”或YPU 1101C'所使用的高阶缓存(例如，缓存L3)的共享容量，也可以藉由使用操作集成电路微缩和拉伸平台来形成集成电路系统1100”的方式而动态地改变。
图11(d)系绘示由本发明的再一集成电路微缩和拉伸平台所提供之集成电路系统1100”'中的单芯片1101”'配置示意图。在图11(d)中，单芯片1101”'的配置，除了下述的差异之外，其他的部分与图11(b)所绘示的单芯片1101'的配置类似。主要差异在于:高阶缓存包括缓存L3和缓存L4，其中每个处理单元/电路(例如XPU 1101A”'和YPU1101C”)具有由其各自的核心所共享的缓存L3。且XPU1101A”'和YPU 1101C”共享32MB或更多的缓存L4。
在本说明书的一些实施例中，由于根据本发明的所设计的SRAM单元面积可以微缩至较小的面积，因此可以将更多容量的共享SRAM(或嵌入式SRAM，又称「eSRAM」)设计到单芯片中。由于可以使用的eSRAM储存容量更高。因此，与传统的嵌入式DRAM(embedded DRAM)或外部DRAM(external DRAM)相比，其具有更快且更高的效能。因此，使单芯片具有高频宽/高储存容量SRAM，进而使芯片尺寸与扫描仪最大场面积(例如26mm×33mm或858mm2)相等或实质相等(例如等于扫描仪最大场面积的80％-99％)，是合理且可能的。
因此，由本说明书的集成电路微缩和拉伸平台所提供的集成电路系统1200可以包括至少两个单个单芯片，且这两个单芯片可以具有相同或基本相同的尺寸。图12(a)系绘示由本发明的另一集成电路微缩和拉伸平台所提供之集成电路系统1200与传统集成电路系统1210的比较结果示意图。集成电路系统1200包括位于单一封装体内的单芯片1201和1202。单芯片1201主要具有形成在其中的逻辑处理单元电路和低阶缓存；单芯片1202只具有形成于其中的多个SRAM阵列和I/O电路。其中，多个SRAM阵列包括至少2GB至20GB的储存容量，例如2GB至10GB的储存容量。
如图12(a)所绘示，单芯片1201主要包括逻辑电路和I/O电路1201A以及由SRAM阵列1201B所构成的小型低阶缓存(例如，L1缓存和L2缓存)。单芯片1202仅包括具有1GB至10GB或更多储存容量(2GB至20GB)的高频宽SRAM电路1202B和用于高频宽SRAM电路1202B的I/O电路1202A。在本实施例中，单芯片1201和1202的扫描仪最大场面积约为26mm×33mm。假设单芯片1202中50％的扫描仪最大场面积(50％SRAM单元利用率)用于高频宽SRAM电路1202B的SRAM单元，其余的扫描仪最大场面积用于高频宽SRAM电路1202B的I/O电路。
图12(b)系绘示本发明所提供的集成电路系统1200与各家公司现有产品中SRAM单元面积的比较结果示意图。在单芯片(例如，单芯片1202)的26mm×33mm的扫描仪最大场面积的总储存容量(total Bytes)可以通过参考图12(b)所绘示的SRAM单元面积来进行总储存容量(每一个SRAM单元一比特)估计。例如在本实施例中，单芯片1202的扫描仪最大场面积的总储存容量(26mm×33mm)中，在5nm的制程技术节点的情况下，可以容纳21GB的SRAM(SRAM单元面积为0.0025μm2)，并且可以提供24GB或更多的储存容量，进而提高SRAM单元的利用率。
根据图12(b)所绘示，由于传统的(三个代工厂的)SRAM单元面积可以是本发明的SRAM单元面积的2至8倍，因此由本发明的集成电路微缩和拉伸平台所提供的集成电路系统1200，在现有技术26mm×的扫描仪最大场面积范围内，可以容纳更多储存容量(每个SRAM单元一个一比特))。采用不同制程技术节点的扫描仪最大场面积(26mm×33mm)的总储存容量(每一个SRAM单元一比特)，如下表1所示。
表1
Figure BDA0004004055450000231
当然，考虑到使用不同技术的选择性和传统的后端制程(Back End of Line)技术，单芯片1202的扫描仪最大场面积(26mm×33mm)可以容纳更小体积的SRAM，例如小体积的SRAM为表1中不同制程技术节点的SRAM体积的1/4至3/4倍。例如，考虑使用不同技术的选择性和传统的后端制程技术，本案实施例的单芯片1202可以容纳储存容量大约为5GB至15GB(或2.5GB至7.5GB)的SRAM。
图13(a)系绘示由本发明的又另一集成电路微缩和拉伸平台所提供之集成电路系统1300中的单芯片1301配置示意图。单芯片1301的配置，除了下述的差异之外，其他的部分与图12(a)所绘示的单芯片1201的配置类似。主要的差异在于:本实施例的单芯片1301可以是高性能运算(high performance computing，HPC)单芯片，包括高频宽I/O电路1301A以及二个或更多主要功能区块，例如XPU 1301B和YPU 1301C。其中，XPU 1301B和YPU 1301C两者都具有多核心，且每个核心都有各自的缓存L1和/或缓存L2(L1为128KB、L2为512KB至1MB)。图13(a)中XPU 1301B或YPU 1301C的主要功能区块可以是NPU、GPU、CPU、FPGA或TPU，且每一个都具有主要的功能区块。XPU 1301B或YPU 1301C可以具有不同的主要功能区块。
图13(b)系绘示由本发明的又再一集成电路微缩和拉伸平台所提供之集成电路系统1300中的单芯片1302配置示意图。单芯片1302的配置，除了下述的差异之外，其他的部分与图12(a)所绘示的单芯片1202的配置类似。主要的差异在于:单芯片1302是高频宽SRAM(high bandwidth SRAM，HBSRAM)。在本实施例中，单芯片1302的扫描器最大场面积与现有技术的扫描器最大场面积相同(或面为其80-99％)，且仅包括缓存L3和/或具有多个SRAM阵列的缓存L4、SRAM I/O电路1302A，以及用于SRAM I/O电路1302B的高频宽I/O电路1302B。单芯片1302中的SRAM的总储存容量可以是2GB至5GB、5GB至10GB、10GB至15GB、15GB至20GB或更多，这取决于SRAM单元的利用率。单芯片1302可以是是高频宽SRAM。
如图13(a)和图13(b)所绘示，单芯片1301和1302中的每一者都具有高频宽I/O总线，例如64比特、128比特或256比特的数据总线。单芯片1301和1302可以封装在相同或不同的IC封装体中。在一些实施例中，单芯片1301(例如，HPC芯片)可以藉由例如，导线键合(wire bonding)、覆晶键合(flip chip bonding)、焊锡键合(solder bonding)、2.5代穿硅通孔(2.5D interposed through silicon via(TSV)键合或3D微型铜柱直接键合(3Dmicro cupper pillar direct bonding)，而与单芯片1302彼此键合，并被封装在单一个封装体之中以形成如图14所绘示的集成电路系统1400。在此实施例中，单芯片1301和1302具有相同或基本相同的扫描器最大场面积。因此，可以通过将具有至少一个单芯片1301(或多个芯片)的晶圆14A直接键合到具有至少一个单芯片1302(或多个芯片)的另一个晶圆14B，然后将键合的晶圆14A和14B切割成多个具有扫描器最大场面积的区块(block)，以形成由本发明的集成电路微缩和拉伸平台所提供的集成电路系统1400。可以在单芯片1301和单芯片1302之间插入具有穿硅通孔(TSV)的另一个中介层(interpoise)。
图15系根据本发明的又一实施例，绘示由集成电路微缩和拉伸平台所提供之集成电路系统1500的配置示意图。集成电路系统1500包括键合在一起的两个或更多个单芯片1302(即如图13(b)所绘示的两个HBSRAM芯片)，并且两个单芯片1302中的一个被导线键合到单芯片1301(例如，如图13(a)所绘示的HPC芯片)，然后将三个或更多个单芯片封装在单一个封装体中。因此，此类封装体可以包括一个HPC芯片和容量超过42GB、48GB、或96GB的高频宽SRAM。当然，基于现有的键合技术，这两个或更多个单芯片1302和具有高频宽I/O电路的单芯片1301可以垂直堆叠并键合在一起。
当然，也可以将三个、四个或更多的HBSRAM芯片整合在集成电路系统1500的封装体中。如此一来，集成电路系统1500中的缓存L3和L4可以是容量为128GB或256GB以上的SRAM。在本说明书的一些实施例中，集成电路系统1500的单芯片1301和1302可以封装在相同的IC封装体或不同的IC封装体中。例如，在一个实施例中，两个单芯片1302中的一个可以封装在一个IC封装体中。
与目前现有的12个DRAM芯片堆叠约24GB的高频宽DRAM相比，本发明可以用更多个高频宽SRAM来代替高频宽存储器(例如，储存容量约为5GB至10GB(或15GB至20GB)的HBSRAM芯片)。因此，本发明的集成电路微缩和拉伸平台不需要高频宽存储器内存或只需要容量很少(例如，容量小于4GB或8GB)的高频宽存储器。
让摩尔定律取得成功的单芯片中的单芯片集成电路现在正面临其局限性，尤其是微影印刷技术上的局限性。一方面，印在芯片上的最小特征尺寸在这个尺寸上的缩放成本非常高，但另一方面，芯片尺寸受到扫描器最大场面积的限制。但是越来越多、多样化的处理器功能不断涌现，很难整合在一个单芯片上。此外，在每个主要功能芯片上的重复存在且较小的eSRAM和外部或内嵌的DRAM并不是理想的优化解决方案。本发明的集成电路微缩和拉伸平台所提供的单芯片或SOC芯片的创新在于：
(1)FPGA、TPU、NPU、CPU或GPU等单一功能区块可以微缩到更小的尺寸。
(2)可以在单芯片中形成更多的SRAM。
(3)两个或多个主要功能区块，例如GPU和FPGA(或其他组合)，也可以藉由本说明书的集成电路微缩和拉伸平台变得更小，进而可以整合在同一个单芯片中。
(4)更多阶层的缓存可以存在单芯片中。
(5)这种集成电路微缩和拉伸平台所提供的单芯片可以藉由异质整合(heterogeneous integration)与其他芯片(例如eDRAM)进行组合。
(6)具有L1和L2缓存的HPC芯片可以(例如，藉由引线键合或覆晶键合)电性连接到一个或多个HBSRAM芯片2，HBSRAM芯片2在单一封装体中作为L3和L4缓存，HPC芯片1和HBSRAM芯片2中的每一者具有扫描仪最大场面积。
(7)本发明的集成电路微缩和拉伸平台不需要HMB存储器内存或只需要容量很少的HBM存储器。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何该技术领域中具有通常知识者，在不脱离本发明之精神和范围内，当可作些许之更动与润饰，因此本发明之保护范围当视后附之权利要求所界定者为准。

Claims (15)

1.一种集成电路系统，包括：
一第一单芯片，具有形成于其中的至少一处理单元电路；其中
一第二单芯片，具有形成于其中的多个静态随机存取存储器阵列；
其中，该第二单芯片包括2GB的一储存容量；且该第一单芯片电性连接到该第二单芯片。
2.如权利要求1所述的集成电路系统，其特征在于，该第一单芯片具有与藉由一制程技术节点所定义出的一扫描仪最大场面积相同或基本相同的一芯片面积，且该第二单芯片具有与藉由该制程技术节点所定义出的该扫描仪最大场面积相同或基本相同的一芯片面积。
3.如权利要求2所述的集成电路系统，其特征在于，该扫描仪最大场面积不大于26mm×33mm或858mm2。
4.如权利要求2所述的集成电路系统，其特征在于，该第一单芯片和该第二单芯片系封装在一单一封装体之中。
5.如权利要求1所述的集成电路系统，其特征在于，该多个SRAM阵列的该储存容量至少为20GB。
6.如权利要求1所述的集成电路系统，其特征在于，该至少一处理单元电路包括一第一处理单元电路及一第二处理单元电路，其中该第一处理单元电路包括多个第一逻辑核心，且该多个第一逻辑核心的每一者包括一第一SRAM尺寸；该第二处理单元电路包括多个第二逻辑核心，该多个第二逻辑核心的每一者包括一第二SRAM尺寸。
7.如权利要求6所述的集成电路系统，其特征在于，该第一处理单元电路所执行的一主要功能与该第二处理单元电路所执行的另一主要功能不同。
8.如权利要求7所述的集成电路系统，其特征在于，该第一处理单元电路或该第二处理单元电路系选自于由一图形处理单元、一中央处理单元、一张量处理单元、一网络处理单元和一现场可编程逻辑门阵列所组成的一族群。
9.如权利要求1所述的集成电路系统，其特征在于，该第一单芯片更包括在该第一单芯片的一操作过程中由该至少一处理单元电路所使用的一L1缓存和一L2缓存，且该多个SRAM阵列包括在该第一单芯片的该操作过程中由该至少一处理单元电路所使用的一L3缓存和一L4缓存。
10.如权利要求1所述的集成电路系统，其特征在于，更包括一第三单芯片，该第三单芯片包括多个SRAM阵列形成于其中，且该第三单芯片包括至少介于2GB至20GB之间的一储存容量；该第一单芯片、该第二单芯片和该第三单芯片封装在一封装体中；其中该第一单芯片具有一芯片面积，该芯片面积与藉由一制程技术节点所定义出的一扫描仪最大场面积相同或基本相同；该第一单芯片具有一芯片面积具有与该扫描仪最大场面积相同或基本相同的一芯片面积；该第二单芯片具有一芯片面积具有与该扫描仪最大场面积相同或基本相同的一芯片面积。
11.如权利要求10所述的集成电路系统，其特征在于，该第一单芯片、该第二单芯片和该第三单芯片系垂直堆叠。
12.一种集成电路系统，其特征在于，包括:
一第一单芯片，具有一处理单元电路；以及
一第二单芯片，具有多个SRAM阵列；
其中该多个SRAM阵列至少包括介于2GB之间的一储存容量；该第一单芯片与该第二单芯片彼此物理分离，且该第一单芯片电性连接至该第二单芯片；该集成电路系统不包括一高频宽存储器。
13.如权利要求12所述的集成电路系统，其特征在于，该第二单芯片具有与藉由一制程技术节点所定义出的一扫描仪最大场面积相同或基本相同的一芯片面积；该第一单芯片具有与该扫描仪最大场面积相同或基本相同的一芯片面积。
14.如权利要求12所述的集成电路系统，其特征在于，该第一单芯片和该第二单芯片封装在一封装体中；该第一单芯片通过一导线键合、一覆晶键合、一焊锡键合、一穿硅通孔键合或3D微型铜柱直接键合，电性连接至该第二单芯片。
15.一种集成电路系统，其特征在于，包括:
一第一单芯片电路，具有一处理单元电路；以及
一第二单芯片电路，具有多个SRAM阵列；
其中该多个SRAM阵列至少包括介于2GB至20GB之间的一储存容量；该第一单芯片电路电性连接至该第二单芯片电路；该第一单芯片电路形成在一第一单芯片中，该第二单芯片电路形成在一第二单芯片中；该第一单芯片和该第二单芯片封装在一单一封装体中，或者该第一单芯片和该第二单芯片分别封装在一第一封装体和一第二封装体中。
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