JP2003273336A - 汎用ロジックセルアレイ及びこれを用いたａｓｉｃ - Google Patents
汎用ロジックセルアレイ及びこれを用いたａｓｉｃInfo
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Abstract
(57)【要約】
【課題】配線リソースネックを緩和できると共に、消費
電力、入力容量、駆動能力等を最適化できる汎用ロジッ
クセルアレイを提供する。 【解決手段】この汎用ロジックセルアレイは、セルがア
レイ状に配置されることによって形成された下地の上
に、セルを接続するための第１配線層を形成することに
より論理回路が形成される汎用ロジックセルアレイであ
って、下地を構成するセルは、第２配線層での接続によ
って互いに異なる論理機能を有するように形成された複
数種類の汎用ロジックセル（ＣＥＬＬ−Ａ、ＣＥＬＬ−
Ｂ及びＣＥＬＬ−Ｃ）から構成されている。
電力、入力容量、駆動能力等を最適化できる汎用ロジッ
クセルアレイを提供する。 【解決手段】この汎用ロジックセルアレイは、セルがア
レイ状に配置されることによって形成された下地の上
に、セルを接続するための第１配線層を形成することに
より論理回路が形成される汎用ロジックセルアレイであ
って、下地を構成するセルは、第２配線層での接続によ
って互いに異なる論理機能を有するように形成された複
数種類の汎用ロジックセル（ＣＥＬＬ−Ａ、ＣＥＬＬ−
Ｂ及びＣＥＬＬ−Ｃ）から構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、汎用ロジックセル
がアレイ状に形成された汎用ロジックセルアレイに関す
る。
がアレイ状に形成された汎用ロジックセルアレイに関す
る。
【０００２】
【従来の技術】従来、複数のセルがアレイ状に配置され
ることによって形成された下地の上に、これら複数のセ
ルを接続するための配線層を形成することによって論理
回路を形成し、以て所望の機能を有する半導体集積回路
を製造できるセルアレイが知られている。
ることによって形成された下地の上に、これら複数のセ
ルを接続するための配線層を形成することによって論理
回路を形成し、以て所望の機能を有する半導体集積回路
を製造できるセルアレイが知られている。
【０００３】例えば、特開平１１−２３８８５０号は、
基本セルがアレイ状に配置されたゲートアレイ方式のセ
ルアレイを開示している。このセルアレイでは、図４に
示すように、半導体基板上に複数のトランジスタを有す
る基本セルがアレイ状に形成され、この基本セルとは別
個に、フリップフロップ用に最適化された専用セルが形
成されている。このセルアレイを用いて論理回路を構成
する場合、論理回路に含まれるフリップフロップには、
専用セルが優先的に割り当てられる。そして、専用セル
が不足する場合に基本セルを用いてフリップフロップが
構成される。
基本セルがアレイ状に配置されたゲートアレイ方式のセ
ルアレイを開示している。このセルアレイでは、図４に
示すように、半導体基板上に複数のトランジスタを有す
る基本セルがアレイ状に形成され、この基本セルとは別
個に、フリップフロップ用に最適化された専用セルが形
成されている。このセルアレイを用いて論理回路を構成
する場合、論理回路に含まれるフリップフロップには、
専用セルが優先的に割り当てられる。そして、専用セル
が不足する場合に基本セルを用いてフリップフロップが
構成される。
【０００４】このゲートアレイ方式のセルアレイでは、
配線層が形成されていない下地が用意され、全ての配線
層がユーザが設計した論理回路に従って形成される。
配線層が形成されていない下地が用意され、全ての配線
層がユーザが設計した論理回路に従って形成される。
【０００５】また、一般的なＦＰＧＡ（Field Programm
able Gate Array）、マスクプログラマブルな機能ブロ
ックベースのゲートアレイといった汎用ロジックモジュ
ールから成るセルをアレイ状に配置したセルアレイが知
られている。このようなセルアレイとして、例えば米国
特許第５６８４４１２号は、「CELL FORMING PART OFA
CUSTOMIZABLE ARRAY」を開示している。このセルアレイ
で使用されている汎用ロジックモジュールは、図５に示
すように、ＮＡＮＤ回路５０、２入力マルチプレクサ
（Ａ）５１、２入力マルチプレクサ（Ａ）５２及び２入
力マルチプレクサ（ＬＡＲＧＥ）５３から構成されてい
る。この汎用ロジックモジュールでは、入力段の素子は
入力容量が小さくなるように、出力段の素子は駆動能力
が大きくなるように、それぞれ最適化されている。
able Gate Array）、マスクプログラマブルな機能ブロ
ックベースのゲートアレイといった汎用ロジックモジュ
ールから成るセルをアレイ状に配置したセルアレイが知
られている。このようなセルアレイとして、例えば米国
特許第５６８４４１２号は、「CELL FORMING PART OFA
CUSTOMIZABLE ARRAY」を開示している。このセルアレイ
で使用されている汎用ロジックモジュールは、図５に示
すように、ＮＡＮＤ回路５０、２入力マルチプレクサ
（Ａ）５１、２入力マルチプレクサ（Ａ）５２及び２入
力マルチプレクサ（ＬＡＲＧＥ）５３から構成されてい
る。この汎用ロジックモジュールでは、入力段の素子は
入力容量が小さくなるように、出力段の素子は駆動能力
が大きくなるように、それぞれ最適化されている。
【０００６】汎用ロジックモジュールは、半導体基板上
に形成されたＭＯＳトランジスタをｍ層（ｍは１以上の
整数）の配線層で電気的に接続することにより汎用ロジ
ックセルと呼ばれる基本回路をアレイ状に形成し、これ
を下地として、上記汎用ロジックセルをｎ層（ｎは１以
上の整数）の配線層で電気的に接続することにより、所
望の論理回路が組み込まれたＡＳＩＣ（Application Sp
ecific Integrated Circuit）を構成できるようにした
半導体集積回路である。基本回路は、一般に、例えばイ
ンバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、マルチプレ
クサといった比較的小さな機能を有する論理回路から構
成される。
に形成されたＭＯＳトランジスタをｍ層（ｍは１以上の
整数）の配線層で電気的に接続することにより汎用ロジ
ックセルと呼ばれる基本回路をアレイ状に形成し、これ
を下地として、上記汎用ロジックセルをｎ層（ｎは１以
上の整数）の配線層で電気的に接続することにより、所
望の論理回路が組み込まれたＡＳＩＣ（Application Sp
ecific Integrated Circuit）を構成できるようにした
半導体集積回路である。基本回路は、一般に、例えばイ
ンバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、マルチプレ
クサといった比較的小さな機能を有する論理回路から構
成される。
【０００７】この汎用ロジックモジュールを用いれば、
所望の論理回路が実現されるように上記ｎ層の配線パタ
ーンを設計し、その配線パターンが焼き付けられたリソ
グラフィーマスクを用いて、第ｍ層まで配線された下地
としての半導体基板上に配線層を形成する半導体製造工
程により、所望の論理回路が形成された半導体チップが
得られる。
所望の論理回路が実現されるように上記ｎ層の配線パタ
ーンを設計し、その配線パターンが焼き付けられたリソ
グラフィーマスクを用いて、第ｍ層まで配線された下地
としての半導体基板上に配線層を形成する半導体製造工
程により、所望の論理回路が形成された半導体チップが
得られる。
【０００８】この汎用ロジックモジュールは以下のよう
に利用される。例えば、半導体メーカは、第ｍ層まで形
成された半導体基板の情報をユーザに公開する。ユーザ
は、公開された情報に基づいて所望の論理回路を設計
し、その論理回路を実現するための半導体チップの製作
を半導体メーカに依頼する。半導体メーカはユーザから
受け取った論理回路に基づいてｎ層の配線パターンを自
動設計し、上述した工程を経て半導体チップを製作す
る。
に利用される。例えば、半導体メーカは、第ｍ層まで形
成された半導体基板の情報をユーザに公開する。ユーザ
は、公開された情報に基づいて所望の論理回路を設計
し、その論理回路を実現するための半導体チップの製作
を半導体メーカに依頼する。半導体メーカはユーザから
受け取った論理回路に基づいてｎ層の配線パターンを自
動設計し、上述した工程を経て半導体チップを製作す
る。
【０００９】このような汎用ロジックモジュールがセル
として使用されたセルアレイは、上述したゲートアレイ
方式のセルアレイに比べると、ユーザによる論理回路の
設計から半導体チップの完成までの工期が短くなるとい
う長所がある。
として使用されたセルアレイは、上述したゲートアレイ
方式のセルアレイに比べると、ユーザによる論理回路の
設計から半導体チップの完成までの工期が短くなるとい
う長所がある。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た特開平１１−２３８８５０号に開示されたセルアレイ
はゲートアレイ方式であるため、下地として用意される
基本セルは、拡散領域及びゲート領域のみが形成されて
配線がなされていないトランジスタから構成されてい
る。このセルアレイを用いてユーザから提示された論理
回路を形成する場合は、全ての配線、例えば基本セルの
電源及びグランド用の配線、基本セル間を接続するため
の配線等を、下地の上に形成される配線層で行う必要が
ある。従って、少ない配線層及び配線リソースでユーザ
の論理回路を形成する場合は、配線リソースネックが生
じる。
た特開平１１−２３８８５０号に開示されたセルアレイ
はゲートアレイ方式であるため、下地として用意される
基本セルは、拡散領域及びゲート領域のみが形成されて
配線がなされていないトランジスタから構成されてい
る。このセルアレイを用いてユーザから提示された論理
回路を形成する場合は、全ての配線、例えば基本セルの
電源及びグランド用の配線、基本セル間を接続するため
の配線等を、下地の上に形成される配線層で行う必要が
ある。従って、少ない配線層及び配線リソースでユーザ
の論理回路を形成する場合は、配線リソースネックが生
じる。
【００１１】また、上述した米国特許第５６８４４１２
号に開示されたセルアレイでは、１種類の汎用ロジック
モジュールから成るセルがアレイ状に配置されることに
よって形成された下地が用意され、この下地の上に配線
層を形成して汎用ロジックモジュールを接続することに
よりユーザが提示した論理回路が形成される。従って、
上述したゲートアレイ方式のセルアレイに比べて配線リ
ソースの使用割合は少なくて済む。
号に開示されたセルアレイでは、１種類の汎用ロジック
モジュールから成るセルがアレイ状に配置されることに
よって形成された下地が用意され、この下地の上に配線
層を形成して汎用ロジックモジュールを接続することに
よりユーザが提示した論理回路が形成される。従って、
上述したゲートアレイ方式のセルアレイに比べて配線リ
ソースの使用割合は少なくて済む。
【００１２】しかしながら、このセルアレイでは、各汎
用ロジックモジュールの入力段及び出力段は上述したよ
うに最適化がなされているが、汎用ロジックモジュール
は１種類しか存在しないため、ユーザが提示する論理回
路の性質、例えば組合せ回路、順序回路及び駆動回路の
何れが多用されているか等の観点からの最適化はできな
い。従って、汎用ロジックモジュールを複数組み合わせ
て論理回路を構成する場合に、消費電力、入力容量、駆
動能力等を最適化できない。
用ロジックモジュールの入力段及び出力段は上述したよ
うに最適化がなされているが、汎用ロジックモジュール
は１種類しか存在しないため、ユーザが提示する論理回
路の性質、例えば組合せ回路、順序回路及び駆動回路の
何れが多用されているか等の観点からの最適化はできな
い。従って、汎用ロジックモジュールを複数組み合わせ
て論理回路を構成する場合に、消費電力、入力容量、駆
動能力等を最適化できない。
【００１３】本発明は、上述した問題を解消するために
なされたものであり、その目的は、配線リソースネック
を緩和できると共に、消費電力、入力容量、駆動能力等
を最適化できる汎用ロジックセルアレイ及びこれを用い
たＡＳＩＣを提供することにある。
なされたものであり、その目的は、配線リソースネック
を緩和できると共に、消費電力、入力容量、駆動能力等
を最適化できる汎用ロジックセルアレイ及びこれを用い
たＡＳＩＣを提供することにある。
【００１４】
【課題を解決するための手段】以下に、［発明の実施の
形態］で使用する番号・符号を用いて、課題を解決する
ための手段を説明する。これらの番号・符号は、［特許
請求の範囲］の記載と［発明の実施の形態］の記載との
対応関係を明らかにするために付加されたものである
が、［特許請求の範囲］に記載されている発明の技術的
範囲の解釈に用いてはならない。
形態］で使用する番号・符号を用いて、課題を解決する
ための手段を説明する。これらの番号・符号は、［特許
請求の範囲］の記載と［発明の実施の形態］の記載との
対応関係を明らかにするために付加されたものである
が、［特許請求の範囲］に記載されている発明の技術的
範囲の解釈に用いてはならない。
【００１５】本発明の第１の態様に係る汎用ロジックセ
ルアレイは、上記目的を達成するために、セルがアレイ
状に配置されることによって形成された下地の上に、前
記セルを接続するための第１配線層を形成することによ
り論理回路が形成される汎用ロジックセルアレイであっ
て、前記下地を構成するセルは、第２配線層での接続に
よって互いに異なる論理機能を有するように形成された
複数種類の汎用ロジックセル（ＣＥＬＬ−Ａ、ＣＥＬＬ
−Ｂ及びＣＥＬＬ−Ｃ）から構成されている。
ルアレイは、上記目的を達成するために、セルがアレイ
状に配置されることによって形成された下地の上に、前
記セルを接続するための第１配線層を形成することによ
り論理回路が形成される汎用ロジックセルアレイであっ
て、前記下地を構成するセルは、第２配線層での接続に
よって互いに異なる論理機能を有するように形成された
複数種類の汎用ロジックセル（ＣＥＬＬ−Ａ、ＣＥＬＬ
−Ｂ及びＣＥＬＬ−Ｃ）から構成されている。
【００１６】この第１の態様に係る汎用ロジックセルア
レイによれば、汎用ロジックセルの間を、下地上に形成
される第１配線層で接続するだけでよいので、ゲートア
レイ方式のセルアレイのように、全ての配線を第１配線
層で行う必要がなく、配線リソースネックを大幅に改善
できる。
レイによれば、汎用ロジックセルの間を、下地上に形成
される第１配線層で接続するだけでよいので、ゲートア
レイ方式のセルアレイのように、全ての配線を第１配線
層で行う必要がなく、配線リソースネックを大幅に改善
できる。
【００１７】また、この第１の態様に係る汎用ロジック
セルアレイは、複数種類の汎用ロジックセルから構成さ
れ、しかも汎用ロジックセルは最適化されているので、
ユーザが提示する論理回路の性質の観点からの最適化が
自動的に行われる。従って、複数の汎用ロジックセルア
レイを適宜組み合わせて論理回路を構成することにより
消費電力、入力容量、駆動能力等を最適化できる。
セルアレイは、複数種類の汎用ロジックセルから構成さ
れ、しかも汎用ロジックセルは最適化されているので、
ユーザが提示する論理回路の性質の観点からの最適化が
自動的に行われる。従って、複数の汎用ロジックセルア
レイを適宜組み合わせて論理回路を構成することにより
消費電力、入力容量、駆動能力等を最適化できる。
【００１８】この第１の態様に係る汎用ロジックセルア
レイでは、前記複数種類の汎用ロジックセルは、セレク
タ及びフリップフロップを含むように構成できる。ま
た、前記複数種類の汎用ロジックセルは、更に、インバ
ータを含むように構成できる。更に、前記複数種類の汎
用ロジックセルの各々は、同じ列方向になるように配置
できる。
レイでは、前記複数種類の汎用ロジックセルは、セレク
タ及びフリップフロップを含むように構成できる。ま
た、前記複数種類の汎用ロジックセルは、更に、インバ
ータを含むように構成できる。更に、前記複数種類の汎
用ロジックセルの各々は、同じ列方向になるように配置
できる。
【００１９】本発明の第２の態様に係るＡＳＩＣは、上
記と同様の目的で、セルがアレイ状に配置されることに
よって形成された下地の上に、前記セルを接続するため
の第１配線層を形成することにより論理回路が形成され
るセルアレイによって形成されたＡＳＩＣであって、前
記下地を構成するセルは、第２配線層での接続によって
互いに異なる論理機能を有するように形成された複数種
類の汎用ロジックセル（ＣＥＬＬ−Ａ、ＣＥＬＬ−Ｂ及
びＣＥＬＬ−Ｃ）から構成されている。
記と同様の目的で、セルがアレイ状に配置されることに
よって形成された下地の上に、前記セルを接続するため
の第１配線層を形成することにより論理回路が形成され
るセルアレイによって形成されたＡＳＩＣであって、前
記下地を構成するセルは、第２配線層での接続によって
互いに異なる論理機能を有するように形成された複数種
類の汎用ロジックセル（ＣＥＬＬ−Ａ、ＣＥＬＬ−Ｂ及
びＣＥＬＬ−Ｃ）から構成されている。
【００２０】この第２の態様に係るＡＳＩＣでは、前記
複数種類の汎用ロジックセルは、セレクタ及びフリップ
フロップを含むように構成できる。また、前記複数種類
の汎用ロジックセルは、更に、インバータを含むように
構成できる。更に、前記複数種類の汎用ロジックセルの
各々は、同じ列方向になるように配置できる。
複数種類の汎用ロジックセルは、セレクタ及びフリップ
フロップを含むように構成できる。また、前記複数種類
の汎用ロジックセルは、更に、インバータを含むように
構成できる。更に、前記複数種類の汎用ロジックセルの
各々は、同じ列方向になるように配置できる。
【００２１】本発明の第３の態様に係るＡＳＩＣの製造
方法は、上記と同様の目的で、セルがアレイ状に配置さ
れた下地を形成し、該形成された下地の上に前記セルを
接続する第１配線層を形成することにより論理回路を形
成してＡＳＩＣを製造するＡＳＩＣの製造方法であっ
て、前記下地を形成するステップでは、第２配線層での
接続によって互いに異なる論理機能を有するように形成
された複数種類の汎用ロジックセル（ＣＥＬＬ−Ａ、Ｃ
ＥＬＬ−Ｂ及びＣＥＬＬ−Ｃ）をアレイ状に配置して下
地を形成する。
方法は、上記と同様の目的で、セルがアレイ状に配置さ
れた下地を形成し、該形成された下地の上に前記セルを
接続する第１配線層を形成することにより論理回路を形
成してＡＳＩＣを製造するＡＳＩＣの製造方法であっ
て、前記下地を形成するステップでは、第２配線層での
接続によって互いに異なる論理機能を有するように形成
された複数種類の汎用ロジックセル（ＣＥＬＬ−Ａ、Ｃ
ＥＬＬ−Ｂ及びＣＥＬＬ−Ｃ）をアレイ状に配置して下
地を形成する。
【００２２】この第３の態様に係るＡＳＩＣの製造方法
において、前記下地を形成するステップでは、前記複数
種類の汎用ロジックセルがセレクタ及びフリップフロッ
プを含むように下地を形成できる。また、前記下地を形
成するステップでは、前記複数種類の汎用ロジックセル
は、更にインバータを含むように下地を形成できる。更
に、前記下地を形成するステップでは、前記複数種類の
汎用ロジックセルの各々が、同じ列方向に配置されるよ
うに下地を形成できる。
において、前記下地を形成するステップでは、前記複数
種類の汎用ロジックセルがセレクタ及びフリップフロッ
プを含むように下地を形成できる。また、前記下地を形
成するステップでは、前記複数種類の汎用ロジックセル
は、更にインバータを含むように下地を形成できる。更
に、前記下地を形成するステップでは、前記複数種類の
汎用ロジックセルの各々が、同じ列方向に配置されるよ
うに下地を形成できる。
【００２３】本発明の第４の態様に係るＡＳＩＣの設計
方法は、上記と同様の目的で、セルがアレイ状に配置さ
れることによって形成された下地の上に、前記セルを接
続するための第１配線層を形成することにより論理回路
が形成されるセルアレイによって形成されるＡＳＩＣの
設計方法であって、前記下地を形成するセルが、第２配
線層での接続によって互いに異なる論理機能を有するよ
うに形成された複数種類の汎用ロジックセル（ＣＥＬＬ
−Ａ、ＣＥＬＬ−Ｂ及びＣＥＬＬ−Ｃ）から成るように
設計する。
方法は、上記と同様の目的で、セルがアレイ状に配置さ
れることによって形成された下地の上に、前記セルを接
続するための第１配線層を形成することにより論理回路
が形成されるセルアレイによって形成されるＡＳＩＣの
設計方法であって、前記下地を形成するセルが、第２配
線層での接続によって互いに異なる論理機能を有するよ
うに形成された複数種類の汎用ロジックセル（ＣＥＬＬ
−Ａ、ＣＥＬＬ−Ｂ及びＣＥＬＬ−Ｃ）から成るように
設計する。
【００２４】この第４の態様に係るＡＳＩＣの設計方法
においては、前記複数種類の汎用ロジックセルがセレク
タ及びフリップフロップを含むように設計できる。ま
た、前記複数種類の汎用ロジックセルは、更に、インバ
ータを含むように設計できる。更に、前記複数種類の汎
用ロジックセルの各々は、同じ列方向に配置されるよう
に設計できる。
においては、前記複数種類の汎用ロジックセルがセレク
タ及びフリップフロップを含むように設計できる。ま
た、前記複数種類の汎用ロジックセルは、更に、インバ
ータを含むように設計できる。更に、前記複数種類の汎
用ロジックセルの各々は、同じ列方向に配置されるよう
に設計できる。
【００２５】本発明の第５の態様に係るＡＳＩＣの提供
方法は、上記と同様の目的で、第２配線層での接続によ
って互いに異なる論理機能を有するように形成された複
数種類の汎用ロジックセルがアレイ状に配置されること
によって形成された下地の情報をユーザに提供し、該提
供された情報に基づいてユーザから製作が要求された論
理回路を、前記下地の上に形成される第１配線層で前記
複数種類の汎用ロジックセルを接続することにより形成
して前記ユーザに提供するように構成されている。
方法は、上記と同様の目的で、第２配線層での接続によ
って互いに異なる論理機能を有するように形成された複
数種類の汎用ロジックセルがアレイ状に配置されること
によって形成された下地の情報をユーザに提供し、該提
供された情報に基づいてユーザから製作が要求された論
理回路を、前記下地の上に形成される第１配線層で前記
複数種類の汎用ロジックセルを接続することにより形成
して前記ユーザに提供するように構成されている。
【００２６】この第５の態様に係るＡＳＩＣの提供方法
において、前記下地の情報をユーザに提供するステップ
は、前記複数種類の汎用ロジックセルがセレクタ及びフ
リップフロップを含む下地であることを示した情報をユ
ーザに提供するように構成できる。また、前記下地の情
報をユーザに提供するステップは、前記複数種類の汎用
ロジックセルが、更に、インバータを含む下地であるこ
とを示した情報をユーザに提供するように構成できる。
更に、前記下地の情報をユーザに提供するステップは、
前記複数種類の汎用ロジックセルの各々は、同じ列方向
になるように配置されている下地であることを示した情
報をユーザに提供するように構成できる。
において、前記下地の情報をユーザに提供するステップ
は、前記複数種類の汎用ロジックセルがセレクタ及びフ
リップフロップを含む下地であることを示した情報をユ
ーザに提供するように構成できる。また、前記下地の情
報をユーザに提供するステップは、前記複数種類の汎用
ロジックセルが、更に、インバータを含む下地であるこ
とを示した情報をユーザに提供するように構成できる。
更に、前記下地の情報をユーザに提供するステップは、
前記複数種類の汎用ロジックセルの各々は、同じ列方向
になるように配置されている下地であることを示した情
報をユーザに提供するように構成できる。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照しながら詳細に説明する。
面を参照しながら詳細に説明する。
【００２８】本発明の実施の形態に係る汎用ロジックセ
ルアレイは、半導体基板上に形成されたＭＯＳトランジ
スタを例えば３層から成る第２配線層で電気的に接続す
ることにより汎用ロジックセルと呼ばれる基本回路をア
レイ状に形成し、これを下地として、上記汎用ロジック
セルを例えば２層から成る第１配線層で電気的に接続す
ることにより、所望の論理回路を構成するために使用さ
れる。
ルアレイは、半導体基板上に形成されたＭＯＳトランジ
スタを例えば３層から成る第２配線層で電気的に接続す
ることにより汎用ロジックセルと呼ばれる基本回路をア
レイ状に形成し、これを下地として、上記汎用ロジック
セルを例えば２層から成る第１配線層で電気的に接続す
ることにより、所望の論理回路を構成するために使用さ
れる。
【００２９】より具体的には、汎用ロジックセルアレイ
は、半導体基板上に形成された基本セルの上に層間膜を
介して積層された第２配線層を有し、上記基本セルを層
間膜のスルーホールを介して第２配線層で接続すること
により形成される汎用ロジックセルをアレイ状に配列す
ることによって構成されている。この明細書では、第２
配線層における配線が完了したものを「下地」といい、
この下地が半導体メーカーから提供される。
は、半導体基板上に形成された基本セルの上に層間膜を
介して積層された第２配線層を有し、上記基本セルを層
間膜のスルーホールを介して第２配線層で接続すること
により形成される汎用ロジックセルをアレイ状に配列す
ることによって構成されている。この明細書では、第２
配線層における配線が完了したものを「下地」といい、
この下地が半導体メーカーから提供される。
【００３０】ユーザが提示した論理回路は、第２配線層
の上に形成された層間膜を介して積層された第１配線層
において、上記汎用ロジックセルに設けられたノードを
層間膜のスルーホールを介して接続することにより構成
される。このような汎用ロジックセルアレイの第１配線
層で汎用ロジックセルのノードを接続することにより論
理回路が形成されたＬＳＩ（大規模集積回路）を本明細
書では「ＡＳＩＣ」と呼ぶ。
の上に形成された層間膜を介して積層された第１配線層
において、上記汎用ロジックセルに設けられたノードを
層間膜のスルーホールを介して接続することにより構成
される。このような汎用ロジックセルアレイの第１配線
層で汎用ロジックセルのノードを接続することにより論
理回路が形成されたＬＳＩ（大規模集積回路）を本明細
書では「ＡＳＩＣ」と呼ぶ。
【００３１】図１は、本発明の実施の形態に係る汎用ロ
ジックセルアレイの構造を示す図である。この汎用ロジ
ックセルアレイは、汎用ロジックセルＣＥＬＬ−Ａ、汎
用ロジックセルＣＥＬＬ−Ｂ及び汎用ロジックセルＣＥ
ＬＬ−Ｃといった３種類の汎用ロジックセルから構成さ
れている。
ジックセルアレイの構造を示す図である。この汎用ロジ
ックセルアレイは、汎用ロジックセルＣＥＬＬ−Ａ、汎
用ロジックセルＣＥＬＬ−Ｂ及び汎用ロジックセルＣＥ
ＬＬ−Ｃといった３種類の汎用ロジックセルから構成さ
れている。
【００３２】汎用ロジックセルＣＥＬＬ−Ａ、汎用ロジ
ックセルＣＥＬＬ−Ｂ及び汎用ロジックセルＣＥＬＬ−
Ｃの各々は、Ｙ軸方向に一列に配置されると共に、Ｘ軸
方向に汎用ロジックセルＣＥＬＬ−Ａ、汎用ロジックセ
ルＣＥＬＬ−Ｂ及び汎用ロジックセルＣＥＬＬ−Ｃの順
番で循環的に配置されている。
ックセルＣＥＬＬ−Ｂ及び汎用ロジックセルＣＥＬＬ−
Ｃの各々は、Ｙ軸方向に一列に配置されると共に、Ｘ軸
方向に汎用ロジックセルＣＥＬＬ−Ａ、汎用ロジックセ
ルＣＥＬＬ−Ｂ及び汎用ロジックセルＣＥＬＬ−Ｃの順
番で循環的に配置されている。
【００３３】なお、図１では、汎用ロジックセルＣＥＬ
Ｌ−Ａ、汎用ロジックセルＣＥＬＬ−Ｂ及び汎用ロジッ
クセルＣＥＬＬ−Ｃの数が、ＣＥＬＬ−Ａ：ＣＥＬＬ−
Ｂ：ＣＥＬＬ−Ｃ＝１：１：１になるように構成された
汎用ロジックセルアレイの例を示しているが、この比は
任意に定めることができる。
Ｌ−Ａ、汎用ロジックセルＣＥＬＬ−Ｂ及び汎用ロジッ
クセルＣＥＬＬ−Ｃの数が、ＣＥＬＬ−Ａ：ＣＥＬＬ−
Ｂ：ＣＥＬＬ−Ｃ＝１：１：１になるように構成された
汎用ロジックセルアレイの例を示しているが、この比は
任意に定めることができる。
【００３４】汎用ロジックセルＣＥＬＬ−Ａは、例えば
図２（Ａ）に示すような、第１入力端子（０）に接続さ
れたノードＴ１、第２入力端子（１）に接続されたノー
ドＴ２、選択入力端子（Ｓ）に接続されたノードＴ３、
及び出力端子に接続されたノードＴ４を有するセレクタ
から構成されている。このセレクタは、図示は省略する
が、第２配線層で複数のＭＯＳトランジスタが接続され
ることにより構成されている。そして、ノードＴ１〜Ｔ
４は第２配線層に接続されている。
図２（Ａ）に示すような、第１入力端子（０）に接続さ
れたノードＴ１、第２入力端子（１）に接続されたノー
ドＴ２、選択入力端子（Ｓ）に接続されたノードＴ３、
及び出力端子に接続されたノードＴ４を有するセレクタ
から構成されている。このセレクタは、図示は省略する
が、第２配線層で複数のＭＯＳトランジスタが接続され
ることにより構成されている。そして、ノードＴ１〜Ｔ
４は第２配線層に接続されている。
【００３５】このセレクタの第１入力端子（０）、第２
入力端子（１）及び選択入力端子（Ｓ）を形成するトラ
ンジスタには、小さい入力容量を有する比較的小さなサ
イズのＭＯＳトランジスタが使用され、出力端子を形成
するトランジスタには、大きい駆動能力を有する比較的
大きなサイズのＭＯＳトランジスタが使用されており、
これにより、セレクタの最適化がなされている。
入力端子（１）及び選択入力端子（Ｓ）を形成するトラ
ンジスタには、小さい入力容量を有する比較的小さなサ
イズのＭＯＳトランジスタが使用され、出力端子を形成
するトランジスタには、大きい駆動能力を有する比較的
大きなサイズのＭＯＳトランジスタが使用されており、
これにより、セレクタの最適化がなされている。
【００３６】なお、汎用ロジックセルＣＥＬＬ−Ａとし
ては、本出願人が先に出願した特願２０００−３４９６
２７に開示されたセレクタを用いることができる。この
セレクタは、第１入力端子（０）及び第２入力端子
（１）に供給される信号を受けるインバータの出力を、
中間ノードとしてセレクタの外部に引き出すように構成
されている。このセレクタを用いれば、高速に動作する
ゲート回路を少ない配線数で構成できるという利点があ
る。
ては、本出願人が先に出願した特願２０００−３４９６
２７に開示されたセレクタを用いることができる。この
セレクタは、第１入力端子（０）及び第２入力端子
（１）に供給される信号を受けるインバータの出力を、
中間ノードとしてセレクタの外部に引き出すように構成
されている。このセレクタを用いれば、高速に動作する
ゲート回路を少ない配線数で構成できるという利点があ
る。
【００３７】汎用ロジックセルＣＥＬＬ−Ｂは、例えば
図２（Ｂ）に示すような、データ入力端子（Ｄ）に接続
されたノードＴ５、クロック入力端子に接続されたノー
ドＴ６、出力端子（Ｎ）に接続されたノードＴ７、及び
反転出力端子（Ｃ）に接続されたノードＴ８を有するフ
リップフロップから構成されている。このフリップフロ
ップは、図示は省略するが、第２配線層で複数のＭＯＳ
トランジスタが接続されることにより構成されている。
そして、ノードＴ５〜Ｔ８は第２配線層に接続されてい
る。
図２（Ｂ）に示すような、データ入力端子（Ｄ）に接続
されたノードＴ５、クロック入力端子に接続されたノー
ドＴ６、出力端子（Ｎ）に接続されたノードＴ７、及び
反転出力端子（Ｃ）に接続されたノードＴ８を有するフ
リップフロップから構成されている。このフリップフロ
ップは、図示は省略するが、第２配線層で複数のＭＯＳ
トランジスタが接続されることにより構成されている。
そして、ノードＴ５〜Ｔ８は第２配線層に接続されてい
る。
【００３８】このフリップフロップのデータ入力端子
（Ｄ）を形成するトランジスタには、小さい入力容量を
有する比較的小さなサイズのＭＯＳトランジスタが使用
され、クロック入力端子を形成するトランジスタには、
更に小さい入力容量を有する小さなサイズのＭＯＳトラ
ンジスタが使用され、出力端子（Ｎ）及び反転出力端子
（Ｃ）を形成するトランジスタには、大きい駆動能力を
有する比較的大きなサイズのＭＯＳトランジスタが使用
されており、これにより、フリップフロップの最適化が
なされている。フリップフロップに供給されるクロック
は常に変化する信号である。このクロックが供給される
ＭＯＳトランジスタのサイズを小さくすることにより、
フリップフロップの低消費電力化が実現されている。
（Ｄ）を形成するトランジスタには、小さい入力容量を
有する比較的小さなサイズのＭＯＳトランジスタが使用
され、クロック入力端子を形成するトランジスタには、
更に小さい入力容量を有する小さなサイズのＭＯＳトラ
ンジスタが使用され、出力端子（Ｎ）及び反転出力端子
（Ｃ）を形成するトランジスタには、大きい駆動能力を
有する比較的大きなサイズのＭＯＳトランジスタが使用
されており、これにより、フリップフロップの最適化が
なされている。フリップフロップに供給されるクロック
は常に変化する信号である。このクロックが供給される
ＭＯＳトランジスタのサイズを小さくすることにより、
フリップフロップの低消費電力化が実現されている。
【００３９】汎用ロジックセルＣＥＬＬ−Ｃは、例えば
図２（Ｃ）に示すような、入力端子に接続されたノード
Ｔ９及び出力端子に接続されたノードＴ１０を有するイ
ンバータから構成されている。このインバータは、図示
は省略するが、第２配線層で複数のＭＯＳトランジスタ
が接続されることにより構成されている。そして、ノー
ドＴ９及びＴ１０は第２配線層に接続されている。
図２（Ｃ）に示すような、入力端子に接続されたノード
Ｔ９及び出力端子に接続されたノードＴ１０を有するイ
ンバータから構成されている。このインバータは、図示
は省略するが、第２配線層で複数のＭＯＳトランジスタ
が接続されることにより構成されている。そして、ノー
ドＴ９及びＴ１０は第２配線層に接続されている。
【００４０】このインバータの入力端子を形成するトラ
ンジスタには、小さい入力容量を有する比較的小さなサ
イズのＭＯＳトランジスタが使用され、出力端子を形成
するトランジスタには、大きい駆動能力を有する大きな
サイズのＭＯＳトランジスタが使用されており、これに
より、インバータの最適化がなされている。
ンジスタには、小さい入力容量を有する比較的小さなサ
イズのＭＯＳトランジスタが使用され、出力端子を形成
するトランジスタには、大きい駆動能力を有する大きな
サイズのＭＯＳトランジスタが使用されており、これに
より、インバータの最適化がなされている。
【００４１】以上のように構成される汎用ロジックセル
アレイを用いたＡＳＩＣは、以下の工程で製造される。
アレイを用いたＡＳＩＣは、以下の工程で製造される。
【００４２】先ず、半導体基板上に形成されたＭＯＳト
ランジスタを、例えば３層から成る第２配線層で電気的
に接続することにより、図１に示すような、汎用ロジッ
クセルＣＥＬＬ−Ａ、汎用ロジックセルＣＥＬＬ−Ｂ及
び汎用ロジックセルＣＥＬＬ−Ｃといった３種類の汎用
ロジックセルがアレイ状に形成された下地が作製され
る。なお、第２配線層は３層に限らず、各汎用ロジック
セルの構造に応じて任意の層で構成できる。
ランジスタを、例えば３層から成る第２配線層で電気的
に接続することにより、図１に示すような、汎用ロジッ
クセルＣＥＬＬ−Ａ、汎用ロジックセルＣＥＬＬ−Ｂ及
び汎用ロジックセルＣＥＬＬ−Ｃといった３種類の汎用
ロジックセルがアレイ状に形成された下地が作製され
る。なお、第２配線層は３層に限らず、各汎用ロジック
セルの構造に応じて任意の層で構成できる。
【００４３】次に、ユーザから提示された論理回路に基
づいて、使用する汎用ロジックセルの配置が行われる。
今、ユーザから提示された論理回路に、図３に示すよう
な、１個のセレクタ、１個のフリップフロップ及び２個
のインバータから成る機能ブロック１が含まれているも
のとする。
づいて、使用する汎用ロジックセルの配置が行われる。
今、ユーザから提示された論理回路に、図３に示すよう
な、１個のセレクタ、１個のフリップフロップ及び２個
のインバータから成る機能ブロック１が含まれているも
のとする。
【００４４】この機能ブロック１を実現するために、先
ず、配置プログラムを利用して、汎用ロジックセルの配
置工程が実施される。この配置工程では、汎用ロジック
セルアレイの未使用領域に、互いに近接している１個の
セレクタ、１個のフリップフロップ及び２個のインバー
タが確保される。これにより、例えば図１に斜線で示す
ように、機能ブロック１として、１個のフリップフロッ
プ及び２個のインバータが配置される。更に、この配置
工程では、図３の破線ＳＩＧ２で示すような、第１配線
層で配線される機能ブロック１内の配線パターンが作成
される。なお、実線ＳＩＧ１は汎用ロジックセルの配線
パターンであり、第２配線層で既に配線されている。
ず、配置プログラムを利用して、汎用ロジックセルの配
置工程が実施される。この配置工程では、汎用ロジック
セルアレイの未使用領域に、互いに近接している１個の
セレクタ、１個のフリップフロップ及び２個のインバー
タが確保される。これにより、例えば図１に斜線で示す
ように、機能ブロック１として、１個のフリップフロッ
プ及び２個のインバータが配置される。更に、この配置
工程では、図３の破線ＳＩＧ２で示すような、第１配線
層で配線される機能ブロック１内の配線パターンが作成
される。なお、実線ＳＩＧ１は汎用ロジックセルの配線
パターンであり、第２配線層で既に配線されている。
【００４５】同様に、ユーザから提示された論理回路に
含まれる他の機能ブロック２、機能ブロック３を実現す
るための汎用ロジックセルが確保されて配置される。機
能ブロック２では、２個のフリップフロップが、機能ブ
ロック３では、３個のセレクタと２個のフリップフロッ
プとが、それぞれ確保されて配置されて配線される。
含まれる他の機能ブロック２、機能ブロック３を実現す
るための汎用ロジックセルが確保されて配置される。機
能ブロック２では、２個のフリップフロップが、機能ブ
ロック３では、３個のセレクタと２個のフリップフロッ
プとが、それぞれ確保されて配置されて配線される。
【００４６】次いで、配線プログラムを利用して配線工
程が実施される。即ち、図３に一点鎖線ＳＩＧ３で示す
ような、汎用ロジックセル同士のノードを第１配線層で
接続するための配線パターンが作成される。そして、配
置工程及び配線工程で作成された配線パターンが焼き付
けられたリソグラフィーマスクを用いて、３層まで配線
済みの下地としての半導体基板上に第１配線層を形成す
る半導体製造工程が実施される。これにより、ユーザが
提示した論理回路が汎用ロジックセルアレイの上に形成
された半導体チップが得られる。
程が実施される。即ち、図３に一点鎖線ＳＩＧ３で示す
ような、汎用ロジックセル同士のノードを第１配線層で
接続するための配線パターンが作成される。そして、配
置工程及び配線工程で作成された配線パターンが焼き付
けられたリソグラフィーマスクを用いて、３層まで配線
済みの下地としての半導体基板上に第１配線層を形成す
る半導体製造工程が実施される。これにより、ユーザが
提示した論理回路が汎用ロジックセルアレイの上に形成
された半導体チップが得られる。
【００４７】また、この汎用ロジックセルアレイを利用
してＡＳＩＣを設計する場合は、ユーザから提示された
論理回路を実現するように、上述した手順で配置及び配
線を実施して第１配線層の配線パターンを設計する。以
上によりＡＳＩＣの設計は完了する。その後は、設計さ
れた配線パターンが焼き付けられたリソグラフィーマス
クを用いて、３層まで配線済みの下地としての半導体基
板上に第１配線層を形成する半導体製造工程により、ユ
ーザが提示した論理回路が形成された半導体チップが得
られる。
してＡＳＩＣを設計する場合は、ユーザから提示された
論理回路を実現するように、上述した手順で配置及び配
線を実施して第１配線層の配線パターンを設計する。以
上によりＡＳＩＣの設計は完了する。その後は、設計さ
れた配線パターンが焼き付けられたリソグラフィーマス
クを用いて、３層まで配線済みの下地としての半導体基
板上に第１配線層を形成する半導体製造工程により、ユ
ーザが提示した論理回路が形成された半導体チップが得
られる。
【００４８】この汎用ロジックセルアレイを用いたＡＳ
ＩＣは、以下の方法でユーザに提供できる。例えば、半
導体メーカは、３層まで形成された半導体基板の情報を
ユーザに公開する。ユーザは、公開された情報に基づい
て所望の論理回路を設計し、その論理回路を実現するた
めの半導体チップの製作を半導体メーカに依頼する。半
導体メーカはユーザから受け取った論理回路に基づいて
２層の配線パターンを自動設計し、上述したように半導
体チップを製作してユーザに提供する。
ＩＣは、以下の方法でユーザに提供できる。例えば、半
導体メーカは、３層まで形成された半導体基板の情報を
ユーザに公開する。ユーザは、公開された情報に基づい
て所望の論理回路を設計し、その論理回路を実現するた
めの半導体チップの製作を半導体メーカに依頼する。半
導体メーカはユーザから受け取った論理回路に基づいて
２層の配線パターンを自動設計し、上述したように半導
体チップを製作してユーザに提供する。
【００４９】以上説明したように、本発明の実施の形態
に係る汎用ロジックセルアレイによれば、ユーザから提
示された論理回路を実現する場合は、汎用ロジックセル
のノード間を、３層まで配線済みの下地としての半導体
基板上に形成される第１配線層で接続するだけでよい。
従って、ゲートアレイ方式のセルアレイのように、全て
の配線を第１配線層で行う必要がないので配線リソース
ネックを大幅に改善できる。
に係る汎用ロジックセルアレイによれば、ユーザから提
示された論理回路を実現する場合は、汎用ロジックセル
のノード間を、３層まで配線済みの下地としての半導体
基板上に形成される第１配線層で接続するだけでよい。
従って、ゲートアレイ方式のセルアレイのように、全て
の配線を第１配線層で行う必要がないので配線リソース
ネックを大幅に改善できる。
【００５０】また、本発明の実施の形態に係る汎用ロジ
ックセルアレイは、セレクタ、フリップフロップ及びイ
ンバータといった複数種類の汎用ロジックセルから構成
され、しかも汎用ロジックセルは最適化されているの
で、ユーザが提示する論理回路の性質、例えば組合せ回
路、順序回路及び駆動回路の何れが多用されているか等
の観点からの最適化が自動的に行われる。従って、複数
の汎用ロジックセルアレイを適宜組み合わせて論理回路
を構成することにより消費電力、入力容量、駆動能力等
を最適化できる。
ックセルアレイは、セレクタ、フリップフロップ及びイ
ンバータといった複数種類の汎用ロジックセルから構成
され、しかも汎用ロジックセルは最適化されているの
で、ユーザが提示する論理回路の性質、例えば組合せ回
路、順序回路及び駆動回路の何れが多用されているか等
の観点からの最適化が自動的に行われる。従って、複数
の汎用ロジックセルアレイを適宜組み合わせて論理回路
を構成することにより消費電力、入力容量、駆動能力等
を最適化できる。
【００５１】なお、例えばクロック信号のように多くの
汎用ロジックセルを駆動する場合は、１個のインバータ
だけから成る駆動回路では、そのインバータが最適化さ
れているとしても、駆動能力が不足する場合がある。こ
のような場合は、図３に示すように２個のインバータ
を、又はそれ以上の数のインバータを並列に接続して駆
動能力を向上させることができるので、駆動能力を簡単
に最適化できる。
汎用ロジックセルを駆動する場合は、１個のインバータ
だけから成る駆動回路では、そのインバータが最適化さ
れているとしても、駆動能力が不足する場合がある。こ
のような場合は、図３に示すように２個のインバータ
を、又はそれ以上の数のインバータを並列に接続して駆
動能力を向上させることができるので、駆動能力を簡単
に最適化できる。
【００５２】なお、上述した実施の形態では、複数の汎
用ロジックセルは、２入力のマルチプレクサ、フリップ
フロップ及びインバータから構成されているが、これら
に限定されず、他の種々の論理回路を汎用ロジックセル
として使用できる。
用ロジックセルは、２入力のマルチプレクサ、フリップ
フロップ及びインバータから構成されているが、これら
に限定されず、他の種々の論理回路を汎用ロジックセル
として使用できる。
【００５３】また、上述した実施の形態では、複数種類
の汎用ロジックセルだけから成る汎用ロジックセルアレ
イについて説明したが、汎用ロジックセルアレイの一部
の領域に、例えばＰＬＬ回路やＡ／Ｄ変換器等のアナロ
グ回路、ＣＰＵ、メモリといった汎用ロジックセル以外
の半導体素子を搭載するように構成することもできる。
この構成によれば、１つの半導体チップ上に非常に多く
の機能を搭載したＡＳＩＣを製作できる。
の汎用ロジックセルだけから成る汎用ロジックセルアレ
イについて説明したが、汎用ロジックセルアレイの一部
の領域に、例えばＰＬＬ回路やＡ／Ｄ変換器等のアナロ
グ回路、ＣＰＵ、メモリといった汎用ロジックセル以外
の半導体素子を搭載するように構成することもできる。
この構成によれば、１つの半導体チップ上に非常に多く
の機能を搭載したＡＳＩＣを製作できる。
【００５４】
【発明の効果】以上詳述したように、本発明によれば、
配線リソースネックを緩和できると共に、消費電力、入
力容量、駆動能力等を最適化できる汎用ロジックセルア
レイ、これを用いたＡＳＩＣ、ＡＳＩＣの製造方法、Ａ
ＳＩＣの設計方法及びＡＳＩＣの提供方法を提供でき
る。
配線リソースネックを緩和できると共に、消費電力、入
力容量、駆動能力等を最適化できる汎用ロジックセルア
レイ、これを用いたＡＳＩＣ、ＡＳＩＣの製造方法、Ａ
ＳＩＣの設計方法及びＡＳＩＣの提供方法を提供でき
る。
【００５５】配線リソースネックを緩和できる理由は、
汎用ロジックセルの間を、下地上に形成される第１配線
層で接続するだけでよいので、ゲートアレイ方式のセル
アレイのように、全ての配線を第１配線層で行う必要が
ないからである。
汎用ロジックセルの間を、下地上に形成される第１配線
層で接続するだけでよいので、ゲートアレイ方式のセル
アレイのように、全ての配線を第１配線層で行う必要が
ないからである。
【００５６】また、消費電力、入力容量、駆動能力等を
最適化できるのは、汎用ロジックセルアレイが複数種類
の汎用ロジックセルから構成され、しかも汎用ロジック
セルは最適化されているので、ユーザが提示する論理回
路の性質の観点からの最適化が自動的に行われるからで
ある。
最適化できるのは、汎用ロジックセルアレイが複数種類
の汎用ロジックセルから構成され、しかも汎用ロジック
セルは最適化されているので、ユーザが提示する論理回
路の性質の観点からの最適化が自動的に行われるからで
ある。
【図１】本発明の実施の形態に係る汎用ロジックセルア
レイの構造を示す図である。
レイの構造を示す図である。
【図２】本発明の実施の形態に係る汎用ロジックセルア
レイで使用される汎用ロジックセルの構成を示す回路図
である。
レイで使用される汎用ロジックセルの構成を示す回路図
である。
【図３】本発明の実施の形態に係る汎用ロジックセルア
レイを用いて製作される機能ブロックの一例を示す回路
図である。
レイを用いて製作される機能ブロックの一例を示す回路
図である。
【図４】従来のゲートアレイ方式を採用したセルアレイ
を説明するための図である。
を説明するための図である。
【図５】従来の汎用ロジックモジュールをセルとして使
用したセルアレイを説明するための図である。
用したセルアレイを説明するための図である。
ＣＥＬＬ−Ａ 汎用ロジックセル（セレクタ）
ＣＥＬＬ−Ｂ 汎用ロジックセル（フリップフロップ）
ＣＥＬＬ−Ｃ 汎用ロジックセル（インバータ）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年３月２５日（２００２．３．２
５）
５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (20)
- 【請求項１】 セルがアレイ状に配置されることによっ
て形成された下地の上に、前記セルを接続するための第
１配線層を形成することにより論理回路が形成される汎
用ロジックセルアレイであって、 前記下地を構成するセルは、第２配線層での接続によっ
て互いに異なる論理機能を有するように形成された複数
種類の汎用ロジックセルから成る、汎用ロジックセルア
レイ。 - 【請求項２】 前記複数種類の汎用ロジックセルは、セ
レクタ及びフリップフロップを含む、請求項１に記載の
汎用ロジックセルアレイ。 - 【請求項３】 前記複数種類の汎用ロジックセルは、更
に、インバータを含む、請求項２に記載の汎用ロジック
セルアレイ。 - 【請求項４】 前記複数種類の汎用ロジックセルの各々
は、同じ列方向になるように配置されている、請求項１
乃至３の何れか１項に記載の汎用ロジックセルアレイ。 - 【請求項５】 セルがアレイ状に配置されることによっ
て形成された下地の上に、前記セルを接続するための第
１配線層を形成することにより論理回路が形成されるセ
ルアレイによって形成されたＡＳＩＣであって、 前記下地を構成するセルは、第２配線層での接続によっ
て互いに異なる論理機能を有するように形成された複数
種類の汎用ロジックセルから成る、ＡＳＩＣ。 - 【請求項６】 前記複数種類の汎用ロジックセルは、セ
レクタ及びフリップフロップを含む、請求項５に記載の
ＡＳＩＣ。 - 【請求項７】 前記複数種類の汎用ロジックセルは、更
に、インバータを含む、請求項６に記載のＡＳＩＣ。 - 【請求項８】 前記複数種類の汎用ロジックセルの各々
は、同じ列方向になるように配置されている、請求項５
乃至７の何れか１項に記載のＡＳＩＣ。 - 【請求項９】 セルがアレイ状に配置された下地を形成
し、 該形成された下地の上に前記セルを接続する第１配線層
を形成することにより論理回路を形成してＡＳＩＣを製
造するＡＳＩＣの製造方法であって、 前記下地を形成するステップでは、 第２配線層での接続によって互いに異なる論理機能を有
するように形成された複数種類の汎用ロジックセルをア
レイ状に配置して下地を形成する、ＡＳＩＣの製造方
法。 - 【請求項１０】 前記下地を形成するステップでは、前
記複数種類の汎用ロジックセルがセレクタ及びフリップ
フロップを含むように下地を形成する、請求項９に記載
のＡＳＩＣの製造方法。 - 【請求項１１】 前記下地を形成するステップでは、前
記複数種類の汎用ロジックセルは、更にインバータを含
むように下地を形成する、請求項１０に記載のＡＳＩＣ
の製造方法。 - 【請求項１２】 前記下地を形成するステップでは、前
記複数種類の汎用ロジックセルの各々が、同じ列方向に
配置されるように下地を形成する、請求項９乃至１１の
何れか１項に記載のＡＳＩＣの製造方法。 - 【請求項１３】 セルがアレイ状に配置されることによ
って形成された下地の上に、前記セルを接続するための
第１配線層を形成することにより論理回路が形成される
セルアレイによって形成されるＡＳＩＣの設計方法であ
って、 前記下地を形成するセルが、第２配線層での接続によっ
て互いに異なる論理機能を有するように形成された複数
種類の汎用ロジックセルから成るように設計する、ＡＳ
ＩＣの設計方法。 - 【請求項１４】 前記複数種類の汎用ロジックセルがセ
レクタ及びフリップフロップを含むように設計する、請
求項１３に記載のＡＳＩＣの設計方法。 - 【請求項１５】 前記複数種類の汎用ロジックセルは、
更に、インバータを含むように設計する、請求項１４に
記載のＡＳＩＣの設計方法。 - 【請求項１６】 前記複数種類の汎用ロジックセルの各
々は、同じ列方向に配置されるように設計する、請求項
１３乃至１５の何れか１項に記載のＡＳＩＣの設計方
法。 - 【請求項１７】 第２配線層での接続によって互いに異
なる論理機能を有するように形成された複数種類の汎用
ロジックセルがアレイ状に配置されることによって形成
された下地の情報をユーザに提供し、 該提供された情報に基づいてユーザから製作が要求され
た論理回路を、前記下地の上に形成される第１配線層で
前記複数種類の汎用ロジックセルを接続することにより
形成して前記ユーザに提供する、ＡＳＩＣの提供方法。 - 【請求項１８】 前記下地の情報をユーザに提供するス
テップは、前記複数種類の汎用ロジックセルがセレクタ
及びフリップフロップを含む下地であることを示した情
報をユーザに提供する、請求項１７に記載のＡＳＩＣの
提供方法。 - 【請求項１９】 前記下地の情報をユーザに提供するス
テップは、前記複数種類の汎用ロジックセルが、更に、
インバータを含む下地であることを示した情報をユーザ
に提供する、請求項１８に記載のＡＳＩＣの提供方法。 - 【請求項２０】 前記下地の情報をユーザに提供するス
テップは、前記複数種類の汎用ロジックセルの各々は、
同じ列方向になるように配置されている下地であること
を示した情報をユーザに提供する、請求項１７乃至１９
の何れか１項に記載のＡＳＩＣの提供方法。
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