KR20080082426A - 스태틱 메모리 소자 - Google Patents
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Abstract
스태틱 메모리 소자가 제공된다. 스태틱 메모리 소자는 반도체 기판 상에 일 방향으로 연장되어 형성된 액티브 영역, 타 방향으로 연장되어 형성되며 액티브 영역의 일측단과 적어도 일부 오버랩되는 돌출부가 일측단에 형성된 게이트 라인 및 액티브 영역의 일부, 게이트 라인의 일부 및 액티브 영역과 게이트 라인이 오버랩되는 영역 상에 형성된 공유 콘택을 포함한다.
반도체 집적 회로 장치, 스태틱 메모리 셀
Description
본 발명은 스태틱 메모리 소자에 관한 것으로 보다 상세하게는 신뢰성이 향상된 스태틱 메모리 소자에 관한 것이다.
스태틱 메모리(Static Random Access Memory; 스태틱 메모리)는 디램(Dynamic Random Access Memory; DRAM)에 비해 메모리 용량에서는 떨어지지만, 동작 속도가 빠른 장점을 갖는다. 따라서, 고속의 동작이 요구되는 컴퓨터의 캐쉬 메모리 또는 휴대용 전자제품(portable appliance) 등에 널리 사용되고 있다.
스태틱 메모리 셀은 박막 트랜지스터 셀(Thin Film Transistor cell; TFT cell), 완전 씨모스 셀(Full Complementary Metal Oxide Semiconductor cell; FCMOS cell) 등으로 분류된다. 완전 씨모스 셀은 래치를 구성하는 다수의 풀업 트랜지스터 및 풀다운 트랜지스터와, 상기 래치에 억세스하기 위한 다수의 패스 트랜지스터를 포함한다.
한편, 스태틱 메모리 소자는 게이트 전극 상부 또는 소스/드레인 영역 상에 형성되는 일반적인 콘택 외에 공유 콘택을 포함한다. 공유 콘택은 스태틱 메모리 셀의 한쪽 인버터에서 반대쪽 인버터로 출력값을 전달하는 로컬 배선(Local Interconnection) 역할을 한다. 공유 콘택은 게이트 전극 및 소스/드레인 영역에 걸쳐 형성되어 일반적인 콘택보다 그 크기가 크고 위치가 불안하다.
따라서, 공유 콘택을 포함하는 스태틱 메모리 소자를 제조할 때에는 일반적인 콘택과 크기가 다른 공유 콘택을 형성해야 하는 불편함이 있고, 제조된 스태틱 메모리 소자도 공유 콘택의 독특한 모양으로 인한 불량이 빈번히 발생된다. 즉, 공유 콘택의 모양 및 그 제조는 스태틱 메모리 소자를 제조할 때에 생산성이 낮아지고 스태틱 메모리 소자의 안정성이 저하되는 원인이 되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 스태틱 메모리 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 스태틱 메모리 소자의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 스태틱 메모리 소자는 반도체 기판 상에 일 방향으로 연장되어 형성된 액티브 영역, 타 방향으로 연장되어 형성되며 상기 액티브 영역의 일측단과 적어도 일부 오버랩되는 돌출부가 일측단에 형성된 게이트 라인 및 상기 액티브 영역의 일부, 상기 게이트 라인의 일부 및 상기 액티브 영역과 상기 게이트 라인이 오버랩되는 영역 상에 형성된 공유 콘택을 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 제조 방법은 반도체 기판 상에 일 방향으로 연장되도록 액티브 영역을 형성하고, 상기 액티브 영역의 일측단과 적어도 일부 오버랩되는 돌출부가 일측단에 형성되도록 타 방향으로 연장된 게이트 라인을 형성하고, 상기 액티브 영역의 일부, 상기 게이트 라인의 일부 및 상기 액티브 영역과 상기 게이트 라인이 오버랩되는 영역 상에 공유 콘택을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기한 바와 같은 스태틱 메모리 소자 및 그 제조 방법에 따르면 다음과 같은 효과가 있다.
액티브 영역의 가장자리 및 소자 분리 영역의 손상이 적고, 공유 콘택을 형성할 때의 공정 마진이 늘어남으로써, 신뢰성이 보다 향상될 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
하나의 소자(elements)가 다른 소자와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
이하, 도 1 내지 도 3을 참조하여 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 구조에 대하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 스태틱 메모리 소자는 셀 영역에 형성된 스태틱 메모리 셀을 포함하며, 스태틱 메모리 셀은 래치를 구성하는 다수의 풀업 트랜지스터(PU1, PU2) 및 풀다운 트랜지스터(PD1, PD2)와, 상기 래치에 억세스하기 위한 다수의 패스 트랜지스터(PS1, PS2)를 포함한다.
스태틱 메모리 셀의 단위 셀은 제1 및 제2 패스 트랜지스터(PS1, PS2), 제1 및 제2 풀다운 트랜지스터(PD1, PD2) 및 제1 및 제2 풀업 트랜지스터(PU1, PU2)를 구비한다. 여기서, 제1 및 제2 패스 트랜지스터(PS1, PS2), 제1 및 제2 풀다운 트랜지스터(PD1, PD2)는 NMOS 트랜지스터고, 제1 및 제2 풀업 트랜지스터(PU1, PU2)는 PMOS 트랜지스터이다.
제1 및 제2 풀다운 트랜지스터(PD1, PD2)의 소스는 접지 라인(VSS)에 연결되며, 제1 및 제2 풀업 트랜지스터(PU1, PU2)의 소스는 전원 라인(VDD)에 연결된다.
또한, NMOS 트랜지스터로 이루어진 제1 풀다운 트랜지스터(PD1)와 PMOS 트랜지스터로 이루어진 제1 풀업 트랜지스터(PU1)가 제1 인버터(inverter)를 구성하며, NMOS 트랜지스터로 이루어진 제 2 풀다운 트랜지스터(PD2)와 PMOS 트랜지스터로 이루어진 제 2 풀업 트랜지스터(PU2)가 제2 인버터를 구성한다.
제1 및 제2 인버터의 출력단은 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS1)의 소스와 연결된다. 또한 제1 및 제2 인버터는 하나의 래치(latch) 회로 를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결된다.
또한, 제1 및 제2 패스 트랜지스터(PS1, PS2)의 드레인은 각각 제1 및 제2 비트 라인(BL, /BL)이 연결된다.
도 2a는 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 셀 영역의 레이아웃도이다. 도 2b는 도 2a의 A 영역의 확대도이다. 도 3은 도 2a의 B-B'선을 따라 절단한 단면도이다. 도 4는 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 제조 방법에서 사용되는 광마스크의 일부이다.
도 2a 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 스태틱 메모리 소자는 반도체 기판(100) 상에 형성된 다수개의 게이트 라인(220)을 포함한다.
반도체 기판(100)은 실리콘 반도체 기판, SOI(Silicon On Insulator) 반도체 기판, 갈륨 비소 반도체 기판, 실리콘 게르마늄 반도체 기판, 세라믹 반도체 기판, 석영 반도체 기판, 또는 디스플레이용 유리 반도체 기판 등이 될 수 있다. 또한, 반도체 기판(100)은 주로 P형 반도체 기판을 사용하고, 도면에는 표시하지 않았으나, 반도체 기판(100) 상부에 P형 에피층(epitaxial layer)을 성장시켜 사용할 수 있다.
반도체 기판(100) 내에는 소자 분리 영역(105)이 형성되어 제1 및 제2 활성(active) 영역(110, 120)을 정의한다. 소자 분리 영역(105)은 STI(Shallow Trench Isolation; STI) 또는 FOX(Field OXide; FOX) 등의 산화막으로 형성될 수 있다.
제1 및 제2 액티브 영역(110, 120)은 일 방향으로 연장되며 소정 간격씩 이 격되도록 복수개가 형성된다. 이 때, 제1 액티브 영역(110)은 반도체 기판(100) 내에 형성된 N형 웰(102) 내에 형성될 수 있다.
한편, 반도체 기판(100) 상에는 다수개의 게이트 라인(220)이 형성된다. 다수개의 게이트 라인(220)의 적어도 하나는 타 방향으로 연장되며 제1 액티브 영역(110) 또는 제2 액티브 영역(120)의 적어도 하나와 오버랩되도록 형성된다. 또한, 게이트 라인(220)은 일정한 폭으로 형성된 바디부(220B)와 일측단에 형성된 돌출부(220A)를 포함한다. 이 때, 돌출부(220A)는 제1 액티브 영역(110)의 일측단과 적어도 일부 오버랩되는데, 도 2b 및 도 3을 참조하면, 돌출부(220A)와 제1 액티브 영역(110)은 일정한 폭(W)만큼 오버랩될 수 있다. 제1 액티브 영역(110)과 오버랩된 돌출부(220A)는 상부에 형성되는 공유 콘택(520) 형성 공정에서 제1 액티브 영역(110)의 가장자리를 보호한다. 게이트 라인(220)은 예를 들어, 폴리 실리콘(poly Si), 불순물이 이온 주입된 폴리 실리콘 등이 사용될 수 있다. 또한, 금속막을 포함할 수도 있으며, 필요에 따라 다른 물질막이 포함되어 있을 수도 있다.
게이트 라인(220) 하부에는 게이트 절연막(210)이 형성된다. 게이트 절연막(210)은 SiO2, SiON, Si3N4, GexOyNz, GexSiyOz, 고유전율 물질 및 이들의 적층막이 사용될 수 있다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 등이 될 수 있다.
게이트 라인(220)의 바디부(220B) 양측벽에는 제1 및 제2 스페이서(240, 250)가 형성될 수 있다. 게이트 라인(220)의 양측벽에 제1 스페이서(240)가 엘(L) 자형으로 형성되고, 제1 스페이서(240) 상에 제2 스페이서(250)가 형성된다. 한편, 게이트 라인(220)의 돌출부(220A)에는 일측벽에만 제1 및 제2 스페이서(240, 250)가 형성된다.
게이트 라인(220)의 하부 영역의 제1 액티브 영역(110)에는 게이트 라인(220)에 정렬되도록 소스/드레인 영역(230)이 형성된다. 소스/드레인 영역(230)은 불순물이 주입되어 형성되며, 불순물의 종류는 형성하려는 트랜지스터의 종류에 따라 N형 또는 P형 불순물일 수 있다.
한편, 게이트 라인(220)의 상면 및 노출된 제1 액티브 영역(110) 상에는 제1 및 제2 실리사이드막(412, 414, 416)이 형성된다. 이 때, 게이트 라인(220) 상에는 제1 실리사이드막(414)이, 제1 액티브 영역(110) 상에는 제2 실리사이드막(412, 416)이 형성될 수 있다.
또한, 제1 액티브 영역(110)의 일부, 게이트 라인(220)의 돌출부(220A) 및 제1 액티브 영역(110)과 게이트 라인(220)이 오버랩되는 영역 상에는 공유 콘택(520)이 형성된다.
공유 콘택(520)은 층간 절연막(510)을 관통하여 형성된 제1 콘택홀(522) 내부가 제1 도전막(526)으로 매립되어 형성되는데, 제1 콘택홀(522)과 제1 도전막(526)의 경계 영역에는 제1 배리어막(524)이 형성될 수도 있다.
공유 콘택(520)은 제1 액티브 영역(110)과 오버랩되는 제1 영역(520A), 게이트 라인(220)과 오버랩되는 제2 영역(520B) 및 상기 제1 영역(520A) 및 제2 영역(520B)을 연결하고 제1 액티브 영역(110)과 게이트 라인(220)이 오버랩되는 영역 을 가로지르는 제3 영역(520C)을 포함한다. 이 때, 제1 영역(520A)과 제2 영역(520B)은 나란하지 않게 형성되고, 제3 영역(520C)은 제1 영역(520A)과 제2 영역(520B)을 연결하도록 형성된다.
한편, 도 4를 참조하면, 공유 콘택(520)을 형성할 때에는 제1 영역(520A)에 대응되는 영역에 형성된 제1 개구부(610) 및 제2 영역(520B)에 대응되는 영역에 형성되며 제1 개구부(610)와 연결된 제2 개구부(620)를 포함하여 제3 영역(520C)에 대응되는 영역도 오픈된 광마스크(600)를 사용하여 사진 식각 공정을 진행할 수 있다. 즉, 제1 영역(520A) 및 제2 영역(520B)을 매우 인접하게 오픈하되, 일직선으로 나란하지 않도록 하면, 제2 영역(520B) 및 제2 영역(520B)의 오픈된 영역이 연결되어 제3 영역(520C)도 오픈된다. 그러면, 하나의 개구부로 공유 콘택(520)을 형성하는 것보다 오픈되는 영역이 적어져, 공정 마진이 늘어날 수 있다.
또한, 제1 액티브 영역(110) 상에 형성된 제2 실리사이드막(416) 상부에는 상부 도전 영역과 제2 실리사이드막(416)을 전기적으로 연결하는 제2 콘택(530)이 형성된다. 제2 콘택(530)은 층간 절연막(510)을 관통하여 형성된 제2 콘택홀(532) 내부가 제2 도전막(536)으로 매립되어 형성되는데, 제2 콘택홀(532)과 제2 도전막(536)의 경계 영역에는 제2 배리어막(534)이 형성될 수도 있다.
본 발명의 일 실시예에 따른 스태틱 메모리 소자에 따르면, 게이트 라인(220)의 일측단에 돌출부(220A)가 형성되어 제1 액티브 영역(110)과 일정 폭(W)만큼 오버랩된다. 따라서, 게이트 라인(220) 및 제1 액티브 영역(110) 상부에 공유 콘택(520)을 형성할 때에, 제1 액티브 영역(110)의 가장자리 부분이 노출되지 않는 다. 따라서, 공유 콘택(520)을 형성하는 식각 공정에서 제1 액티브 영역(110)의 가장자리 부분이 손상되는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 공유 콘택(520)은 직선 형태가 아니라, 중앙 부분이 일정 각도로 틀어진 형상이다. 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 공유 콘택(520)의 형상은 직선 형상일 때보다, 소자 분리 영역(105) 상에 노출되는 영역이 적다. 도 2a를 참조하면, 공유 콘택(520)이 소자 분리 영역(105)과 오버랩되는 영역이 없다. 따라서, 공유 콘택(520) 형성 시에 제1 액티브 영역(110)의 가장자리 및 소자 분리 영역(105)이 손상되는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 공유 콘택(520)을 형성할 때에는 제1 영역(520A)에 대응되는 영역에 형성된 제1 개구부 및 제2 영역(520B)에 대응되는 영역에 형성되며 제1 개구부(610)와 연결된 제2 개구부(620)를 포함하여 제3 영역(520C)에 대응되는 영역도 오픈된 광마스크(600)를 사용하여 사진 식각 공정을 진행한다. 그러면, 하나의 개구부로 공유 콘택(520)을 형성하는 것보다 오픈되는 영역이 적어져, 공정 마진이 늘어날 수 있다.
즉, 본 발명의 일 실시예에 따른 스태틱 메모리 소자는 제1 액티브 영역(110)의 가장자리 및 소자 분리 영역(105)의 손상이 적고, 공유 콘택(520)을 형성할 때의 공정 마진이 늘어남으로써, 신뢰성이 보다 향상될 수 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수 적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀의 회로도이다.
도 2a는 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 셀 영역의 레이아웃도이다.
도 2b는 도 2a의 A 영역의 확대도이다.
도 3은 도 2a의 B-B'선을 따라 절단한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 제조 방법에서 사용되는 광마스크의 일부이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 102: N형 웰
105: 소자 분리 영역 110: 제1 액티브 영역
120: 제2 액티브 영역 210: 게이트 절연막
220: 게이트 라인 220A: 돌출부
220B: 바디부 230: 소스/드레인 영역
240: 제1 스페이서 250: 제2 스페이서
414: 제1 실리사이드막 412, 416: 제2 실리사이드막
510: 층간 절연막 520: 공유 콘택
520A: 제1 영역 520B: 제2 영역
520C: 제3 영역 522: 제1 콘택홀
524: 제1 배리어막 526: 제1 도전막
530: 제2 콘택 532: 제2 콘택홀
534: 제2 배리어막 536: 제2 도전막
600: 광마스크 610: 제1 개구부
620: 제2 개구부
Claims (7)
- 반도체 기판 상에 일 방향으로 연장되어 형성된 액티브 영역;타 방향으로 연장되어 형성되며 상기 액티브 영역의 일측단과 적어도 일부 오버랩되는 돌출부가 일측단에 형성된 게이트 라인; 및상기 액티브 영역의 일부, 상기 게이트 라인의 일부 및 상기 액티브 영역과 상기 게이트 라인이 오버랩되는 영역 상에 형성된 공유 콘택을 포함하는 스태틱 메모리 소자.
- 제 1항에 있어서,상기 공유 콘택은 상기 액티브 영역과 오버랩되는 제1 영역, 상기 게이트 라인과 오버랩되는 제2 영역 및 상기 제1 영역 및 제2 영역을 연결하고 상기 액티브 영역과 상기 게이트 라인이 오버랩되는 영역을 가로지르는 제3 영역을 포함하는 스태틱 메모리 소자.
- 제 2항에 있어서,상기 제1 영역과 상기 제2 영역은 나란하지 않게 형성되고, 상기 제3 영역은 상기 제1 영역과 상기 제2 영역을 연결하도록 형성된 스태틱 메모리 소자.
- 제 1항에 있어서,노출된 상기 액티브 영역 및 상기 게이트 라인 상에는 실리사이드 영역이 형성된 스태틱 메모리 소자.
- 반도체 기판 상에 일 방향으로 연장되도록 액티브 영역을 형성하고,상기 액티브 영역의 일측단과 적어도 일부 오버랩되는 돌출부가 일측단에 형성되도록 타 방향으로 연장된 게이트 라인을 형성하고,상기 액티브 영역의 일부, 상기 게이트 라인의 일부 및 상기 액티브 영역과 상기 게이트 라인이 오버랩되는 영역 상에 공유 콘택을 형성하는 것을 포함하는 스태틱 메모리 소자의 제조 방법.
- 제 5항에 있어서,상기 공유 콘택은 상기 액티브 영역과 오버랩되는 제1 영역, 상기 게이트 라인과 오버랩되되 상기 제1 영역과 나란하지 않은 제2 영역 및 상기 제1 영역 및 제2 영역을 연결하고 상기 액티브 영역과 상기 게이트 라인이 오버랩되는 영역을 가로지르는 제3 영역을 포함하는 스태틱 메모리 소자의 제조 방법.
- 제 5항에 있어서,상기 공유 콘택을 형성하는 것은상기 제1 영역에 대응되는 영역에 형성된 제1 개구부 및 상기 제2 영역에 대응되는 영역에 형성되며 상기 제1 개구부와 연결된 제2 개구부를 포함하여 상기 제 3 영역에 대응되는 영역도 오픈된 광마스크를 사용한 사진 식각 공정을 포함하는 스태틱 메모리 소자의 제조 방법.
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