DE102020106252A1 - Integrierte schaltung - Google Patents

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conductive
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Guo-Huei Wu
Po-Chun Wang
Hui-Zhong ZHUANG
Chih-Liang Chen
Li-Chun Tien
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine integrierte Schaltung umfasst einen ersten Transistor, einen zweiten Transistor und eine erste Isolierungsschicht. Der erste Transistor ist in einer ersten Schicht angeordnet und umfasst ein erstes Gate. Der zweite Transistor ist in einer zweiten Schicht über der ersten Schicht angeordnet und umfasst ein zweites Gate. Das erste Gate und das zweite Gate sind voneinander in einer ersten Richtung getrennt. Die erste Isolierungsschicht ist zwischen dem ersten Gate des ersten Transistors und dem zweiten Gate des zweiten Transistors angeordnet. Die erste Isolierungsschicht ist eingerichtet, das erste Gate des ersten Transistors von dem zweiten Gate des zweiten Transistors elektrisch zu isolieren.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der provisorischen US-Anmeldung mit Seriennummer 62/833,464, eingereicht am 12. April 2019, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • In der Entwicklung der Halbleiterherstellungen wird in dem fortschreitenden Prozess eine bessere Gatedichte in integrierten Schaltungen verlangt. Um eine bessere Gatedichte zu erreichen, wird der komplementäre Feldeffekttransistor vorgeschlagen, um die Zellhöhe durch eine versenkte Stromschiene und PMOS/NMOS unterschiedlicher Tiefe zu verringern. In einigen Anwendungen sind jedoch Dummygatestrukturen notwendig, was zu zusätzlichen belegten Bereichen in der integrierten Schaltung führt.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 ist ein perspektivisches Diagramm eines Abschnitts einer integrierten Schaltung nach verschiedenen Ausführungsformen.
    • 2 ist eine Querschnittsansicht eines Abschnitts der integrierten Schaltung in 1 nach verschiedenen Ausführungsformen.
    • 3A ist ein äquivalenter Schaltplan eines Abschnitts einer integrierten Schaltung nach verschiedenen Ausführungsformen.
    • 3B ist ein perspektivisches Diagramm eines Abschnitts einer Halbleiterstruktur, die der integrierten Schaltung in 3A nach verschiedenen Ausführungsformen entspricht.
    • 3C ist ein Layoutdiagramm in einer Draufsicht eines Abschnitts der integrierten Schaltung, die einem Abschnitt von 3B nach verschiedenen Ausführungsformen entspricht.
    • 3D ist ein Layoutdiagramm in einer Draufsicht eines Abschnitts der integrierten Schaltung, die einem Abschnitt von 3B nach verschiedenen Ausführungsformen entspricht.
    • 4A ist ein äquivalenter Schaltplan eines Abschnitts einer integrierten Schaltung in 4B nach verschiedenen Ausführungsformen.
    • 4B ist ein perspektivisches Diagramm eines Abschnitts einer Halbleiterstruktur, die der integrierten Schaltung in 4A nach verschiedenen Ausführungsformen entspricht.
    • 4C ist ein Layoutdiagramm in einer Draufsicht eines Abschnitts der integrierten Schaltung, die einem Abschnitt von 4B nach verschiedenen Ausführungsformen entspricht.
    • 4D ist ein Layoutdiagramm in einer Draufsicht eines Abschnitts der integrierten Schaltung, die einem Abschnitt von 4B nach verschiedenen Ausführungsformen entspricht.
    • 5 ist ein Ablaufdiagramm eines Verfahrens für die Herstellung einer integrierten Schaltung nach einigen Ausführungsformen dieser Offenbarung.
    • 6A bis 6S sind schematische Diagramme in Querschnittsansicht eines Abschnitts einer integrierten Schaltung, die verschiedene Prozesse des Verfahrens 5 nach einigen Ausführungsformen der vorliegenden Offenbarung illustrieren.
    • 7 ist ein Blockdiagramm eines IC-Vorrichtungsdesignsystems nach einigen Ausführungsformen dieser Vorrichtung.
    • 8 ist ein Blockdiagramm eines IC-Herstellungssystems 800 und eines IC-Herstellungsablaufs, der damit assoziiert ist, nach einigen Ausführungsformen dieser Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Funktionen des dargelegten Inhalts bereit. Spezifische Beispiele von Bauteilen und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele, die nicht als einschränkend vorgesehen sind. Beispielsweise kann das Bilden eines ersten Merkmals oder eines zweiten Merkmals in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt ausgebildet sind, und es kann außerdem Ausführungsformen umfassen, in denen weitere Merkmale zwischen dem ersten und zweiten Merkmal ausgebildet werden können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt stehen müssen. Weiterhin kann die vorliegende Offenbarung Referenzziffern und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Die in dieser Vorgabe verwendeten Begriffe haben allgemein ihre gewöhnlichen Bedeutungen aus dem Fachgebiet und in dem spezifischen Kontext, in dem jeder Begriff verwendet wird. Die Verwendung der Beispiele in dieser Vorgabe, einschließlich Beispielen von hierin erklärten Begriffen, ist rein illustrativ und grenzt in keiner Weise den Umfang und die Bedeutung der Offenbarung oder eines beispielhaften Begriffs ein. Ähnlich ist diese Offenbarung nicht auf verschiedene Ausführungsformen beschränkt, die in dieser Vorgabe genannt sind.
  • Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unterer“, „über“, „oberer“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollten zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die räumlich relativen Bezeichner, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden. Wie hierin verwendet, umfasst der Begriff „und/oder“ sämtliche Kombinationen von einem oder mehr der assoziierten aufgeführten Punkte.
  • Wie hierin verwendet, bezieht sich „um“, „etwa“, „ungefähr“ oder „im Wesentlichen“ allgemein auf einen ungefähren Wert eines bestimmten Werts oder Bereichs, in dem er variiert wird, abhängig von verschiedenen Techniken, auf die er sich bezieht und deren Umfang durch den Fachmann auf dem Gebiet, auf den er sich bezieht, so umfassend wie möglich ausgelegt werden sollte, um alle solche Modifikationen und ähnliche Strukturen zu umfassen. In einigen Ausführungsformen bedeutet es allgemein innerhalb von 20 Prozent, vorzugsweise innerhalb von 10 Prozent, und noch bevorzugter innerhalb von 5 Prozent um einen bestimmten Wert oder Bereich. Numerische Mengen, die hierin angegeben sind, sind ungefähre Angaben. Das bedeutet, dass der Begriff „um“, „etwa“, „ungefähr“ oder „im Wesentlichen“, wenn er nicht ausdrücklich genannt ist, oder, dass andere ungefähre Werte gemeint sind, geschlossen werden kann.
  • Verwiesen wird auf 1. 1 ist ein perspektivisches Diagramm eines Abschnitts einer integrierten Schaltung 100 nach verschiedenen Ausführungsformen. Zu Illustrationszwecken umfasst die integrierte Schaltung 100 einen Transistor 110, einen Transistor 120 und eine Isolierungsschicht 130. Wie in 1 gezeigt ist, ist der Transistor 120 über dem Transistor 110 angeordnet. Die Isolierungsschicht 130 ist zwischen dem Transistor 110 und dem Transistor 120 angeordnet. Anders ausgedrückt sind die Transistoren 110 und 120 und die Isolierungsschicht 130 gestapelt und vertikal angeordnet. In einigen Ausführungsformen ist die integrierte Schaltung 100 ein komplementärer Feldeffekttransistor (CFET). Die obige Umsetzung der integrierten Schaltung 100 dient illustrativen Zwecken. Verschiedene Umsetzungen der integrierten Schaltung 100 liegen in dem betrachteten Umfang dieser Offenbarung. Beispielsweise ist in einigen Ausführungsformen die integrierte Schaltung 100 eine Logikgateschaltung, umfassend AND, OR, NAND, MUX, Flipflop, Latch, BUFF, Umrichter oder jede andere Art von Logikschaltung.
  • In einigen Ausführungsformen ist der Transistor 110 ein FET vom ersten Leitfähigkeitstyp (z. B. N) und der Transistor 120 ist ein FET vom zweiten Leitfähigkeitstyp (z. B. P), der sich vom ersten Leitfähigkeitstyp unterscheidet. Der Umfang der Offenbarung soll jedoch nicht diese Offenbarung einschränken. Beispielsweise ist in einigen Ausführungsformen der Transistor 110 ein P-Transistor und der Transistor 120 ist ein N-Transistor. In anderen Ausführungsformen weisen die Transistoren 110 und 120 denselben Leitfähigkeitstyp auf.
  • Zur Illustration umfasst, wie in 1 dargestellt, der Transistor 110 aktive Bereiche 111 bis 112, ein Gate 113, und Metall über Diffusionen (MD) 114 bis 115. Der Transistor 120 umfasst die aktiven Bereiche 121 und 122, ein Gate 123 und ein Metall über Diffusionen 124 bis 125. Die aktiven Bereiche 111 bis 112 und das Metall über Diffusionen 114 bis 115 sind von den aktiven Bereichen 121 bis 122 und dem Metall über Diffusionen 124 bis 125 getrennt. Die Isolierungsschicht 130 über zwischen dem Gate 113 und den Gate 123 angeordnet.
  • In einigen Ausführungsformen umfasst die Isolierungsschicht 130 eine untere Fläche in Kontakt mit dem Gate 113 und eine obere Fläche in Kontakt mit dem Gate 123. Zur Illustration ist die Isolierungsschicht 130 eingerichtet, das Gate 113 elektrisch gegen das Gate 123 zu isolieren.
  • In einigen Ausführungsformen umfasst die Isolierungsschicht 130 beispielsweise Isolierungsstrukturen aus Siliziumdioxid, Siliziumnitrid, Siliziumoxycarbid (SiOC) oder Siliziumcarbid (SiC). Der Umfang der Offenbarung soll jedoch nicht diese Offenbarung einschränken. Beispielsweise umfasst in verschiedenen Ausführungsformen das Isolierungsmaterial für die Isolierungsschicht 130 beispielsweise SiOCN, SiCN oder jede Art von geeigneten Materialien.
  • In einigen Ausführungsformen umfassen die Gates 113 und 123 eine Gatedielektrikumschicht (nicht dargestellt) und eine Gateelektrodenschicht (nicht dargestellt). In einigen Ausführungsformen sind die Gates 113 und 123 um Kanalregionen der Transistoren 110 und 120 herum gebildet, wobei die Kanalregionen beispielsweise Strukturen von rundem/quadratischem Draht, Nanoslab, Nano-Sheet, Multi-Bridge-Kanal, Nano-Ring oder allen anderen geeigneten Arten von Nanostrukturen umfassen.
  • Die Konfigurationen der Elemente in der integrierten Schaltung 100, wie oben erklärt, erfolgen zu Illustrationszwecken und können abhängig von den tatsächlichen Umsetzungen modifiziert werden. Verschiedene Konfigurationen der Elemente in der integrierten Schaltung 100 liegen in dem betrachteten Umfang dieser Offenbarung. Beispielsweise umfasst in einigen Ausführungsformen der Transistor 110 weitere aktive Bereiche, die neben den aktiven Bereichen 111 und 112 angeordnet sind, und der Transistor 120 umfasst weitere aktive Bereiche, die neben den aktiven Bereichen 121 und 122 angeordnet sind.
  • Verwiesen wird auf 2. 2 ist eine Querschnittsansicht eines Abschnitts der integrierten Schaltung 100 entlang der Querlinie XX' in 1 nach verschiedenen Ausführungsformen. Im Vergleich mit den Ausführungsformen aus 1 sind gleiche Elemente in 2 zum einfacheren Verständnis mit denselben Referenzziffern versehen. Die spezifischen Funktionen ähnliche Elemente, die bereits ausführlich in den obigen Absätzen erklärt wurden, sind hierin um der Kürze Willen weggelassen, sofern es nicht notwendig ist, die Beziehung des Zusammenwirkens mit den Elementen aus 2 einzuführen.
  • Wie in 2 umfasst die integrierte Schaltung 100 ferner Durchkontaktierungen 141 bis 142, Metall-Null-Segmente 151 bis 156 und geschnittene Polyschichten 161 bis 162. Für eine einfachere Illustration sind das Metall über Diffusionen 114 bis 115 und 124 bis 125 und die aktiven Bereiche 111 bis 112 und 121 bis 122 in 2 nicht dargestellt.
  • Zur Illustration und mit weiterem Verweis auf 2 führt die Durchkontaktierung 141 durch die geschnittene Polyschicht 161 und ist zwischen dem Gate 113 und dem Metall-Null-Segment 151 gekoppelt. Die Durchkontaktierung 142 ist zwischen dem Gate 123 und dem Metall-Null-Segment 155 gekoppelt. In einigen Ausführungsformen ist das Metall-Null-Segment 151 mit einem ersten Steuersignal gekoppelt und das Metall-Null-Segment 155 ist mit einem zweiten Steuersignal gekoppelt, das sich von dem ersten Steuersignal unterscheidet. In solchen Ausführungsformen empfängt das Gate 113 des Transistors 110 das erste Steuersignal und der Transistor 110 funktioniert in Reaktion auf das erste Steuersignal. Ähnlich empfängt das Gate 123 des Transistors 120 das zweite Steuersignal und der Transistor 120 funktioniert in Reaktion auf das zweite Steuersignal.
  • In einigen Ansätzen sind die Gates von zwei Transistoren wie oben erklärt zusammengekoppelt und mit einer einzigen Gatestruktur umgesetzt. Da die Gates der beiden Transistoren zusammengekoppelt sind und dasselbe Steuersignal empfangen, sind zusätzliche Anordnungen, umfassend beispielsweise Dummygates, aktive Bereiche, Metall über Diffusionen und/oder leitfähige Segmente, erforderlich, wenn die beiden Transistoren designt sind, in Reaktion auf zwei verschiedene Steuersignale zu funktionieren. Daher belegen zusätzliche Anordnungen einen größeren Bereich in der integrierten Schaltung im Vergleich mit den Ausführungsformen dieser Offenbarung.
  • Im Vergleich mit den obigen Ansätzen mit Konfigurationen der Isolierungsschicht 130 zum Trennen der Gates 113 und 123 in den Ausführungsformen, die in 1 und 2 illustriert sind, können die Transistoren 110 und 120 jeweils ohne zusätzliche Anordnungen in Reaktion auf zwei verschiedene Steuersignale funktionieren. Dementsprechend ist bei den Konfigurationen wie in 1 und 2 illustriert der Bereich der integrierten Schaltung 100 im Vergleich mit einigen Ansätzen wie oben erklärt verringert.
  • Die Konfiguration der Elemente in der integrierten Schaltung 100 wie oben erklärt erfolgt zu Illustrationszwecken und kann abhängig von den tatsächlichen Umsetzungen modifiziert werden. Verschiedene Konfigurationen der Elemente in der integrierten Schaltung 100 liegen in dem betrachteten Umfang dieser Offenbarung. Beispielsweise ist in einigen Ausführungsformen das erste Steuersignal, das an dem Gate 113 des Transistors 110 empfangen wird, dasselbe wie das zweite Steuersignal, das an dem Gate 123 des Transistors 120 empfangen wird.
  • Verwiesen wird auf 3A. 3A ist ein äquivalenter Schaltplan eines Abschnitts einer integrierten Schaltung 300 nach verschiedenen Ausführungsformen. Zu Illustrationszwecken umfasst die integrierte Schaltung 300 Transistoren 310, 320, 330, 340, 350, 360. Wie in 3A gezeigt ist, sind Gates der Transistoren 310, 320 und 340 eingerichtet, ein erstes Steuersignal S1 zu empfangen, und Gates der Transistoren 330, 350 und 360 sind eingerichtet, ein zweites Steuersignal S2 zu empfangen. Sources der Transistoren 310 und 320 sind mit einer Spannung VSS gekoppelt. Drains der Transistoren 310 und 320 sind miteinander gekoppelt. Eine Source des Transistors 330 ist mit den Drains der Transistoren 310 und 320 gekoppelt. Ein Drain des Transistors 330 ist mit Drains der Transistoren 340, 350 und 360 an einem Ausgabeknoten ZN gekoppelt. Sources der Transistoren 340, 350 und 360 sind mit einer Spannung VDD gekoppelt.
  • In einigen Ausführungsformen sind die Transistoren 310, 320 und 330 N-FETs und die Transistoren 340, 350 und 360 sind P-FETs. Der Umfang der Offenbarung soll jedoch nicht diese Offenbarung einschränken. Beispielsweise sind in einigen Ausführungsformen die Transistoren 310, 320 und 330 P-Transistoren und die Transistoren 340, 350 und 360 sind N -Transistoren.
  • Verwiesen wird auf 3B. 3B ist ein perspektivisches Diagramm eines Abschnitts einer Halbleiterstruktur, die der integrierten Schaltung 300 in 3A nach verschiedenen Ausführungsformen entspricht. Zu Illustrationszwecken umfasst die integrierte Schaltung 300 aktive Bereiche 311 bis 312, 321, 331, 341, 351 bis 352 und 361, Gates 313, 322, 332 und 353, Metall über Diffusionen 314 bis 315, 323, 333, 342, 354 bis 355 und 362, eine Isolierungsschicht 370, Durchkontaktierungen 381a bis 381d, 382a bis 382c, 383a bis 383d und 384 und Metall-Null-Segmente 391 bis 394. In einigen Ausführungsformen sind die aktiven Bereiche 311 bis 312, 321 und 331, das Gate 313 und das Metall über Diffusionen 314 bis 315, 323 und 333 in einer ersten Schicht angeordnet. Die aktiven Bereiche 341, 351 bis 352 und 361, das Gate 353 und das Metall über Diffusionen 342, 354 bis 355 und 362 sind in einer zweiten Schicht über der ersten Schicht angeordnet. Das Gate 322 und das Gate 332 erstrecken sich entlang der z-Richtung von der ersten Schicht zur zweiten Schicht. Die Metall-Null-Segmente 391 bis 394 sind in einer dritten Schicht über der zweiten Schicht angeordnet.
  • Mit Verweis auf 3A und 3B ist das Gate 313 eingerichtet als das Gate des Transistors 310. Das Metall über Diffusion 314 entspricht dem Drain des Transistors 310, das mit dem Drain des Transistors 320 gekoppelt ist. Das Metall über Diffusion 315 entspricht der Source des Transistors 310, die mit der Spannung VSS gekoppelt ist. Das Gate 322 ist als das Gate des Transistors 320 und des Transistors 340 eingerichtet. Das Metall über Diffusion 323 entspricht dem Drain des Transistors 320, das mit dem Drain des Transistors 310 gekoppelt ist. Das Gate 332 ist als das Gate des Transistors 330 und das Gate des Transistors 360 eingerichtet. Das Metall über Diffusion 333 entspricht dem Drain des Transistors 330, das mit dem Drain des Transistors 360 gekoppelt ist. Das Metall über Diffusion 342 entspricht der Source des Transistors 340, die mit der Spannung VDD gekoppelt ist. Das Gate 353 ist als das Gate des Transistors 350 eingerichtet. Das Metall über Diffusion 354 entspricht der Source des Transistors 350, die mit der Spannung VDD gekoppelt ist. Das Metall über Diffusion 355 entspricht dem Drain des Transistors 350, das mit dem Ausgabeknoten ZN gekoppelt ist. Das Metall über Diffusion 362 entspricht dem Drain des Transistors 360, das mit dem Ausgabeknoten ZN gekoppelt ist.
  • Mit weiterem Bezug auf 3B erstrecken sich zu Illustrationszwecken die aktiven Bereiche 311 bis 312, 321, 331, 341, 351 bis 352 und 361 in der x-Richtung, die sich von der z-Richtung unterscheidet. Die aktiven Bereiche 311 bis 312, 321 und 331 sind von den aktiven Bereichen 351 bis 352, 341 und 361 in z-Richtung getrennt. In einigen Ausführungsformen überlappen die aktive Bereiche 311 bis 312,321 und 331 die aktiven Bereiche 351 bis 352, 341 und 361 in einer Draufsicht oder Layoutansicht. In einigen Ausführungsformen ist der aktive Bereich 311 und der aktive Bereich 312 beispielsweise bezüglich des aktiven Bereichs 111 bzw. des aktiven Bereichs 112 aus 1 eingerichtet. Der aktive Bereich 351 und der aktive Bereich 352 sind beispielsweise bezüglich des aktiven Bereichs 121 bzw. des aktiven Bereichs 122 aus 1 eingerichtet.
  • Zu Illustrationszwecken erstreckt sich das Metall über Diffusionen 314 bis 315, 323, 333, 342, 354 bis 355 und 362 in der y-Richtung, die sich von der x- und z-Richtung unterscheidet. In einigen Ausführungsformen ist das Metall über Diffusionen 314 und 315 beispielsweise bezüglich Metalls über Diffusionen 114 bzw. 115 aus 1 eingerichtet. Das Metall über Diffusionen 354 und 355 ist beispielsweise bezüglich Metalls über Diffusionen 124 bzw. 125 aus 1 eingerichtet. Wie in 3B gezeigt ist, ist das Metall über Diffusionen 314 und 315 mit den aktiven Bereichen 311 bzw. 312 gekoppelt. Das Metall über Diffusion 323 ist mit dem aktiven Bereich 321 gekoppelt. Das Metall über Diffusion 333 ist mit dem aktiven Bereich 331 gekoppelt. Das Metall über Diffusion 342 ist mit dem aktiven Bereich 341 gekoppelt. Das Metall über Diffusionen 354 und 355 ist mit den aktiven Bereichen 351 bzw. 352 gekoppelt. Das Metall über Diffusion 362 ist mit dem aktiven Bereich 361 gekoppelt. In einigen Ausführungsformen ist das Metall über Diffusionen 314 bis 315, 323, 333, 342, 354 bis 355 und 362 durch die entsprechenden aktiven Bereiche durchdrungen, die damit gekoppelt sind. In einigen Ausführungsformen überlappt in einer Draufsicht das Metall über Diffusion 314 teilweise das Metall über Diffusion 354, das Metall über Diffusion 315 überlappt teilweise das Metall über Diffusion 355, das Metall über Diffusion 323 überlappt teilweise das Metall über Diffusion 342 und das Metall über Diffusion 333 überlappt teilweise das Metall über Diffusion 362.
  • Zu Illustrationszwecken erstrecken sich das Gate 313 und das Gate 353 in y-Richtung. Wie in 3B gezeigt ist, sind das Gate 313 und das Gate 353 voneinander in z-Richtung durch die Isolierungsschicht 370 dazwischen getrennt. In einigen Ausführungsformen sind das Gate 313 und das Gate 353 beispielsweise bezüglich des Gates 113 und des Gates 123 aus 1 und 2 eingerichtet. In einigen Ausführungsformen ist eine Breite des Gates 313 länger als eine Breite des Gates 353 entlang der y-Richtung. Anders erklärt, überlappen sich das Gate 313 und das Gate 353 in einer Draufsicht teilweise miteinander. Der Umfang der Offenbarung soll jedoch nicht diese Offenbarung einschränken. Beispielsweise erstreckt sich in einigen Ausführungsformen, das Gate 353 entlang der y-Richtung in einer Richtung, die der Richtung entgegengesetzt ist, in der sich das Gate 313 erstreckt, und weist eine Breite auf, die gleich der Breite des Gates 313 entlang der y-Richtung ist.
  • Wie in 3B illustriert, sind das Gate 322 und das Gate 332 entlang der x-Richtung neben den Gates 313 und 353 angeordnet. Die Gates 322 und das Gate 332 erstrecken sich in z-Richtung und sind voneinander in x-Richtung getrennt.
  • Zu Illustrationszwecken erstreckt sich die Isolierungsschicht 370 in y-Richtung. In einigen Ausführungsformen ist die Isolierungsschicht 370 bezüglich beispielsweise der Isolierungsschicht 130 in 1 und 2 eingerichtet. In anderen Ausführungsformen überlappt die Isolierungsschicht 370 das Gate 313 mit einem größeren Bereich im Vergleich mit dem Gate 353. Der Umfang der Offenbarung soll jedoch nicht diese Offenbarung einschränken. Beispielsweise überlappt in einigen Ausführungsformen die Isolierungsschicht 370 das Gate 313 und das Gate 353 mit dem gleichen Bereich, während das Gate 353 eine Breite aufweist, die der Breite des Gates 313 entlang der y-Richtung entspricht.
  • Die Durchkontaktierungen 381a bis 381d, 382a bis 382c, 383a bis 383d und 384 erstrecken sich in z-Richtung. Die Durchkontaktierung 381a ist zwischen dem Metall über Diffusion 314 und dem Metall-Null-Segment 391 gekoppelt. Die Durchkontaktierung 381b ist zwischen dem Metall über Diffusion 323 und dem Metall-Null-Segment 391 gekoppelt. Daher ist der aktive Bereich 311 mit dem aktiven Bereich 321 durch das Metall über Diffusion 314, die Durchkontaktierung 381a, das Metall-Null-Segment 391, die Durchkontaktierung 381b und das Metall über Diffusion 323 gekoppelt. Die Durchkontaktierung 381c und die Durchkontaktierung 381d sind mit dem Metall über Diffusion 355 bzw. dem Metall über Diffusion 362 gekoppelt. Die Durchkontaktierungen 381c und 381d sind miteinander durch Koppelung mit dem Metall-Null-Segment 393 gekoppelt.
  • Die Durchkontaktierung 382a ist mit dem Metall über Diffusion 315 und die Spannung VSS gekoppelt. Die Durchkontaktierung 382b ist mit dem Metall über Diffusion 342 und die Spannung VDD gekoppelt. Die Durchkontaktierung 382c ist mit dem Metall über Diffusion 354 und die Spannung VDD gekoppelt.
  • Die Durchkontaktierung 383a ist zwischen dem Gate 313 und dem Metall-Null-Segment 394 gekoppelt. Die Durchkontaktierung 383b ist zwischen dem Gate 322 und dem Metall-Null-Segment 394 gekoppelt. Die Durchkontaktierung 383c ist zwischen dem Gate 332 und dem Metall-Null-Segment 392 gekoppelt. Die Durchkontaktierung 383d ist zwischen dem Gate 353 und dem Metall-Null-Segment 392 gekoppelt. Wie in 3B gezeigt ist, sind die Durchkontaktierung 383a und die Durchkontaktierung 383d voneinander entlang der y-Richtung getrennt. In einigen Ausführungsformen sind die Durchkontaktierung 383a und die Durchkontaktierung 383d beispielsweise bezüglich der Durchkontaktierung 141 und der Durchkontaktierung 142 aus 2 eingerichtet.
  • Die Durchkontaktierung 384 ist zwischen dem Metall über Diffusion 333 und dem Metall über Diffusion 362 gekoppelt. Daher ist der aktive Bereich 331 mit dem aktiven Bereich 361 durch das Metall über Diffusion 333, die Durchkontaktierung 384 und das Metall über Diffusion 362 gekoppelt.
  • Die Metall-Null-Segmente 391 bis 394 erstrecken sich in z-Richtung und sind voneinander entlang der y-Richtung getrennt. In einigen Ausführungsformen ist das Metall-Null-Segment 392 mit einer Signalausgabe gekoppelt, um das zweite Steuersignal S2 an die entsprechenden Gates 332 und 353 zu übertragen. Das Metall-Null-Segment 394 ist mit einer Signalausgabe gekoppelt, um das erste Steuersignal S1 an die entsprechenden Gates 313 und 322 zu übertragen. Das Metall-Null-Segment 393 ist für die Bildung der Struktur, die dem Ausgabeknoten ZN aus 3A entspricht, eingerichtet.
  • Verwiesen wird auf 3C. 3C ist ein Layoutdiagramm in einer Draufsicht eines Abschnitts der integrierten Schaltung 300, das dem Abschnitt 300A aus 3B nach verschiedenen Ausführungsformen entspricht. Im Vergleich mit der Ausführungsformen aus 3B sind gleiche Elemente in 3C zum einfacheren Verständnis mit denselben Referenzziffern versehen. Die spezifischen Funktionen ähnliche Elemente, die bereits ausführlich in den obigen Absätzen erklärt wurden, sind hierin um der Kürze Willen weggelassen, sofern es nicht notwendig ist, die Beziehung des Zusammenwirkens mit den Elementen aus 3C einzuführen.
  • Wie in 3C gezeigt ist, umfasst die integrierte Schaltung 300 die aktiven Bereiche 341, 351 bis 352 und 361, das Metall über Diffusionen 342, 354 bis 355 und 362, die Gates 322, 332 und 353, die Durchkontaktierungen 381a bis 381d, 383b und 383c und die Metall-Null-Segmente 391 bis 394. Zu Illustrationszwecken kreuzt das Gate 322 die aktiven Bereiche 341 und 352, das Gate 332 kreuzt die aktiven Bereiche 341 und 361 und das Gate 353 kreuzt die aktiven Bereiche 351 bis 352. Das Metall-Null-Segment 391 überlappt die Durchkontaktierungen 381a und 381b. Das Metall-Null-Segment 392 überlappt die Durchkontaktierungen 383c und 383d. Das Metall-Null-Segment 393 überlappt die Durchkontaktierungen 381c und 381d. Das Metall-Null-Segment 394 überlappt die Durchkontaktierungen 383a und 383b.
  • Verwiesen wird auf 3D. 3D ist ein Layoutdiagramm in einer Draufsicht eines Abschnitts der integrierten Schaltung 300 dem Abschnitt 300B aus 3B nach verschiedenen Ausführungsformen entspricht. Im Vergleich mit der Ausführungsformen aus 3B sind gleiche Elemente in 3D zum einfacheren Verständnis mit denselben Referenzziffern versehen. Die spezifischen Funktionen ähnliche Elemente, die bereits ausführlich in den obigen Absätzen erklärt wurden, sind hierin um der Kürze Willen weggelassen, sofern es nicht notwendig ist, die Beziehung des Zusammenwirkens mit den Elementen aus 3D einzuführen.
  • Wie in 3D gezeigt ist, umfasst die integrierte Schaltung 300 die aktiven Bereiche 311 bis 312, 321 und 331, die Gates 313, 332 und 332, das Metall über Diffusionen 314 bis 315, 323 und 333, die Isolierungsschicht 370, die Durchkontaktierungen 381a bis 381b, 382a bis 382c, 383a und 384 und die Stromschienen 395 bis 396. Zu Illustrationszwecken kreuzt das Gate 313 die aktiven Bereiche 311 und 312, das Gate 322 kreuzt die aktiven Bereiche 312 und 321 und das Gate 332 kreuzt die aktiven Bereiche 321 und 331. Die Durchkontaktierung 384 überlappt das Metall über Diffusion 333. Das Metall-Null-Segment 391 überlappt die Durchkontaktierungen 381a und 381b. Das Metall-Null-Segment 392 überlappt die Durchkontaktierungen 383c und 383d. Das Metall-Null-Segment 393 überlappt die Durchkontaktierungen 381c und 381d. Das Metall-Null-Segment 394 überlappt die Durchkontaktierungen 383a und 383b.
  • Die Stromschienen 395 bis 396 erstrecken sich in z-Richtung und sind voneinander in der y-Richtung getrennt. Die Stromschiene 395 überlappt die Durchkontaktierungen 381a bis 381b und 382a und die Stromschiene 396 überlappt die Durchkontaktierungen 382b bis 382c in einer Draufsicht. In einigen Ausführungsformen sind die Stromschienen 395 bis 396 unter den aktiven Bereichen 311 bis 312, 321 und 331, den Gates 313, 332 und 332, dem Metall über Diffusionen 314 bis 315, 323 und 333 und den Durchkontaktierungen 381a bis 381b, 382a bis 382c angeordnet. Die Stromschiene 395 ist mit der Durchkontaktierung 382a gekoppelt, um die Spannung VSS für die integrierte Schaltung 300 zu empfangen, und die Stromschiene 396 ist mit den Durchkontaktierungen 382b bis 382c gekoppelt, um die Spannung VDD an die integrierte Schaltung 300 anzugeben.
  • In einigen Ansätzen sind mindestens vier Gates mit entsprechenden Elementen, einschließlich beispielsweise aktiven Bereichen und Metall über Diffusionen erforderlich, um die äquivalente Schaltung aus 3A umzusetzen. Speziell die letzten vier Gates sind voneinander in x-Richtung getrennt. So belegen die mindestens vier Gates mit entsprechenden Elementen in diesen Ansätzen in einer Draufsicht einen größeren Bereich im Vergleich mit der integrierten Schaltung 300 dieser Offenbarung.
  • Im Vergleich mit den obigen Ansätzen sind in den Konfigurationen, die in 3A, 3B, 3C und 3D illustriert sind, das Gate 313 und das Gate 353 vertikal gestapelt und sie überlappen sich. Daher ist in einer Draufsicht der erforderliche Bereich für das Gate 313 und das Gate 353 der integrierten Schaltung 300 verringert. Dementsprechend ist der erforderliche Bereich für das Gate 313 und das Gate 353 mit entsprechenden Elementen, umfassend die aktiven Bereiche und das Metall über Diffusionen, wie in 3B, 3C und 3D gezeigt ist, verringert.
  • Die Konfigurationen aus 3A, 3B, 3C und 3D erfolgen zu illustrativen Zwecken. Verschiedene Konfigurationen der oben in 3A, 3B, 3C und 3D genannten Elemente fallen in den betrachteten Umfang dieser Offenbarung. Beispielsweise erstreckt sich in verschiedenen Ausführungsformen die Isolierungsschicht 370 in x-Richtung und überlappt das Metall über Diffusionen 315 und 355 in einer Draufsicht.
  • Verwiesen wird auf 4A. 4A ist ein äquivalenter Schaltplan eines Abschnitts einer integrierten Schaltung 400 nach verschiedenen Ausführungsformen. Zu Illustrationszwecken umfasst die integrierte Schaltung 400 Transistoren 410, 420, 430, 440, 450, 460. Wie in 4A gezeigt ist, ist ein Gate des Transistors 410 mit einem Gate des Transistors 440 gekoppelt, ein erstes Source/Drain des Transistors 410 ist mit einem ersten Source/Drain des Transistors 430 gekoppelt und ein zweites Source/Drain des Transistors 410 ist mit einem ersten Source/Drain des Transistors 420, einem zweiten Source/Drain des Transistors 430 und einem ersten Source/Drain des Transistors 440 gekoppelt. Ein Gate des Transistors 420 ist mit einem Gate des Transistors 430 gekoppelt und ein zweites Source/Drain des Transistors 420 ist mit einem zweiten Source/Drain des Transistors 440, einem ersten Source/Drain des Transistors 450 und einem ersten Source/Drain des Transistors 460 gekoppelt. Ein zweites Source/Drain des Transistors 450 ist mit einer Erdung gekoppelt und ein zweites Source/Drain des Transistors 460 ist mit einer Spannungsversorgung gekoppelt. In einigen Ausführungsformen ist die integrierte Schaltung 400 ein Übertragungsrate. Der Umfang der Offenbarung soll jedoch nicht diese Offenbarung einschränken.
  • In einigen Ausführungsformen sind die Transistoren 410, 420 und 450 N-FETs und die Transistoren 430, 440 und 460 sind P-FETs. Der Umfang der Offenbarung soll jedoch nicht diese Offenbarung einschränken. Beispielsweise sind in einigen Ausführungsformen die Transistoren 410, 420 und 450 P-Transistoren und die Transistoren 430, 440 und 460 sind N -Transistoren.
  • Verwiesen wird auf 4B. 4B ist ein perspektivisches Diagramm eines Abschnitts einer Halbleiterstruktur, die einem mit einer gestrichelten Linie eingekreisten Abschnitt der integrierten Schaltung 400 in 4A nach verschiedenen Ausführungsformen entspricht. Zu Illustrationszwecken umfasst die integrierte Schaltung 400 die aktiven Bereiche 411 bis 412, 421, 431 bis 432 und 441, Gates 413, 422,433 und 442, Metall über Diffusionen 414 bis 415, 423, 434 bis 435 und 443, Isolierungsschichten 451 bis 452, Durchkontaktierungen 461a bis 461d, 462a bis 462c und 463a bis 463d, Metall-Null-Segmente 471a bis 471b und 472 bis 474 und Metall-Eins-Segmente 481 bis 482. In einigen Ausführungsformen sind die aktiven Bereiche 411 bis 412 und 421, das Gates 413 und 422 und das Metall über Diffusionen 414 bis 415 und 423 in einer ersten Schicht angeordnet. Die aktiven Bereiche 431 bis 432 und 441, die Gates 433 und 442 und das Metall über Diffusionen 434 bis 435 und 443 sind in einer zweiten Schicht über der ersten Schicht angeordnet. Die Metall-Null-Segmente 471a bis 471b und 472 bis 474 sind in einer dritten Schicht über der zweiten Schicht angeordnet. Die Metall-Eins-Segmente 481 bis 482 in einer vierten Schicht über der dritten Schicht.
  • Mit Verweis auf 4A und 4B entspricht das Metall über Diffusion 414 dem ersten Source/Drain des Transistors 410. Das Metall über Diffusion 415 entspricht dem zweiten Source/Drain des Transistors 410 und dem ersten Source/Drain des Transistors 420. Das Gate 413 ist als das Gate des Transistors 410 eingerichtet. Das Metall über Diffusion 423 entspricht dem zweiten Source/Drain des Transistors 420. Das Gate 422 ist als das Gate des Transistors 420 eingerichtet. Das Metall über Diffusion 434 entspricht dem ersten Source/Drain des Transistors 430. Das Metall über Diffusion 435 entspricht dem zweiten Source/Drain des Transistors 430 und dem ersten Source/Drain des Transistors 440. Das Gate 433 ist als das Gate des Transistors 430 eingerichtet. Das Metall über Diffusion 443 entspricht dem zweiten Source/Drain des Transistors 440. Das Gate 442 ist als das Gate des Transistors 440 eingerichtet.
  • Mit Verweis auf 4A und 4B ist das Gate 413 eingerichtet als das Gate des Transistors 410. Das Metall über Diffusion 414 entspricht dem ersten Source/Drain des Transistors 410, das mit einem Anschluss des Transistors 430 gekoppelt ist. Das Metall über Diffusi- on 415 entspricht dem zweiten Source/Drain des Transistors 410, das mit einem Anschluss des Transistors 430 gekoppelt ist.
  • Mit weiterem Bezug auf 4B erstrecken sich zur Illustration die aktiven Bereiche 411 bis 412, 421, 431 bis 432 und 441 in x-Richtung. Die aktiven Bereiche 411 bis 412 und 421 sind von den aktiven Bereichen 431 bis 432 und 441 in Z-Richtung getrennt. In einigen Ausführungsformen überlappen die aktiven Bereiche 411 bis 412 und 421 die aktiven Bereiche 431 bis 432 und 441 in einer Draufsicht oder Layoutansicht. In einigen Ausführungsformen ist der aktive Bereich 411 und der aktive Bereich 412 beispielsweise bezüglich des aktiven Bereichs 111 bzw. des aktiven Bereichs 112 aus 1 eingerichtet. Der aktive Bereich 431 und der aktive Bereich 432 sind beispielsweise bezüglich des aktiven Bereichs 121 bzw. des aktiven Bereichs 122 aus 1 eingerichtet. Ferner ist in einigen Ausführungsformen der aktive Bereich 412 und der aktive Bereich 421 beispielsweise bezüglich des aktiven Bereichs 111 bzw. des aktiven Bereichs 112 aus 1 eingerichtet. Der aktive Bereich 432 und der aktive Bereich 441 sind beispielsweise bezüglich des aktiven Bereichs 121 bzw. des aktiven Bereichs 122 aus 1 eingerichtet.
  • Zu Illustrationszwecken erstreckt sich das Metall über Diffusionen 414 bis 415, 423, 434 bis 435 und 443 in y-Richtung. In einigen Ausführungsformen ist das Metall über Diffusionen 414 und 415 beispielsweise bezüglich des Metalls über Diffusionen 114, 115 in 1 eingerichtet. Das Metall über Diffusionen 434 und 435 ist beispielsweise bezüglich des Metalls über Diffusionen 124, 125 in 1 eingerichtet. In einigen Ausführungsformen ist das Metall über Diffusionen 415 und 423 beispielsweise bezüglich des Metalls über Diffusionen 114, 115 in 1 eingerichtet. Das Metall über Diffusionen 435 und 443 ist beispielsweise bezüglich des Metalls über Diffusionen 124, 125 in 1 eingerichtet. Wie in 4B gezeigt ist, ist das Metall über Diffusionen 414 und 415 mit den aktiven Bereichen 411 bzw. 412 gekoppelt. Das Metall über Diffusion 423 ist mit dem aktiven Bereich 421 gekoppelt. Das Metall über Diffusionen 434 und 435 ist mit den aktiven Bereichen 431 bzw. 432 gekoppelt. Das Metall über Diffusion 443 ist mit dem aktiven Bereich 441 gekoppelt. In einigen Ausführungsformen wird das Metall über Diffusionen 414 bis 415, 423, 434 bis 435 und 443 durch die entsprechenden aktiven Bereiche durchdrungen, die damit gekoppelt sind. In einigen Ausführungsformen überlappt in einer Draufsicht das Metall über Diffusion 414 das Metall über Diffusion 434, das Metall über Diffusion 415 überlappt das Metall über Diffusion 435 und das Metall über Diffusion 423 überlappt das Metall über Diffusion 443.
  • Zu Illustrationszwecken erstrecken sich die Gates 413, 422, 433 und 442 in y-Richtung. Wie in 4B gezeigt ist, sind das Gate 413 und das Gate 433 voneinander in z-Richtung durch die Isolierungsschicht 451 dazwischen getrennt. Das Gate 422 und das Gate 442 sind voneinander in z-Richtung durch die Isolierungsschicht 452 dazwischen getrennt. In einigen Ausführungsformen sind das Gate 413 und das Gate 422 jeweils beispielsweise bezüglich des Gates 113 in 1 und 2 eingerichtet. Das Gate 433 und das Gate 442 sind jeweils beispielsweise bezüglich das Gate 123 in eingerichtet 1 und 2. In einigen Ausführungsformen in einer Draufsicht überlappen sich das Gate 413 und das Gate 433 teilweise miteinander und das Gate 422 und das Gate 442 überlappen sich teilweise miteinander. Der Umfang der Offenbarung soll jedoch nicht diese Offenbarung einschränken. Beispielsweise ist in einigen Ausführungsformen eine Breite der Gates 413 und 422 anders als eine Breite der Gates 433 und 442 entlang der x-Richtung.
  • Die Isolierungsschichten 451 bis 452 erstrecken sich in y-Richtung. In einigen Ausführungsformen sind die Isolierungsschichten 451 bis 452 beispielsweise bezüglich der Isolierungsschicht 130 in 1 und 2 eingerichtet. In einigen Ausführungsformen isoliert die Isolierungsschicht 451 das Gate 413 elektrisch von dem Gate 433 und die Isolierungsschicht 452 isoliert das Gate 422 elektrisch von dem Gate 442.
  • Die Durchkontaktierung 461a ist zwischen dem Gate 413 und dem Metall-Null-Segment 471b gekoppelt. Die Durchkontaktierung 461b ist zwischen dem Gate 422 und dem Metall-Null-Segment 471b gekoppelt. Die Durchkontaktierung 461c ist zwischen dem Gate 442 und dem Metall-Null-Segment 473 gekoppelt. Die Durchkontaktierung 461d ist zwischen dem Gate 433 und dem Metall-Null-Segment 474 gekoppelt. Wie in 4B gezeigt ist, sind die Durchkontaktierung 461a und die Durchkontaktierung 461d voneinander entlang der y-Richtung getrennt und die Durchkontaktierung 461b und die Durchkontaktierung 461c sind voneinander entlang der y-Richtung getrennt. In einigen Ausführungsformen sind die Durchkontaktierung 461a und die Durchkontaktierung 461d beispielsweise bezüglich der Durchkontaktierung 141 und der Durchkontaktierung 142 aus 2 eingerichtet. Die Durchkontaktierung 461b und die Durchkontaktierung 461c sind beispielsweise bezüglich der Durchkontaktierung 141 und der Durchkontaktierung 142 in 2 eingerichtet.
  • Die Durchkontaktierung 462a ist zwischen dem Metall über Diffusion 414 und dem Metall über Diffusion 434 gekoppelt. Daher ist der aktive Bereich 411 mit dem aktiven Bereich 431 durch das Metall über Diffusion 414, die Durchkontaktierung 462a und das Metall über Diffusion 434 gekoppelt. Die Durchkontaktierung 462b ist zwischen dem Metall über Diffusion 415 und dem Metall über Diffusion 435 gekoppelt. Daher ist der aktive Bereich 412 mit dem aktiven Bereich 432 durch das Metall über Diffusion 415, die Durchkontaktierung 462b und das Metall über Diffusion 435 gekoppelt. Die Durchkontaktierung 462c ist zwischen dem Metall über Diffusion 423 und dem Metall über Diffusion 443 gekoppelt. Daher ist der aktive Bereich 421 mit dem aktiven Bereich 441 durch das Metall über Diffusion 423, die Durchkontaktierung 462c und das Metall über Diffusion 443 gekoppelt.
  • Die Metall-Null-Segmente 471a bis 471b und 472 bis 474 erstrecken sich in z-Richtung und sind voneinander entlang der y-Richtung getrennt. Die Metall-Eins-Segmente 481 bis 482 erstrecken sich in y-Richtung und sind voneinander entlang der x-Richtung getrennt.
  • Die Durchkontaktierung 463a ist zwischen dem Metall-Null-Segment 471a und dem Metall-Eins-Segment 481 gekoppelt. Die Durchkontaktierung 463b ist zwischen dem Metall-Null-Segment 473 und dem Metall-Eins-Segment 481 gekoppelt. Die Durchkontaktierung 463c ist zwischen dem Metall-Null-Segment 471b und dem Metall-Eins-Segment 482 gekoppelt. Die Durchkontaktierung 463d ist zwischen dem Metall-Null-Segment 474 und dem Metall-Eins-Segment 482 gekoppelt.
  • Wie oben erklärt, ist das Gate 413 in der ersten Schicht durch die Durchkontaktierung 461a, das Metall-Null-Segment 471a, die Durchkontaktierung 463a, das Metall-Eins-Segment 481, die Durchkontaktierung 463b, das Metall-Null 473 und die Durchkontaktierung 461c entsprechend mit dem Gate 442 in der zweiten Schicht gekoppelt. Das Gate 422 in der ersten Schicht ist mit dem Gate 433 in der zweiten Schicht durch die Durchkontaktierung 461b, das Metall-Null-Segment 471b, die Durchkontaktierung 463c, das Metall-Eins-Segment 482, die Durchkontaktierung 463d, das Metall-Null-Segment 474 und die Durchkontaktierung 46id gekoppelt.
  • Verwiesen wird auf 4C. 4C ist ein Layoutdiagramm in einer Draufsicht eines Abschnitts der integrierten Schaltung 400, das einem Abschnitt 400A aus 4B nach verschiedenen Ausführungsformen entspricht. Im Vergleich mit der Ausführungsformen aus 4B sind gleiche Elemente in 4C zum einfacheren Verständnis mit denselben Referenzziffern versehen. Die spezifischen Funktionen ähnliche Elemente, die bereits ausführlich in den obigen Absätzen erklärt wurden, sind hierin um der Kürze Willen weggelassen, sofern es nicht notwendig ist, die Beziehung des Zusammenwirkens mit den Elementen aus 4C einzuführen.
  • Wie in 4C, die integrierte Schaltung 400 umfasst die aktiven Bereiche 431 bis 432 und 441, das Metall über Diffusionen 434 bis 435 und 443, die Gates 433 und 442, die Durchkontaktierungen 461a bis 461d und 463a bis 463d, das Metall-Null-Segmente 471a bis 471b und 472 bis 474 und das Metall-Eins-Segmente 481 bis 482. Zu Illustrationszwecken kreuzt das Gate 433 die aktiven Bereiche 431 und 432 und das Gate 442 kreuzt die aktiven Bereiche 432 und 441. Das Metall-Null-Segment 471a überlappt die Durchkontaktierungen 461a und 463a. Das Metall-Null-Segment 471b überlappt die Durchkontaktierungen 461b und 463c. Das Metall-Null-Segment 473 überlappt die Durchkontaktierungen 463b und 46ic. Das Metall-Null-Segment 474 überlappt die Durchkontaktierungen 461d und 463d.
  • Verwiesen wird auf 4D. 4D ist ein Layoutdiagramm in einer Draufsicht eines Abschnitts der integrierten Schaltung 400 dem Abschnitt 400B aus 4B nach verschiedenen Ausführungsformen entspricht. Im Vergleich mit der Ausführungsformen aus 4B sind gleiche Elemente in 4D zum einfacheren Verständnis mit denselben Referenzziffern versehen. Die spezifischen Funktionen ähnliche Elemente, die bereits ausführlich in den obigen Absätzen erklärt wurden, sind hierin um der Kürze Willen weggelassen, sofern es nicht notwendig ist, die Beziehung des Zusammenwirkens mit den Elementen aus 4D einzuführen.
  • Wie in 4D gezeigt ist, umfasst die integrierte Schaltung 400 die aktiven Bereiche 411 bis 412 und 421, die Gates 413 und 422, das Metall über Diffusionen 414 bis 415 und 423, die Isolierungsschichten 451 bis 452, die Durchkontaktierungen 462a bis 462c und Stromschiene 491 bis 492. Zu Illustrationszwecken kreuzt das Gate 413 die aktiven Bereiche 411 und 412 und das Gate 422 kreuzt die aktiven Bereiche 412 und 421. Das Gate 413 überlappt die Isolierungsschicht 451 und die Durchkontaktierung 461a und das Gate 422 überlappt die Isolierungsschicht 452 und die Durchkontaktierung 461b. Die Durchkontaktierung 462a überlappt das Metall über Diffusion 414, die Durchkontaktierung 462b überlappt das Metall über Diffusion 415 und die Durchkontaktierung 462c überlappt das Metall über Diffusion 423.
  • Die Stromschienen 491 bis 492 erstrecken sich in z-Richtung und sind voneinander in der y-Richtung getrennt. In einigen Ausführungsformen sind die Stromschienen 491 bis 492 unter den aktiven Bereichen 411 bis 412 und 421, den Gates 413 und 422, dem Metall über Diffusionen 414 bis 415 und 423 und den Durchkontaktierungen 461a bis 461b und 462a bis 462c angeordnet. Die Stromschiene 491 ist mit einer Durchkontaktierung (nicht dargestellt) gekoppelt, um eine Spannung VSS für die integrierte Schaltung 400 zu empfangen und die Stromschiene 492 ist mit einer anderen Durchkontaktierung (nicht dargestellt) gekoppelt, um eine Spannung VDD für die integrierte Schaltung 400 zu empfangen.
  • In einigen Ansätzen sind mindestens drei Gates mit entsprechenden Elementen, einschließlich beispielsweise aktiven Bereichen und Metall über Diffusionen erforderlich, um die äquivalente Schaltung aus 4A umzusetzen. Speziell die letzten drei Gates sind voneinander in x-Richtung getrennt. So belegen die mindestens drei Gates mit entsprechenden Elementen in diesen Ansätzen in einer Draufsicht einen größeren Bereich im Vergleich mit der integrierten Schaltung 400 dieser Offenbarung.
  • Im Vergleich mit den obigen Ansätzen sind in den Konfigurationen, die in 4A, 4B, 4C und 4D illustriert ist, das Gate 413 und das Gate 433 vertikal gestapelt und sie überlappen sich, und das Gate 422 und das Gate 442 sind vertikal gestapelt und sie überlappen sich. Daher ist in einer Draufsicht der erforderliche Bereich für die Gates 413, 422, 433 und 442 der integrierten Schaltung 400 verringert. Dementsprechend ist der erforderliche Bereich für die Gates 413, 422, 433 und 442 mit entsprechenden Elementen, umfassend die aktiven Bereiche und das Metall über Diffusionen, wie in 4B, 4C und 4D gezeigt ist, verringert.
  • Die Konfigurationen aus 4A, 4B, 4C und 4D erfolgen zu illustrativen Zwecken. Verschiedene Konfigurationen der oben in 4A, 4B, 4C und 4D genannten Elemente fallen in den betrachteten Umfang dieser Offenbarung. Beispielsweise erstrecken sich in verschiedenen Ausführungsformen die Isolierungsschichten 451 bis 452 in x-Richtung und y-Richtung.
  • In einigen Ausführungsformen umfasst die integrierte Schaltung 400 mit den Konfigurationen wie oben illustriert einen Bereich in einer Layoutansicht, der etwa 16 % kleiner ist als ein Bereich, der durch eine integrierte Schaltung mit Konfigurationen einiger Ansätze belegt ist, für diese Ansätze nicht eine Isolierungsschicht zwischen dem Gate.
  • Verwiesen wird auf 5 und 6A bis 6S. 5 ist ein Ablaufdiagramm eines Verfahrens 500 zum Herstellen der integrierten Schaltung 100, 300 oder 400 oder einer integrierten Schaltung 600, die in 6A bis 6S gezeigt ist, nach einigen Ausführungsformen dieser Offenbarung. 6A bis 6S sind schematische Diagramme in Querschnittsansicht eines Abschnitts der integrierten Schaltung 600 entlang der x-Richtung (d. h. die Source/Drain-zu-Source/Drain-Richtung), die verschiedene Prozesse des Verfahrens 500 aus 5 nach einigen Ausführungsformen der vorliegenden Offenbarung illustrieren. Es versteht sich, dass weitere Operationen vor, während und nach den Prozessen bereitgestellt werden können, die in 5 und 6A bis 6S gezeigt sind, und dass einige der nachfolgend beschriebenen Operationen für weitere Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können. Die Reihenfolge der Operationen/Prozesse kann austauschbar sein. In den verschiedenen Ansichten und illustrativen Ausführungsformen sind gleiche Referenzziffern verwendet, um gleiche Elemente zu bezeichnen.
  • In Operation 510 aus 5 wird ein Mehrschichtenstapel in der integrierten Schaltung 600, umfassend erste Halbleiterschichten und zweite Halbleiterschichten, durch den Prozess gebildet, wie in 6A bis 6D illustriert ist. In einigen Ausführungsformen umfasst der Mehrschichtenstapel beispielsweise die Kanalregionen der Transistoren 110 und 120 aus 1 wie oben erklärt. Das Bilden des Mehrschichtenstapels wird in den folgenden Absätzen mit Verweis auf 6A bis 6D genau erklärt.
  • Zur Illustration ist, wie in 6A gezeigt ist, eine Isolierung 602 über einem Substrat 601 angeordnet. Die ersten Halbleiterschichten 603 und die zweiten Halbleiterschichten 604 sind auf der Isolierung 602 angeordnet und abwechselnd aufeinander entlang der z-Richtung gestapelt. In einigen Ausführungsformen sind die ersten Halbleiterschichten 603 und die zweiten Halbleiterschichten 604 epitaktisch auf der Isolierung 602 aufgebaut.
  • In einigen Ausführungsformen sind die ersten Halbleiterschichten 603 und die zweiten Halbleiterschichten 604 aus Materialien hergestellt, die Lattice-Konstanten aufweisen, die sich voneinander unterscheiden. Beispielsweise sind in einigen Ausführungsformen die ersten Halbleiterschichten 603 aus Silizium hergestellt und die zweiten Halbleiterschichten 604 sind aus Siliziumgermanium (SiGe) hergestellt. Die obigen Materialien der ersten Halbleiterschichten 603 und der zweiten Halbleiterschichten 604 sind zu illustrativen Zwecken bereitgestellt. Verschiedene Materialien der ersten Halbleiterschichten 603 und der zweiten Halbleiterschichten 604 fallen in den betrachteten Umfang dieser Offenbarung. Beispielsweise umfassen in verschiedenen Ausführungsformen die Materialien zum Bilden der ersten Halbleiterschichten 603 und die zweiten Halbleiterschichten 604 eine oder mehrere Schichten von Ge, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb oder InP.
  • Wie in 6B gezeigt ist, sind Trenches definiert und an die ersten Halbleiterschichten 603 und die zweiten Halbleiterschichten 604 angrenzend gebildet, und Shallow-Trench-Isolations (STI) 605a bis 605b sind in den Trenches angeordnet. Zu Illustrationszwecken sind die Trenches an gegenüberliegenden Seiten der ersten Halbleiterschichten 603 und der zweiten Halbleiterschichten 604 gebildet, sodass die Shallow-Trench-Isolations 605a bis 605b an den gegenüberliegenden Seiten der ersten Halbleiterschichten 603 und der zweiten Halbleiterschichten 604 gebildet sind.
  • Als nächstes wird, wie in 6C gezeigt ist, eine Dummygatestruktur 606 strukturiert und auf einer obersten ersten Halbleiterschicht 603 der ersten Halbleiterschichten 603 angeordnet. In einigen Ausführungsformen sind die oberste ersten Halbleiterschichten 603 in 6C eine offengelegte oberste Schicht. In einigen Ausführungsformen ist die Dummygatestruktur 606 durch Abscheiden und Strukturierung einer Gatemaskenschicht, die über den obersten ersten Halbleiterschichten 603 gebildet ist, die als offengelegte oberste Schicht gebildet ist, gebildet. In einigen Ausführungsformen ist die Dummygatestruktur 606 aus einem Siliziumnitrid (SiN), das durch chemische Gasphasenabscheidung (CVD) gebildet ist, einschließlich beispielsweise Niederdruck-CVD (LPCVD) und plasmaverstärkte CVD (PECVD), physische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD) oder andere geeignete Prozesse. Die Dummygatestruktur 606 ist durch Strukturierungsoperationen, die beispielsweise Photolithographie und Ätzen umfassen, in eine Maskenstruktur strukturiert.
  • Wie in 6D gezeigt ist, ist ein Mehrschichtenstapel 607 gebildet. In einigen Ausführungsformen sind die ersten Halbleiterschichten 603 und die zweiten Halbleiterschichten 604, die ohne die Dummygatestruktur 606, die auf den obigen abgeschieden sind, offengelegt sind, unter Verwendung von strukturierten Maskenschichten strukturiert und dann geätzt, sodass die ersten Halbleiterschichten 603 und die zweiten Halbleiterschichten 604 unter der Dummygatestruktur 606 in dem Mehrschichtenstapel 607 gebildet werden.
  • Weiter wird in 6E ein Isolator 608 an gegenüberliegenden Seiten eines ersten Abschnitts des Mehrschichtenstapels 607 entlang der x-Richtung gebildet. Wie in 6E gezeigt ist, umfasst zur Illustration der erste Abschnitt des Mehrschichtenstapels 607 einen Abschnitt der ersten Halbleiterschichten 603 und einen Abschnitt der zweiten Halbleiterschichten 604, die näher an dem Substrat 601 und der Isolierung 602 liegen, als ein zweiter Abschnitt des Mehrschichtenstapels 607, der nahe der Dummygatestruktur 606 liegt. In einigen Ausführungsformen ist der erste Abschnitt des Mehrschichtenstapels 607, wenn zwei Seiten des ersten Abschnitts des Mehrschichtenstapel 607 den Isolator 608 kontaktieren, in y-Richtung offengelegt.
  • In einigen Ausführungsformen umfasst das Isolierungsmaterial für den Isolator 608 beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN, SiCN, fluorindotiertes Silikatglas (FSG) oder Dielektrikum.
  • In einigen Ausführungsformen umfasst das Bilden des Isolators 608 beispielsweise Abscheiden, chemisch-mechanische Politur (CMP) und Ätzungen. In verschiedenen Ausführungsformen ist der Isolator 608 an gegenüberliegenden Seiten sowohl des ersten Abschnitts als auch des zweiten Abschnitts des Mehrschichtenstapels 607 gebildet. Nach dem Bilden des Isolators 608 wird der Isolator 608 ausgeschnitten, beispielsweise durch ein Trockenätzen und/oder ein Nassätzen oder andere geeignete Verfahren, bis die untersten ersten Halbleiterschichten 603, die in dem zweiten Abschnitt des Mehrschichtenstapels 607 enthalten sind, offengelegt sind.
  • Die Anzahlen der ersten Halbleiterschichten 603 und der zweiten Halbleiterschichten 604, die dem ersten Abschnitt des Mehrschichtenstapel 607 entsprechen, und die Anzahlen der ersten Halbleiterschichten 603 und der zweiten Halbleiterschichten 604, die dem zweiten Abschnitt des Mehrschichtenstapel 607 entsprechen, wie oben bezüglich 6E erklärt, sind zu illustrativen Zwecken bereitgestellt. Verschiedene Anzahlen der ersten Halbleiterschichten 603 und der zweiten Halbleiterschichten 604, die verschiedenen Abschnitten des Mehrschichtenstapels 607 entsprechen, fallen in den betrachteten Umfang dieser Offenbarung. Beispielsweise umfasst in verschiedenen Ausführungsformen der erste Abschnitt des Mehrschichtenstapels 607 (mit dem an den gegenüberliegenden Seiten gebildeten Isolator 608) mehr als vier Schichten der ersten Halbleiterschichten 603 und mehr als drei Schichten der zweiten Halbleiterschichten 604.
  • Wie in 6F zur Illustration gezeigt ist, ist ein Isolator 609 über der Dummygatestruktur 606 und den beiden gegenüberliegenden Seiten des zweiten Abschnitts des Mehrschichtenstapels 607 gebildet. In einer Ausführungsform kontaktiert der Isolator 609 den Isolator 608. In verschiedenen Ausführungsformen umfasst das Bilden des Isolators 609 beispielsweise Abscheiden und Ätzungen, wie etwa CVD oder andere geeignete Verfahren. In einigen Ausführungsformen ist das Isolierungsmaterial des Isolators 609 siliziumnitridbasiertes Material, wie etwa SiN, SiON, SiOCN oder SiCN und Kombinationen daraus.
  • In verschiedenen Ausführungsformen sind die Isolierungsmaterialien der Isolatoren 608 und 609 voneinander verschieden und werden durch verschiedene Ätzmittel geätzt. In alternativen Ausführungsformen weist dasselbe Ätzmittel verschiedene Ätzraten zwischen den Isolierungsmaterialien der Isolatoren 608 und 609 auf. Alternativ dazu weist das Ätzmittel eine hohe Ätzselektivität zwischen den Isolatoren 608 und 609 auf.
  • In 6G ist zur Illustration der Isolator 608 entfernt. Wie in 6G gezeigt ist, ist der erste Abschnitt des Mehrschichtenstapels 607 offengelegt. In einigen Ausführungsformen ist der Isolator 608 selektiv entfernt, beispielsweise durch Trockenätzen und/oder Nassätzen.
  • Als nächstes wird, wie in 6H ein Seitenabschnitt der ersten Halbleiterschichten 603, die in dem ersten Abschnitt des Mehrschichtenstapels 607 umfasst sind, entlang der z-Richtung gebildet, und verbindet die ersten Halbleiterschichten 603, die dem ersten Abschnitt des Mehrschichtenstapels 607 entsprechen, miteinander, um eine erste Halbleiterstruktur 603a zu bilden. Die erste Halbleiterstruktur 603a kontaktiert in x-Richtung die zweiten Halbleiterschichten 604 darin. Alternativ dazu sind die zweiten Halbleiterschichten 604 entlang der y-Richtung offengelegt. In einigen Ausführungsformen ist die erste Halbleiterstruktur 603a epitaktisches Wachstum auf der Isolierung 602.
  • In Operation 520 aus 5 sind eine erste Drainregion 610a und eine erste Sourceregion 610b an gegenüberliegenden Seiten des ersten Abschnitts des Mehrschichtenstapel 607 gebildet, wie in 61 gezeigt ist. In einigen Ausführungsformen sind die erste Drainregion 610a und die erste Sourceregion 610b an die erste Halbleiterstruktur 603a anstoßend angeordnet. In einigen Ausführungsformen sind die erste Drainregion 610a und die ersten Sourceregionen 610b diesbezüglich eingerichtet, dass sie beispielsweise die aktiven Bereiche 111 und 112 aus 1 umfassen, wie oben erklärt.
  • In verschiedenen Ausführungsformen umfasst das Bilden der ersten Drainregion 610a und der ersten Sourceregion 610b beispielsweise Abscheidung und Ätzungen. Die Konfigurationen der ersten Drainregion 610a und der ersten Sourceregion 610b sind zu illustrativen Zwecken bereitgestellt, aber diese Offenbarung ist nicht darauf beschränkt. Beispielsweise sind in einigen Ausführungsformen die erste Drainregion 610a und die erste Sourceregion 610b in einer abwechselnden Position bezüglich der ersten Drainregion 610a und der ersten Sourceregion 610b aus 61 angeordnet.
  • In einigen Ausführungsformen umfasst jede der ersten Drainregion 610a und der ersten Sourceregion 610b eine oder mehrere Schichten von Si, SiP, SiC und SiCP für einen n-FET oder Si, SiGe, Ge für einen p-FET. Die erste Drainregion 610a und die erste Sourceregion 610b sind durch ein epitaktisches Wachstumsverfahren unter Verwendung von CVD, ALD oder Molekularstrahlepitaktik (MBE) und Ätzen gebildet. In einigen Ausführungsformen umfasst das Bilden der ersten Drainregion 610a und der ersten Sourceregion 610b Ionenimplantierung in einer vertikalen Richtung (angezeigt durch Arrays in I) mit Ionen, die aus n- und p-Dotiermitteln für NMOS bzw. PMOS zusammengesetzt sind. In einigen Ausführungsformen sind die erste Drainregion 610a und die erste Sourceregion 610b in dem n-FET beispielsweise bezüglich des Transistors 110 aus 1 enthalten.
  • In verschiedenen Ausführungsformen sind die ersten Drainregion 610a und die ersten Sourceregion 610b auf gegenüberliegenden Seiten des ersten Abschnitts und des zweiten Abschnitts des Mehrschichtenstapel 607 gebildet. Nach dem Bilden der ersten Drainregion 610a und der ersten Sourceregion 610b werden die erste Drainregion 610a und die erste Sourceregion 610b durch ein Trockenätzen und/oder Nassätzen oder andere geeignete Verfahren ausgeschnitten, bis eine Ebene der Grenzfläche der ersten Halbleiterstruktur 603a und des Isolators 609 erreicht ist.
  • Weiterhin ist in 6J zur Illustration der Isolator 609 entfernt. Wie in 6J gezeigt ist, sind die Dummygatestruktur 606 und der zweite Abschnitt des Mehrschichtenstapel 607 offengelegt. In einigen Ausführungsformen ist der Isolator 609 entfernt, beispielsweise durch Trockenätzen und/oder Nassätzen.
  • In 6K ist zur Illustration ein Isolator 611 auf der ersten Drainregion 610a und der ersten Sourceregion 610b gebildet. In einigen Ausführungsformen ist der Isolator 611 an zwei gegenüberliegenden Seiten von mindestens einer Schicht der zweiten Halbleiterschichten 604 angeordnet. In verschiedenen Ausführungsformen umfasst das Bilden des Isolators 611 beispielsweise das Abscheiden und Ätzungen. In einigen Ausführungsformen ist der Isolator 611 aus einem Siliziumnitrid (SiN), das durch chemische CVD gebildet, einschließlich beispielsweise Niederdruck-CVD (LPCVD) und plasmaverstärkte CVD (PECVD), physische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD) oder andere geeignete Prozesse.
  • Als nächstes wird, wie in 6L gezeigt ist, ein Seitenabschnitt der ersten Halbleiterschichten 603, die in dem zweiten Abschnitt des Mehrschichtenstapels 607 umfasst ist, gebildet, und verbindet jede Schicht der ersten Halbleiterschichten 603 mit der angrenzenden Schicht der ersten Halbleiterschichten 603, um eine zweite Halbleiterstruktur 603b zu bilden. Die zweite Halbleiterstruktur 603b umgibt die zweiten Halbleiterschichten 604 darin. In einigen Ausführungsformen ist die zweite Halbleiterstruktur 603b epitaktisches Wachstum auf dem Isolator 611.
  • In Operation 530 aus 5 sind eine zweite Drainregion 612a und eine zweite Sourceregion 612b an gegenüberliegenden Seiten des zweiten Abschnitts des Mehrschichtenstapel 607 gebildet, wie in 6M gezeigt ist. In einigen Ausführungsformen sind die zweite Drainregion 612a und die zweite Sourceregion 612b an die zweite Halbleiterstruktur 603b anstoßend angeordnet. In einigen Ausführungsformen sind die zweite Drainregion 612a und die zweiten Sourceregionen 612b diesbezüglich eingerichtet, dass sie beispielsweise die aktiven Bereiche 121 und 122 aus 1 umfassen, wie oben erklärt. In verschiedenen Ausführungsformen umfasst das Bilden der zweiten Drainregion 612a und der zweiten Sourceregion 612b beispielsweise Abscheidung, Ionenimplantierung, chemisch-mechanische Politur und Ätzungen wie bezüglich der ersten Drainregion 610a und der ersten Sourceregion 610b illustriert.
  • Weiterhin ist in 6N die Dummygatestruktur 606 entfernt und ein Isolator 613 ist auf den Shallow-Trench-Isolationen 605a bis 605b, der zweiten Drainregion 612a, der zweiten Sourceregion 612b und der zweiten Halbleiterstruktur 603b angeordnet. In einigen Ausführungsformen ist die Dummygatestruktur 606 beispielsweise durch Trockenätzen und/oder Nassätzen entfernt. Der Isolator 613 ist beispielsweise durch einen CVD-Prozess gebildet und unter Verwendung von Strukturierungsoperationen, die Photolithographie und Ätzen umfassen, in eine Maskenstruktur strukturiert.
  • In Operation 540 aus 5 sind die zweiten Halbleiterschichten 604 des Mehrschichtenstapels 607 entfernt, sodass Räume zwischen zwei nebeneinanderliegenden Schichten der ersten Halbleiterschichten 603 bereitgestellt sind, wie in 60 gezeigt ist. Speziell sind vor der Operation 540 die zweiten Halbleiterschichten 604 des Mehrschichtenstapels 607 in y-Richtung offengelegt. Dementsprechend sind in einigen Ausführungsformen die zweiten Halbleiterschichten 604 entlang der y-Richtung unter Verwendung eines Nassätzmittels, das selektiv die zweiten Halbleiterschichten 604 gegen die ersten Halbleiterschichten 603 ätzen kann, entfernt oder durchgeätzt. Das Nassätzmittel ist beispielsweise, aber nicht beschränkt auf Ammoniumhydroxid (NH4OH), Tetramethylammoniumhydroxid (TMAH), Ethylenediaminpyrocatechol (EDP) oder Kaliumhydroxid- (KOH) Lösung. Anders ausgedrückt, endet das Ätzen der zweiten Halbleiterschichten 604 (e.g., SiGe) an den ersten Halbleiterschichten 603.
  • Bei den Konfigurationen aus 60 ist in einigen Ausführungsformen die erste Halbleiterstruktur 603a durch den Isolator 611 elektrisch von der zweiten Halbleiterstruktur 603b isoliert.
  • In einigen Ausführungsformen ist der Mehrschichtenstapel 607 beispielsweise Strukturen von rundem/quadratischem Draht, Nanoslab, Nano-Sheet, Multi-Bridge-Kanal, Nano-Ring oder beliebigen anderen geeigneten Arten der Nanostrukturen umfassend umgesetzt.
  • In Operation 550 aus 5 ist eine erste Gateregion 614 über dem ersten Abschnitt des Mehrschichtenstapels 607 gebildet, wie in 6P gezeigt ist. Wie in 6P gezeigt ist, ist die erste Gateregion 614 in der ersten Halbleiterstruktur 603a gefüllt. Der erste Gateregion 614 ist beispielsweise bezüglich das Gates 113 in 1 eingerichtet. In einigen Ausführungsformen umfasst die erste Gateregion 614 eine oder mehrere Schichten aus leitfähigem Material, wie etwa Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilicid, Kobaltsilicid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen daraus. In einigen Ausführungsformen umfasst das Bilden der ersten Gateregion 614 beispielsweise CVD, ALD, Elektroplattierung oder ein anderes geeignetes Verfahren.
  • In einigen Ausführungsformen ist, bevor die erste Gateregion 614 gebildet wird, eine Gatedielektrikumschicht (nicht dargestellt) in den ersten Halbleiterschichten 603 und den inneren Abschnitt der ersten Halbleiterschicht 603 umgebend gebildet. Die erste Gateregion 614 ist ferner in der Gatedielektrikumschicht gebildet. In einigen Ausführungsformen umfasst die Gatedielektrikumschicht eine oder mehrere Schichten aus einem Dielektrikum, wie Siliziumoxid, Siliziumnitrid oder ein Dielektrikum mit höherem k-Wert, ein anderes geeignetes Dielektrikum und/oder Kombinationen daraus. Beispiele eines Dielektrikums mit einem hohen k-Wert umfassen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirconiumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid- (HfO2—Al2O3) Legierung, andere geeignete Dielektrika mit hohen k-Wert und/oder Kombinationen daraus. In einigen Ausführungsformen umfasst die Gatedielektrikumschicht 102 eine Grenzflächenschicht, die zwischen den Kanalschichten und dem Dielektrikum gebildet sind.
  • In verschiedenen Ausführungsformen umfasst das Bilden der Gatedielektrikumschicht beispielsweise CVD, ALD oder jedes geeignete Verfahren. In einer Ausführungsform ist die Gatedielektrikumschicht unter Verwendung eines hochkonformen Abscheidungsprozesses wie ALD gebildet, um das Bilden einer Gatedielektrikumschicht, die eine einheitliche Dicke um jede der Kanalschichten, die die erste Halbleiterschicht 603 umfasst, sicherzustellen. Die Dicke der Gatedielektrikumschicht liegt in einem Bereich von ca. 1 nm bis ca. 6 nm in einer Ausführungsform.
  • In Operation 560 aus 5 ist eine Isolierungsschicht 615 über der ersten Gateregion 614 gebildet, wie in 6Q gezeigt ist. Die Isolierungsschicht 615 ist beispielsweise bezüglich der Isolierungsschicht 130 in 1 eingerichtet. Zu Illustrationszwecken ist die Isolierungsschicht 615 durch den Isolator 611 umgeben. In einigen Ausführungsformen ist die Isolierungsschicht 615 durch Füllen eines Raums zwischen der ersten Halbleiterstruktur 603a und der zweiten Halbleiterstruktur 603b mit einem Isolierungsmaterial gebildet. In verschiedenen Ausführungsformen umfasst das Bilden der Isolierungsschicht 615 beispielsweise das Abscheiden, chemisch-mechanische Politur und Ätzungen.
  • In Operation 570 aus 5 ist eine zweite Gateregion 616 über dem zweiten Abschnitt des Mehrschichtenstapels 607 gebildet, wie in 6R gezeigt ist. Wie in 6R gezeigt ist, ist die zweite Gateregion 616 in der zweiten Halbleiterstruktur 603b gefüllt und über der offenliegenden oberen Schicht der ersten Halbleiterschichten 603 angeordnet. Der zweite Gateregion 616 ist beispielsweise bezüglich das Gates 123 in 1 eingerichtet. In einigen Ausführungsformen umfasst die zweite Gateregion 616 beispielsweise eine Gatedielektrikumschicht, die mit den ersten Halbleiterschichten 603 in Kontakt ist, die die zweite Gateregion 616 umgeben. In verschiedenen Ausführungsformen umfasst das Bilden der zweiten Gateregion 616 beispielsweise Abscheiden, chemisch-mechanische Politur und Ätzungen.
  • In einigen Ausführungsformen ist die erste Gateregion 614 und die zweite Gateregion 616 durch dasselbe Gatematerial gebildet. Der Umfang der Offenbarung soll jedoch nicht diese Offenbarung einschränken. Beispielsweise sind die erste Gateregion 614 und die zweite Gateregion 616 durch verschiedene Materialien gebildet.
  • Bei den Konfigurationen aus 6R ist in einigen Ausführungsformen die erste Gateregion 614 durch die Isolierungsschicht 615 elektrisch von der zweiten Gateregion 616 isoliert.
  • Weiterhin ist zur Illustration in 6S der Isolator 613 entfernt. Wie in 6S gezeigt ist, sind die Shallow-Trench-Isolationen 605a bis 605b, die zweite Drainregion 612a, die zweite Sourceregion 612b und die zweite Halbleiterstruktur 603b offengelegt.
  • Wie oben beschrieben ist die integrierte Schaltung in dieser Offenbarung mit einer Isolierungsschicht zwischen mindestens zwei Gates bereitgestellt, wobei die mindestens zwei Gates vertikal gestapelt sind. Die Isolierungsschicht isoliert elektrisch ein Gate von einem anderen Gate der mindestens zwei Gates, sodass die Routinganordnungen zwischen den mindestens zwei Gates vereinfacht sind. Dementsprechend ist der erforderliche Bereich in einer Draufsicht für die integrierte Schaltung verringert.
  • 7 ist ein Blockdiagramm eines IC-Vorrichtungsdesignsystems 700 nach einigen Ausführungsformen dieser Vorrichtung. Eine oder mehrere Operationen des Verfahrens sind, wie oben bezüglich 5 erklärt, unter Verwendung des IC-Vorrichtungsdesignsystems 700 nach einigen Ausführungsformen umsetzbar.
  • In einigen Ausführungsformen ist das IC-Vorrichtungsdesignsystem 700 eine Rechnervorrichtung, die einen Hardwareprozessor 702 und ein nicht transitorisches computerlesbares Speichermedium 704 umfasst. Das nichttransitorische computerlesbare Speichermedium 704 ist unter anderem mit d. h. Speichern, Computerprogrammcodes, d. h. einem Satz ausführbarer Anweisungen 706 codiert. Ausführung von Anweisungen 706 durch den Hardwareprozessor 702 stellt (mindestens teilweise) ein IC-Vorrichtungsdesignsystem dar, das einen Abschnitt oder Alles von, z. B., dem Verfahren darstellt, das oben bezüglich 5 erklärt ist. (nachfolgend die genannten Prozesse und/oder Verfahren).
  • Der Prozessor 702 ist elektrisch mit dem nicht transitorischen computerlesbaren Speichermedium 704 über einen Bus 708 gekoppelt. Der Prozessor 702 ist außerdem über den Bus 708 elektrisch mit einer E/A-Grenzfläche 710 gekoppelt. Eine Netzwerkschnittstelle 712 ist außerdem über Bus 708 elektrisch mit dem Prozessor 702 verbunden. Die Netzwerkschnittstelle 712 ist mit einem Netzwerk 714 verbunden, sodass der Prozessor 702 und das nicht transitorische computerlesbare Speichermedium 704 in der Lage sind, über Netzwerk 714 mit externen Elementen verbunden zu werden. Prozessor 702 ist eingerichtet, die Anweisungen 706 auszuführen, die in einem nichttransitorischem computerlesbaren Speichermedium 704 codiert sind, um das IC-Vorrichtungsdesignsystem 700 zur Durchführung eines Abschnitts oder aller der benannten Prozesse und/oder Verfahren verwendbar zu machen. In einer oder mehr Ausführungsformen ist der Prozessor 702 eine zentrale Prozessoreinheit (CPU), ein Multiprozessor, ein verteiltes Prozessorsystem, eine anwendungsspezifisch integrierte Schaltung (ASIC) und/oder eine geeignete Prozessoreinheit.
  • In einer oder mehr Ausführungsformen ist das nichttransitorische computerlesbare Speichermedium 704 ist ein elektronisches, magnetisches, optisches, elektromagnetisches, infrarotes und/oder ein Halbleitersystem (oder ein solcher Apparat oder eine solche Vorrichtung). Beispielsweise umfasst das nichttransitorische computerlesbare Speichermedium 704 einen Halbleiter- oder Solid-State-Speicher, ein Magnetband, eine entfernbare Computerdiskette, einen Direktzugriffsspeicher (RAM), einen Read-Only-Speicher (ROM), eine steife Magnetscheibe und/oder eine optische Scheibe. In eine oder mehr Ausführungsformen, die optische Scheiben verwendet, umfasst das nichttransitorische computerlesbare Speichermedium 704 eine „Compact Disk-Read Only Speicher“ (CD-ROM), eine „Compact Disk-Read/Write“ (CD-R/W) und/oder eine „Digital Video Disc“ (DVD).
  • In einer oder mehr Ausführungsformen speichert das nichttransitorische computerlesbare Speichermedium 704 die Anweisungen 706, die eingerichtet sind, um das IC-Vorrichtungsdesignsystem 700 zur Durchführung eines Abschnitts oder aller der benannten Prozesse und/oder Verfahren verwendbar zu machen. In einer oder mehr Ausführungsformen speichert das nichttransitorische computerlesbare Speichermedium 704 auch Informationen, die die Durchführung eines Abschnitts oder aller der benannten Prozesse und/oder Verfahren erleichtert. In verschiedenen Ausführungsformen speichert des nichttransitorische computerlesbare Speichermedium 704 ein oder eine Kombination aus mindestens einem IC-Layoutdesign 720 oder mindestens einer Designvorgabe 722, jeweils wie oben bezüglich 3A bis 4D und in dem Verfahren in 5 erklärt.
  • Das IC-Vorrichtungsdesignsystem 700 umfasst eine E/A-Grenzfläche 710. Die E/A-Grenzfläche 710 ist mit den externen Schaltkreisen gekoppelt. In verschiedenen Ausführungsformen umfasst die E/A-Grenzfläche 710 eine oder mehr Kombinationen aus einer Tastatur, einem Ziffernblock, einer Maus, einem Trackball, einen Trackpad, einer Anzeige, einem Touchscreen und/oder Cursorrichtungstasten für die Übermittlung von Informationen und Befehlen an den und/oder von dem Prozessor 702.
  • Das IC-Vorrichtungsdesignsystem 700 umfasst auf die Netzwerkschnittstelle 712, die mit dem Prozessor 702 gekoppelt ist. Die Netzwerkschnittstelle 712 erlaubt dem IC-Vorrichtungsdesignsystem 700 die Kommunikation mit dem Netzwerk 714, mit dem ein oder mehr andere Computersysteme verbunden sind. Die Netzwerkschnittstelle 712 umfasst drahtlose Netzwerkschnittstellen wie BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA; oder verkabelte Netzwerkschnittstellen wie ETHERNET, USB oder IEEE-1364. In einer oder mehr Ausführungsformen sind ein Abschnitt oder aller der benannten Prozesse und/oder Verfahrens in zwei oder mehr Systemen 700 umgesetzt.
  • Das IC-Vorrichtungsdesignsystem 700 ist eingerichtet, Informationen durch die E/A-Grenzfläche 710 zu empfangen. Die Informationen, die durch die E/A-Grenzfläche 710 empfangen werden, umfassen eines oder eine Kombination aus mindestens einer Designregelanweisung, mindestens einem Satz Kriterien, mindestens einer Designregel, mindestens einem DRM, und/oder anderen Parametern zur Verarbeitung durch den Prozessor 702. Die Informationen werden über Bus 708 an den Prozessor 702 übertragen. Das IC-Vorrichtungsdesignsystem 700 ist eingerichtet, Informationen bezüglich einer Benutzeroberfläche durch die E/A-Grenzfläche 710 zu senden und/oder zu empfangen.
  • In einigen Ausführungsformen werden ein Abschnitt oder alle der benannten Prozesse und/oder Verfahren als Standalone-Softwareanwendung für die Ausführung durch einen Prozessor umgesetzt. In einigen Ausführungsformen werden ein Abschnitt oder alle der benannten Prozesse und/oder Verfahrens als eine Softwareanwendung umgesetzt, die ein Abschnitt einer weiteren Softwareanwendung ist. In einigen Ausführungsformen werden ein Abschnitt oder alle der benannten Prozesse und/oder Verfahren als ein Plug-in für eine Softwareanwendung umgesetzt. In einigen Ausführungsformen wird mindestens einer der benannten Prozesse und/oder Verfahren als eine Softwareanwendung umgesetzt, die ein Abschnitt eines EDA-Tools ist. In einigen Ausführungsformen wird ein IC-Layoutdiagramm unter Verwendung eines Tools wie VIRTUOSO®, das von CADENCE DESIGN SYSTEMS, Inc., erhältlich ist, oder eines anderen geeigneten Layouterzeugungstools erzeugt.
  • In einigen Ausführungsformen werden die Prozesse als Funktionen eines Programms umgesetzt, das in einem nichttransitorischen computerlesbaren Aufzeichnungsmedium gespeichert ist. Beispiele für ein nichttransitorisches computerlesbares Aufzeichnungsmedium enthalten unter anderem eine externe/entfernbare und/oder interne/eingebaut Speicher- oder Speicherplatzeinheit, z. B. eine oder mehr aus einer optischen Scheibe wie etwa einer DVD, einer magnetischen Scheibe, wie etwa einer Festplatte, einem Halbleiterspeicher, wie etwa einem ROM, einem RAM, einer Speicherkarte und dergleichen.
  • Durch Nutzbarkeit zum Umsetzen einer oder mehrerer Operationen des Verfahrens in 5 ermöglichen das IC-Vorrichtungsdesignsystem 700 und ein nichttransitorisches computerlesbares Speichermedium, z. B. das nichttransitorische computerlesbare Speichermedium 704, die Vorteile, die oben bezüglich des Verfahrens in 5 erklärt wurden.
  • 8 ist ein Blockdiagramm eines IC-Herstellungssystems 800 und eines IC-Herstellungsablaufs, der damit assoziiert ist, nach einigen Ausführungsformen dieser Offenbarung. In einigen Ausführungsformen ist basierend auf einem Layoutdesign, mindestens eines aus (A) einer oder mehreren Halbleitermasken oder (B) mindestens eine Komponente in einer Schicht einer halbleiterintegrierten Schaltung unter Verwendung des IC-Herstellungssystems 800 hergestellt.
  • In 8 umfasst das IC-Herstellungssystem 800 Entitäten wie ein Designhaus 820, ein Maskenhaus 830 und einen IC-Hersteller/Fabrikator („Fab“) 850, die in den Design-, Entwicklungs- und Herstellungszyklen und/oder Diensten, die mit der Herstellung einer IC-Vorrichtung 860 verbunden sind, miteinander interagieren. Die Entitäten in dem System 800 sind mit einem Kommunikationsnetzwerk miteinander verbunden. In einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einzelnes Netzwerk. In einigen Ausführungsformen ist das Kommunikationsnetzwerk eine Vielzahl verschiedener Netzwerke, wie etwa ein Intranet und das Internet. Das Kommunikationsnetzwerk umfasst verkabelte und/oder drahtlose Kommunikationskanäle. Jede Entität interagiert mit einer oder mehr der anderen Entitäten und stellt Dienste für eine oder mehr der anderen Entitäten bereit und/oder empfängt Dienste davon. In einigen Ausführungsformen befinden sich zwei oder mehr aus dem Designhaus 820, Maskenhaus 830 und IC-Fab 850 im Eigentum eines einzelnen größeren Unternehmens. In einigen Ausführungsformen koexistieren zwei oder mehr des Designhaus 820, Maskenhaus 830 und IC-Fab 850 in einer gemeinsamen Einrichtung und verwenden gemeinsame Ressourcen.
  • Das Designhaus (oder Designteam) 820 generiert ein IC-Designlayoutdiagramm (oder Design) 822 basierend auf dem Verfahren in 5 wie oben bezüglich 3A bis 4D erklärt. Das IC-Designlayoutdiagramm 822 umfasst verschiedene geometrische Strukturen, die Mustern aus Metall-, Oxid- oder Halbleiterschichten entsprechen, die die verschiedenen Komponenten der IC-Vorrichtung 860 darstellen, die hergestellt werden soll. Die verschiedenen Schichten kombinieren sich, um verschiedene IC-Merkmale zu bilden. Beispielsweise umfasst ein Abschnitt des IC-Designlayoutdiagramme 822 verschiedene IC-Merkmale, wie etwa eine aktive Region, Gateelektrode, Source und Drain, Metallleitungen oder Durchkontaktierungen einer Zwischenschichtenzwischenverbindung und Öffnungen für Bondingpads, die in einem Halbleitersubstrat (wie etwa einem Siliziumwafer) geformt werden sollen, und verschiedene Materialschichten, die an dem Halbleitersubstrat angeordnet sind. Das Designhaus 820 setzt ein ordentliches Designverfahren um, das das Verfahren in 5 wie oben bezüglich 3A bis 4D erklärt umfasst, um das IC-Designlayoutdiagramm 822 zu bilden. Das Designverfahren umfasst eines oder mehr aus Logikdesign, physischem Design oder Platzierung und Routing. Das IC-Designlayoutdiagramm 822 wird in einer oder mehr Datendateien dargestellt, die Informationen zu den geometrischen Strukturen aufweisen. Beispielsweise kann das IC-Designlayoutdiagramm 822 in einem GDSII-Dateiformat oder einem DFII-Dateiformat ausgedrückt werden.
  • Das Maskenhaus 830 umfasst die Datenvorbereitung 832 und Maskenherstellung 844. Das Maskenhaus 830 verwendet das IC-Designlayoutdiagramm 822 zur Herstellung einer oder mehrerer Masken 845, die zur Herstellung der verschiedenen Schichten der IC-Vorrichtung 860 nach dem IC-Designlayoutdiagramm 822 verwendet werden sollen. Das Maskenhaus 830 führt die Maskendatenvorbereitung 832 aus, wobei das IC-Designlayoutdiagramm 822 in eine repräsentative Datendatei („RDF“) übersetzt wird. Die Maskendatenvorbereitung 832 stellt die RDF für die Maskenherstellung 844 bereit. Die Maskenherstellung 844 umfasst einen Maskenschreiber. Ein Maskenschreiber konvertiert die RDF in ein Bild auf einem Substrat, wie etwa einer Maske (Strichplatte) 845 oder einem Halbleiterwafer 853. Das Designlayoutdiagramm 822 wird durch die Maskendatenvorbereitung 832 manipuliert, um bestimmten Eigenschaften des Maskenschreibers und/oder Anforderungen des IC-Fab 850 zu entsprechen. In 8 sind die Maskendatenvorbereitung 832 und Maskenherstellung 844 als separate Elemente illustriert. In einigen Ausführungsformen sind die Maskendatenvorbereitung 832 und Maskenherstellung 844 kollektiv als Maskendatenvorbereitung bezeichnet.
  • In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 832 eine optische Nähenkorrektur (OPC), die Lithographieverbesserungstechniken verwendet, um Bildfehler auszugleichen, wie etwa denen, die aus Diffraktion, Störung, anderen Prozesswirkungen und dergleichen entstehen können. OPC passt das IC-Designlayoutdiagramm 822 an. In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 832 ferner Auflösungsverbesserungstechniken (RET), wie Beleuchtung außerhalb der Achse, Unterauflösungshilfseigenschaften, Phasenverschiebungsmasken, andere geeignete Techniken und dergleichen oder Kombinationen davon. In einigen Ausführungsformen wird auch eine invertierte Lithographietechnologie (ILT) verwendet, die OPC als ein Problem der invertierten Bildgebung behandelt.
  • In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 832 einen Maskenregelprüfer (MRC), der das IC-Designlayoutdiagramm 822, das Prozessen im OPC unterzogen wurde, mit einem Satz Maskenerstellungsregeln prüft, die bestimmte geometrische und/oder Konnektivitätseinschränkungen enthalten, um ausreichende Margen sicherzustellen, um eine Variabilität der Halbleiterherstellungsprozesse und dergleichen in Betracht zu ziehen. In einigen Ausführungsformen modifiziert der MRC das IC-Designlayoutdiagramm 822 zum Kompensieren von Einschränkungen während der Maskenherstellung 844, die einen Teil der Änderungen rückgängig machen können, die durch den OPC durchgeführt wurden, um die Maskenerstellungsregeln zu erfüllen.
  • In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 832 eine Lithographieprozessprüfung (LPC), die die Verarbeitung simuliert, die durch IC-Fab 850 umgesetzt wird, um die IC-Vorrichtung 860 zu fabrizieren. LPC simuliert die Verarbeitung basierend auf dem IC-Designlayoutdiagramm 822 zum Erzeugen einer simulierten hergestellten Vorrichtung, wie etwa der IC-Vorrichtung 860. Die Verarbeitungsparameter in der LPC-Simulation können Parameter enthalten, die mit verschiedenen Prozessen des IC-Herstellungszyklus assoziiert sind, Parameter, die mit Werkzeugen für die Herstellung des IC assoziiert sind und/oder anderen Aspekten des Herstellungsprozesses. LPC zieht verschiedene Faktoren in Betracht, wie etwa Luftbildkontrast, Tiefenschärfe („DOF“), Maskenfehlerverbesserungsfaktor („MEEF“), andere geeignete Faktoren und dergleichen, oder Kombinationen davon. In einigen Ausführungsformen werden, nachdem die simulierte Vorrichtung durch LPC erzeugt wurde, wenn die simulierte Vorrichtung in der Form nicht genau genug entspricht, um die Designregeln zu erfüllen, die OPC und/oder MRC wiederholt, um das IC-Designlayoutdiagramm 822 weiter zu verfeinern.
  • Es ist zu verstehen, dass die obige Beschreibung der Maskendatenvorbereitung 832 um der Klarheit Willen vereinfacht wurde. In einigen Ausführungsformen umfasst die Datenvorbereitung 832 weitere Eigenschaften wie eine Logikoperation (LOP) zur Änderung des IC-Designlayoutdiagramme 822 nach Herstellungsregeln. Weiterhin können die Prozesse, die während der Datenvorbereitung 832 auf das IC-Designlayoutdiagramm 822 angewendet werden, in einer Vielzahl verschiedener Reihenfolgen ausführt werden.
  • Nach der Maskendatenvorbereitung 832 und während der Maskenherstellung 844 wird eine Maske 845 oder eine Gruppe Masken 845 auf dem geänderten IC-Designlayoutdiagramm 822 basierend hergestellt. In einigen Ausführungsformen umfasst die Maskenherstellung 844 das Durchführen einer oder mehrerer lithographischen Kontakte basierend auf IC-Designlayoutdiagramm 822. In einigen Ausführungsformen wird ein Elektronenstrahl (E-Strahl) oder ein Mechanismus mehrerer E-Strahlen verwendet, um ein Muster auf einer Maske (Photomaske oder Strichplatte) 845 basierend auf dem geänderten IC-Designlayoutdiagramm 822 zu formen. Die Maske 845 kann mit verschiedenen Techniken geformt werden. In einigen Ausführungsformen wird die Maske 845 unter Verwendung binärer Technologie geformt. In einigen Ausführungsformen umfasst eine Maskenstruktur undurchsichtige Regionen und transparente Regionen. Ein Strahlungsstrahl, wie etwa ein ultravioletter (UV) Strahl, der verwendet wird, um die bildsensitive Materialschicht (z. B. Photoresist) offenzulegen, die auf einen Wafer aufgetragen wurde, wird durch die undurchsichtige Region blockiert und dringt durch die transparenten Regionen. In einem Beispiel umfasst eine binäre Maskenversion der Maske 845 transparentes Substrat (z. B. Quarzglas) und ein undurchsichtiges Material (z. B. Chrom), mit dem die undurchsichtigen Regionen der binären Maske beschichtet sind. In einem anderen Beispiel wird die Maske 845 unter Verwendung einer Phasenverschiebungstechnologie geformt. In einer Phasenverschiebungsmasken-(PSM) Version der Maske 845 sind verschiedene Eigenschaften in dem Muster, das auf der Phasenverschiebungsmaske geformt ist, eingerichtet, einen korrekten Phasenunterschied aufzuweisen, um die Auflösung und Bildgebungsqualität zu verbessern. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine angeglichene PSM oder eine alternierende PSM sein. Die Maske(n), die durch die Maskenherstellung 844 erzeugt wird, wird in einer Vielzahl von Prozessen verwendet. Beispielsweise wird eine solche Maske(n) in einem Ionenimplantierungsprozess, um verschiedene dotierte Regionen in dem Halbleiterwafer 853 in einem Ätzprozess zu formen, um verschieden Ätzregionen in dem Halbleiterwafer 853 zu formen, und/oder in anderen geeigneten Prozessen verwendet.
  • IC-Fab 850 umfasst die Waferherstellung 852. IC-Fab 850 ist ein IC-Herstellungsunternehmen, das eine oder mehr Herstellungseinrichtungen für die Herstellung einer Vielzahl verschiedener IC-Produkte umfasst. In einigen Ausführungsformen ist das IC-Fab 850 eine Halbleitergießerei. Beispielsweise kann es eine Herstellungseinrichtung für die Frontend-Herstellung mehrerer IC-Produkte („Front-End-of-Line“- (FEOL) Herstellung), geben, während eine zweite Herstellungseinrichtung die Backend-Herstellung für die Zwischenverbindung und Verpackung der IC-Produkte bereitstellt („Back-End-of-Line“-(BEOL) Herstellung), und eine dritte Herstellungseinrichtung kann andere Dienste für das Gießereigeschäft bereitstellen.
  • Das IC-Fab 850 verwendet die Maske(n) 845, die durch das Maskenhaus 830 hergestellt wurde/n zur Herstellung der IC-Vorrichtung 860. So verwendet das IC-Fab 850 mindestens indirekt das IC-Designlayoutdiagramm 822 zur Herstellung der IC-Vorrichtung 860. In einigen Ausführungsformen wird ein Halbleiterwafer 853 durch das IC-Fab 850 unter Verwendung der Maske(n) 845 zum Formen der IC-Vorrichtung 860 hergestellt. In einigen Ausführungsformen umfasst die IC-Herstellung das Durchführen einer oder mehrerer lithographischen Kontakte zumindest indirekt basierend auf IC-Designlayoutdiagramm 822. Der Halbleiterwafer 853 umfasst ein Siliziumsubstrat oder ein anderes geeignetes Substrat, auf dem Materialschichten geformt sind. Der Halbleiterwafer 853 umfasst ferner eine oder mehr aus verschiedenen dotierten Regionen, dielektrischen Eigenschaften, mehrlagige Zwischenverbindungen und dergleichen (in aufeinanderfolgenden Herstellungsschritten geformt).
  • In einigen Ausführungsformen ist eine integrierte Schaltung offenbart, umfassend einen ersten Transistor, einen zweiten Transistor und eine erste Isolierungsschicht. Der erste Transistor ist in einer ersten Schicht angeordnet und umfasst ein erstes Gate. Der zweite Transistor ist in einer zweiten Schicht über der ersten Schicht angeordnet und umfasst ein zweites Gate. Das erste Gate und das zweite Gate sind voneinander in einer ersten Richtung getrennt. Die erste Isolierungsschicht ist zwischen dem ersten Gate des ersten Transistors und dem zweiten Gate des zweiten Transistors angeordnet. Die erste Isolierungsschicht ist eingerichtet, das erste Gate des ersten Transistors von dem zweiten Gate des zweiten Transistors elektrisch zu isolieren. In einigen Ausführungsformen weisen der erste Transistor und der zweite Transistor voneinander unterschiedliche Leitfähigkeitstypen auf. In einigen Ausführungsformen umfasst der erste Transistor ferner einen ersten Drain und eine erste Source, die sich in einer zweiten Richtung erstrecken, die sich von der ersten Richtung unterscheidet. Der zweite Transistor umfasst ferner einen zweiten Drain und eine zweite Source, die sich in der zweiten Richtung erstrecken. Der erste Drain oder die erste Source des ersten Transistors überlappt den zweiten Drain des zweiten Transistors in einer Draufsicht. In einigen Ausführungsformen umfasst die integrierte Schaltung ferner ein erstes leitfähiges Segment und ein zweite leitfähiges Segment, die in einer dritten Schicht über der zweiten Schicht angeordnet sind; und eine erste Durchkontaktierung und eine zweite Durchkontaktierung, die voneinander in einer zweiten Richtung getrennt sind, die sich von der ersten Richtung unterscheidet. Die erste Durchkontaktierung ist zwischen dem ersten leitfähigen Segment und dem ersten Gate des ersten Transistors gekoppelt, und die zweite Durchkontaktierung ist zwischen dem zweiten leitfähigen Segment und dem zweiten Gate des zweiten Transistors gekoppelt. In einigen Ausführungsformen umfasst die erste Isolierungsschicht eine erste Fläche, die das erste Gate kontaktiert, und eine zweite Fläche, die das zweite Gate kontaktiert. In einigen Ausführungsformen umfasst die integrierte Schaltung ferner einen dritten Transistor, einen vierten Transistor, einen fünften Transistor und einen sechsten Transistor. Der dritte Transistor und der vierte Transistor sind in der ersten Schicht angeordnet und sind von dem ersten Transistor in einer zweiten Richtung getrennt. Der fünfte Transistor und der sechste Transistor sind in der zweiten Schicht angeordnet und sind von dem zweiten Transistor in der zweiten Richtung getrennt. Der dritte Transistor und der fünfte Transistor umfassen ein drittes Gate, das von dem ersten Gate und dem zweiten Gate in der zweiten Richtung getrennt ist. Der vierte Transistor und der sechste Transistor umfassen ein viertes Gate, das neben dem dritten Gate entlang der zweiten Richtung angeordnet ist. Das erste Gate und das dritte Gate empfangen ein erstes Steuersignal und das zweite Gate und das vierte Gate empfangen ein zweites Steuersignal, das sich von dem ersten Steuersignal unterscheidet. In einigen Ausführungsformen unterscheidet sich ein Leitfähigkeitstyp des dritten Transistors und des vierten Transistors von einem Leitfähigkeitstyp des fünften Transistors und des sechsten Transistors. In einigen Ausführungsformen umfasst die integrierte Schaltung ferner einen dritten Transistor, einen vierten Transistor und eine zweiten Isolierungsschicht. Der dritte Transistor ist in der ersten Schicht angeordnet und von dem ersten Transistor in einer zweiten Richtung getrennt, wobei der dritte Transistor ein drittes Gate umfasst. Der vierte Transistor ist in der zweiten Schicht angeordnet und von dem zweiten Transistor in der zweiten Richtung getrennt, wobei der vierte Transistor ein viertes Gate umfasst. Die zweite Isolierungsschicht ist zwischen dem dritten Gate des dritten Transistors und dem vierten Gate des vierten Transistors angeordnet. Die zweite Isolierungsschicht ist eingerichtet, das dritte Gate des dritten Transistors von dem vierten Gate des vierten Transistors elektrisch zu isolieren. In einigen Ausführungsformen umfasst integrierte Schaltung ferner mehrere Durchkontaktierungen, mehrere erste leitfähige Segmente und ein zweites leitfähiges Segment und ein drittes leitfähiges Segment. Die mehreren ersten leitfähigen Segmente sind in einer dritten Schicht über der zweiten Schicht angeordnet. Das zweite leitfähige Segment und das dritte leitfähige Segment sind in einer vierten Schicht über der dritten Schicht angeordnet. Das erste Gate des ersten Transistors ist mit dem vierten Gate des vierten Transistors durch eine erste Gruppe der mehreren Durchkontaktierungen, eine erste Gruppe erster leitfähiger Segmente und das zweite leitfähige Segment gekoppelt. Das zweite Gate des zweiten Transistors ist mit dem dritten Gate des dritten Transistors durch eine zweite Gruppe der mehreren Durchkontaktierungen, eine zweite Gruppe erster leitfähiger Segmente und das dritte leitfähige Segment gekoppelt. In einigen Ausführungsformen umfasst die erste Isolierungsschicht eine Isolierungsstruktur aus Siliziumdioxid, Siliziumnitrid, Siliziumoxycarbid oder Siliziumcarbid.
  • Außerdem ist eine integrierte Schaltung offenbart, die aktive Bereiche, Gates und Durchkontaktierungen umfasst. Die aktiven Bereiche erstrecken sich in einer ersten Richtung. Die Gates kreuzen einen entsprechenden aktiven Bereich der aktiven Bereiche und erstrecken sich in einer zweiten Richtung, die sich von der ersten Richtung unterscheidet. Die Gates umfassen ein erstes Gate und ein zweites Gate, die sich teilweise in einer Layoutansicht überlappen, und das ersten Gate und das zweite Gate sind voneinander in einer dritten Richtung getrennt, die sich von der ersten Richtung und der zweiten Richtung unterscheidet. Die Durchkontaktierungen umfassen eine erste Durchkontaktierung und eine zweite Durchkontaktierung. Die erste Durchkontaktierung kontaktiert das erste Gate und die zweite Durchkontaktierung kontaktiert das zweite Gate. Die erste Durchkontaktierung und die zweite Durchkontaktierung sind voneinander in der zweiten Richtung getrennt. In einigen Ausführungsformen umfasst die integrierte Schaltung ferner eine erste Isolierungsschicht, die sich in der zweiten Richtung erstreckt und teilweise das erste Gate und das zweite Gate in der Layoutansicht überlappt. Die erste Isolierungsschicht ist zwischen dem ersten Gate und dem zweiten Gate angeordnet ist. In einigen Ausführungsformen umfasst die integrierte Schaltung ferner mehrere leitfähige Segmente, die sich in der ersten Richtung erstrecken und voneinander in der zweiten Richtung getrennt sind. Die mehreren leitfähigen Segmente umfassen einen ersten leitfähigen Abschnitt und einen zweiten leitfähigen Abschnitt und der erste leitfähige Abschnitt überlappt die erste Durchkontaktierung und der zweite leitfähige Abschnitt überlappt die zweiten Durchkontaktierung in der Layoutansicht. In einigen Ausführungsformen umfasst die integrierte Schaltung ferner ein leitfähiges Segment, das mit der ersten Durchkontaktierung gekoppelt ist und sich in der ersten Richtung erstreckt. Die mehreren Gates umfassen ferner ein drittes Gate, das von den ersten und zweiten Gates in der ersten Richtung getrennt ist, und die mehreren Durchkontaktierungen umfassen ferner eine dritte Durchkontaktierung, die mit dem dritten Gate gekoppelt ist. Das erste Gate ist mit dem dritten Gate durch die erste Durchkontaktierung, das leitfähige Segment und eine dritte Durchkontaktierung gekoppelt. In einigen Ausführungsformen umfasst die integrierte Schaltung ferner eine erste Isolierungsschicht und eine zweite Isolierungsschicht, die sich in der zweiten Richtung erstrecken und voneinander in der ersten Richtung getrennt sind. Die mehreren Gates umfassen ein drittes Gate und ein viertes Gate, die sich in der Layoutansicht überlappen, und die erste Isolierungsschicht ist zwischen dem ersten Gate und dem zweiten Gate angeordnet, und die zweite Isolierungsschicht ist zwischen dem dritten Gate und dem vierten Gate angeordnet. In einigen Ausführungsformen umfasst die integrierte Schaltung ferner mehrere erste leitfähige Segmente und mehrere zweite leitfähige Segmente. Die mehreren ersten leitfähigen Segmente umfassen einen ersten und einen zweiten leitfähigen Abschnitt, die sich in der ersten Richtung erstrecken. Die mehreren zweiten leitfähigen Segmente umfassen einen ersten leitfähigen Abschnitt, der sich in der zweiten Richtung erstreckt. Das erste Gate ist mit dem dritten Gate durch die erste Durchkontaktierung, den ersten und den zweiten leitfähigen Abschnitt der mehreren ersten leitfähigen Segmente, den ersten leitfähigen Abschnitt der mehreren zweiten leitfähigen Segmente und eine dritte Durchkontaktierung, die mit dem dritten Gate gekoppelt ist, gekoppelt. In einigen Ausführungsformen umfassen die mehreren aktiven Bereiche mehrere erste aktive Bereiche, die neben dem ersten Gate angeordnet sind, und mehrere zweite aktive Bereiche, die neben dem zweiten Gate angeordnet sind. Die mehreren ersten aktiven Bereiche und die mehreren zweiten aktiven Bereiche weisen unterschiedliche Leitfähigkeitstypen auf.
  • Außerdem ist ein Verfahren offenbart, das das Bilden eines Mehrschichtenstapel umfasst, wobei der Mehrschichtenstapel erste Halbleiterschichten und zweite Halbleiterschichten umfasst, die abwechselnd gestapelt sind; das Bilden einer ersten Sourceregion und einer ersten Drainregion an gegenüberliegenden Seiten eines ersten Abschnitt des Mehrschichtenstapels und das Bilden einer zweiten Sourceregion und einer zweiten Drainregion an gegenüberliegenden Seiten eines zweiten Abschnitt des Mehrschichtenstapels; das Entfernen der zweiten Halbleiterschichten in dem Mehrschichtenstapel; das Bilden einer ersten Gateregion über dem ersten Abschnitt des Mehrschichtenstapels; das Bilden einer ersten Isolierungsschicht über der ersten Gateregion; und das Bilden einer zweiten Gateregion über der ersten Isolierungsschicht und über dem zweiten Abschnitt des Mehrschichtenstapels. In einigen Ausführungsformen umfasst das Bilden der ersten Isolierungsschicht das Füllen eines Raums zwischen dem ersten Abschnitt des Mehrschichtenstapel und dem zweiten Abschnitt des Mehrschichtenstapel mit einem Isolierungsmaterial. In einigen Ausführungsformen umfasst das Verfahren ferner das Bilden einer zweiten Isolierungsschicht über der ersten Sourceregion und der ersten Drainregion. Die zweite Isolierungsschicht ist die erste Isolierungsschicht umgebend angeordnet.
  • Obiges umschreibt Merkmale mehrerer Ausführungsformen, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen. Fachleuten sollte bekannt sein, dass sie die vorliegende Offenbarung leicht als Grundlage für den Entwurf oder die Modifizierung anderer Verfahren und Strukturen verwenden können, um dieselben Zwecke zu erfüllen und/oder dieselben Vorteile der hierin vorgestellten Ausführungsformen zu erreichen. Fachleute sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Integrierte Schaltung aufweisend: einen ersten Transistor, der in einer ersten Schicht angeordnet ist und ein erstes Gate aufweist; einen zweiten Transistor, der in einer zweiten Schicht über der ersten Schicht angeordnet ist und ein zweites Gate aufweist, wobei das erste Gate und das zweite Gate in einer ersten Richtung voneinander getrennt sind; und eine erste Isolierungsschicht, die zwischen dem ersten Gate des ersten Transistors und dem zweiten Gate des zweiten Transistors angeordnet ist, wobei die erste Isolierungsschicht eingerichtet ist, das erste Gate des ersten Transistors von dem zweiten Gate des zweiten Transistors zu isolieren.
  2. Integrierte Schaltung nach Anspruch 1, wobei der erste Transistor und der zweite Transistor voneinander verschiedene Leitfähigkeitstypen aufweisen.
  3. Integrierte Schaltung nach Anspruch 1 oder 2, wobei der erste Transistor ferner einen ersten Drain und eine erste Source umfasst, die sich in einer zweiten Richtung erstrecken, welche von der ersten Richtung verschieden ist, wobei der zweite Transistor ferner einen zweiten Drain und eine zweite Source umfasst, die sich in der zweiten Richtung erstrecken; wobei der erste Drain oder die erste Source des ersten Transistors den zweiten Drain des zweiten Transistors in einer Draufsicht überlappt.
  4. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, ferner aufweisend: ein erstes leitfähiges Segment und ein zweites leitfähiges Segment, die in einer dritten Schicht über der zweiten Schicht angeordnet sind; und eine erste Durchkontaktierung und eine zweite Durchkontaktierung, die in einer zweiten Richtung voneinander getrennt sind, welche von der ersten Richtung verschieden ist, wobei die erste Durchkontaktierung zwischen dem ersten leitfähigen Segment und dem ersten Gate des ersten Transistors gekoppelt ist, und die zweite Durchkontaktierung zwischen dem zweiten leitfähigen Segment und dem zweiten Gate des zweiten Transistors gekoppelt ist.
  5. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei die erste Isolierungsschicht eine erste Fläche, die das erste Gate kontaktiert, und eine zweite Fläche aufweist, die das zweite Gate kontaktiert.
  6. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, ferner aufweisend: einen dritten Transistor und einen vierten Transistor, die in der ersten Schicht angeordnet und in einer zweiten Richtung von dem ersten Transistor getrennt sind; und einen fünften Transistor und einen sechsten Transistor, die in der zweiten Schicht angeordnet und in der zweiten Richtung von dem zweiten Transistor getrennt sind, wobei der dritte Transistor und der fünfte Transistor ein drittes Gate umfassen, das in der zweiten Richtung von dem ersten Gate und dem zweiten Gate getrennt ist, wobei der vierte Transistor und der sechste Transistor ein viertes Gate umfassen, das neben dem dritten Gate entlang der zweiten Richtung angeordnet ist, wobei das erste Gate und das dritte Gate ein erstes Steuersignal empfangen und das zweite Gate und das vierte Gate ein zweites Steuersignal empfangen, das von dem ersten Steuersignal verschieden ist.
  7. Integrierte Schaltung nach Anspruch 6, wobei ein leitfähiger Typ des dritten Transistors und des vierten Transistors von einem leitfähigen Typ des fünften Transistors und des sechsten Transistors verschieden ist.
  8. Integrierte Schaltung nach einem der vorhergehenden Ansprüche 1 bis 5, ferner aufweisend: einen dritten Transistor, der in der ersten Schicht angeordnet und in einer zweiten Richtung von dem ersten Transistor getrennt ist, wobei der dritte Transistor ein drittes Gate aufweist; einen vierten Transistor, der in der zweiten Schicht angeordnet und in der zweiten Richtung von dem zweiten Transistor getrennt ist, wobei der vierte Transistor ein viertes Gate aufweist; und eine zweite Isolierungsschicht, die zwischen dem dritten Gate des dritten Transistors und dem vierten Gate des vierten Transistors angeordnet ist, wobei die zweite Isolierungsschicht eingerichtet ist, das dritte Gate des dritten Transistors von dem vierten Gate des vierten Transistors elektrisch zu isolieren.
  9. Integrierte Schaltung nach Anspruch 8, ferner aufweisend: mehrere Durchkontaktierungen; mehrere erste leitfähige Segmente, die in einer dritten Schicht über der zweiten Schicht angeordnet sind; und ein zweites leitfähiges Segment und ein drittes leitfähiges Segment, die in einer vierten Schicht über der dritten Schicht angeordnet sind, wobei das erste Gate des ersten Transistors mit dem vierten Gate des vierten Transistors gekoppelt ist durch eine erste Gruppe der mehreren Durchkontaktierungen, eine erste Gruppe erster leitfähiger Segmente und das zweite leitfähige Segment, wobei das zweite Gate des zweiten Transistors mit dem dritten Gate des dritten Transistors gekoppelt ist durch eine zweite Gruppe der mehreren Durchkontaktierungen, eine zweite Gruppe erster leitfähiger Segmente und das dritte leitfähige Segment.
  10. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei die erste Isolierungsschicht eine Isolierungsstruktur aus Siliziumdioxid, Siliziumnitrid, Siliziumoxycarbid oder Siliziumcarbid aufweist.
  11. Integrierte Schaltung aufweisend: mehrere aktive Bereiche, die sich jeweils in einer ersten Richtung erstrecken; mehrere Gates, die jeweils einen entsprechenden aktiven Bereich der mehreren aktiven Bereiche überkreuzen und sich in einer zweiten Richtung erstrecken, welche von der ersten Richtung verschieden ist, wobei die mehreren Gates ein erstes Gate und ein zweites Gate aufweisen, die sich in einer Layoutansicht teilweise überlappen, wobei das erste Gate und das zweite Gate in einer dritten Richtung voneinander getrennt sind, welche von der ersten Richtung und der zweiten Richtung verschieden ist; und mehrere Durchkontaktierungen, die eine erste Durchkontaktierung und eine zweite Durchkontaktierung aufweisen, wobei die erste Durchkontaktierung das erste Gate kontaktiert und die zweite Durchkontaktierung das zweite Gate kontaktiert, wobei die erste Durchkontaktierung und die zweite Durchkontaktierung in der zweiten Richtung voneinander getrennt sind.
  12. Integrierte Schaltung nach Anspruch 11, ferner aufweisend: eine erste Isolierungsschicht, die sich in der zweiten Richtung erstreckt und das erste Gate und das zweite Gate in der Layoutansicht teilweise überlappt, wobei die erste Isolierungsschicht zwischen dem ersten Gate und dem zweiten Gate angeordnet ist.
  13. Integrierte Schaltung nach Anspruch 11 oder 12, ferner aufweisend: mehrere leitfähige Segmente, die sich in der ersten Richtung erstrecken und in der zweiten Richtung voneinander getrennt sind, wobei die mehreren leitfähigen Segmente einen ersten leitfähigen Abschnitt und einen zweiten leitfähigen Abschnitt aufweisen, wobei der erste leitfähige Abschnitt die erste Durchkontaktierung überlappt, wobei der zweite leitfähige Abschnitt in der Layoutansicht die zweite Durchkontaktierung überlappt.
  14. Integrierte Schaltung nach einem der vorhergehenden Ansprüche 11 bis 13, ferner aufweisend: ein leitfähiges Segment, das mit der ersten Durchkontaktierung gekoppelt ist und sich in der ersten Richtung erstreckt; wobei die mehreren Gates ferner ein drittes Gate aufweisen, das in der ersten Richtung von den ersten und zweiten Gates getrennt ist, wobei die mehreren Durchkontaktierungen ferner eine dritte Durchkontaktierung aufweisen, die mit dem dritten Gate gekoppelt ist, wobei das erste Gate mit dem dritten Gate gekoppelt ist durch die erste Durchkontaktierung, das leitfähige Segment und eine dritte Durchkontaktierung.
  15. Integrierte Schaltung nach einem der vorhergehenden Ansprüche 11 bis 14, ferner aufweisend: eine erste Isolierungsschicht und eine zweite Isolierungsschicht, die sich in der zweiten Richtung erstrecken und in der ersten Richtung voneinander getrennt sind; wobei die mehreren Gates ein drittes Gate und ein viertes Gate aufweisen, die sich in der Layoutansicht überlappen, und die erste Isolierungsschicht zwischen dem ersten Gate und dem zweiten Gate angeordnet ist, wobei die zweite Isolierungsschicht zwischen dem dritten Gate und dem vierten Gate angeordnet ist.
  16. Integrierte Schaltung nach Anspruch 15, ferner aufweisend: mehrere erste leitfähige Segmente, die einen ersten und einen zweiten leitfähigen Abschnitt aufweisen, die sich in der ersten Richtung erstrecken; und mehrere zweite leitfähige Segmente, die einen ersten leitfähigen Abschnitt umfassen, der sich in der zweiten Richtung erstreckt, wobei das erste Gate mit dem dritten Gate gekoppelt ist durch die erste Durchkontaktierung, den ersten und den zweiten leitfähigen Abschnitt der mehreren ersten leitfähigen Segmente, den ersten leitfähigen Abschnitt der mehreren zweiten leitfähigen Segmente und eine dritte Durchkontaktierung, die mit dem dritten Gate gekoppelt ist.
  17. Integrierte Schaltung nach einem der vorhergehenden Ansprüche 11 bis 16, wobei die mehreren aktiven Bereiche Folgendes aufweisen: mehrere erste aktive Bereiche, die neben dem ersten Gate angeordnet sind; und mehrere zweite aktive Bereiche, die neben dem zweiten Gate angeordnet sind, wobei die mehreren ersten aktiven Bereiche und die mehreren zweiten aktiven Bereiche voneinander verschiedene Leitfähigkeitstypen aufweisen.
  18. Verfahren umfassend: Bilden eines Mehrschichtenstapels, wobei der Mehrschichtenstapel mehrere erste Halbleiterschichten und mehrere zweite Halbleiterschichten aufweist, die abwechselnd gestapelt sind; Bilden einer ersten Sourceregion und einer ersten Drainregion an gegenüberliegenden Seiten eines ersten Abschnitts des Mehrschichtenstapels und Bilden einer zweiten Sourceregion und einer zweiten Drainregion an gegenüberliegenden Seiten eines zweiten Abschnitts des Mehrschichtenstapels; Entfernen der mehreren zweiten Halbleiterschichten in dem Mehrschichtenstapel; Bilden einer ersten Gateregion über dem ersten Abschnitt des Mehrschichtenstapels; Bilden einer ersten Isolierungsschicht über der ersten Gateregion; und Bilden einer zweiten Gateregion über der ersten Isolierungsschicht und über dem zweiten Abschnitt des Mehrschichtenstapels.
  19. Verfahren nach Anspruch 18, wobei das Bilden der ersten Isolierungsschicht umfasst: Füllen eines Raums zwischen dem ersten Abschnitt des Mehrschichtenstapel und dem zweiten Abschnitt des Mehrschichtenstapel mit einem Isolierungsmaterial.
  20. Verfahren nach Anspruch 18 oder 19, ferner umfassend: Bilden einer zweiten Isolierungsschicht über der ersten Sourceregion und der ersten Drainregion, wobei die zweite Isolierungsschicht die erste Isolierungsschicht umgebend angeordnet ist.
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US16/806,978 US11374003B2 (en) 2019-04-12 2020-03-02 Integrated circuit

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DE (1) DE102020106252A1 (de)
TW (1) TWI749513B (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023056167A1 (en) * 2021-09-29 2023-04-06 Advanced Micro Devices, Inc. Cross field effect transistor library cell architecture design
US11778803B2 (en) 2021-09-29 2023-10-03 Advanced Micro Devices, Inc. Cross FET SRAM cell layout

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230087690A1 (en) * 2021-09-20 2023-03-23 International Business Machines Corporation Semiconductor structures with power rail disposed under active gate

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014209278A1 (en) * 2013-06-25 2014-12-31 Intel Corporation Monolithic three-dimensional (3d) ics with local inter-level interconnects
US9647139B2 (en) * 2015-09-04 2017-05-09 International Business Machines Corporation Atomic layer deposition sealing integration for nanosheet complementary metal oxide semiconductor with replacement spacer
US11257929B2 (en) * 2015-12-18 2022-02-22 Intel Corporation Stacked transistors
WO2017111866A1 (en) * 2015-12-26 2017-06-29 Intel Corporation Dynamic logic built with stacked transistors sharing a common gate
KR101857873B1 (ko) * 2016-09-26 2018-06-19 고려대학교 산학협력단 로직 반도체 소자
US9997413B1 (en) * 2017-03-22 2018-06-12 International Business Machines Corporation Stacked vertical devices
US10553678B2 (en) * 2017-11-02 2020-02-04 International Business Machines Corporation Vertically stacked dual channel nanosheet devices
US10546925B2 (en) * 2017-11-02 2020-01-28 International Business Machines Corporation Vertically stacked nFET and pFET with dual work function
US10833078B2 (en) * 2017-12-04 2020-11-10 Tokyo Electron Limited Semiconductor apparatus having stacked gates and method of manufacture thereof
US10192867B1 (en) * 2018-02-05 2019-01-29 Globalfoundries Inc. Complementary FETs with wrap around contacts and method of forming same
US10679906B2 (en) * 2018-07-17 2020-06-09 International Business Machines Corporation Method of forming nanosheet transistor structures with reduced parasitic capacitance and improved junction sharpness
US11380684B2 (en) * 2018-09-28 2022-07-05 Intel Corporation Stacked transistor architecture including nanowire or nanoribbon thin film transistors
US11362110B2 (en) * 2019-09-27 2022-06-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023056167A1 (en) * 2021-09-29 2023-04-06 Advanced Micro Devices, Inc. Cross field effect transistor library cell architecture design
US11778803B2 (en) 2021-09-29 2023-10-03 Advanced Micro Devices, Inc. Cross FET SRAM cell layout
US11881393B2 (en) 2021-09-29 2024-01-23 Advanced Micro Devices, Inc. Cross field effect transistor library cell architecture design

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