DE102022110640A1 - Integrierte schaltung und herstellungsverfahren davon - Google Patents

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Kuang-Ching CHANG
Jung-Chan YANG
Hui-Zhong ZHUANG
Chih-Liang Chen
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine IC (Integrated Circuit) weist einen Satz von aktiven Gebieten, einen ersten Satz von Kontakten, einen Satz von Gates, einen ersten Satz von Stromschienen und einen ersten Satz von Durchkontaktierungen auf. Der Satz von aktiven Gebieten erstreckt sich in einer ersten Richtung. Der erste Satz von Kontakten überlappt den Satz von aktiven Gebieten und eine erste und eine zweite Zellgrenze der IC, die sich in einer zweiten Richtung erstreckt. Der Satz von Gates erstreckt sich in der zweiten Richtung, überlappt den Satz von aktiven Gebieten und ist zwischen der ersten und der zweiten Zellgrenze. Der erste Satz von Stromschienen erstreckt sich in der ersten Richtung und überlappt zumindest den ersten Satz von Kontakten. Der erste Satz von Durchkontaktierungen koppelt den ersten Satz von Kontakten und den ersten Satz von Stromschienen elektrisch miteinander. Der Satz von aktiven Gebieten erstreckt sich fortlaufend durch die erste Zellgrenze und die zweite Zellgrenze.

Description

  • PRIORITÄTSANSPRUCH
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/225,118 , die am 23. Juli 2021 eingereicht wurde, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Der aktuelle Trend integrierte Schaltungen (ICs, Integrated-Circuits) zu minimieren, hat in kleineren Bauelementen resultiert, die weniger Leistung verbrauchen, aber mehr Funktionalität bei höheren Geschwindigkeiten bereitstellen. Der Minimierungsprozess hat auch in strikteren Design- und Herstellungsspezifikationen wie auch Zuverlässigkeitsherausforderungen resultiert. Verschiedene Elektronikdesignautomatisierungswerkzeuge (EDA-Werkzeuge) erzeugen, optimieren und verifizieren Standardzellenlayoutdesigns für ICs, während sichergestellt wird, dass das Standardzellenlayoutdesign und Herstellungsspezifikationen erfüllt werden.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A-1D sind Diagramme eines Layoutdesigns einer IC in Übereinstimmung mit manchen Ausführungsformen.
    • 2A-2H sind Diagramme einer IC in Übereinstimmung mit manchen Ausführungsformen.
    • 3 ist eine Draufsicht eines Layoutdesigns einer IC in Übereinstimmung mit manchen Ausführungsformen.
    • 4 ist ein Diagramm einer IC in Übereinstimmung mit manchen Ausführungsformen.
    • 5 ist ein Diagramm einer IC in Übereinstimmung mit manchen Ausführungsformen.
    • 6 ist ein Diagramm einer IC in Übereinstimmung mit manchen Ausführungsformen.
    • 7 ist ein Diagramm einer IC in Übereinstimmung mit manchen Ausführungsformen.
    • 8 ist ein Diagramm einer IC in Übereinstimmung mit manchen Ausführungsformen.
    • 9 ist ein Ablaufdiagramm eines Verfahrens zum Bilden oder Herstellen einer IC in Übereinstimmung mit manchen Ausführungsformen.
    • 10 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen eines IC-Bauelements in Übereinstimmung mit manchen Ausführungsformen.
    • 11 ist ein Ablaufdiagramm eines Verfahrens zum Erzeugen eines Layoutdesigns einer IC in Übereinstimmung mit manchen Ausführungsformen.
    • 12 ist eine schematische Ansicht eines Systems zum Designen eines IC-Layoutdesigns und Herstellen einer IC-Schaltung in Übereinstimmung mit manchen Ausführungsformen.
    • 13 ist ein Blockdiagramm eines IC-Herstellungssystems und ein IC-Herstellungsablauf, der damit verknüpft ist, in Übereinstimmung mit zumindest einer Ausführungsform der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren von Merkmalen des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten, Materialien, Werten, Schritten, Anordnungen oder dergleichen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht beabsichtigt begrenzend zu sein. Andere Komponenten, Materialien, Werte, Schritte, Anordnungen oder dergleichen werden in Betracht gezogen. Zum Beispiel kann die Bildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Strukturelement in direktem Kontakt gebildet sind und kann auch Ausführungsformen umfassen, in denen zusätzliche Strukturelemente zwischen dem ersten und dem zweiten Strukturelement gebildet sein können, sodass das erste und das zweite Strukturelement nicht in direktem Kontakt sein könnten. Zusätzlich kann die vorliegende Offenbarung Referenznummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und gibt selbst keine Beziehung zwischen den unterschiedlichen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Weiter können räumlich relative Ausdrücke wie „unterliegend“, „unterhalb“, „unter“, „überliegend“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Strukturelements zu (einem) anderen Element(en) oder Strukturelement(en) wie in den Figuren veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sind beabsichtigt, verschiedene Ausrichtungen des Bauelements in Verwendung oder Betrieb zusätzlich zu der in den Figuren abgebildeten Ausrichtung zu umschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder bei anderen Ausrichtungen) und die hierin verwendeten räumlich relativen Beschreibungsausdrücke können ebenso entsprechend ausgelegt werden.
  • In Übereinstimmung mit manchen Ausführungsformen beinhaltet eine IC einen Satz aktiver Gebiete, einen ersten Satz von Kontakten, einen Satz von Gates, einen ersten Satz von Stromschienen und einen ersten Satz von Durchkontaktierungen.
  • In manchen Ausführungsformen erstreckt sich der Satz aktiver Gebiete in einer ersten Richtung und ist auf einer ersten Ebene eines Substrats.
  • In manchen Ausführungsformen erstreckt sich der erste Satz von Kontakten in einer zweiten Richtung, die sich von der ersten Richtung unterscheidet, und ist auf einer zweiten Ebene, die sich von der ersten Ebene unterscheidet. In manchen Ausführungsformen überlappt der erste Satz von Kontakten den Satz von aktiven Gebieten. In manchen Ausführungsformen überlappt der erste Satz von Kontakten weiter eine erste Zellgrenze und eine zweite Zellgrenze der IC, die sich in der zweiten Richtung erstreckt.
  • In manchen Ausführungsformen erstreckt sich der Satz von Gates in der zweiten Richtung und ist auf einer dritten Ebene, die sich von der ersten Ebene unterscheidet. In manchen Ausführungsformen überlappt der Satz von Gates den Satz von aktiven Gebieten und ist zwischen der ersten Zellgrenze und der zweiten Zellgrenze.
  • In manchen Ausführungsformen erstreckt sich der erste Satz von Stromschienen in der ersten Richtung und ist dazu eingerichtet, eine erste Versorgungsspannung oder eine zweite Versorgungsspannung zuzuleiten. In manchen Ausführungsformen ist der erste Satz von Stromschienen auf einer vierten Ebene, die sich von der ersten Ebene, der zweiten Ebene und der dritten Ebene unterscheidet. In manchen Ausführungsformen überlappt der erste Satz von Stromschienen zumindest den ersten Satz von Kontakten.
  • In manchen Ausführungsformen ist der erste Satz von Durchkontaktierungen zwischen dem ersten Satz von Kontakten und dem ersten Satz von Stromschienen. In manchen Ausführungsformen koppelt der erste Satz von Durchkontaktierungen den ersten Satz von Kontakten und den ersten Satz von Stromschienen elektrisch miteinander.
  • In manchen Ausführungsformen erstreckt sich der Satz von aktiven Gebieten fortlaufend durch die erste Zellgrenze und die zweite Zellgrenze. In manchen Ausführungsformen wird die Druckverformung des Satzes von aktiven Gebieten der IC durch den Satz aktiver Gebiete, die sich fortlaufend durch die erste Zellgrenze und die zweite Zellgrenze der IC erstrecken, verglichen mit anderen Ansätzen erhöht. Indem die Druckverformung des Satzes von aktiven Gebieten des ICs erhöht wird, wird die Antriebsstromkapazität der IC erhöht und die IC weist bessere Arbeitsleistung als andere Ansätze auf.
  • 1A-1D sind Diagramme eines Layoutdesigns 100 einer IC in Übereinstimmung mit manchen Ausführungsformen. Layoutdesign 100 ist ein Layoutdiagramm einer IC 200 von 2A-2H.
  • 1A ist ein Diagramm eines entsprechenden Abschnitts 100A von Layoutdesign 100 von 1D, zur Erleichterung der Veranschaulichung vereinfacht. 1B ist ein Diagramm eines entsprechenden Abschnitts 100B von Layoutdesign 100 von 1D, zur Erleichterung der Veranschaulichung vereinfacht. 1C ist ein Diagramm von Layoutdesign 100 und weist Abschnitt 100C auf, zur Erleichterung der Veranschaulichung vereinfacht. 1D ist ein Diagramm eines Layoutdesigns 100 und weist Abschnitte 100A, 100B und 100C auf, zur Erleichterung der Veranschaulichung vereinfacht.
  • Zur Erleichterung der Veranschaulichung sind manche der gekennzeichneten Elemente von einer oder mehreren von 1A-1D, 2A-2H und 3-9 in einer oder mehreren von 1A-1D, 2A-2H und 3-9 nicht markiert. In manchen Ausführungsformen weist Layoutdesign 100 zusätzliche Elemente auf, die nicht in 1A-1D gezeigt werden.
  • Abschnitt 100A weist ein oder mehrere Strukturelemente von Layoutdesign 100 einer Oxiddiffusionsebene (OD-Ebene) oder einer aktiven Ebene, einer Gate-Ebene (POLY-Ebene), einer geschnittenen POLY-Ebene (CPO-Ebene), einer Metall-über-Diffusion-Ebene (MD-Ebene), einer geschnittenen MD-Ebene (CMD-Ebene), einer Durchkontaktierung-über-Gate-Ebene (VG-Ebene) und einer Durchkontaktierung-über-Diffusion-Ebene (VD-Ebene) von Layoutdesign 100 auf. Abschnitt 100B weist ein oder mehrere Strukturelemente von Layoutdesign 100 der Metall-o-Ebene (Mo-Ebene), einer geschnittenen Mo-Ebene (CMo-Ebene) und einer Durchkontaktierung-o-Ebene (Vo-Ebene) auf. Abschnitt 100C entspricht einer Kombination von Abschnitt 100A und 100B. Abschnitt 100C weist ein oder mehrere Strukturelemente von Layoutdesign 100 der OD-Ebene, der POLY-Ebene, der CPO-Ebene, der MD-Ebene, der CMD-Ebene, der VG-Ebene, der VD-Ebene, der Mo-Ebene, der geschnittenen Mo-Ebene (CMo-Ebene) und der Vo-Ebene auf.
  • Layoutdesign 100 weist ein oder mehrere Strukturelemente der OD-Ebene, der POLY-Ebene, der CPO-Ebene, der MD-Ebene, der CMD-Ebene, der VG-Ebene, der VD-Ebene, der Mo-Ebene, der CMo-Ebene, der Vo-Ebene und der Metall-i-Ebene (M1-Ebene) auf.
  • Layoutdesign 100 ist verwendbar, um IC 200 von 2A-2H herzustellen.
  • Layoutdesign 100 weist eine Zelle 101 auf. Die Zelle 101 weist Zellgrenzen 101a und 101b, die sich in einer ersten Richtung X erstrecken, und Zellgrenzen 101c und 101d, die sich in einer zweiten Richtung Y erstrecken, auf. In manchen Ausführungsformen unterscheidet sich die zweite Richtung Y von der ersten Richtung X. In manchen Ausführungsformen grenzt Layoutdesign 100 an andere Zelllayoutdesigns (in 3 gezeigt) entlang Zellgrenzen 101c und 101d an. In manchen Ausführungsformen grenzt Layoutdesign 100 an andere Zelllayoutdesigns (nicht gezeigt) entlang Zellgrenzen 101a und 101b an, die sich in der ersten Richtung X erstrecken. In manchen Ausführungsformen ist Layoutdesign 100 eine Standardzelle mit einfacher Höhe.
  • In manchen Ausführungsformen ist Zelle 101 eine Standardzelle und Layoutdesign 100 entspricht einem Layout einer Standardzelle durch Zellgrenzen 101a, 101b, 101c und 101d. In manchen Ausführungsformen ist eine Zelle 101 ein vordefinierter Abschnitt von Layoutdesign 100, der einen oder mehrere Transistoren und elektrische Verbindungen aufweist, die dazu eingerichtet sind, eine oder mehrere Schaltungsfunktionen durchzuführen. In manchen Ausführungsformen ist Zelle 101 durch Zellgrenzen 101a, 101b, 101c und 101d begrenzt und entspricht daher einem Gebiet von funktionalen Schaltungskomponenten oder - bauelementen, die Teil einer Standardzelle sind.
  • In manchen Ausführungsformen, z.B. die in den unten besprochenen 1A-8 abgebildeten Ausführungsformen, weist eine vorgegebene Zelle Zellgrenzen 101c und 101d/201c und 201d auf, die von entsprechenden Kontaktlayoutstrukturen 106/Kontaktaufbauten 206 oder 406 überlappt werden und von einer oder mehreren Gate-Strukturen/Aufbauten getrennt werden. Zum Beispiel, in manchen Ausführungsformen, werden Zellgrenzen 101c und 101d von Zelle 101 durch Kontaktlayoutstruktur 106a und 106d identifiziert. In manchen Ausführungsformen werden Zellgrenzen 101c und 101d von Zelle 101 durch Kontaktlayoutstruktur 106a und 106d identifiziert, die von entsprechenden leitfähigen Strukturelementlayoutstrukturen 120a und 120h (die Stromschienenlayoutstrukturen entsprechen) überlappt werden.
  • Eine Zelle ist dadurch als eine oder mehrere einer Standardzelle, einer angepassten Zelle, einer Änderungsauftragszelle (ECO-Zelle), einer Logikgate-Zelle, einer Speicherzelle, einer angepassten Zelle, einer physischen Bauelementzelle oder eines anderen Typs von Zelle oder Kombination von Zellen, die in einem IC-Layoutdiagramm definiert sein können, z.B. IC-Layoutdesign 100, eingerichtet. In manchen Ausführungsformen ist Zelle 101 eine Standardzelle einer Logikgate-Zelle. In manchen Ausführungsformen weist eine Logikgate-Zelle eine AND, OR, NAND, NOR, XOR, INV, AND-OR-Invertierungs- (AOI), OR-AND-Invertierungs- (OAI), MUX, Wende-, BUFF, Auffang-, Verzögerungs- oder Taktzelle auf. In manchen Ausführungsformen ist eines oder mehreres von Layoutdesign 100, 302 oder 304 (3) ein Layoutdesign einer Speicherzelle. In manchen Ausführungsformen weist eine Speicherzelle einen statischen Direktzugriffspeicher (SRAM), einen dynamischen RAM (DRAM), einen resistiven RAM (RRAM), einen magnetoresistiven RAM (MRAM) oder Nur-Lese-Speicher (ROM) auf. In manchen Ausführungsformen weist eines oder mehreres von Layoutdesign 100,302 oder 304 (3) Layoutdesigns eines oder mehrerer aktiver oder passiver Elemente auf. Beispiele aktiver Elemente umfassen Transistoren und Dioden, sind aber nicht darauf begrenzt. Beispiele von Transistoren umfassen Metalloxidhalbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metalloxidhalbleiter-Transistoren (CMOS-Transistoren), Bipoltransistoren (BJT), Hochspannungstransistoren, Hochfrequenztransistoren, p-Kanal- und/oder n-Kanal-Feldeffekttransistoren (PFETs/NFETs) oder dergleichen, FinFETs, Nanoschichttransistoren, Nanodrahttransistoren, komplementäre FETs (CFETs) und planare MOS-Transistoren mit angehobener/angehobenem Source/Drain. Beispiele passiver Elemente umfassen Kondensatoren, Induktoren, Sicherungen und Widerstände, sind aber nicht darauf begrenzt. In manchen Ausführungsformen ist zumindest Layoutdesign 100, 302 oder 304 (3) ein Standardzelllayoutdesign. In manchen Ausführungsformen sind eines oder mehrere von Layoutdesign 100,302 oder 304 (3) ein Layoutdesign einer Logikgate- Zelle.
  • Layoutdesign 100 weist eine oder mehrere aktive Gebietslayoutstrukturen 102a oder 102b auf (gemeinsam als ein „Satz aktiver Gebietsstrukturen 102“ bezeichnet), die sich in der ersten Richtung X erstrecken.
  • Ausführungsformen der vorliegenden Offenbarung verwenden den Ausdruck „Layoutstruktur“, der hierin auch als „Struktur“ im Rest der vorliegenden Offenbarung zur Kürze verwendet wird.
  • Aktive Gebietsstrukturen 102a, 102b von dem Satz aktiver Gebietsstrukturen 102 sind voneinander in der zweiten Richtung Y getrennt. Der Satz aktiver Gebietsstrukturen 102 ist verwendbar, um einen entsprechenden Satz aktiver Gebiete 202 von IC 200, 400, 500, 600, 700 oder 800 (2A-2H, 4, 5, 6, 7 oder 8) herzustellen.
  • In manchen Ausführungsformen liegt der Satz aktiver Gebiete 202 an einer Vorderseite (nicht markiert) von IC 200, 400, 500, 600, 700 oder 800. In manchen Ausführungsformen sind aktive Gebietsstrukturen 102a, 102b von dem Satz aktiver Gebietsstrukturen 102 verwendbar, um entsprechende aktive Gebiete 202a, 202b des Satzes aktiver Gebiete 202 von IC 200, 400, 500, 600, 700 oder 800 herzustellen.
  • In manchen Ausführungsformen wird der Satz aktiver Gebietsstrukturen 102 als ein Oxiddiffusionsgebiet (OD-Gebiet) bezeichnet, das die Source- oder Drain-Diffusionsgebiete von zumindest IC 200,400, 500, 600, 700 oder 800 oder Layoutdesign 100, 302 oder 304 (3) bezeichnet.
  • In manchen Ausführungsformen ist aktive Gebietsstruktur 102a des Satzes aktiver Gebietsstrukturen 102 verwendbar, um Source- und Drain-Gebiete von n-Metalloxidhalbleiter-Transistoren (NMOS-Transistoren) von ICs 200, 400, 500, 600, 700 oder 800 herzustellen, und aktive Gebietsstruktur 102b von dem Satz aktiver Gebietsstrukturen 102 ist verwendbar, um Source- und Drain-Gebiete von p-Metalloxidhalbleiter-Transistoren (PMOS-Transistoren) von ICs 200, 400, 500, 600, 700 oder 800 herzustellen.
  • In manchen Ausführungsformen ist aktive Gebietsstruktur 102a des Satzes aktiver Gebietsstrukturen 102 verwendbar, um Source- und Drain-Gebiete von PMOS-Transistoren von ICs 200,400, 500, 600, 700 oder 800 herzustellen und aktive Gebietsstruktur 102b des Satzes aktiver Gebietsstrukturen 102 ist verwendbar, um Source- und Drain-Gebiete von NMOS-Transistoren von ICs 200, 400, 500, 600, 700 oder 800 herzustellen.
  • In manchen Ausführungsformen liegt der Satz aktiver Gebietsstrukturen 102 auf einer ersten Layoutebene. In manchen Ausführungsformen entspricht die erste Layoutebene einer aktiven Ebene oder einer OD-Ebene eines oder mehrerer der Layoutdesigns 100 oder 300 (1A-1D oder 3) oder ICs 200, 400, 500, 600, 700 oder 800.
  • In manchen Ausführungsformen ist aktive Gebietsstruktur 102a verwendbar, um Source- und Drain-Gebiete eines oder mehrerer n-FinFET-Transistoren, n-Nanoschichttransistoren oder n-Nanodrahttransistoren herzustellen und aktive Gebietslayoutstruktur 102b ist verwendbar, um Source- und Drain-Gebiete von einem oder mehreren p-FinFET-Transistoren, p-Nanoschichttransistoren oder p-Nanodrahttransistoren herzustellen.
  • In manchen Ausführungsformen ist aktive Gebietsstruktur 102a verwendbar, um Source- und Drain-Gebiete von einem oder mehreren p-FinFET-Transistoren, p-Nanoschichttransistoren oder p-Nanodrahttransistoren herzustellen und aktive Gebietslayoutstruktur 102b ist verwendbar, um Source- und Drain-Gebiete von einem oder mehreren n-FinFET-Transistoren, n-Nanoschichttransistoren oder n-Nanodrahttransistoren herzustellen.
  • In manchen Ausführungsformen erstreckt sich der Satz aktiver Gebietsstrukturen 102 fortlaufend durch die Zellgrenzen 101c oder 101d von Layoutdesign 100 zu anderen benachbarten Zellen. Zum Beispiel erstreckt sich in der ersten Richtung X die aktive Gebietsstruktur 102a oder 102b über Zellgrenzen 101c oder 101d hinaus. In manchen Ausführungsformen, indem sich der Satz aktiver Gebietsstrukturen 102 fortlaufend durch die Zellgrenzen 101c oder 101d von Layoutdesign 100 zu anderen benachbarten Zellen erstreckt, wird die Druckverformung von IC-Aufbau 200 (z.B. in 2A-2H gezeigt) und Layoutdesign 100 verglichen mit anderen Ansätzen erhöht. Indem die Druckverformung von IC-Struktur 200 (z.B. in 2A-2H gezeigt) und Layoutdesign 100 erhöht wird, wird die Antriebsstromkapazität von IC-Struktur 200 und Layoutdesign 100 erhöht und IC-Struktur 200 und Layoutdesign 100 weisen bessere Arbeitsleistung als andere Ansätze auf. In manchen Ausführungsformen, indem sie eine verbesserte Druckverformung aufweisen, kann IC-Struktur 200 oder Layoutdesign 100 ähnliche Antriebsstromkapazität wie andere Ansätze aufweisen, während weniger Fläche als bei den anderen Ansätzen belegt wird, was in einer Gesamtreduktion physischer Größe von Layoutdesign 100 oder IC-Struktur 200 resultiert.
  • Andere Breiten für den Satz aktiver Gebietsstrukturen 102 oder andere Anzahlen aktiver Gebietsstrukturen in dem Satz aktiver Gebietsstrukturen 102 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Andere Einrichtungen, Aufbauten auf anderen Layoutebenen oder Mengen von Strukturen in dem Satz aktiver Gebietsstrukturen 102 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Layoutdesign 100 weist weiter eine oder mehrere Gate-Strukturen 104a, 104b oder 104c (gemeinsam als ein „Satz von Gate-Strukturen 104“ bezeichnet) auf, die sich in der zweiten Richtung Y erstrecken. Jede der Gate-Strukturen des Satzes von Gate-Strukturen 104 ist von einer angrenzenden Gate-Struktur des Satzes von Gate-Strukturen 104 in der ersten Richtung X um einen ersten Abstand (nicht gekennzeichnet) getrennt.
  • Der Satz von Gate-Strukturen 104 ist verwendbar, um einen entsprechenden Satz von Gates 204 von IC 200, 400, 500, 600, 700 oder 800 (2A-2H, 4, 5, 6, 7 oder 8) herzustellen.
  • In manchen Ausführungsformen sind Gate-Strukturen 104a, 104b oder 104c des Satzes von Gate-Strukturen 104 verwendbar, um entsprechende Gates 204a, 204b oder 204c des Satzes von Gates 204 von IC 200, 400, 500, 600, 700 oder 800 (2A-2H, 4,5, 6, 7 oder 8) herzustellen.
  • In manchen Ausführungsformen ist zumindest ein Abschnitt von Gate-Struktur 104a, 104b oder 104c des Satzes von Gate-Strukturen 104 verwendbar, um Gates von NMOS-Transistoren von IC 200, 400, 500, 600, 700 oder 800 herzustellen, und zumindest ein Abschnitt von Gate-Struktur 104a, 104b oder 104c des Satzes von Gate-Strukturen 104 ist verwendbar, um Gates von PMOS-Transistoren von IC 200, 400, 500, 600, 700 oder 800 herzustellen.
  • Der Satz von Gate-Strukturen 104 ist über dem Satz aktiver Gebietsstrukturen 102. Der Satz von Gate-Strukturen 104 ist auf einer zweiten Layoutebene positioniert, die sich von der ersten Layoutebene unterscheidet. In manchen Ausführungsformen unterscheidet sich die zweite Layoutebene von der ersten Layoutebene. In manchen Ausführungsformen entspricht die zweite Layoutebene der POLY-Ebene eines oder mehrerer Layoutdesigns 100 oder 300 (1A-1D oder 3) oder ICs 200, 400, 500, 600, 700 oder 800.
  • In manchen Ausführungsformen ist die POLY-Ebene über der OD-Ebene.
  • Andere Einrichtungen, Aufbauten auf anderen Layoutebenen oder Mengen von Strukturen in dem Satz von Gate-Strukturen 104 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Layoutdesign 100 weist weiter einen Satz von polygeschnittenen Strukturelementstrukturen 105 auf. Der Satz von geschnittenen Strukturelementstrukturen 105 weist zumindest eine polygeschnittene Strukturelementstruktur 105a auf. Der Satz von polygeschnittenen Strukturelementstrukturen 105 erstreckt sich in der ersten Richtung X. Polygeschnittene Strukturelementstruktur 10b überlappt den Satz von Gate-Strukturen 104. In manchen Ausführungsformen überlappt polygeschnittene Strukturelementstruktur 105b den Satz von Gate-Strukturen 104 in einem mittleren Abschnitt von Layoutdesign 100.
  • Polygeschnittene Strukturelementstruktur 105a überlappt den Satz von Gate-Strukturen 104 entlang von Zellgrenze 101c oder 101d von Layoutdesign 100. In manchen Ausführungsformen ist jede geschnittene Strukturelementstruktur (in 5 als 505a oder 505b gezeigt) des Satzes von polygeschnittenen Strukturelementstrukturen 105 von einer anderen geschnittenen Strukturelementstruktur (505a oder 505b) des Satzes von polygeschnittenen Strukturelementstrukturen 105 in der zweiten Richtung Y getrennt. In manchen Ausführungsformen erstreckt sich der Satz von polygeschnittenen Strukturelementstrukturen 105 fortlaufend durch die Zellgrenzen 101a oder 101b von Layoutdesign 100 zu anderen benachbarten Zellen.
  • Der Satz von polygeschnittenen Strukturelementstrukturen 105 weist eine Gate-Strukturbreite (nicht gekennzeichnet) in der zweiten Richtung Y und eine Gate-Strukturlänge (nicht gekennzeichnet) in der ersten Richtung X auf. In manchen Ausführungsformen ist polygeschnittenes Strukturelementlayout 105a verwendbar, um eine entsprechende Stelle eines entfernten Abschnitts von entsprechender Gate-Struktur 205a von IC 200 zu identifizieren, der während Operation 1006 von Verfahren 1000 (10) entfernt wird.
  • In manchen Ausführungsformen entspricht die Gate-Strukturbreite (nicht gekennzeichnet) der Gate-Schnittbreite (nicht gekennzeichnet) einer oder mehrerer Gate-Strukturen 204a1, 204a2, 204b1, 204b2, 204c1 und 204c2. In manchen Ausführungsformen entspricht die Gate-Strukturlänge (nicht gekennzeichnet) der Gate-Schnittlänge (nicht gekennzeichnet) einer oder mehrerer Gate-Strukturen 204a1, 204a2, 204b1, 204b2, 204c1 und 204c2. In manchen Ausführungsformen liegt zumindest eine des Satzes von Gate-Layoutstrukturen 104 oder des Satzes von polygeschnittenen Strukturelementstrukturen 105 auf der zweiten Layoutebene oder der POLY-Ebene. Andere Einrichtungen oder Mengen von Strukturen in der polygeschnittenen Strukturelementstruktur 105 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Layoutdesign 100 weist weiter eine oder mehrere Kontaktstrukturen 106a, 106b, 106c, 106d (gemeinsam als ein „Satz von Kontaktstrukturen 106“ bezeichnet) auf, die sich in der zweiten Richtung Y erstrecken.
  • Jede der Kontaktstrukturen des Satzes von Kontaktstrukturen 106 ist von einer angrenzenden Kontaktstruktur des Satzes von Kontaktstrukturen 106 in zumindest der ersten Richtung X oder der zweiten Richtung Y getrennt.
  • Der Satz von Kontaktstrukturen 106 ist verwendbar, um einen entsprechenden Satz von Kontakten 206 von IC 200, 400, 500, 600, 700 oder 800 herzustellen. In manchen Ausführungsformen ist Kontaktstruktur 106a, 106b, 106c, 106d des Satzes von Kontaktstrukturen 106 verwendbar, um entsprechenden Kontakt 206a, 206b, 206c, 2o6d des Satzes von Kontaktstrukturen 206 herzustellen. In manchen Ausführungsformen wird der Satz von Kontaktstrukturen 106 auch als ein Satz von Metall-über-Diffusion-Strukturen (MD-Strukturen) bezeichnet.
  • In manchen Ausführungsformen ist zumindest eine von Kontaktstruktur 106a, 106b, 106c, 105d des Satzes von Kontaktstrukturen 106 verwendbar, um Source- oder Drain-Anschlüsse eines der NMOS- oder PMMOS-Transistoren von IC 100, 200, 400, 500, 600, 700 oder 800 herzustellen.
  • In manchen Ausführungsformen überlappen zumindest zwei Kontaktstrukturen des Satzes von Kontaktstrukturen 106 Zellgrenzen 101c und 101d. In manchen Ausführungsformen überlappen Kontaktstrukturen 106a und 106d des Satzes von Kontaktstrukturen 106 entsprechende Zellgrenzen 101c und 101d. In manchen Ausführungsformen sind Mittelpunkte entsprechender Kontaktstrukturen 106a und 106d des Satzes von Kontaktstrukturen 106 mit entsprechenden Zellgrenzen 101c und 101d ausgerichtet. In manchen Ausführungsformen, indem Kontaktstrukturen 106a und 106d entsprechende Zellgrenzen 101c und 101d überlappen, überlappt der Satz von Gate-Layoutstrukturen 104 Zellgrenzen 101c und 101d nicht.
  • In manchen Ausführungsformen werden Zellgrenzen 101c und 101d von Zelle 101 durch Kontakt-Layoutstrukturen 106a 106d identifiziert, die vom Satz von Durchkontaktierungslayoutstrukturen 110 und entsprechenden leitfähigen Strukturelementlayoutstrukturen 120a und 120h, die Stromschienenlayoutstrukturen entsprechen, überlappt werden. In manchen Ausführungsformen werden Zellgrenzen 101c und 101d von einer oder mehreren Layoutstrukturen in der Metall-über-Diffusion-Schicht (MD-Schicht) von Layoutdesign 100 identifiziert. In manchen Ausführungsformen werden die Zellgrenzen 101c und 101d nicht von einer oder mehreren Gate-Layoutstrukturen überlappt.
  • In manchen Ausführungsformen überlappt der Satz von Kontaktstrukturen 106 den Satz aktiver Gebietsstrukturen 102. Der Satz von Kontaktstrukturen liegt auf einer dritten Layoutebene. In manchen Ausführungsformen entspricht die dritte Layoutebene der Kontaktebene oder einer MD-Ebene eines oder mehreren von Layoutdesign 100 oder 300, oder IC 100, 200, 400, 500, 600, 700 oder 800. In manchen Ausführungsformen unterscheidet sich die dritte Layoutebene von der ersten Layoutebene.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Strukturen in dem Satz von Kontaktstrukturen 106 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Layoutdesign 100 weist weiter einen Satz von geschnittenen Strukturelementstrukturen 108 auf.
  • Der Satz von geschnittenen Strukturelementstrukturen 108 erstreckt sich in der ersten Richtung X. Der Satz von geschnittenen Strukturelementstrukturen 108 weist zumindest geschnittene Strukturelementlayoutstruktur 108a oder 108b auf. In manchen Ausführungsformen ist jede geschnittene Strukturelementlayoutstruktur 108a oder 108b des Satzes von Strukturelementstrukturen 108 von einer angrenzenden geschnittenen Strukturelementstruktur in der zweiten Richtung Y getrennt. Der Satz von geschnittenen Strukturelementstrukturen 108 liegt auf der dritten Layoutebene.
  • In manchen Ausführungsformen überlappt der Satz von geschnittenen Strukturelementstrukturen 108 zumindest einen Abschnitt einer Struktur des Satzes von Kontaktstrukturen 106. In manchen Ausführungsformen überlappt der Satz von geschnittenen Strukturelementstrukturen 108 andere darunterliegende Layoutstrukturen (nicht gezeigt) anderer Layoutebenen (z.B. aktiv, MD, POLY oder dergleichen) von Layoutdesign 100.
  • In manchen Ausführungsformen identifizieren geschnittene Strukturelementstrukturen 108a oder 108b entsprechende Stellen entsprechender Abschnitte von Kontakten 206a, 206b, 206c und 206d, die in Operation 1006 von Verfahren 1000 ( 10) entfernt werden.
  • In manchen Ausführungsformen identifiziert geschnittene Strukturelementstruktur 108a entsprechende Stellen entsprechender Abschnitte vom entsprechenden Kontakt 206a, die in Operation 1006 von Verfahren 1000 (10) entfernt werden. In manchen Ausführungsformen identifiziert geschnittene Strukturelementstruktur 108b entsprechende Stellen entsprechender Abschnitte vom entsprechenden Kontakt 206c und 206d, die in Operation 1006 von Verfahren 1000 (10) entfernt werden.
  • Geschnittene Strukturelementstruktur 108a ist von entsprechender geschnittener Strukturelementstruktur 108b in der ersten Richtung X getrennt. Geschnittene Strukturelementstruktur 108a überlappt Kontaktstruktur 106a. Geschnittene Strukturelementstruktur 108b überlappt Kontaktstrukturen 106c und 106d.
  • Geschnittene Strukturelementstrukturen 108a und 108b werden in 1A so gezeigt, dass sie mehrere Abschnitte voneinander in der ersten Richtung X getrennt aufweisen. In manchen Abschnitten werden geschnittene Strukturelementstrukturen 108a und 108b kombiniert und sind Teil einer einzelnen Struktur. In manchen Ausführungsformen weisen eine oder mehrere von 108a oder 108b mehrere Abschnitte voneinander in der ersten Richtung X getrennt auf.
  • Andere Stellen, Einrichtungen oder Mengen von Strukturen in dem Satz von geschnittenen Strukturelementstrukturen 108 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Layoutdesign 100 weist weiter eine oder mehrere leitfähige Strukturelementstrukturen 120a, 120b, ..., 120g oder 120h (gemeinsam als ein „Satz von leitfähigen Strukturelementstrukturen 120“ bezeichnet) auf, die sich in zumindest der ersten Richtung X erstrecken.
  • Alle leitfähigen Strukturelementstrukturen 120a, 120b, ..., 120g oder 120h des Satzes von leitfähigen Strukturelementstrukturen 120 sind voneinander in zumindest der zweiten Richtung Y getrennt.
  • In manchen Ausführungsformen, während jede der leitfähigen Strukturelementstrukturen 120a, 120b, ..., 120g oder 120h als fortlaufende Struktur gezeigt wird, ist/sind eine oder mehrere leitfähige Strukturelementstrukturen 120a, 120b, ..., 120g getrennt, um nichtfortlaufende Strukturen zu bilden.
  • Der Satz von leitfähigen Strukturelementstrukturen 120 ist verwendbar, um einen entsprechenden Satz von Leitern 220 von IC 100, 200, 400, 500, 600, 700 oder 800 herzustellen. In manchen Ausführungsformen ist leitfähige Strukturelementstruktur 120a, 120b, ..., 120g oder 120h verwendbar, um entsprechenden Leiter 220a, 220b, ..., 220g oder 220h des Satzes von Leitern 220 von IC 100, 200, 400, 500, 600, 700 oder 800 herzustellen. In manchen Ausführungsformen liegt der Satz von Leitern 220 an der Vorderseite (nicht gekennzeichnet) von IC 200.
  • In manchen Ausführungsformen werden leitfähige Strukturelementstrukturen 120a, 120b, 120g und 120h als „Stromschienenstrukturen“ bezeichnet. In manchen Ausführungsformen werden leitfähige Strukturelementstrukturen 120c, 120d, 120e und 120f als „Signalleitungsstrukturen“ bezeichnet. In manchen Ausführungsformen werden Leiter 220a, 220b, 220g und 220h als „Stromschienen“ bezeichnet. In manchen Ausführungsformen werden Leiter 220c, 220d, 220e und 220f als „Signalleitungen“ bezeichnet.
  • Der Satz von leitfähigen Strukturelementstrukturen 120 überlappt den Satz von Gate-Strukturen 104, den Satz von aktiven Gebietsstrukturen 102 und den Satz von Kontaktstrukturen 106. In manchen Ausführungsformen ist der Satz von leitfähigen Strukturelementstrukturen 120 auf einer vierten Layoutebene. In manchen Ausführungsformen unterscheidet sich die vierte Layoutebene von der ersten Layoutebene, der zweiten Layoutebene und der dritten Layoutebene. In manchen Ausführungsformen entspricht die vierte Layoutebene der Mo-Ebene von einem oder mehreren von Layoutdesign 100 oder 300, oder IC 100, 200,400, 500, 600, 700 oder 800. In manchen Ausführungsformen ist die Mo-Ebene über der OD-Ebene, der POLY-Ebene, der MD-Ebene, der VG-Ebene und der VD-Ebene.
  • Jede leitfähige Strukturelementstruktur in dem Satz von leitfähigen Strukturelementstrukturen 120 ist von einer angrenzenden leitfähigen Strukturelementstruktur in dem Satz von leitfähigen Strukturelementstrukturen 120 in der zweiten Richtung Y um einen Mo-Abstand (nicht gekennzeichnet) getrennt.
  • Wie in 1B gezeigt, weist in manchen Ausführungsformen der Satz von leitfähigen Strukturelementstrukturen 120 eine Farbe A oder B auf. Die Farbe A oder B gibt an, dass leitfähige Strukturelementstrukturen 120 mit einer selben Farbe auf einer selben Maske eines Satzes mehrerer Masken zu bilden oder schneiden sind (wird unten in Bezug auf den Satz von geschnittenen Strukturelementstrukturen 128 beschrieben) und leitfähige Strukturelementstrukturen 120 mit einer unterschiedlichen Farbe B auf einer unterschiedlichen Maske des Satzes mehrerer Masken zu bilden oder schneiden sind. Zwei Farben A und B sind in 1B als ein Beispiel abgebildet. In manchen Ausführungsformen gibt es mehr oder weniger als zwei Farben in Layoutdesign 100.
  • Zumindest leitfähige Strukturelementstruktur 120a oder 120h weist eine Breite W1a in der zweiten Richtung Y auf. Zumindest leitfähige Strukturelementstrukturen 120b, 120c, 120d, 120e, 120f oder 120g weisen eine Breite W2a in der zweiten Richtung Y auf. In manchen Ausführungsformen ist Breite W1a größer als Breite W2a. Andere Breiten für den Satz von leitfähigen Strukturelementstrukturen 120 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • In manchen Ausführungsformen entspricht der Satz von leitfähigen Strukturelementstrukturen 120 4-6 Mo-Weiterleitungsspuren in Layoutdesign 100. Andere Anzahlen von Mo-Weiterleitungsspuren sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Strukturen in dem Satz von leitfähigen Strukturelementstrukturen 120 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Layoutdesign 100 weist weiter eine oder mehrere Durchkontaktierungsstrukturen 110a, 110b, 110c, 110d auf (gemeinsam als ein „Satz von Durchkontaktierungsstrukturen 110“ bezeichnet).
  • Der Satz von Durchkontaktierungsstrukturen 110 ist verwendbar, um einen entsprechenden Satz von Durchkontaktierungen 210 von IC 100, 200, 400, 500, 600, 700 oder 800 herzustellen. In manchen Ausführungsformen sind Durchkontaktierungsstrukturen 110a, 110b, 110c, 110d des Satzes von Durchkontaktierungsstrukturen 110 verwendbar, um entsprechende Durchkontaktierungen 210a, 210b, 210c, 210d des Satzes von Durchkontaktierungen 210 von IC 100, 200, 400, 500, 600, 700 oder 800 herzustellen.
  • Der Satz von Durchkontaktierungsstrukturen 110 ist bei einer Durchkontaktierung-über-Diffusion-Ebene (VD-Ebene) von einem oder mehreren von Layoutdesign 100 oder IC 100, 200, 400, 500, 600, 700 oder 800 positioniert. In manchen Ausführungsformen ist die VD-Ebene über der MD- und der OD-Ebene. In manchen Ausführungsformen ist die VD-Ebene zwischen der MD-Ebene und der Mo-Ebene. In manchen Ausführungsformen ist die VD-Ebene zwischen der dritten Layoutebene und der vierten Layoutebene. andere Layoutebenen sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • In manchen Ausführungsformen liegt der Satz von Durchkontaktierungen 110 wo der Satz von Kontaktstrukturen 106 des Satzes von Leitern 120 überlappt wird. In manchen Ausführungsformen ist der Satz von Durchkontaktierungsstrukturen 110 zwischen dem Satz von Kontaktstrukturen 106 und dem Satz von leitfähigen Strukturelementstrukturen 120. In manchen Ausführungsformen kann die Größe von einer oder mehreren Durchkontaktierungsstrukturen in dem Satz von Durchkontaktierungsstrukturen 110 erhöht werden, wodurch Widerstand verglichen mit anderen Ansätzen reduziert wird.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Strukturen in zumindest dem Satz von Durchkontaktierungsstrukturen 110 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Layoutdesign 100 weist weiter eine oder mehrere Durchkontaktierungsstrukturen 112a, 112b, 112c, 112d, 112e oder 112f auf (gemeinsam als ein „Satz von Durchkontaktierungsstrukturen 112“ bezeichnet) auf.
  • Der Satz von Durchkontaktierungsstrukturen 112 ist verwendbar, um einen entsprechenden Satz von Durchkontaktierungen 212 von IC 100, 200, 400, 500, 600, 700 oder 800 herzustellen. In manchen Ausführungsformen sind Durchkontaktierungsstrukturen 112a, 112b, 112c, 112d, 112e oder 112f des Satzes von Durchkontaktierungsstrukturen 112 verwendbar, um entsprechende Durchkontaktierungen 212a, 212b, 212c, 212d, 212e oder 212f des Satzes von Durchkontaktierungen 212 von IC 100, 200, 400, 500, 600, 700 oder 800 herzustellen.
  • Der Satz von Durchkontaktierungsstrukturen 112 ist bei einer Durchkontaktierung-über-Gate-Ebene (VG-Ebene) von einem oder mehreren von Layoutdesign 100 oder IC 100, 200, 400, 500, 600, 700 oder 800 positioniert. In manchen Ausführungsformen ist die VG-Ebene zwischen der POLY-Ebene und der Mo-Ebene. In manchen Ausführungsformen ist die VG-Ebene zwischen der zweiten Layoutebene und der vierten Layoutebene. Andere Layoutebenen sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • In manchen Ausführungsformen liegt der Satz von Durchkontaktierungen 112, wo der Satz von Gate-Strukturen 108 von dem Satz von leitfähigen Strukturelementstrukturen 120 überlappt wird. In manchen Ausführungsformen ist der Satz von Durchkontaktierungsstrukturen 112 zwischen dem Satz von Gate-Strukturen 108 und dem Satz von leitfähigen Strukturelementstrukturen 120. In manchen Ausführungsformen kann die Größe einer oder mehrerer Durchkontaktierungsstrukturen in dem Satz von Durchkontaktierungsstrukturen 112 erhöht werden, wodurch Widerstand verglichen mit anderen Ansätzen reduziert wird.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Strukturen in zumindest dem Satz von Durchkontaktierungsstrukturen 112 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Layoutdesign 100 weist weiter einen Satz von geschnittenen Strukturelementstrukturen 122 auf.
  • Der Satz von geschnittenen Strukturelementstrukturen 122 erstreckt sich in der zweiten Richtung Y. Der Satz von geschnittenen Strukturelementstrukturen 122 weist zumindest geschnittene Strukturelementstruktur 122a oder 122b auf. In manchen Ausführungsformen ist jede geschnittene Strukturelementlayoutstruktur 122a oder 122b des Satzes von geschnittenen Strukturelementstrukturen 122 von einer angrenzenden geschnittenen Strukturelementlayoutstruktur in der ersten Richtung X getrennt. Der Satz von geschnittenen Strukturelementstrukturen 122 liegt auf der vierten Layoutebene oder der Mo-Ebene.
  • In manchen Ausführungsformen überlappt der Satz von geschnittenen Strukturelementstrukturen 122 zumindest einen Abschnitt einer leitfähigen Strukturelementstruktur des Satzes von leitfähigen Strukturelementstrukturen 120. In manchen Ausführungsformen überlappt der Satz von geschnittenen Strukturelementstrukturen 122 andere darunterliegende Layoutstrukturen anderer Layoutebenen (z.B. Aktiv, MD, POLY oder dergleichen) von Layoutdesign 100.
  • In manchen Ausführungsformen identifizieren geschnittene Strukturelementstrukturen 122a oder 122b entsprechende Stellen von entsprechenden Abschnitten von leitfähigen Strukturelementen 220a, 220b, ..., 220h, die in Operation 1006 von Verfahren 1000 (10) entfernt werden.
  • Geschnittene Strukturelementstruktur 122a weist Farbe B auf und überlappt leitfähige Strukturelementstruktur 120d. In manchen Ausführungsformen identifiziert geschnittene Strukturelementstruktur 122a entsprechende Stellen entsprechender Abschnitte vom entsprechenden leitfähigen Strukturelement 22od, die in Operation 1006 von Verfahren 1000 (10) entfernt werden.
  • Geschnittene Strukturelementstruktur 122b weist Farbe A auf und überlappt leitfähige Strukturelementstrukturen 120e. In manchen Ausführungsformen identifiziert geschnittene Strukturelementstruktur 122b entsprechende Stellen entsprechender Abschnitte vom entsprechenden leitfähigen Strukturelement 220e, die in Operation 1006 von Verfahren 1000 (10) entfernt werden.
  • Geschnittene Strukturelementstruktur 122a ist von der entsprechenden geschnittenen Strukturelementstruktur 122b in der ersten Richtung X getrennt. Geschnittene Strukturelementstrukturen 122a und 122b sind in 1A so gezeigt, dass sie mehrere Abschnitte voneinander in der ersten Richtung X getrennt aufweisen. In manchen Ausführungsformen sind geschnittene Strukturelementstrukturen 122a und 122b kombiniert und sind Teil einer einzelnen Struktur. In manchen Ausführungsformen weisen eine oder mehrere von 122a oder 122b mehrere Abschnitte auf, die voneinander in der ersten Richtung X getrennt sind.
  • Geschnittene Strukturelementstruktur 122a ist von Kontaktstruktur 106b oder Durchkontaktierungsstruktur 110e in der ersten Richtung um eine Distanz S1a getrennt. Geschnittene Strukturelementstruktur 122b ist von Kontaktstruktur 106c oder Durchkontaktierungsstruktur 124a in der ersten Richtung um eine Distanz S2a getrennt.
  • Andere Stellen, Einrichtungen oder Mengen von Strukturen in dem Satz von geschnittenen Strukturelementen 122 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Layoutdesign 100 weist weiter eine oder mehrere leitfähige Strukturelementstrukturen 130a (gemeinsam als ein „Satz von leitfähigen Strukturelementstrukturen 130“ bezeichnet) auf, die sich in der zweiten Richtung Y erstrecken und auf einer fünften Layoutebene liegen.
  • In manchen Ausführungsformen unterscheidet sich die fünfte Layoutebene von der ersten Layoutebene, der zweiten Layoutebene, der dritten Layoutebene und der vierten Layoutebene. In manchen Ausführungsformen entspricht die fünfte Layoutebene einer Metall-1-Ebene (M1-Ebene) eines oder mehrerer Layoutdesigns 100 oder ICs 200, 400,500, 600, 700 oder 800. In manchen Ausführungsformen ist die M1-Ebene über der OD-Ebene, der POLY-Ebene, der MD-Ebene, der VG-Ebene, der VD-Ebene und der Mo-Ebene.
  • Der Satz von leitfähigen Strukturelementstrukturen 130 ist verwendbar, um einen entsprechenden Satz von leitfähigen Strukturen 230 (2A-2H) von IC 200 herzustellen. Leitfähige Strukturelementstruktur 130a ist verwendbar, um entsprechende leitfähige Struktur 230a herzustellen.
  • Während leitfähige Strukturelementstruktur 130a als eine fortlaufende Struktur gezeigt ist, ist in manchen Ausführungsformen die leitfähige Strukturelementstruktur 130a in eine oder mehrere nichtfortlaufende Strukturen unterteilt.
  • Der Satz von leitfähigen Strukturelementstrukturen 130 überlappt zumindest den Satz von Gate-Strukturen 104, den Satz von aktiven Gebietsstrukturen 102, den Satz von Kontaktstrukturen 106 oder den Satz von leitfähigen Strukturelementstrukturen 120. In manchen Ausführungsformen überlappt der Satz von leitfähigen Strukturelementstrukturen 130 andere darunterliegende Strukturen (zur Erleichterung der Veranschaulichung nicht gezeigt) anderer Layoutebenen von Layoutdesign 100.
  • Zur Erleichterung der Veranschaulichung zeigt Layoutdesign 100 eine leitfähige Strukturelementstruktur 130a in dem Satz von leitfähigen Strukturelementstrukturen 130. Andere Anzahlen von Mi-Leitungsschienen sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Andere Einrichtungen, Anordnungen auf den anderen Layoutebenen von Strukturen in dem Satz von leitfähigen Strukturelementstrukturen 130 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Layoutdesign 100 weist weiter eine oder mehrere Durchkontaktierungsstrukturen 124a (gemeinsam als ein „Satz von Durchkontaktierungsstrukturen 124“ bezeichnet) auf.
  • Der Satz von Durchkontaktierungsstrukturen 124 ist verwendbar, um einen entsprechenden Satz von Durchkontaktierungen 224 von IC 100, 200, 400, 500, 600, 700 oder 800 herzustellen. In manchen Ausführungsformen sind Durchkontaktierungsstrukturen 124a des Satzes von Durchkontaktierungsstrukturen 124 verwendbar, um entsprechende Durchkontaktierungen 224a des Satzes von Durchkontaktierungsstrukturen 224 von IC 100, 200, 400, 500, 600, 700 oder 800 herzustellen.
  • Der Satz von Durchkontaktierungsstrukturen 124 ist bei einer Durchkontaktierungs-o-Ebene (Vo-Ebene) von einem oder mehreren von Layoutdesign 100 oder IC 100, 200, 400, 500, 600, 700 oder 800 positioniert. In manchen Ausführungsformen ist die Vo-Ebene über der Mo-Ebene. In manchen Ausführungsformen ist die Vo-Ebene zwischen der Mo-Ebene und der Mi-Ebene. In manchen Ausführungsformen ist die Vo-Ebene zwischen der vierten Layoutebene und der fünften Layoutebene. Andere Layoutebenen sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • In manchen Ausführungsformen liegt der Satz von Durchkontaktierungen 124 dort, wo der Satz von leitfähigen Strukturelementstrukturen 120 von dem Satz von leitfähigen Strukturelementstrukturen 130 überlappt wird. In manchen Ausführungsformen ist der Satz von Durchkontaktierungsstrukturen 124 zwischen dem Satz von leitfähigen Strukturelementstrukturen 120 und dem Satz von leitfähigen Strukturelementstrukturen 130. In manchen Ausführungsformen kann die Größe einer oder mehrerer Durchkontaktierungsstrukturen in dem Satz von Durchkontaktierungsstrukturen 124 erhöht werden, wodurch Widerstand verglichen mit anderen Ansätzen reduziert wird.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Strukturen in zumindest dem Satz von Durchkontaktierungsstrukturen 124 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • In manchen Ausführungsformen werden, indem Kontaktstrukturen 106a und 106d entsprechende Zellgrenzen 101c und 101d überlappen, entsprechende Distanzen S1a und S2a zwischen entsprechenden Durchkontaktierungsstrukturen 110e und 124a und entsprechenden geschnittenen Strukturelementstrukturen 122a und 122b veranlasst, verglichen mit anderen Ansätzen erhöht zu werden. In manchen Ausführungsformen ist, indem Distanz S1a und S2a erhöht werden, das Gebiet der entsprechenden leitfähigen Strukturelementstrukturen 120d und 120e, das entsprechende Durchkontaktierungsstrukturen 110e und 124a überlappt, ausreichend von den entsprechenden geschnittenen Strukturelementstrukturen 122a und 122b getrennt, um keine Designregeln zu verletzen, und stellt dadurch eine größere Durchkontaktierungslandungszone für entsprechende Durchkontaktierungsstrukturen 110e und 124a verglichen mit anderen Ansätzen bereit, was in einem Layoutdesign resultiert, das weniger Fläche als andere Ansätze belegt und verwendbar ist, um ICs 200,400, 500, 600, 700 oder 800 mit besserem Herstellungsertrag als andere Ansätze herzustellen.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Elementen in Layoutdesign 100 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • 2A-2H sind Diagramme einer IC 200 in Übereinstimmung mit manchen Ausführungsformen.
  • 2D ist eine Draufsicht von IC 200 in Übereinstimmung mit manchen Ausführungsformen.
  • 2A ist ein Diagramm eines entsprechenden Abschnitts 200a von IC 200 von 2D, zur Erleichterung der Veranschaulichung vereinfacht. 2B ist ein Diagramm eines entsprechenden Abschnitts 200B von IC 200 von 2D, zur Erleichterung der Veranschaulichung vereinfacht. 2C ist ein Diagramm eines entsprechenden Abschnitts 200C von IC 200 von 2D, zur Erleichterung der Veranschaulichung vereinfacht. 2D ist ein Diagramm von IC 200 und weist Abschnitte 200A, 200B und 200C auf, zur Erleichterung der Veranschaulichung vereinfacht.
  • Abschnitt 200A weist ein oder mehrere Strukturelemente von IC 200 der OD-Ebene, der POLY-Ebene, der CPO-Ebene, der MD-Ebene, der CMD-Ebene, der VG-Ebene und der VD-Ebene von IC 200 auf.
  • Abschnitt 200B weist ein oder mehrere Strukturelemente von IC 200 der Mo-Ebene, der CMo-Ebene und der Vo-Ebene auf.
  • Abschnitt 200C entspricht einer Kombination von Abschnitt 200A und 200B. Abschnitt 200C weist ein oder mehrere Strukturelemente von IC 200 der OD-Ebene, der POLY-Ebene, der CPO-Ebene, der MD-Ebene, der CMD-Ebene, der VG-Ebene, der VD-Ebene, der Mo-Ebene, der CMo-Ebene und der Vo-Ebene auf. In manchen Ausführungsformen weist IC 200 zusätzliche Elemente auf, die nicht in 2A-2H gezeigt werden.
  • 2E-2H sind entsprechende Querschnittansichten von IC 200 in Übereinstimmung mit manchen Ausführungsformen. 2E ist eine Querschnittansicht von IC 200 durch Ebene A-A` geschnitten, in Übereinstimmung mit manchen Ausführungsformen. 2F ist eine Querschnittansicht von IC 200 durch Ebene B-B' geschnitten, in Übereinstimmung mit manchen Ausführungsformen. 2G ist eine Querschnittansicht von IC 200 durch Ebene A-A' geschnitten, in Übereinstimmung mit manchen Ausführungsformen. 2H ist eine Querschnittansicht von IC 200 durch Ebene B-B' geschnitten, in Übereinstimmung mit manchen Ausführungsformen.
  • Komponenten, die dieselben oder ähnliche wie jene in einer oder mehreren von 1A-1D, 2A-2H, 3 und 4-8 (unten gezeigt) sind, werden dieselben Bezugsnummern gegeben und eine ausführliche Beschreibung davon wird daher ausgelassen.
  • IC 200 wird durch Layoutdesign 100 hergestellt. Strukturelle Beziehungen, umfassend Ausrichtung, Längen und Breiten, wie auch Einrichtungen und Schichten von IC 200, sind ähnlich den strukturellen Beziehungen und Einrichtungen und Schichten von Layoutdesign 100 von 1A-1D und eine ähnlich ausführliche Beschreibung wird in zumindest 2A-2H zur Kürze nicht beschrieben. Zum Beispiel ist in manchen Ausführungsformen zumindest Distanz S1a oder S2a von Layoutdesign 100 ähnlich der entsprechenden Distanz S1b oder S2b von IC 200 und eine ähnlich ausführliche Beschreibung wird zur Kürze ausgelassen.
  • Zum Beispiel ist in manchen Ausführungsformen zumindest eine oder mehre Breiten, Längen oder Abstände von Layoutdesign 100 ähnlich entsprechenden Breiten, Längen oder Abständen von IC 200 und eine ähnlich ausführliche Beschreibung wird zur Kürze ausgelassen. Zum Beispiel sind in manchen Ausführungsformen zumindest Zellgrenzen 101a, 101b, 101c oder 101d oder ein Mittelpunkt (nicht gekennzeichnet) von Layoutdesign 100 ähnlich zumindest entsprechenden Zellgrenzen 201a, 201b, 201c oder 201d oder einem Mittelpunkt (nicht gekennzeichnet) von IC 200 und eine ähnlich ausführliche Beschreibung wird zur Kürze ausgelassen.
  • IC 200 weist zumindest den Satz von aktiven Gebieten 202, ein isolierendes Gebiet 203, den Satz von Gates 204, den Satz von Kontakten 206, den Satz von Durchkontaktierungen 210, den Satz von Durchkontaktierungen 212, den Satz von Leitern 220, den Satz von Durchkontaktierungen 224 und den Satz von Leitern 230 auf.
  • Der Satz von aktiven Gebieten 202 weist ein oder mehrere aktive Gebiete 202a oder 202b in einem Substrat 290 eingebettet auf. Das Substrat weist eine Vorderseite (nicht gekennzeichnet) und eine Rückseite (nicht gekennzeichnet) entgegengesetzt zur Vorderseite auf. In manchen Ausführungsformen sind zumindest der Satz von aktiven Gebieten 202, der Satz von Gates 204, der Satz von Kontakten 206, der Satz von Durchkontaktierungen 210, der Satz von Durchkontaktierungen 212, der Satz von Leitern 220, der Satz von Durchkontaktierungen 224 oder der Satz von Leitern 230 in der Vorderseite von Substrat 290 gebildet.
  • In manchen Ausführungsformen entspricht der Satz von aktiven Gebieten 202 Nanoschichtstrukturen (nicht gekennzeichnet) von Nanoschichttransistoren. In manchen Ausführungsformen weist der Satz von aktiven Gebieten 202 Drain-Gebiete und Source-Gebiete auf, die durch einen epitaktischen Wachstumsprozess aufgewachsen werden. In manchen Ausführungsformen weist der Satz von aktiven Gebieten 202 Drain-Gebiete und Source-Gebiete auf, die mit einem epitaktischen Material bei den entsprechenden Drain-Gebieten und Source-Gebieten aufgewachsen werden.
  • Andere Transistortypen sind innerhalb des Umfangs der vorliegenden Offenbarung. Zum Beispiel entspricht in manchen Ausführungsformen der Satz von aktiven Gebieten 202 Nanodrahtstrukturen (nicht gezeigt) von Nanodrahttransistoren. In manchen Ausführungsformen entspricht der Satz von aktiven Gebieten 202 planaren Strukturen (nicht gezeigt) von planaren Transistoren. In manchen Ausführungsformen entspricht der Satz von aktiven Gebieten 202 Finnenstrukturen (nicht gezeigt) von FinFETs. In manchen Ausführungsformen entspricht der Satz von aktiven Gebieten 202 Strukturen (nicht gezeigt) von komplementären FETs (CFETs).
  • In manchen Ausführungsformen entspricht aktives Gebiet 202a Source- und Drain-Gebieten von NMOS-Transistoren von IC 200, 400, 500, 600, 700 oder 800 und aktives Gebiet 202b entspricht Source- und Drain-Gebieten von PMOS-Transistoren von IC 200, 400, 500, 600, 700 oder 800.
  • In manchen Ausführungsformen entspricht aktives Gebiet 202a Source- und Drain-Gebieten von PMOS-Transistoren von IC 200, 400, 500, 600, 700 oder 800 und aktives Gebiet 202b entspricht Source- und Drain-Gebieten von NMOS-Transistoren von IC 200, 400, 500, 600, 700 oder 800.
  • In manchen Ausführungsformen ist zumindest aktives Gebiet 202a ein N-dotiertes S/D-Gebiet und aktives Gebiet 202b ist ein P-dotiertes S/D-Gebiet, das in einem dielektrischen Material von Substrat 290 eingebettet ist. In manchen Ausführungsformen ist zumindest aktives Gebiet 202a ein P-dotiertes S/D-Gebiet und aktives Gebiet 202b ist ein N-dotiertes S/D-Gebiet, das in einem dielektrischen Material von Substrat 290 eingebettet ist.
  • In manchen Ausführungsformen erstreckt sich der Satz von aktiven Gebieten 202 fortlaufend durch die Zellgrenzen 201c oder 201d von IC 200 zu anderen benachbarten Zellen. Zum Beispiel erstreckt sich das aktive Gebiet 202a oder 202b in der ersten Richtung X über Zellgrenzen 201c oder 201d hinaus. In manchen Ausführungsformen wird, indem der Satz von aktiven Gebieten 202 sich fortlaufend durch die Zellgrenzen 201c oder 201d von IC 200 zu anderen benachbarten Zellen erstreckt, eine Erhöhung der Druckverformung des Satzes von aktiven Gebieten 202 von IC 200 verglichen mit anderen Ansätzen veranlasst. Indem die Druckverformung des Satzes von aktiven Gebieten 202 von IC 200 erhöht wird, wird die Antriebsstromkapazität von IC 200 erhöht und IC 200 weist bessere Arbeitsleistung als andere Ansätze auf. In manchen Ausführungsformen kann, indem eine verbesserte Druckverformung vorliegt, IC 200 ähnliche Antriebsstromkapazität wie andere Ansätze aufweisen, während sie geringere Fläche als andere Ansätze belegt, was in einer Gesamtreduktion physischer Größe von IC 200 resultiert.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Strukturen in dem Satz von aktiven Gebieten 202 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Isolierendes Gebiet 203 ist dazu eingerichtet, ein oder mehrere Elemente des Satzes von aktiven Gebieten 202, des Satzes von Gates 204, des Satzes von Kontakten 206, des Satzes von Durchkontaktierungen 210, des Satzes von Durchkontaktierungen 212, des Satzes von Leitern 220, des Satzes von Durchkontaktierungen 224 oder des Satzes von Leitern 230 voneinander elektrisch zu isolieren. In manchen Ausführungsformen weist isolierendes Gebiet 203 mehrere isolierende Gebiete auf, die zu unterschiedlichen Zeiten während Verfahren 900 (9) abgeschieden werden. In manchen Ausführungsformen ist das isolierende Gebiet ein dielektrisches Material. In manchen Ausführungsformen enthält das dielektrische Material Siliziumdioxid, Siliziumoxynitrid oder dergleichen.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder andere Anzahlen von Abschnitten im isolierenden Gebiet 203 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Der Satz von Gates 204 weist ein oder mehrere von Gates 204a, 204b oder 204c auf. Gate 204a weist Gate 204a1 und Gate 204a2 auf. Gate 204b weist Gate 204b1 und Gate 204b2 auf. Gate 204c weist Gate 20,4c1 und Gate 204c2 auf. Gate 204a1, 204b1, 204c1 ist vom entsprechenden Gate 204a2, 204b2, 20402 um einen entfernten Gate-Abschnitt 205a getrennt. In manchen Ausführungsformen wird der entfernte Gate-Abschnitt 205a eines Satzes von entfernten Gate-Abschnitten 205 während Operation 1006 von 10 (unten beschrieben) entfernt.
  • In manchen Ausführungsformen ist zumindest ein Abschnitt von Gate 204, 204b oder 204c ein Gate von NMOS-Transistoren von ICs 200, 400, 500, 600, 700 oder 800 und zumindest ein Abschnitt von Gate 204a, 204b oder 204c ist ein Gate von PMOS-Transistoren von ICs 200, 400, 500, 600, 700 oder 800. Zum Beispiel ist in manchen Ausführungsformen Gate 204a1, 204b1 oder 204c1 ein Gate von NMOS-Transistoren von ICs 200, 400, 500, 600, 700 oder 800 und Gate 204a2, 204b2 oder 20402 ist ein Gate von PMOS-Transistoren von ICs 200, 400, 500, 600, 700 oder 800. Zum Beispiel ist in manchen Ausführungsformen Gate 204a1, 204b1 oder 204c1 ein Gate von PMOS-Transistoren von ICs 200, 400, 500, 600, 700 oder 800 und Gate 204a2, 204b2 oder 20402 ist ein Gate von NMOS-Transistoren von ICs 200, 400, 500, 600, 700 oder 800.
  • In manchen Ausführungsformen entspricht zumindest Gate 204a, 204b oder 2040 einem Dummygate. In manchen Ausführungsformen ist ein Dummygate ein Gate eines nichtfunktionalen Transistors.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Gates in dem Satz von Gates 204 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Der Satz von Kontakten 206 weist eine oder mehrere von Kontakt 206a, 206b, 206c oder 2o6d auf. Der Satz von Kontakten 206 liegt an der Vorderseite von IC 200. Der Satz von Kontakten 206 überlappt den Satz von aktiven Gebieten 202.
  • Kontakt 206a weist Kontakt 206a1 und Kontakt 2o6a2 auf. Kontakt 206c weist Kontakt 206c1 und Kontakt 206c2 auf. Kontakt 2o6d weist Kontakt 206d1 und Kontakt 2o6d2 auf. Kontakt 206a1 ist vom entsprechenden Kontakt 2o6a2 durch einen entfernten Kontaktabschnitt 208a getrennt. Kontakt 206c1, 206d1 ist vom entsprechenden Kontakt 206c2, 2o6d2 durch einen entfernten Kontaktabschnitt 208b getrennt. In manchen Ausführungsformen werden die entfernten Kontaktabschnitte 208a und 208b eines Satzes von entfernten Kontaktabschnitten 208 während Operation 1006 von 10 (unten beschrieben) entfernt.
  • Jeder Kontakt des Satzes von Kontakten 206 entspricht einem oder mehreren Drain- oder Source-Anschlüssen von PMOS- oder NMOS-Transistoren von IC 200.
  • In manchen Ausführungsformen ist zumindest ein Abschnitt von Kontakt 206a, 206b, 206c oder 206d ein Source/Drain-Anschluss von NMOS-Transistoren von ICs 200, 400, 500, 600, 700 oder 800 und zumindest ein Abschnitt von Kontakt 206a, 206b, 206c oder 206d ist ein Source/Drain-Anschluss von PMOS-Transistoren von ICs 200, 400, 500, 600, 700 oder 800. Zum Beispiel ist in manchen Ausführungsformen Kontakt 206a1, 206c1 oder 206d1 ein Source/Drain-Anschluss von NMOS-Transistoren von ICs 200, 400, 500, 600, 700 oder 800 und Kontakt 206a2, 206c2 oder 206d2 ist ein Source/Drain-Anschluss von PMOS-Transistoren von ICs 200, 400, 500, 600, 700 oder 800. Zum Beispiel ist in manchen Ausführungsformen Kontakt 206a1, 206c1 oder 206d1 ein Source/Drain-Anschluss von PMOS-Transistoren von ICs 200,400, 500, 600, 700 oder 800 und Kontakt 2o6a2, 206c2 oder 206d2 ist ein Source/Drain-Anschluss von NMOS-Transistoren von ICs 200, 400, 500, 600, 700 oder 800.
  • In manchen Ausführungsformen überlappen ein oder mehrere Kontakte des Satzes von Kontakten 206 ein Paar aktiver Gebiete des Satzes von aktiven Gebieten 202, wodurch das Paar aktiver Gebiete des Satzes von aktiven gebieten 202 und der Source oder Drain der entsprechenden Transistoren elektrisch gekoppelt werden.
  • In manchen Ausführungsformen überlappen zumindest zwei Kontakte des Satzes von Kontakten 206 Zellgrenzen 201c und 201d. In manchen Ausführungsformen überlappen Kontakte 206a und 2o6d des Satzes von Kontakten 206 entsprechende Zellgrenzen 201c und 201d. In manchen Ausführungsformen sind Mittelpunkte entsprechender Kontakte 206a und 2o6d des Satzes von Kontakten 206 mit entsprechenden Zellgrenzen 201 und 201d ausgerichtet. In manchen Ausführungsformen überlappt, indem Kontakte 206a und 206d Zellgrenzen 201c und 201d überlappen, der Satz von Gates 204 Zellgrenzen 201c und 201d nicht.
  • In manchen Ausführungsformen sind Zellgrenzen 201c und 201d durch eine oder mehrere Strukturen in der MD-Schicht von IC 200 identifiziert. In manchen Ausführungsformen sind Zellgrenzen 201c und 201d von Zelle 201 durch Kontakte 206a und 2o6d identifiziert. In manchen Ausführungsformen sind Zellgrenzen 201c und 201d von Zelle 201 durch Kontakte 206a und 206d identifiziert, die vom Satz von Durchkontaktierungen 210 und einen entsprechenden Leiter 220a und 220h, die Stromschienen entsprechen, überlappt werden. In manchen Ausführungsformen sind die Zellgrenzen 201c und 201d dadurch identifiziert, dass sie nicht von einem oder mehreren Gates in dem Satz von Gates 204 überlappt werden.
  • Andere Längen oder Breiten für den Satz von Kontakten 206 sind innerhalb des Umfangs der vorliegenden Offenbarung. Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Leitern in dem Satz von Kontakten 206 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Der Satz von Durchkontaktierungen 210 weist eine oder mehrere Durchkontaktierungen 210a, 210b, 210c oder 210d auf. In manchen Ausführungsformen ist der Satz von Durchkontaktierungen 210 zwischen dem Satz von Kontakten 206 und einem Satz von Leitern 220. Der Satz von Durchkontaktierungen 210 ist in isolierendes Gebiet 203 eingebettet.
  • Der Satz von Durchkontaktierungen 210 liegt dort, wo der Satz von Kontakten 206 von dem Satz von Leitern 220 überlappt wird. Durchkontaktierung 210a oder 210b liegt dort, wo entsprechender Kontakt 206a2 oder 206d2 von Leiter 220a überlappt wird. Durchkontaktierung 210c oder 210d liegt dort, wo entsprechender Kontakt 206a1 oder 206d1 von Leiter 220h überlappt wird.
  • In manchen Ausführungsformen überlappen zumindest zwei Durchkontaktierungen des Satzes von Durchkontaktierungen 210 Zellgrenzen 201c und 201d. In manchen Ausführungsformen überlappen Durchkontaktierungen 210a und 210c des Satzes von Durchkontaktierungen 210 Zellgrenze 201c. In manchen Ausführungsformen überlappen Durchkontaktierungen 210b und 210d des Satzes von Durchkontaktierungen 210 Zellgrenze 201d. In manchen Ausführungsformen ist ein Mittelpunkt jeder von Durchkontaktierungen 210a und 210c in der zweiten Richtung Y mit Zellgrenze 201c ausgerichtet. In manchen Ausführungsformen ist ein Mittelpunkt jeder von Durchkontaktierungen 210b und 210d in der zweiten Richtung Y mit Zellgrenze 201d ausgerichtet. In manchen Ausführungsformen werden, indem Durchkontaktierungen 210a, 210b, 210c und 210d Zellgrenzen 201c und 201d überlappen, zusätzliche Weiterleitungsressourcen innerhalb eines Gebiets innerhalb von Zellgrenzen 201a, 201b, 201c und 201d von IC 200 bereitgestellt.
  • Der Satz von Durchkontaktierungen 210 ist dazu eingerichtet, den Satz von aktiven Gebieten 202 und den Satz von Leitern 220 durch den Satz von Kontakten 206 miteinander zu koppeln. Zumindest Durchkontaktierung 210a oder 210b ist dazu eingerichtet, aktives Gebiet 202a und Leiter 220a durch entsprechenden Kontakt 206a2 oder 206d2 elektrisch miteinander zu koppeln. Zumindest Durchkontaktierung 210c oder 210d ist dazu eingerichtet, aktives Gebiet 202b und Leiter 220h durch entsprechenden Kontakt 206a1 oder 206d1 elektrisch miteinander zu koppeln.
  • In manchen Ausführungsformen ist der Satz von Durchkontaktierungen 210 dazu eingerichtet, ein entsprechendes Source- oder Drain-Gebiet des Satzes von aktiven Gebieten 202 mit dem Satz von Kontakten 206 elektrisch zu koppeln.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Durchkontaktierungen in dem Satz von Durchkontaktierungen 210 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Der Satz von Durchkontaktierungen 212 weist eine oder mehrere Durchkontaktierungen 212a, 212b, 212c, 212d, 212e oder 212f auf. In manchen Ausführungsformen ist der Satz von Durchkontaktierungen 212 zwischen dem Satz von Gates 204 und dem Satz von Leitern 220. Der Satz von Durchkontaktierungen 212 ist in isolierendem Gebiet 203 eingebettet.
  • Der Satz von Durchkontaktierungen 212 liegt dort, wo der Satz von Gates 204 von dem Satz von Leitern 220 überlappt wird. Durchkontaktierung 212a, 212b oder 212c liegt dort, wo entsprechendes Gate 204a2, 204b2 oder 20402 von Leiter 220b überlappt wird. Durchkontaktierung 212d, 212e oder 212f liegt dort, wo entsprechendes Gate 204a1, 204b1 oder 204c1 von Leiter 220g überlappt wird.
  • Der Satz von Durchkontaktierungen 212 ist dazu eingerichtet, den Satz von Gates 204 und den Satz von Leitern 220 elektrisch miteinander zu koppeln. Zumindest Durchkontaktierung 212a, 212b oder 212c ist dazu eingerichtet, entsprechendes Gate 204a2, 204b2 oder 20402 und Leiter 220b elektrisch miteinander zu koppeln. Zumindest Durchkontaktierung 212d, 212e oder 212f ist dazu eingerichtet, entsprechendes Gate 204a1, 204b1 oder 204c1 und Leiter 220g elektrisch miteinander zu koppeln.
  • In manchen Ausführungsformen ist der Satz von Durchkontaktierungen 212 dazu eingerichtet, ein entsprechendes Gate des Satzes von Gates 204 mit einem oder mehreren Leitern des Satzes von Leitern 220 elektrisch zu koppeln.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Durchkontaktierungen in dem Satz von Durchkontaktierungen 212 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Der Satz von Leitern 220 weist einen oder mehrere Leiter 220a, 220b, 220c, ..., 220g oder 220h auf. In manchen Ausführungsformen entspricht der Satz von Leitern 220 einem Satz von leitfähigen Strukturen. Der Satz von Leitern 220 ist in isolierendes Gebiet 203 eingebettet.
  • Zumindest Leiter 220a oder 220h weist eine Breite W1b in der zweiten Richtung Y auf. Zumindest Leiter 220b, 220c, 220d, 220e, 220f oder 220g weist eine Breite W2b in der zweiten Richtung Y auf. In manchen Ausführungsformen ist Breite W1b größer als Breite W2b. Andere Breiten für den Satz von Leitern 220 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Der Satz von Leitern 220 überlappt den Satz von Kontakten 206 und den Satz von Gates 204. Leiter 220c und 220f überlappen entsprechende aktive Gebiete 202a und 202b.
  • In manchen Ausführungsformen ist zumindest Leiter 220a, 220b, 220g oder 220h des Satzes von Leitern 220 dazu eingerichtet, Strom an den Satz von aktiven Gebieten 202 oder den Satz von Gates 204 bereitzustellen und daher werden Leiter 220a, 220b, 220g und 220h als „Stromschienen“ bezeichnet. In manchen Ausführungsformen ist der Satz von Leitern 220 dazu eingerichtet, eine erste Versorgungsspannung einer Spannungsversorgung VDD oder eine zweite Versorgungsspannung einer Referenzspannungsversorgung VSS an die IC, wie IC 200, bereitzustellen. In manchen Ausführungsformen unterscheidet sich die erste Versorgungsspannung von der zweiten Versorgungsspannung.
  • In manchen Ausführungsformen ist Leiter 220a dazu eingerichtet, die erste Versorgungsspannung von Spannungsversorgung VDD an die Sources/Drains von aktivem Gebiet 202a durch Durchkontaktierungen 210a, 210b und entsprechende Kontakte 2o6a2, 2o6d2 bereitzustellen, und Leiter 220h ist dazu eingerichtet, die zweite Versorgungsspannung von Referenzspannungsversorgung VSS an die Sources/Drains von aktivem Gebiet 202b durch Durchkontaktierungen 210c, 210d und entsprechende Kontakte 206a1, 206d1 bereitzustellen.
  • In manchen Ausführungsformen ist Leiter 220b dazu eingerichtet, die erste Versorgungsspannung von Versorgungsspannung VDD an Gates 204a2, 204b2 und 204c2 durch entsprechende Durchkontaktierungen 212a, 212b, 212c bereitzustellen, und Leiter 220g ist dazu eingerichtet, die zweite Versorgungsspannung von Referenzspannungsversorgung VSS an Gates 204a1, 204b1 und 204c1 durch entsprechende Durchkontaktierungen 212d, 212e, 212f bereitzustellen.
  • In manchen Ausführungsformen entspricht aktives Gebiet 202a PMOS-Transistoren und aktives Gebiet 202b entspricht NMOS-Transistoren und Leiter 220b ist dazu eingerichtet, die erste Versorgungsspannung von Spannungsversorgung VDD an Gates 204a2, 204b2 und 204c2 durch entsprechende Durchkontaktierungen 212a, 212b, 212c bereitzustellen, wodurch die PMOS-Transistoren in aktivem Gebiet 202a ausgeschaltet werden, und Leiter 220g ist dazu eingerichtet, die zweite Versorgungsspannung von Referenzspannungsversorgung VSS an Gates 204a1, 204b1 und 204c1 durch entsprechende Durchkontaktierungen 212d, 212e, 212f bereitzustellen, wodurch die NMOS-Transistoren in aktivem Gebiet 202b ausgeschaltet werden. In manchen Ausführungsformen werden die ausgeschalteten PMOS/NMOS-Transistoren auch als entsprechende Ti-Hi/Ti-Lo-Zellen bezeichnet.
  • In manchen Ausführungsformen entspricht aktives Gebiet 202a NMOS-Transistoren und aktives Gebiet 202b entspricht PMOS-Transistoren und Leiter 220b ist dazu eingerichtet, die erste Versorgungsspannung von Spannungsversorgung VDD an Gates 204a2, 204b2 und 204c2 durch entsprechende Durchkontaktierungen 212a, 212b, 212c bereitzustellen, wodurch die NMOS-Transistoren in aktivem Gebiet 202a eingeschaltet werden, und Leiter 220g ist dazu eingerichtet, die zweite Versorgungsspannung von Referenzspannungsversorgung VSS an Gates 204a1, 204b1 und 204c1 durch entsprechende Durchkontaktierungen 212d, 212e, 212f bereitzustellen, wodurch die PMOS-Transistoren in aktivem Gebiet 202b eingeschaltet werden. In manchen Ausführungsformen werden die ausgeschalteten PMOS/NMOS-Transistoren auch als entsprechende Ti-Hi/Ti-Lo-Zellen bezeichnet.
  • In manchen Ausführungsformen ist zumindest Leiter 220c, 220d, 220e oder 220f des Satzes von Leitern 220 dazu eingerichtet, die Weiterleitung von Signalen bereitzustellen, und daher werden Leiter 220c, 220d, 220e und 220f als „Signalleitungen“ bezeichnet. Zum Beispiel ist Leiter 220e mit Leiter 230a durch Durchkontaktierung 224a elektrisch gekoppelt und daher ist Leiter 220e dazu eingerichtet, Signale zu/von Leiter 230 zu anderen Abschnitten von IC 200 oder anderen Bauelementen (zur Erleichterung der Veranschaulichung nicht gezeigt) weiterzuleiten.
  • In manchen Ausführungsformen weisen Leiter 220d und 220e entsprechende entfernte Leiterabschnitte 222a und 222b eines Satzes von entfernten Leiterabschnitten 222 auf, die während Operation 1006 von 10 (unten beschrieben) entfernt werden.
  • Entfernter Leiterabschnitt 222a ist von Kontakt 206b oder Durchkontaktierung 210e in der ersten Richtung um eine Distanz S1b getrennt. Entfernter Leiterabschnitt 222b ist von Kontakt 206c oder Durchkontaktierung 224a in der ersten Richtung um eine Distanz S2b getrennt.
  • Andere Positionen oder Anzahlen von entfernten Leiterabschnitten des Satzes von entfernten Leiterabschnitten 222 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Der Satz von Durchkontaktierungen 224 weist eine oder mehrere Durchkontaktierungen 224a auf. In manchen Ausführungsformen ist der Satz von Durchkontaktierungen 224 zwischen dem Satz von Leitern 230 und dem Satz von Leitern 220. Der Satz von Durchkontaktierungen 224 liegt dort, wo der Satz von Leitern 230 den Satz von Leitern 220 überlappt.
  • Der Satz von Durchkontaktierungen 224 ist dazu eingerichtet, den Satz von Leitern 230 und den Satz von Leitern 220 elektrisch miteinander zu koppeln. In manchen Ausführungsformen ist zumindest eine Durchkontaktierung des Satzes von Durchkontaktierungen 224 dazu eingerichtet, einen entsprechenden Leiter des Satzes von Leitern 230 mit einem entsprechenden Leiter des Satzes von Leitern 220 elektrisch zu koppeln. Durchkontaktierung 224a ist dazu eingerichtet, Leiter 220e elektrisch mit entsprechendem Leiter 230a miteinander zu koppeln.
  • In manchen Ausführungsformen weisen eine oder mehrere Durchkontaktierungen vom Satz von Durchkontaktierungen 210, 212 oder 214 eine quadratische Form, eine rechteckige Form, eine runde Form oder eine mehreckige Form auf. Andere Längen, Breiten und Formen für eine oder mehrere Durchkontaktierungen vom Satz von Durchkontaktierungen 210, 212 oder 224 sind in dem Umfang der vorliegenden Offenbarung.
  • Andere Einrichtungen, Anordnungen auf den Layoutebenen oder Mengen von Durchkontaktierungen in dem Satz von Durchkontaktierungen 224 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Der Satz von Leitern 230 weist einen oder mehrere Leiter 230a auf. Der Satz von Leitern überlappt zumindest einen Leiter des Satzes von Leitern 220, zumindest einen Kontakt des Satzes von Kontakten 206 oder zumindest ein aktives Gebiet des Satzes von aktiven Gebieten 202.
  • In manchen Ausführungsformen überlappt der Satz von Leitern 230 andere darunterliegende Strukturelemente (zur Erleichterung der Veranschaulichung nicht gezeigt) von anderen Layoutebenen von IC 200, 400, 500, 600, 700 oder 800.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Leitern in dem Satz von Leitern 230 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • In manchen Ausführungsformen werden, indem Kontakte 206a und 206d entsprechende Zellgrenzen 201c und 201d überlappen, entsprechende Distanzen S1b und S2b zwischen entsprechenden Durchkontaktierungen 210e und 224a und entsprechenden entfernten Leiterabschnitten 222a und 222b veranlasst, verglichen mit anderen Ansätzen erhöht zu werden. In manchen Ausführungsformen, indem Distanz S1b und S2b erhöht werden, ist das Gebiet der entsprechenden Leiter 220d und 220e, die entsprechende Durchkontaktierungen 210e und 224a überlappen, ausreichend von dem entsprechenden entfernten Leiterabschnitt 222a und 222b getrennt, um keine Designregeln zu verletzen, und stellt dadurch eine größere Durchkontaktierungslandezone für entsprechende Durchkontaktierungen 210e und 224a (oder andere Durchkontaktierungen in der VG, VD oder Vo-Ebene) verglichen mit anderen Ansätzen bereit, was darin resultiert, dass IC 200, 400, 500, 600, 700 oder 800 weniger Fläche als andere Ansätze belegen und mit besserem Herstellungsertrag als andere Ansätze hergestellt werden.
  • In manchen Ausführungsformen wird zumindest ein Gate-Gebiet des Satzes von Gates 204 unter Verwendung eines dotierten oder nicht dotierten polykristallinen Siliziums (oder Polysiliziums) gebildet. In manchen Ausführungsformen enthält zumindest ein Gate-Gebiet des Satzes von Gates 204 ein Metall wie Al, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi, andere geeignete leitfähige Materialien oder Kombinationen davon.
  • In manchen Ausführungsformen weist zumindest ein Leiter des Satzes von Kontakten 206, zumindest ein Leiter des Satzes von Leitern 220, zumindest eine Durchkontaktierung des Satzes von Durchkontaktierungen 210, zumindest eine Durchkontaktierung des Satzes von Durchkontaktierungen 212, zumindest eine Durchkontaktierung des Satzes von Durchkontaktierungen 224 oder zumindest ein Leiter des Satzes von Leitern 230 eine oder mehrere Schichten eines leitfähigen Materials, eines Metalls, einer Metallverbindung oder eines dotierten Halbleiters auf. In manchen Ausführungsformen enthält das leitfähige Material Wolfram, Kobalt, Ruthenium, Kupfer, oder dergleichen oder Kombinationen davon. In manchen Ausführungsformen enthält ein Metall zumindest Cu (Kupfer), Co, W, Ru, Al oder dergleichen. In manchen Ausführungsformen enthält eine Metallverbindung zumindest AlCu, WTiN, TiSix, NiSix, TiN, TaN oder dergleichen. In manchen Ausführungsformen enthält ein dotierter Halbleiter zumindest dotiertes Silizium oder dergleichen.
  • Andere Materialien, Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Elementen in IC 200 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • 3 ist ein Diagramm eines Layoutdesigns 300 einer IC in Übereinstimmung mit manchen Ausführungsformen.
  • Layoutdesign 300 ist eine Variation von Layoutdesign 100 (1A-1D) und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen. Zum Beispiel veranschaulicht Layoutdesign 300 ein Beispiel, wo mehrere Standardzellen in einem Array von Zellen 310 nebeneinander angeordnet sind.
  • Layoutdesign 300 weist das Array von Zellen 310 in 1 Reihe und zumindest 2 Spalten angeordnet auf. Andere Reihenanzahlen und Spaltenanzahlen sind innerhalb des Umfangs der vorliegenden Offenbarung. In manchen Ausführungsformen entspricht jede Zelle des Arrays von Zellen 310 einer Zelle, die durch Layoutdesign 100 hergestellt wurde. Offenbarung. In manchen Ausführungsformen entspricht jede Zelle des Arrays von Zellen 310 einem Abschnitt von IC 200, zur Erleichterung der Veranschaulichung vereinfacht. Zum Beispiel sind die Vo-Ebene und die M1-Ebene zur Erleichterung der Veranschaulichung nicht in 3 gezeigt.
  • Das Array von Zellen 310 weist Layoutdesigns 302 und 304 in entsprechenden Spalten 1 und 2 angeordnet auf.
  • In manchen Ausführungsformen erstreckt sich der Satz von aktiven Gebietsstrukturen 102 fortlaufend durch die Zellgrenzen 101c oder 101e von Layoutdesign 300 zu anderen benachbarten Zellen. In manchen Ausführungsformen wird, indem sich der Satz von aktiven Gebietsstrukturen 102 fortlaufend durch die Zellgrenzen 101c oder 101e von Layoutdesign 300 zu anderen benachbarten Zellen erstreckt, dadurch eine Erhöhung der Druckverformung von IC 200, 400, 500, 600, 700 oder 800 (unten beschrieben) und Layoutdesign 300 verglichen mit anderen Ansätzen verursacht. Indem die Druckverformung von IC 200, 400, 500, 600, 700 oder 800 und Layoutdesign 300 erhöht wird, wird die Antriebsstromkapazität von IC 200, 400, 500, 600, 700 oder 800 und Layoutdesign 300 erhöht und IC 200 und Layoutdesign 300 weisen bessere Arbeitsleistung als andere Ansätze auf. In manchen Ausführungsformen kann, indem eine verbesserte Druckverformung aufgewiesen wird, IC 200,400, 500, 600, 700 oder 800 oder Layoutdesign 300 ähnliche Antriebsstromkapazität wie andere Ansätze aufweisen, während weniger Fläche als bei anderen Ansätzen belegt wird, was in einer Gesamtreduktion physischer Größe von Layoutdesign 300 oder IC 200,400, 500, 600, 700 oder 800 resultiert.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Elementen in Layoutdesign 300 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • 4 ist eine Draufsicht einer IC 400 in Übereinstimmung mit manchen Ausführungsformen.
  • IC 400 wird durch ein entsprechendes Layoutdesign ähnlich IC 400 hergestellt. Zur Kürze werden 4-8 als eine entsprechende IC 400-800 beschrieben, aber in manchen Ausführungsformen entsprechen 4-8 auch Layoutdesigns ähnlich Layoutdesigns 100 oder 300,entsprechen strukturelle Elemente von IC 400-800 auch Layoutstrukturen, und strukturelle Beziehungen, die Ausrichtung, Längen und Breiten umfassen, wie auch Einrichtungen und Schichten eines entsprechenden Layoutdesigns von IC 400-800 sind ähnlich den strukturellen Beziehungen und Einrichtungen und Schichten von IC 400-800 und eine ähnlich ausführliche Beschreibung wird zur Kürze nicht beschrieben.
  • In manchen Ausführungsformen ist zumindest IC 400, 500, 600, 700 oder 800 durch ein Layoutdesign ähnlich Layoutdesign 100 hergestellt und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen. Strukturelle Beziehungen, umfassend Ausrichtung, Längen und Breiten, wie auch Einrichtungen und Schichten von zumindest IC 400, 500, 600, 700 oder 800 sind ähnlich den strukturellen Beziehungen und Einrichtungen und Schichten von IC 200 von 2A-2D und eine ähnlich ausführliche Beschreibung wird in zumindest 4-8 zur Kürze nicht beschrieben.
  • IC 400 ist eine Variation von IC 200 (2A-2H) und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen. Zum Beispiel veranschaulicht IC 400 ein Beispiel dessen, wo ein Satz von Gates 404 nicht mit Stromversorgung VDD oder VSS durch Leiter 220b und 220g gekoppelt ist.
  • IC 400 weist zumindest den Satz von aktiven Gebieten 202, den Satz von Gates 404, isolierendes Gebiet 203, einen Satz von Kontakten 406, einen Satz von Durchkontaktierungen 410, einen Satz von Durchkontaktierungen 412 und den Satz von Leitern 220 auf.
  • Der Satz von Gates 404 ersetzt den Satz von Gates 204 von 2A-2H, der Satz von Kontakten 406 ersetzt den Satz von Kontakten 206 von 2A-2H, der Satz von Durchkontaktierungen 410 ersetzt den Satz von Durchkontaktierungen 210 von 2A-2H und der Satz von Durchkontaktierungen 412 ersetzt den Satz von Durchkontaktierungen 212 von 2A-2H und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen.
  • Im Vergleich mit dem Satz von Gates 204 von 2A-2H ist der Satz von Gates 404 nicht durch einen entfernten Gate-Abschnitt 205 ähnlich der polygeschnittenen Strukturelementstruktur 105 unterteilt und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen.
  • Der Satz von Gates 404 weist zumindest Gate 404a, 404b oder 404c auf. Gate 404a, 404b und 404c ersetzen entsprechendes Gate 204a, 204b und 204c von 2A-2H und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen. Jedes entsprechende Gate 404a, 404b oder 404c ist nicht durch einen entfernten Gate-Abschnitt 205 unterteilt und ist ein entsprechender einzelner, fortlaufender Gate-Aufbau.
  • Andere Einrichtungen, Anordnungen und andere Layoutebenen oder Mengen von Gates in dem Satz von Gates 404 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Der Satz von Kontakten 406 weist zumindest Kontakt 206a, 206b, 406c oder 206d auf. Kontakt 406c ersetzt entsprechenden Kontakt 206c von 2A-2H und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen. Kontakt 406c wird nicht von einem entfernten Kontaktabschnitt 208b unterteilt und ist daher ein einzelner, fortlaufender Kontaktaufbau.
  • Im Vergleich mit 2A-2H ersetzt ein entfernter Kontaktabschnitt 408b von 4 entfernten Kontaktabschnitt 208b von 2A-2H und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen. Entfernter Kontaktabschnitt 408b entspricht dem entfernten Abschnitt von Kontakt 206d.
  • Kontakt 406c koppelt die/den Source/Drain von Transistoren in aktivem Gebiet 202a und die/den Source/Drain von Transistoren in aktivem Gebiet 202b elektrisch miteinander.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Leitern in dem Satz von Kontakten 406 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Der Satz von Durchkontaktierungen 410 weist zumindest Durchkontaktierung 210a, 210b, 210c, 210d, 410e oder 410f auf.
  • Im Vergleich mit IC 200 ist zumindest Durchkontaktierung 410e oder 410f ähnlich zumindest Durchkontaktierung 210a, 210b, 210c, 210d und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen.
  • Durchkontaktierung 4100 ist zwischen Leiter 220f und Kontakt 206b. Durchkontaktierung 4100 ist dazu eingerichtet, Leiter 220f und Kontakt 206b elektrisch miteinander zu koppeln. Leiter 220f ist mit der/dem Source/Drain von Transistoren vom aktiven Gebiet 202a und der/dem Source/Drain von Transistoren vom aktiven Gebiet 202b durch Kontakt 206b und Durchkontaktierung 4100 elektrisch gekoppelt.
  • Durchkontaktierung 410f ist zwischen Leiter 220c und Kontakt 406c. Durchkontaktierung 410f ist dazu eingerichtet, Leiter 220c und Kontakt 406c elektrisch miteinander zu koppeln. Leiter 220c ist mit der/dem Source/Drain von Transistoren von aktivem Gebiet 202a und der/dem Source/Drain von Transistoren vom aktiven Gebiet 202b durch Kontakt 406c und Durchkontaktierung 410f elektrisch gekoppelt.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Durchkontaktierungen in dem Satz von Durchkontaktierungen 410 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Der Satz von Durchkontaktierungen 412 weist zumindest Durchkontaktierung 412a, 412b oder 412c auf.
  • Im Vergleich mit IC 200 ersetzten Durchkontaktierungen 412a, 412b und 412c Durchkontaktierungen 212a, 212b, 212c, 212d, 212e und 212f und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen.
  • Durchkontaktierung 412a ist zwischen Leiter 220e und Gate 404a. Durchkontaktierung 412a ist dazu eingerichtet, Leiter 220e und Gate 404a elektrisch miteinander zu koppeln.
  • Durchkontaktierung 412b ist zwischen Leiter 220d und Gate 404b. Durchkontaktierung 412b ist dazu eingerichtet, Leiter 220d und Gate 404b elektrisch miteinander zu koppeln.
  • Durchkontaktierung 412c ist zwischen Leiter 220d und Gate 404c. Durchkontaktierung 412c ist dazu eingerichtet, Leiter 220d und Gate 404c elektrisch miteinander zu koppeln.
  • Im Vergleich mit IC 200 von 2A-2H sind Durchkontaktierungen 412a, 412b und 412c nicht direkt mit Stromschienen (z.B. Leiter 220b und 220g (die dazu eingerichtet sind, die erste Versorgungsspannung von Spannungsversorgung VDD und die zweite Versorgungsspannung von Referenzspannungsversorgung VSS zuzuleiten)) gekoppelt und die PMOS/NMOS-Transistoren von Gates 404a, 404b und 404c, die mit entsprechenden Durchkontaktierungen 412a, 412b und 412c gekoppelt sind, sind in keinem konstanten eingeschalteten/ausgeschalteten Zustand und sind stattdessen direkt mit Signalleitungen (z.B. Leiter 220d und 220e) gekoppelt. In manchen Ausführungsformen werden, indem sie direkt mit einer Signalleitung (z.B. Leiter 220e) gekoppelt werden, die PMOS/NMOS-Transistoren von Gate 404a mit Leiter 220e durch Durchkontaktierung 412a gekoppelt und werden durch ein entsprechendes Signal auf einer Signalleitung (z.B. Leiter 220e) eingeschaltet oder ausgeschaltet. In manchen Ausführungsformen werden, indem sie direkt mit einer Signalleitung (z.B. Leiter 220d) durch Durchkontaktierungen 412b und 412c gekoppelt werden, die PMOS/NMOS-Transistoren entsprechender Gates 404b und 404c durch ein entsprechendes Signal auf einer Signalleitung (z.B. Leiter 220d) eingeschaltet oder ausgeschaltet.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Durchkontaktierungen in dem Satz von Durchkontaktierungen 412 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Andere Materialien, Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Elementen in IC 400 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • In manchen Ausführungsformen erzielt IC 400 einen oder mehrere der Vorteile, die zuvor in zumindest 1A-1D, 2A-2H und 3 besprochen wurden.
  • 5 ist eine Draufsicht einer IC 500 in Übereinstimmung mit manchen Ausführungsformen.
  • IC 500 wird durch ein entsprechendes Layoutdesign ähnlich Layoutdesign 100 oder ein Layoutdesign ähnlich IC 500 hergestellt.
  • IC 500 ist eine Variation von IC 200 (2A-2H) und IC 400 (4) und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen. Zum Beispiel ersetzt ein Satz von Gates 504 den Satz von Gates 204 von 2A-2H oder den Satz von Gates 404 von 4, ein Satz von Durchkontaktierungen 510 ersetzt den Satz von Durchkontaktierungen 210 von 2A-2H oder den Satz von Durchkontaktierungen 410 von 4 und ein Satz von Durchkontaktierungen 512 ersetzt den Satz von Durchkontaktierungen 212 von 2A-2H oder den Satz von Durchkontaktierungen 412 von 4 und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen.
  • IC 500 weist zumindest den Satz von aktiven Gebieten 202, den Satz von Gates 504, isolierendes Gebiet 203, den Satz von Kontakten 206, den Satz von Durchkontaktierungen 510, den Satz von Durchkontaktierungen 512 und den Satz von Leitern 220 auf.
  • Der Satz von Gates 504 weist zumindest Gate 204a, 404b oder 204c von 2A-2H und 4 auf und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen.
  • Gate 204a ist durch einen entfernten Gate-Abschnitt 505a getrennt und Gate 204c ist durch einen entfernten Gate-Abschnitt 505b getrennt. Im Vergleich mit 2A-2H ersetzen die entfernten Gate-Abschnitte 505a und 505b von 5 den entfernten Gate-Abschnitt 205a von 2A-2H und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen. Gate 404b ist nicht durch die entfernten Gate-Abschnitte 505a und 505b unterteilt und ist ein entsprechender einzelner, fortlaufender Gate-Aufbau.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Gates in dem Satz von Gates 504 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Der Satz von Durchkontaktierungen 510 weist zumindest Durchkontaktierung 210a, 210b, 210c, 210d, 410e oder 510f auf.
  • Im Vergleich mit IC 400 ersetzt Durchkontaktierung 510f Durchkontaktierung 410f und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen.
  • Durchkontaktierung 510f ist zwischen Leiter 220a und Kontakt 206c. Durchkontaktierung 510f ist dazu eingerichtet, Leiter 220a und Kontakt 206c2 elektrisch miteinander zu koppeln. Leiter 220a ist elektrisch mit der/dem Source/Drain von Transistoren vom aktiven Gebiet 202a durch Kontakt 206c2 und Durchkontaktierung 510f gekoppelt.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Durchkontaktierungen in dem Satz von Durchkontaktierungen 510 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Der Satz von Durchkontaktierungen 512 weist zumindest Durchkontaktierung 212a, 212c, 212d, 212f und 412b auf.
  • In manchen Ausführungsformen sind Durchkontaktierungen 212a und 212c direkt mit der VDD-Stromschiene (z.B. Leiter 220b (der dazu eingerichtet ist, die erste Versorgungsspannung von Spannungsversorgung VDD zuzuleiten)) gekoppelt und die PMOS/NMOS-Transistoren von Gates 204a2 und 204c2, die mit entsprechenden Durchkontaktierungen 212a und 212c gekoppelt sind, sind in einem konstanten ausgeschalteten/eingeschalteten Zustand.
  • In manchen Ausführungsformen sind Durchkontaktierungen 212d und 212f direkt mit der VSS-Stromschiene (z.B. Leiter 220g (der dazu eingerichtet ist, die zweite Versorgungsspannung von Referenzspannungsversorgung VSS zuzuleiten)) gekoppelt und die NMOS/PMOS-Transistoren von Gates 204a1 und 204c1, die mit entsprechenden Durchkontaktierungen 212d und 212f gekoppelt sind, sind in einem konstanten ausgeschalteten/eingeschalteten Zustand.
  • In manchen Ausführungsformen ist Durchkontaktierung 412b nicht direkt mit Stromschienen (z.B. Leitern 220b und 220g (die dazu eingerichtet sind, die erste Versorgungsspannung von Spannungsversorgung VDD und die zweite Versorgungsspannung von Referenzspannungsversorgung VSS zuzuleiten)) gekoppelt und die PMOS/NMOS-Transistoren von Gate 404b, die mit entsprechender Durchkontaktierung 412b gekoppelt sind, sind nicht in einem konstanten ausgeschalteten/eingeschalteten Zustand und sind stattdessen direkt mit Signalleitungen (z.B. Leiter 220d) gekoppelt.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Durchkontaktierungen in dem Satz von Durchkontaktierungen 512 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Andere Materialien, Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Elementen in IC 500 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • In manchen Ausführungsformen erzielt IC 500 einen oder mehrere der zuvor in zumindest 1A-1D, 2A-2H und 3 besprochenen Vorteile.
  • 6 ist eine Draufsicht einer IC 600 in Übereinstimmung mit manchen Ausführungsformen.
  • IC 600 wird durch ein entsprechendes Layoutdesign ähnlich Layoutdesign 100 oder einem Layoutdesign ähnlich IC 600 hergestellt.
  • IC 600 ist eine Variation von IC 200 (2A-2H), IC 400 (4) und IC 500 (5) und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen. Zum Beispiel ersetzt ein Satz von Gates 604 den Satz von Gates 204 von 2A-2H oder den Satz von Gates 404 von 4, ein Satz von Durchkontaktierungen 610 ersetzt den Satz von Durchkontaktierungen 210 von 2A-2H oder den Satz von Durchkontaktierungen 510 von 5 und ein Satz von Durchkontaktierungen 612 ersetzt den Satz von Durchkontaktierungen 212 von 2A-2H oder den Satz von Durchkontaktierungen 512 von 5 und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen.
  • IC 600 weist zumindest den Satz von aktiven Gebieten 202, den Satz von Gates 604, isolierendes Gebiet 203, den Satz von Kontakten 206, den Satz von Durchkontaktierungen 610, den Satz von Durchkontaktierungen 612 und den Satz von Leitern 220 auf.
  • Der Satz von Gates 604 weist zumindest Gate 204a, 204b oder 404c von 2A-2H und 4 auf und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen.
  • Gates 204a1 und 204a2 sind voneinander durch einen entfernten Gate-Abschnitt 605a getrennt. Gates 204b1 und 204b2 sind voneinander durch den entfernten Gate-Abschnitt 605a getrennt. Im Vergleich mit 2A-2H ersetzt der entfernte Gate-Abschnitt 605a von 5 den entfernten Gate-Abschnitt 205a von 2A-2H und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen. Gate 404c ist nicht durch den entfernten Gate-Abschnitt 605a unterteilt und ist ein entsprechender einzelner, fortlaufender Gate-Aufbau.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Gates in dem Satz von Gates 604 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Der Satz von Durchkontaktierungen 610 weist zumindest Durchkontaktierung 210a, 210b, 210c, 210d, 210e oder 510f auf.
  • Im Vergleich mit IC 500 ersetzt Durchkontaktierung 210e Durchkontaktierung 410e und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen.
  • Durchkontaktierung 210e ist zwischen Leiter 220d und Kontakt 206b. Durchkontaktierung 210e ist dazu eingerichtet, Leiter 220d und Kontakt 206b elektrisch miteinander zu koppeln. Leiter 220d ist elektrisch mit den Sources/Drains von Transistoren von aktiven Gebieten 202a und 202b durch Kontakt 206b und Durchkontaktierung 210e gekoppelt.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Durchkontaktierungen in dem Satz von Durchkontaktierungen 610 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Der Satz von Durchkontaktierungen 612 weist zumindest Durchkontaktierung 212b, 212e, 212f und 612a auf.
  • Im Vergleich mit IC 500 ersetzt Durchkontaktierung 612a Durchkontaktierung 212d und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen.
  • Im Vergleich mit Durchkontaktierung 212d ist Durchkontaktierung 612a nicht direkt mit einer Stromschiene (z.B. Leiter 220g (der dazu eingerichtet ist, die zweite Versorgungsspannung von Referenzspannungsversorgung VSS zuzuleiten)) gekoppelt und die NMOS/PMOS-Transistoren von Gate 204a1, die mit entsprechender Durchkontaktierung 612a gekoppelt sind, sind nicht in einem konstanten ausgeschalteten/eingeschalteten Zustand und sind stattdessen direkt mit einer Signalleitung (z.B. Leiter 220f) gekoppelt. In manchen Ausführungsformen, indem sie direkt mit einer Signalleitung (z.B. Leiter 220f) durch Kontaktierung 612a gekoppelt sind, werden die NMOS/PMOS-Transistoren von Gate 204a1 durch ein entsprechendes Signal auf einer Signalleitung (z.B. Leiter 220f) eingeschaltet oder ausgeschaltet.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Durchkontaktierungen in dem Satz von Durchkontaktierungen 612 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • IC 600 weist weiter ein Gebiet auf, das einem Kondensator 650 entspricht.
  • In manchen Ausführungsformen weist aktives Gebiet 202a P-Dotierstoffe entsprechend PMOS-Transistoren, die PMOS-Transistor P1 aufweisen, auf, und aktives Gebiet 202b weist N-Dotierstoffe entsprechend NMOS-Transistoren, die NMOS-Transistor N1 aufweisen, auf.
  • In manchen Ausführungsformen sind der Drain (z.B. Kontakt 206c2 oder 206d2) und die Source (z.B. Kontakt 206d2 oder 206c2) von PMOS-Transistor P1 mit Spannungsversorgung VDD verbunden und das Gate 404c von PMOS-Transistor P1 ist mit Referenzspannungsversorgung VSS verbunden, wodurch der Kondensator 650 gebildet wird.
  • In manchen Ausführungsformen ist Kondensator 650 dazu eingerichtet, zusätzliche Kapazität für IC 600 bereitzustellen, wodurch ein oder mehrere Stromsignale (z.B. die erste Versorgungsspannung von Spannungsversorgung VDD oder die zweite Versorgungsspannung von Referenzspannungsversorgung VSS) stabilisiert werden und Rauschen in der einen oder den mehreren Stromsignalen verglichen mit anderen Ansätzen reduziert wird.
  • In manchen Ausführungsformen ist Kondensator 650 innerhalb von IC 600 integriert, wodurch Flächennutzung verglichen mit anderen Ansätzen erhöht wird, wo ein Kondensator außerhalb der Standardzelle oder IC bereitgestellt sein kann und mehr Fläche belegt.
  • IC 600 weist weiter ein Gebiet auf, das einem Dummy-Transistor 660 entspricht.
  • In manchen Ausführungsformen sind der Drain (z.B. Kontakt 206c1 oder 206d1) von NMOS-Transistor N1, die Source (z.B. Kontakt 206d1 oder 206c1) von NMOS-Transistor N1 und das Gate 404c von NMOS-Transistor N1 mit Referenzspannungsversorgung VSS verbunden, wodurch NMOS-Transistor N1 ausgeschaltet wird und der Dummy-Transistor 660 gebildet wird.
  • In manchen Ausführungsformen reduziert den NMOS-Transistor N1 auszuschalten einen Kriechstrom zwischen NMOS-Transistor N1 und angrenzenden Transistoren in zumindest der ersten Richtung X bei Zellgrenzen 201c und 201d, wodurch NMOS-Transistor N1 und angrenzenden Transistoren erlaubt wird, verglichen mit anderen Ansätzen näher beieinander beabstandet zu sein, wodurch die Fläche von IC 600 reduziert wird. In manchen Ausführungsformen sind angrenzende Transistoren Transistoren direkt neben NMOS-Transistor N1.
  • Andere Stellen, Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Elementen in Kondensator 650 oder Dummy-Transistor 660 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Andere Materialien, Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Elementen in IC 600 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • In manchen Ausführungsformen erzielt IC 600 einen oder mehrere der zuvor in zumindest 1A-1D, 2A-2H und 3 besprochenen Vorteile.
  • 7 ist eine Draufsicht einer IC 700 in Übereinstimmung mit manchen Ausführungsformen.
  • IC 700 wird durch ein entsprechendes Layoutdesign ähnlich Layoutdesign 100 oder ein Layoutdesign ähnlich IC 700 hergestellt.
  • IC 700 ist eine Variation von IC 200 (2A-2H), IC 400 (4), IC 500 (5) und IC 600 (6) und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen. Zum Beispiel ersetzt ein Satz von Gates 704 den Satz von Gates 204 von 2A-2H oder den Satz von Gates 404 von 4 und ein Satz von Durchkontaktierungen 712 ersetzt den Satz von Durchkontaktierungen 212 von 2A-2H oder den Satz von Durchkontaktierungen 512 von 5 und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen.
  • IC 700 weist zumindest den Satz von aktiven Gebieten 202, den Satz von Gates 704, isolierendes Gebiet 203, den Satz von Kontakten 206, den Satz von Durchkontaktierungen 510, den Satz von Durchkontaktierungen 612 und den Satz von Leitern 220 auf.
  • Der Satz von Gates 604 weist zumindest Gate 204a, 404b oder 404c von 2A-2H und 4 auf und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen.
  • Gates 204a1 und 204a2 sind voneinander durch einen entfernten Gate-Abschnitt 505b eines Satzes von entfernten Gate-Abschnitten 705 getrennt. Im Vergleich mit 2A-2H ersetzt der entfernte Gate-Abschnitt 505b von 7 den entfernten Gate-Abschnitt 205a von 2A-2H und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen. Gate 404b ist nicht durch den entfernten Gate-Abschnitt 505b unterteilt und ist ein entsprechender einzelner, fortlaufender Gate-Aufbau. Gate 404c ist nicht durch den entfernten Gate-Abschnitt 505b unterteilt und ist ein entsprechender einzelner, fortlaufender Gate-Aufbau.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Gates in dem Satz von Gates 704 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Der Satz von Durchkontaktierungen 712 weist zumindest Durchkontaktierung 212a, 212d, 212f und 412b auf.
  • Im Vergleich mit IC 500 weist der Satz von Durchkontaktierungen 712 Durchkontaktierung 212c nicht auf und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen. In manchen Ausführungsformen, indem der Satz von Durchkontaktierungen 612 anstatt des Satzes von Durchkontaktierungen 512 aufgewiesen wird, erzielt IC 700 einen oder mehrere der zuvor in 5 besprochenen Vorteile und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen. Zum Beispiel ist in manchen Ausführungsformen Gate 204a2 eines PMOS-Transistors mit der ersten Versorgungsspannung von Spannungsversorgung VDD durch Durchkontaktierung 212a verbunden, wodurch der PMOS-Transistor ausgeschalten wird. Zum Beispiel ist in manchen Ausführungsformen Gate 204a1 eines NMOS-Transistors mit der Referenzspannungsversorgung VSS durch Durchkontaktierung 212d verbunden, wodurch der NMOS-Transistor ausgeschaltet wird. Zum Beispiel ist in manchen Ausführungsformen Gate 404c von NMOS-Transistor N1 und PMOS-Transistor P1 mit der Referenzspannungsversorgung VSS durch Durchkontaktierung 212f verbunden, wodurch NMOS-Transistor N1 ausgeschaltet wird.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Durchkontaktierungen in dem Satz von Durchkontaktierungen 712 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • IC 700 weist weiter das Gebiet, das dem Kondensator 650 entspricht, und das Gebiet, das dem Dummy-Transistor 660 von 6 entspricht, auf und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen.
  • In manchen Ausführungsformen, indem der Kondensator 650 und der Dummy-Transistor 660 aufgewiesen werden, erzielt IC 700 einen oder mehrere der zuvor in 6 besprochenen Vorteile.
  • Andere Materialien, Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Elementen in IC 700 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • In manchen Ausführungsformen erzielt IC 700 einen oder mehrere der zuvor in zumindest 1A-1D, 2A-H und 3 besprochenen Vorteile.
  • 8 ist eine Draufsicht einer IC 800 in Übereinstimmung mit manchen Ausführungsformen.
  • IC 800 wird durch ein entsprechendes Layoutdesign ähnlich Layoutdesign 100 oder ein Layoutdesign ähnlich IC 800 hergestellt.
  • IC 800 ist eine Variation von IC 200 (2A-2H), IC 400 (4), IC 500 (5), IC 600 (6) und IC 700 (7) und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen. Zum Beispiel ersetzt im Vergleich mit IC 600 ein Satz von Durchkontaktierungen 812 den Satz von Durchkontaktierungen 712 von 7 und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen.
  • IC 800 weist zumindest den Satz von aktiven Gebieten 202, den Satz von Gates 704, isolierendes Gebiet 203, den Satz von Kontakten 206, den Satz von Durchkontaktierungen 510, den Satz von Durchkontaktierungen 812 und den Satz von Leitern 220 auf.
  • Der Satz von Durchkontaktierungen 812 weist zumindest Durchkontaktierung 212a, 212c, 212d und 412b auf.
  • Im Vergleich mit IC 700 ersetzt Durchkontaktierung 212c von 8 Durchkontaktierung 212f von 7 und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen.
  • In manchen Ausführungsformen, indem der Satz von Durchkontaktierungen 812 anstatt des Satzes von Durchkontaktierungen 512 oder 712 aufgewiesen wird, erzielt IC 800 einen oder mehrere der zuvor in 5 und 7 besprochenen Vorteile und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen. Zum Beispiel ist in manchen Ausführungsformen Gate 204a2 von einem PMOS-Transistor mit der ersten Versorgungsspannung von Spannungsversorgung VDD durch Durchkontaktierung 212a verbunden, wodurch der PMOS-Transistor ausgeschaltet wird. Zum Beispiel ist in manchen Ausführungsformen Gate 204a1 eines NMOS-Transistors mit der Referenzspannungsversorgung VSS durch Durchkontaktierung 212d verbunden, wodurch der NMOS-Transistor ausgeschaltet wird. Zum Beispiel ist in manchen Ausführungsformen Gate 404c von NMOS-Transistor N2 und PMOS-Transistor P2 mit der ersten Versorgungsspannung von Spannungsversorgung VDD durch Durchkontaktierung 212v verbunden, wodurch PMOS-Transistor P2 ausgeschaltet wird.
  • Andere Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Durchkontaktierungen in dem Satz von Durchkontaktierungen 812 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • IC 800 weist weiter ein gebiet auf, das einem Kondensator 850 entspricht. Im Vergleich mit IC 600 oder 700 ersetzt Kondensator 850 Kondensator 650 von 6-7 und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen.
  • In manchen Ausführungsformen weist aktives Gebiet 202a P-Dotierstoffe entsprechend PMOS-Transistoren, die PMOS-Transistor P2 aufweisen, auf und aktives Gebiet 202b weist N-Dotierstoffe entsprechend NMOS-Transistoren, die NMOS-Transistor N2 aufweisen, auf.
  • In manchen Ausführungsformen sind der Drain (z.B. Kontakt 206c1 oder 206d1) von NMOS-Transistor N2 und die Source (z.B. Kontakt 206d1 oder 206c1) von NMOS-Transistor N2 mit Referenzspannungsversorgung VSS verbunden und das Gate 404c von NMOS-Transistor N1 ist mit Spannungsversorgung VDD verbunden, wodurch der Kondensator 850 gebildet wird.
  • In manchen Ausführungsformen ist Kondensator 850 dazu eingerichtet, zusätzliche Kapazität für IC 800 bereitzustellen, wodurch ein oder mehrere Stromsignale (z.B. die erste Versorgungsspannung von Spannungsversorgung VDD oder die zweite Versorgungsspannung von Referenzspannungsversorgung VSS) stabilisiert werden und Rauschen in einem oder mehreren Stromsignalen verglichen mit anderen Ansätzen reduziert wird.
  • In manchen Ausführungsformen ist Kondensator 850 innerhalb von IC 800 integriert, wodurch Flächennutzung verglichen mit anderen Ansätzen, wo ein Kondensator außerhalb der Standardzelle oder IC bereitgestellt sein kann und mehr Fläche belegt, erhöht wird.
  • IC 800 weist weiter ein Gebiet auf, das einem Dummy-Transistor 860 entspricht. Im Vergleich mit IC 600 oder 700 ersetzt Dummy-Transistor 860 Dummy-Transistor 660 von 6-7 und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen.
  • In manchen Ausführungsformen sind der Drain (z.B. Kontakt 206c2 oder 206d2) von PMOS-Transistor P2, die Source (z.B. Kontakt 206d2 oder 206c2) von PMOS-Transistor P2 und das Gate 404c von PMOS-Transistor P1 mit Spannungsversorgung VDD verbunden, wodurch PMOS-Transistor P2 ausgeschaltet wird und der Dummy-Transistor 860 gebildet wird.
  • In manchen Ausführungsformen reduziert PMOS-Transistor P2 auszuschalten, Kriechstrom zwischen PMOS-Transistor P2 und angrenzenden Transistoren in zumindest der ersten Richtung X bei Zellgrenzen 201c und 201d, wodurch PMOS-Transistor P2 und angrenzenden Transistoren gestattet wird, verglichen mit anderen Ansätzen näher beieinander beabstandet zu sein, wodurch die Fläche von IC 800 reduziert wird.
  • Andere Stellen, Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Elementen in Kondensator 850 oder Dummy-Transistor 860 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • Andere Materialien, Einrichtungen, Anordnungen auf anderen Layoutebenen oder Mengen von Elementen in IC 800 sind innerhalb des Umfangs der vorliegenden Offenbarung.
  • In manchen Ausführungsformen erzielt IC 800 einen oder mehrere der zuvor in zumindest 1A-1D, 2A-2H und 3 besprochenen Vorteile.
  • 9 ist ein funktionelles Ablaufdiagramm eines Verfahrens zum Herstellen eines IC-Bauelements in Übereinstimmung mit manchen Ausführungsformen. Es wird verstanden, dass zusätzliche Operationen vor, während und/oder nach dem in 9 abgebildeten Verfahren 900 durchgeführt werden können und dass manche anderen Prozesse nur kurz hierin beschrieben sein können.
  • In manchen Ausführungsformen ist eine andere Reihenfolge der Operationen von Verfahren 900 innerhalb des Umfangs der vorliegenden Offenbarung. Verfahren 900 umfasst beispielhafte Operationen, aber die Operationen werden nicht unbedingt in der gezeigten Reihenfolge durchgeführt. Operationen können in Übereinstimmung mit dem Wesen und Umfang offenbarter Ausführungsformen kombiniert, unterteilt, hinzugefügt, ersetzt, in der Reihenfolge verändert und/oder beseitigt werden, wie es geeignet ist. In manchen Ausführungsformen werden eine oder mehrere der Operationen von zumindest Verfahren 900, 1000 oder 1100 nicht durchgeführt.
  • In manchen Ausführungsformen ist Verfahren 900 eine Ausführungsform von Operationen 1004 und 1006 von Verfahren 1000. In manchen Ausführungsformen ist das Verfahren 900 verwendbar, um zumindest IC 200, 400, 500, 600, 700 oder 800 oder eine IC mit ähnlichen Strukturelementen wie zumindest Layoutdesign 100 oder 300 herzustellen oder zu fertigen.
  • In manchen Ausführungsformen sind andere Reihenfolgen von Operationen von Verfahren 900 innerhalb des Umfangs der vorliegenden Offenbarung. Verfahren 900 umfasst beispielhafte Operationen, aber die Operationen werden nicht unbedingt in der gezeigten Reihenfolge durchgeführt. Operationen können in Übereinstimmung mit dem Wesen und Umfang offenbarter Ausführungsformen hinzugefügt, ersetzt, in der Reihenfolge verändert und/oder beseitigt werden, wie es geeignet ist.
  • In Operation 902 von Verfahren 900 wird ein Satz von aktiven Gebieten 202 eine Satzes von Transistoren in einer Vorderseite eines Substrats 290 gebildet. In manchen Ausführungsformen weist der Satz von Transistoren von Verfahren 900 einen oder mehrere Transistoren in dem Satz von aktiven Gebieten 202 auf. In manchen Ausführungsformen weist der Satz von Transistoren von Verfahren 900 einen oder mehrere hierin beschriebene Transistoren auf.
  • In manchen Ausführungsformen umfasst Operation 902 weiter zumindest Operation 902a. In manchen Ausführungsformen umfasst Operation 902a (nicht gezeigt) Herstellen von Source- und Drain-Gebieten des Satzes von Transistoren in einem ersten Well. In manchen Ausführungsformen weist das erste Well p-Dotierstoffe auf. In manchen Ausführungsformen enthalten die p-Dotierstoffe Bor, Aluminium oder andere geeignete p-Dotierstoffe. In manchen Ausführungsformen weist das erste Well eine über einem Substrat aufgewachsene Epi-Schicht auf. In manchen Ausführungsformen wird die Epi-Schicht durch Hinzufügen von Dotierstoffen während des Epitaxieprozesses dotiert. In manchen Ausführungsformen wird die Epi-Schicht durch Ionenimplantation dotiert, nachdem die Epi-Schicht gebildet ist. In manchen Ausführungsformen wird das erste Well durch Dotieren des Substrats gebildet. In manchen Ausführungsformen wird das Dotieren durch Ionenimplantation durchgeführt. In manchen Ausführungsformen weist das erste Well eine Dotierstoffkonzentration zwischen 1×1012 Atomen/cm3 und 1×1014 Atomen/cm3 auf. Andere Dotierstoffkonzentrationen sind in dem Umfang der vorliegenden Offenbarung.
  • In manchen Ausführungsformen weist das erste Well n-Dotierstoffe auf. In manchen Ausführungsformen enthalten die n-Dotierstoffe Phosphor, Arsen oder andere geeignete n-Dotierstoffe. In manchen Ausführungsformen reicht die Dotierstoffkonzentration von etwa 1×1012 Atomen/cm2 bis etwa 1×1014 Atomen/cm2. Andere Dotierstoffkonzentrationen sind in dem Umfang der vorliegenden Offenbarung.
  • In manchen Ausführungsformen umfasst die Bildung der Source/Drain-Strukturelemente, dass ein Abschnitt des Substrats entfernt wird, um Vertiefungen bei einem Rand von Abstandhaltern zu bilden, und dann ein Füllprozess durchgeführt wird, indem die Vertiefungen in dem Substrat gefüllt werden. In manchen Ausführungsformen werden die Vertiefungen nach Entfernen einer Pad-Oxidschicht oder einer Opferoxidschicht geätzt, zum Beispiel ein Nassätzen oder ein Trockenätzen. In manchen Ausführungsformen wird der Ätzprozess durchgeführt, um einen Oberseitenoberflächenabschnitt des aktiven Gebiets, das an ein Isolationsgebiet angrenzt, wie ein STI-Gebiet, zu entfernen. In manchen Ausführungsformen wird der Füllprozess durch eine Epitaxie oder einen epitaktischen Prozess (Epi-Prozess) durchgeführt. In manchen Ausführungsformen werden die Vertiefungen unter Verwendung eines Wachstumsprozesses gefüllt, der gleichzeitig mit einem Ätzprozess läuft, wo eine Wachstumsrate des Wachstumsprozesses größer als eine Ätzrate des Ätzprozesses ist. In manchen Ausführungsformen werden die Vertiefungen unter Verwendung einer Kombination von Wachstumsprozess und Ätzprozess gefüllt. Zum Beispiel wird eine Schicht aus Material in der Vertiefung aufgewachsen und dann wird das aufgewachsene Material einem Ätzprozess unterzogen, um einen Abschnitt des Materials zu entfernen. Dann wird ein nachfolgender Wachstumsprozess an dem geätzten Material durchgeführt, bis eine gewünschte Dicke des Materials in der Vertiefung erzielt wird. In manchen Ausführungsformen fährt der Wachstumsprozess fort, bis eine Oberseitenoberfläche des Materials über der Oberseitenoberfläche des Substrats ist. In manchen Ausführungsformen wird der Wachstumsprozess fortgesetzt, bis die Oberseitenoberfläche des Materials mit der Oberseitenoberfläche des Substrats komplanar ist. In manchen Ausführungsformen wird ein Abschnitt des ersten Wells durch einen isotropen oder einen anisotropen Ätzprozess durchgeführt. Der Ätzprozess ätzt das erste Well selektiv, ohne eine Gate-Struktur und irgendwelche Abstandhalter zu ätzen. In manchen Ausführungsformen wird der Ätzprozess unter Verwendung eines reaktiven Ionenätzens (RIE), Nassätzens oder anderer geeigneter Techniken durchgeführt. In manchen Ausführungsformen wird ein Halbleitermaterial in den Vertiefungen abgeschieden, um die Source/Drain-Strukturelemente zu bilden. In manchen Ausführungsformen wird ein Epi-Prozess durchgeführt, um das Halbleitermaterial in den Vertiefungen abzuscheiden. In manchen Ausführungsformen umfasst der Epi-Prozess einen selektiven Epitaxiewachstumsprozess (SEG-Prozess), CVD-Prozess, Molekularstrahlepitaxie (MBE), andere geeignete Prozesse und/oder eine Kombination davon. Der Epi-Prozess verwendet gasförmige und/oder flüssige Vorprodukte, die mit einer Zusammensetzung vom Substrat interagieren. In manchen Ausführungsformen enthalten die Source/Drain-Strukturelemente epitaktisch aufgewachsenes Silizium (Epi-Si), Siliziumcarbid oder Siliziumgermanium. Source/Drain-Strukturelemente des IC-Bauelements, das dem Gate-Aufbau zugehörig ist, werden in manchen Fällen während des Epi-Prozesses in-situ dotiert oder sind undotiert. Wenn Source/Drain-Strukturelemente während des Epi-Prozesses undotiert sind, werden Source/Drain-Strukturelemente in manchen Fällen während eines nachfolgenden Prozesses dotiert. Der nachfolgende Dotierungsprozess wird durch eine Ionenimplantation, Plasmaimmersionsionenimplantation, Gas- und/oder Feststoffquellendiffusion, andere geeignete Prozesse und/oder eine Kombination davon erzielt. In manchen Ausführungsformen werden Source/Drain-Strukturelemente nach Bilden von Source/Drain-Strukturelementen und/oder nach dem nachfolgenden Dotierprozess weiter Temperprozessen unterzogen.
  • In Operation 904 von Verfahren 900 wird ein erstes leitfähiges Material über Source/Drain-Gebieten des Satzes von Transistoren auf einer ersten Ebene abgeschieden, wodurch ein erster Satz von Kontakten und ein zweiter Satz von Kontakten des Satzes von Transistoren gebildet wird. In manchen Ausführungsformen weist die erste Ebene von Verfahren 900 die MD-Ebene oder die POLY-Ebene auf.
  • In manchen Ausführungsformen weisen die Source/Drain-Gebiete des Satzes von Transistoren von Verfahren 900 die Source/Drain-Gebiete von einem oder mehreren Transistoren in dem Satz von aktiven Gebieten 202 auf. In manchen Ausführungsformen weist der Satz von Kontakten von Verfahren 900 zumindest den Satz von Kontakten 206 oder 406 auf. In manchen Ausführungsformen weist der Satz von Kontakten von Verfahren 900 Strukturelemente in der MD-Ebene auf.
  • In Operation 906 von Verfahren 900 wird ein erster Schneideprozess durchgeführt, um Abschnitte des ersten Satzes von Kontakten und des zweiten Satzes von Kontakten zu entfernen. In manchen Ausführungsformen weisen die entfernten Abschnitte des ersten Satzes von Kontakten und des zweiten Satzes von Kontakten von Verfahren 900 Strukturelemente ähnlich zumindest den Kontaktabschnitten von Kontakten 208a, 208b oder 408b auf. In manchen Ausführungsformen weisen die entfernten Abschnitte des Satzes von Kontakten von Verfahren 900 Strukturelemente in der MD-Ebene auf.
  • In manchen Ausführungsformen werden weitere Details von Operation 906, 910 und 918 in Operation 1006 von Verfahren 1000 (10) beschrieben.
  • In Operation 908 von Verfahren 900 wird ein Satz von Gates des Satzes von Transistoren auf der zweiten Ebene gebildet. In manchen Ausführungsformen weist der Satz von Gates von Verfahren 900 Gate-Gebiete auf, die den Satz von Gates 204, 404, 504, 604 oder 704 aufweisen. In manchen Ausführungsformen weist die zweite Ebene von Verfahren 900 die POLY-Ebene auf.
  • In manchen Ausführungsformen ist das Gate-Gebiet zwischen dem Drain-Gebiet und dem Source-Gebiet. In manchen Ausführungsformen ist das Gate-Gebiet über dem ersten Well und dem Substrat. In manchen Ausführungsformen umfasst Fertigen der Gate-Gebiete von Operation 906 Durchführen eines oder mehrerer Abscheidungsprozesse, um eine oder mehrere dielektrische Materialschichten zu bilden. In manchen Ausführungsformen umfasst ein Abscheidungsprozess eine chemische Gasphasenabscheidung (CVD), eine plasmaverstärkte CVD (PECVD), eine Atomschichtabscheidung (ALD) oder einen anderen Prozess, der zum Abscheiden einer oder mehrerer Materialschichten geeignet ist. In manchen Ausführungsformen umfasst Fertigen der Gate-Gebiete Durchführen eines oder mehrerer Abscheidungsprozesse, um eine oder mehrere leitfähige Materialschichten zu bilden. In manchen Ausführungsformen umfasst Fertigen der Gate-Gebiete Bilden von Gate-Elektroden oder Dummygate-Elektroden. In manchen Ausführungsformen umfasst Fertigen der Gate-Gebiete Abscheiden oder Aufwachsen zumindest einer dielektrischen Schicht, z.B. Gate-Dielektrikum. In manchen Ausführungsformen werden Gate-Gebiete unter Verwendung eines dotierten oder nichtdotierten polykristallinen Siliziums (oder Polysiliziums) gebildet. In manchen Ausführungsformen enthalten die Gate-Gebiete ein Metall, wie Al, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi, andere geeignete leitfähige Materialien oder Kombinationen davon.
  • In Operation 910 von Verfahren 900 wird ein zweiter Schneideprozess durchgeführt, um Abschnitte des Satzes von Gates zu entfernen. In manchen Ausführungsformen weisen die entfernten Abschnitte des Satzes von Gates von Verfahren 900 Strukturelemente ähnlich zumindest den entfernten Gate-Abschnitten von Gate-Struktur 205a, 505a, 505b oder 605a auf. In manchen Ausführungsformen weisen die entfernten Abschnitte des Satzes von Gates von Verfahren 900 Strukturelemente in der POLY-Ebene auf.
  • In Operation 912 von Verfahren 900 werden ein erster Satz von Durchkontaktierungen und ein zweiter Satz von Durchkontaktierungen gebildet.
  • In manchen Ausführungsformen ist der erste Satz von Durchkontaktierungen von Verfahren 900 in der VD. In manchen Ausführungsformen weist der erste Satz von Durchkontaktierungen von Verfahren 900 zumindest den Satz von Durchkontaktierungen 210, 410, 510 oder 610 auf.
  • In manchen Ausführungsformen ist der zweite Satz von Durchkontaktierungen von Verfahren 900 in der VG-Ebene. In manchen Ausführungsformen weist der zweite Satz von Durchkontaktierungen von Verfahren 900 zumindest den Satz von Durchkontaktierungen 212, 412, 512, 612, 712 oder 812 auf.
  • In manchen Ausführungsformen wird der erste Satz von Durchkontaktierungen über dem ersten Satz von Kontakten gebildet. In manchen Ausführungsformen wird der zweite Satz von Durchkontaktierungen über dem Satz von Gates gebildet.
  • In manchen Ausführungsformen umfasst Operation 912 Bilden eines ersten und zweiten Satzes von selbstausgerichteten Kontakten (SACs) in der isolierenden Schicht über der Vorderseite des Wafers. In manchen Ausführungsformen sind der erste und der zweite Satz von Durchkontaktierungen elektrisch mit zumindest dem Satz von Transistoren gekoppelt.
  • In Operation 914 von Verfahren 900 wird ein zweites leitfähiges Material auf einer dritten Ebene abgeschieden, wodurch ein erster Satz von Stromschienen und ein erster Satz von Signalleitungen gebildet wird. In manchen Ausführungsformen weist die dritte Ebene von Verfahren 900 die Mo-Schicht auf. In manchen Ausführungsformen umfasst Operation 914 zumindest Abscheiden eines ersten Satzes von leitfähigen Gebieten über der Vorderseite der IC.
  • In manchen Ausführungsformen weist der erste Satz von Stromschienen von Verfahren 900 einen oder mehrere Abschnitte von zumindest Leitern 220a oder 220g auf. In manchen Ausführungsformen weist der erste Satz von Signalleitungen von Verfahren 900 einen oder mehrere Abschnitte von zumindest Leitern 220c oder 220e auf.
  • In manchen Ausführungsformen wird Operation 914 durch eine erste Mo-Maske durchgeführt und Operation 916 wird durch eine zweite Mo-Maske durchgeführt, die sich von der ersten Mo-Maske unterscheidet.
  • In manchen Ausführungsformen ist der erste Satz von Stromschienen mit zumindest dem ersten Satz von Kontakten oder dem zweiten Satz von Kontakten durch den ersten Satz von Durchkontaktierungen elektrisch gekoppelt. In manchen Ausführungsformen ist der erste Satz von Signalleitungen mit zumindest dem Satz von Gates durch den zweiten Satz von Durchkontaktierungen elektrisch gekoppelt.
  • In Operation 916 von Verfahren 900 wird ein drittes leitfähiges Material auf der dritten Ebene abgeschieden, wodurch ein zweiter Satz von Stromschienen und ein zweiter Satz von Signalleitungen gebildet wird. In manchen Ausführungsformen umfasst Operation 916 zumindest Abscheiden eines zweiten Satzes von leitfähigen Gebieten über der Vorderseite der IC.
  • In manchen Ausführungsformen weist der zweite Satz von Stromschienen von Verfahren 900 einen oder mehrere Abschnitte von zumindest Leitern 220b oder 220h auf. In manchen Ausführungsformen weist der zweite Satz von Signalleitungen von Verfahren 900 einen oder mehrere Abschnitte von zumindest Leitern 220d oder 220f auf.
  • In manchen Ausführungsformen ist der zweite Satz von Stromschienen mit zumindest dem ersten Satz von Kontakten oder dem zweiten Satz von Kontakten durch den ersten Satz von Durchkontaktierungen elektrisch gekoppelt. In manchen Ausführungsformen ist der zweite Satz von Signalleitungen mit zumindest dem Satz von Gates durch den zweiten Satz von Durchkontaktierungen elektrisch gekoppelt.
  • In manchen Ausführungsformen werden Operation 914 und 916 durch zumindest zwei oder mehr Mo-Masken durchgeführt.
  • In Operation 918 von Verfahren 900 wird ein dritter Schneideprozess durchgeführt, um Abschnitte von zumindest dem ersten Satz von Signalleitungen oder dem zweiten Satz von Signalleitungen zu entfernen. In manchen Ausführungsformen weisen die entfernten Abschnitte des ersten Satzes von Signalleitungen oder des zweiten Satzes von Signalleitungen von Verfahren 900 Strukturelemente ähnlich zumindest den entfernten Leitern 222a und 222b auf. In manchen Ausführungsformen weisen die entfernten Abschnitte des Satzes von Gates von Verfahren 900 Strukturelemente in der Mo-Ebene auf.
  • In Operation 920 von Verfahren 900 wird ein dritter Satz von Durchkontaktierungen gebildet. In manchen Ausführungsformen ist der dritte Satz von Durchkontaktierungen von Verfahren 900 in der Vo-Ebene. In manchen Ausführungsformen weist der dritte Satz von Durchkontaktierungen von Verfahren 900 zumindest den Satz von Durchkontaktierungen 224 auf. In manchen Ausführungsformen wird der dritte Satz von Durchkontaktierungen über zumindest dem ersten Satz von Signalleitungen oder dem zweiten Satz von Signalleitungen gebildet.
  • In manchen Ausführungsformen umfasst Operation 920 Bilden eines ersten Satzes von selbstausgerichteten Kontakten (SACs) in der isolierenden Schicht über der Vorderseite des Wafers. In manchen Ausführungsformen ist der dritte Satz von Durchkontaktierungen mit zumindest dem Satz von Transistoren elektrisch gekoppelt.
  • In Operation 922 von Verfahren 900 wird ein viertes leitfähiges Material auf einer vierten Ebene abgeschieden, wodurch ein erster Satz von Leitern gebildet wird. In manchen Ausführungsformen weist die vierte Ebene von Verfahren 900 die M1-Schicht auf. In manchen Ausführungsformen weist der erste Satz von Leitern von Verfahren 900 einen oder mehrere Leiter ähnlich zumindest Leitern in der M1-Ebene auf.
  • In manchen Ausführungsformen umfassen eine oder mehrere von Operationen 904, 906, 908, 910, 912, 914, 916, 918, 920 oder 922 von Verfahren 900, eine Kombination von Fotolithografie- und Materialentfernungsprozessen zu verwenden, um Öffnungen in einer isolierenden Schicht (nicht gezeigt) über dem Substrat zu bilden. In manchen Ausführungsformen umfasst der Fotolithografieprozess Strukturieren eines Fotolacks, wie eines positiven Fotolacks oder eines negativen Fotolacks. In manchen Ausführungsformen umfasst der Fotolithografieprozess Bilden einer Hartmaske, einer antireflektierenden Struktur oder einer anderen geeigneten Fotolithografiestruktur. In manchen Ausführungsformen umfasst der Materialentfernungsprozess einen Nassätzprozess, einen Trockenätzprozess, einen RIE-Prozess, Laserbohren oder einen anderen geeigneten Ätzprozess. Die Öffnungen werden dann mit leitfähigem Material, z.B. Kupfer, Aluminium, Titan, Nickel, Wolfram oder anderem geeigneten leitfähigen Material, gefüllt. In manchen Ausführungsformen werden die Öffnungen unter Verwendung von CVD, PVD, Sputtern, ALD oder einem anderen geeigneten Bildungsprozess gefüllt.
  • In manchen Ausführungsformen werden zumindest eine oder mehrere Operationen von Verfahren 900 von System 1300 von 13 durchgeführt. In manchen Ausführungsformen wird zumindest ein Verfahren, wie zuvor besprochenes Verfahren 900, als Ganzes oder zum Teil von zumindest einem Herstellungssystem, aufweisend System 1300, durchgeführt. Eine oder mehrere Operationen von Verfahren 900 werden von IC-Fab 1340 (13) durchgeführt, um IC-Bauelement 1360 zu fertigen. In manchen Ausführungsformen werden eine oder mehrere der Operationen von Verfahren 900 von Fertigungswerkzeugen 1352 durchgeführt, um Wafer 1342 zu fertigen.
  • In manchen Ausführungsformen enthält das leitfähige Material Kupfer, Aluminium, Titan, Nickel, Wolfram oder ein anderes geeignetes leitfähiges Material. In manchen Ausführungsformen werden die Öffnungen und Gräben unter Verwendung von CVD, PCD, Sputtern, ALD oder einem anderen geeigneten Bildungsprozess gefüllt. In manchen Ausführungsformen wird, nachdem leitfähiges Material in einer oder mehreren von Operationen 904, 906, 908, 910, 912, 914, 916, 918, 920 oder 922 abgeschieden ist, das leitfähige Material planarisiert, um eine Ebenenoberfläche für nachfolgende Schritte bereitzustellen.
  • In manchen Ausführungsformen werden eine oder mehrere der Operationen von Verfahren 900, 1000 oder 1100 nicht durchgeführt.
  • Eine oder mehrere der Operationen von Verfahren 1000-1100 werden von einem Verarbeitungsbauelement durchgeführt, das dazu eingerichtet ist, Anweisungen zum Herstellen einer IC, wie zumindest IC 200, 400, 500, 600, 700 oder 800, auszuführen. In manchen Ausführungsformen werden eine oder mehrere Operationen von Verfahren 1000-1100 unter Verwendung eines selben Verarbeitungsbauelements wie dem in einer oder mehreren unterschiedlichen Operationen von Verfahren 1000-1100 verwendeten durchgeführt. In manchen Ausführungsformen wird ein anderes Verarbeitungsbauelement zum Durchführen einer oder mehrerer Operationen von Verfahren 1000-1100 verwendet als jenes, das zum Durchführen einer mehrerer unterschiedlicher Operationen von Verfahren 1000-1100 verwendet wird. In manchen Ausführungsformen ist eine andere Reihenfolge von Operationen von Verfahren 900, 1000 oder 1100 innerhalb des Umfangs der vorliegenden Offenbarung. Verfahren 900,1000 oder 1100 umfasst beispielhafte Operationen, die Operationen werden aber nicht unbedingt in der gezeigten Reihenfolge durchgeführt. Operationen in Verfahren 900, 1000 oder 1100 können in Übereinstimmung mit dem Wesen und Umfang offenbarter Ausführungsformen hinzugefügt, ersetzt, in der Reihenfolge verändert und/oder beseitigt werden, wie es geeignet ist.
  • 10 ist ein Ablaufdiagramm eines Verfahrens 1000 zum Bilden oder Herstellen einer IC in Übereinstimmung mit manchen Ausführungsformen. Es wird verstanden, dass zusätzliche Operationen vor, während und/oder nach dem in 10 abgebildeten Verfahren 1000 durchgeführt werden können und dass manche anderen Operationen nur kurz hierin beschrieben sein können. In manchen Ausführungsformen ist das Verfahren 1000 verwendbar, um ICs zu bilden, wie zumindest IC 200, 400, 500, 600, 700 oder 800. In manchen Ausführungsformen ist das Verfahren 1000 verwendbar, um ICs zu bilden, die ähnliche Strukturelemente und ähnliche strukturelle Beziehungen wie eines oder mehrere von Layoutdesign 100 oder 300 aufweisen.
  • In Operation 1002 von Verfahren 1000 wird ein Layoutdesign einer IC erzeugt. Operation 1002 wird von einem Verarbeitungsbauelement (z.B. Prozessor 1202 (12)) durchgeführt, das dazu eingerichtet ist, Anweisungen zum Erzeugen eines Layoutdesigns auszuführen. In manchen Ausführungsformen weist das Layoutdesign von Verfahren 1000 eine oder mehrere Strukturen von zumindest Layoutdesign 100 oder 300 oder ein oder mehrere Strukturelemente ähnlich zumindest IC 200, 400, 500, 600, 700 oder 800 auf. In manchen Ausführungsformen ist das Layoutdesign der vorliegenden Anmeldung in einem grafischen Datenbanksystem-Dateiformat (GDSII-Dateiformat).
  • In Operation 1004 von Verfahren 1000 wird die IC basierend auf dem Layoutdesign hergestellt. In manchen Ausführungsformen umfasst Operation 1004 von Verfahren 1000 Herstellen zumindest einer Maske basierend auf dem Layoutdesign und Herstellen der IC basierend auf der zumindest einen Maske. In manchen Ausführungsformen ist Operation 1004 eine Ausführungsform von Verfahren 900.
  • In Operation 1006 von Verfahren 1000 wird ein Abschnitt der IC durch einen oder mehrere Schneideprozesse entfernt. In manchen Ausführungsformen ist Operation 1006 eine Ausführungsform von einer oder mehreren von Operationen 906, 910 oder 918 von Verfahren 900.
  • In manchen Ausführungsformen umfasst Operation 1006 Entfernen eines oder mehrerer Gate-Abschnitte von dem Gate durch einen oder mehrere Schnitt-Poly-Prozesse (CPO-Prozesse). In manchen Ausführungsformen umfassen der eine oder die mehreren Schnitt-Poly-Prozesse (CPO-Prozesse) von Operation 1006 Entfernen eines Abschnitts 205 von Gate-Struktur 204, wodurch Gate-Struktur 204a1, 204b1, 20,4C1 und entsprechende Gate-Struktur 204a2, 204b2, 204c2 gebildet werden. In manchen Ausführungsformen entspricht der entfernte Abschnitt 205 der Gate-Struktur 204 einem polygeschnittenen Gebiet (z.B. polygeschnittene Strukturelementstruktur 105).
  • In manchen Ausführungsformen wird der Abschnitt 205 der Gate-Struktur 204, der in Operation 1006 entfernt wird, in Layoutdesign 100 durch polygeschnittene Strukturelementstruktur 105 identifiziert. In manchen Ausführungsformen identifiziert die polygeschnittene Strukturelementstruktur 105 eine Stelle des entfernten Abschnitts 205 der Gate-Struktur 204 von IC 200.
  • In manchen Ausführungsformen umfasst Operation 1006 Entfernen eines oder mehrerer Kontaktabschnitte von dem Kontakt durch einen oder mehrere geschnittene-MD-Prozesse (CMD-Prozesse). In manchen Ausführungsformen umfassen der eine oder die mehreren CMD-Prozesse von Operation 1006 Entfernen eines Abschnitts 208 von Kontakt 206, wodurch Kontakt 206a1, 206c1, 206d1 und entsprechender Kontakt 206a2, 206c2, 206d2 gebildet werden. In manchen Ausführungsformen entspricht der entfernte Abschnitt 208 des Kontakts 206 einem geschnittenen MD-Gebiet (z.B. geschnittene Strukturelementstruktur 108).
  • In manchen Ausführungsformen wird der Abschnitt 208 des Kontakts 206, der in Operation 1006 entfernt wird, in Layoutdesign 100 von geschnittener Strukturelementstruktur 108 identifiziert. In manchen Ausführungsformen identifiziert die geschnittene Strukturelementstruktur 108 eine Stelle des entfernten Kontakts 208 des Kontakts 206 von IC 200.
  • In manchen Ausführungsformen umfasst Operation 1006 Entfernen eines oder mehrerer leitfähiger Abschnitte von dem Leiter durch einen oder mehrere geschnittene-Mo-Prozesse (CMo-Prozesse). In manchen Ausführungsformen umfassen der eine oder die mehreren CMo-Prozesse von Operation 1006 Entfernen eines Abschnitts 222a, 222b entsprechender Leiter 220d, 220e. In manchen Ausführungsformen sind die entfernten Abschnitte 222a, 222b entsprechender Leiter 220d, 220e entsprechende geschnittene Mo-Gebiete (z.B. geschnittene Strukturelementstruktur 222).
  • In manchen Ausführungsformen wird der Abschnitt 222 des Leiters 220, der in Operation 1006 entfernt wird, in Layoutdesign 100 durch geschnittene Strukturelementstruktur 122 identifiziert. In manchen Ausführungsformen identifiziert die geschnittene Strukturelementstruktur 122 eine Stelle des entfernten Leiters 222 des Leiters 220 von IC 200.
  • In manchen Ausführungsformen wird Operation 1006 durch einen oder mehrere Entfernungsprozesse durchgeführt. In manchen Ausführungsformen umfassen der eine oder die mehreren Entfernungsprozesse einen oder mehrere Ätzprozesse, die dazu geeignet sind, einen Abschnitt von Gate-Struktur 204, Kontakt 206 oder Leiter 220 zu entfernen. In manchen Ausführungsformen umfasst der Ätzprozess von Operation 1006 Identifizieren eines Abschnitts der Gate-Struktur 205, des Kontakts 208 oder des Leiters 222, der zu entfernen ist, und Ätzen des Abschnitts der Gate-Struktur 205, des Kontakts 208 oder Leiters 222, der zu entfernen ist. In manchen Ausführungsformen wird eine Maske verwendet, um Abschnitte der Gate-Struktur 205, des Kontakts 208 oder Leiters 222 zu bestimmen, die zu schneiden oder entfernen sind. In manchen Ausführungsformen ist die Maske eine Hartmaske. In manchen Ausführungsformen ist die Maske eine Weichmaske. In manchen Ausführungsformen entspricht Ätzen Plasmaätzen, reaktivem Ionenätzen, chemischem Ätzen, Trockenätzen, Nassätzen, anderen geeigneten Prozessen, einer beliebigen Kombination davon oder dergleichen. In manchen Ausführungsformen ist Operation 1004 oder 1006 von Verfahren 1000 verwendbar, um eine oder mehrere ICs herzustellen, die einen oder mehrere der in 1A-1D oder 2A-2H beschriebenen Vorteile aufweisen und eine ähnlich ausführliche Beschreibung wird deshalb ausgelassen.
  • In manchen Ausführungsformen resultiert Operation 1006 in der Bildung von IC 200, 400, 500, 600, 700 oder 800. In manchen Ausführungsformen wird Operation 1006 nicht durchgeführt.
  • 11 ist ein Ablaufdiagramm eines Verfahrens 1100 zum Erzeugen eines Layoutdesigns einer IC in Übereinstimmung mit manchen Ausführungsformen. Es wird verstanden, dass zusätzliche Operationen vor, während und/oder nach dem in 11 abgebildeten Verfahren 1000 durchgeführt werden können und dass manche anderen Prozesse nur kurz hierin beschrieben sein können. In manchen Ausführungsformen ist Verfahren 1100 eine Ausführungsform von Operation 1002 von Verfahren 1000. In manchen Ausführungsformen ist Verfahren 1100 verwendbar, um eine oder mehrere Layoutstrukturen von zumindest Layoutdesign 100 oder 300, oder ein oder mehrere Strukturelemente ähnlich zumindest IC 200, 400, 500, 600, 700 oder 800 zu erzeugen.
  • In manchen Ausführungsformen ist Verfahren 1100 verwendbar, um eine oder mehrere Layoutstrukturen zu erzeugen, die strukturelle Beziehungen aufweisen, umfassend Ausrichtung, Längen und Breiten, wie auch Einrichtungen und Schichten von zumindest Layoutdesign 100 oder 300, oder ein oder mehrere Strukturelemente ähnlich zumindest IC 200, 400, 500, 600, 700 oder 800 und eine ähnlich ausführliche Beschreibung wird in 11 zur Kürze nicht beschrieben.
  • In Operation 1102 von Verfahren 1100 wird ein Satz von aktiven Gebietsstrukturen erzeugt oder auf dem Layoutdesign platziert. In manchen Ausführungsformen umfasst der Satz von aktiven Gebietsstrukturen von Verfahren 1100 zumindest Abschnitte von einer oder mehreren Strukturen vom Satz von aktiven Gebietsstrukturen 102. In manchen Ausführungsformen weist der Satz von aktiven Gebietsstrukturen von Verfahren 1100 eine oder mehrere Gebiete ähnlich dem Satz von aktiven Gebieten 202 auf.
  • In Operation 1104 von Verfahren 1100 wird ein Satz von Gate-Strukturen erzeugt oder auf dem Layoutdesign platziert. In manchen Ausführungsformen weist der Satz von Gate-Strukturen von Verfahren 1100 zumindest Abschnitte von einer oder mehreren Gate-Strukturen vom Satz von Gate-Strukturen 104 auf. In manchen Ausführungsformen weist der Satz von Gate-Strukturen von Verfahren 1100 eine oder mehrere Gate-Strukturen ähnlich zumindest dem Satz von Gates 204, 404, 504, 604 oder 704 auf.
  • In Operation 1106 von Verfahren 1100 wird ein erster Satz von geschnittenen Strukturen erzeugt oder auf dem Layoutdesign platziert. In manchen Ausführungsformen weist der erste Satz von geschnittenen Strukturen von Verfahren 1100 zumindest Abschnitte einer oder mehrerer geschnittener Strukturen des Satzes von polygeschnittenen Strukturelementstrukturen 105 auf.
  • In manchen Ausführungsformen weist der erste Satz von geschnittenen Strukturen von Verfahren 1100 eine oder mehrere geschnittene Strukturen ähnlich zumindest Gate-Abschnitten von Gate-Struktur 205a, 505a, 505b oder 605a auf, die während Operation 1006 von Verfahren 1000 (10) entfernt werden.
  • In Operation 1108 von Verfahren 1100 wird ein Satz von Kontaktstrukturen erzeugt oder auf dem Layoutdesign platziert. In manchen Ausführungsformen weist der Satz von Kontaktstrukturen von Verfahren 1100 zumindest Abschnitte von einer oder mehreren Strukturen von zumindest dem Satz von Kontaktstrukturen 106 auf. In manchen Ausführungsformen weist der Satz von Kontaktstrukturen von Verfahren 1100 eine oder mehrere Gate-Strukturen ähnlich zumindest dem Satz von Kontakt 206 oder 406 auf.
  • In Operation 1110 von Verfahren 1100 wird ein zweiter Satz von geschnittenen Strukturen erzeugt oder auf dem Layoutdesign platziert. In manchen Ausführungsformen weist der zweite Satz von geschnittenen Strukturen von Verfahren 1100 zumindest Abschnitte von einer oder mehreren geschnittenen Strukturen des Satzes von geschnittenen Kontaktstrukturelementstrukturen 108 auf.
  • In manchen Ausführungsformen weist der zweite Satz von geschnittenen Strukturen von Verfahren 1100 eine oder mehrere geschnittene Strukturen ähnlich zumindest Kontaktabschnitten von Kontakten 208a, 208b oder 408b auf, die während Operation 1006 von Verfahren 1000 (10) entfernt werden.
  • In Operation 1112 von Verfahren 1100 werden ein erster Satz von Durchkontaktierungsstrukturen und ein zweiter Satz von Durchkontaktierungsstrukturen erzeugt oder auf dem Layoutdesign platziert. In manchen Ausführungsformen weist der erste Satz von Durchkontaktierungsstrukturen von Verfahren 1100 zumindest Abschnitte von einer oder mehreren Strukturen vom Satz von Durchkontaktierungsstrukturen 110 auf. In manchen Ausführungsformen weist der erste Satz von Durchkontaktierungsstrukturen von Verfahren 1100 eine oder mehrere Durchkontaktierungsstrukturen ähnlich zumindest dem Satz von Durchkontaktierungen 210, 410, 510 oder 610 auf. In manchen Ausführungsformen weist der erste Satz von Durchkontaktierungsstrukturen von Verfahren 1100 eine oder mehrere Durchkontaktierungsstrukturen ähnlich zumindest Durchkontaktierungen in der VD-Schicht auf.
  • In manchen Ausführungsformen weist der zweite Satz von Durchkontaktierungsstrukturen von Verfahren 1100 zumindest Abschnitte von einer oder mehreren Strukturen vom Satz von Durchkontaktierungsstrukturen 112 auf. In manchen Ausführungsformen weist der zweite Satz von Durchkontaktierungsstrukturen von Verfahren 1100 eine oder mehrere Durchkontaktierungsstrukturen ähnlich zumindest dem Satz von Durchkontaktierungen 212, 412, 512, 612, 712 oder 812 auf. In manchen Ausführungsformen weist der zweite Satz von Durchkontaktierungsstrukturen von Verfahren 1100 eine oder mehrere Durchkontaktierungen ähnlich zumindest Durchkontaktierungen in der VG-Schicht auf.
  • In Operation 1114 von Verfahren 1100 wird ein erster Satz von leitfähigen Strukturen erzeugt oder auf dem Layoutdesign platziert. In manchen Ausführungsformen weist der erste Satz von leitfähigen Strukturen von Verfahren 1100 zumindest Abschnitte von einer oder mehreren leitfähigen Strukturelementstrukturen von zumindest dem Satz von leitfähigen Strukturelementstrukturen 120 auf. In manchen Ausführungsformen weist der erste Satz von leitfähigen Strukturen von Verfahren 1100 eine oder mehrere leitfähige Strukturelementstrukturen ähnlich zumindest dem Satz von Leitern 220 auf. In manchen Ausführungsformen weist der erste Satz von leitfähigen Strukturen von Verfahren 1100 einen oder mehrere Leiter ähnlich zumindest Leitern in der Mo-Schicht auf.
  • In Operation 1116 von Verfahren 1100 wird ein dritter Satz von geschnittenen Strukturen erzeugt oder auf dem Layoutdesign platziert. In manchen Ausführungsformen weist der dritte Satz von geschnittenen Strukturen von Verfahren 1100 zumindest Abschnitte von einer oder mehreren geschnittenen Strukturen des Satzes von leitfähigen Strukturelementstrukturen 120 auf.
  • In manchen Ausführungsformen weist der dritte Satz von geschnittenen Strukturen von Verfahren 1100 eine oder mehrere geschnittene Strukturen ähnlich zumindest Abschnitten von Leitern 222a und 222b auf, die während Operation 1006 von Verfahren ( 10) entfernt werden.
  • In Operation 1118 von Verfahren 1100 wird ein dritter Satz von Durchkontaktierungsstrukturen erzeugt oder auf dem Layoutdesign platziert. In manchen Ausführungsformen weist der dritte Satz von Durchkontaktierungsstrukturen von Verfahren 1100 zumindest Abschnitte von einer oder mehreren Strukturen vom Satz von Durchkontaktierungsstrukturen 124 auf. In manchen Ausführungsformen weist der dritte Satz von Durchkontaktierungsstrukturen von Verfahren 1100 eine oder mehrere Durchkontaktierungsstrukturen ähnlich zumindest dem Satz von Durchkontaktierungen 224 auf. In manchen Ausführungsformen weist der dritte Satz von Durchkontaktierungsstrukturen von Verfahren 1100 eine oder mehrere Durchkontaktierungen ähnlich zumindest Durchkontaktierungen in der Vo-Schicht auf.
  • In Operation 1120 von Verfahren 1100 wird ein zweiter Satz von leitfähigen Strukturen erzeugt oder auf dem Layoutdesign platziert. In manchen Ausführungsformen weist der zweite Satz von leitfähigen Strukturen von Verfahren 1100 zumindest Abschnitte von einer oder mehreren leitfähigen Strukturelementstrukturen von zumindest dem Satz von leitfähigen Strukturelementstrukturen 130 auf. In manchen Ausführungsformen weist der zweite Satz von leitfähigen Strukturen von Verfahren 1100 eine oder mehrere leitfähige Strukturelementstrukturen ähnlich zumindest dem Satz von Leitern 230 auf. In manchen Ausführungsformen weist der zweite Satz von leitfähigen Strukturen von Verfahren 1100 einen oder mehrere Leiter ähnlich zumindest Leitern in der M1-Schicht auf.
  • 12 ist eine schematische Ansicht eines Systems 1200 zum Gestalten eines IC-Layoutdesigns und herstellen einer IC-Schaltung in Übereinstimmung mit manchen Ausführungsformen.
  • In manchen Ausführungsformen erzeugt oder platziert System 1200 ein oder mehrere hierin beschriebene IC-Layoutdesigns. System 1200 weist einen Hardwareprozessor 1202 und ein nichttransitorisches, computerlesbares Speichermedium 1204 (z.B. Speicher 1204) auf, das mit dem Computerprogrammcode 1206, d.h. einem Satz von ausführbaren Anweisungen 1206, encodiert ist, d.h. ihn speichert. Computerlesbares Speichermedium 1204 ist dazu eingerichtet, sich mit Herstellungsmaschinen zum Erzeugen der IC zu vernetzen. Der Prozessor 1202 ist mit dem computerlesbaren Speichermedium 1204 über eine Sammelschiene 1208 elektrisch gekoppelt. Der Prozessor 1202 ist auch mit einer I/O-Schnittstelle 1210 durch Sammelschiene 1208 elektrisch gekoppelt. Eine Netzwerkschnittstelle 1212 ist auch mit dem Prozessor 1202 über Sammelschiene 1208 elektrisch gekoppelt. Netzwerkschnittstelle 1212 ist mit einem Netzwerk 1214 verbunden, sodass Prozessor 1202 und computerlesbares Speichermedium 1204 im Stande sind, sich mit externen Elementen über Netzwerk 1214 zu verbinden. Der Prozessor 1202 ist dazu eingerichtet, den Computerprogrammcode 1206, der in dem computerlesbaren Speichermedium 1204 encodiert ist, auszuführen, um System 1200 zu veranlassen, zum Durchführen eines Abschnitts oder aller der in Verfahren 1000-1100 beschriebenen Operationen verwendbar zu sein.
  • In manchen Ausführungsformen ist der Prozessor 1202 eine zentrale Verarbeitungseinheit (CPU), ein Multiprozessor, ein verteiltes Verarbeitungssystem, eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder eine geeignete Verarbeitungseinheit.
  • In manchen Ausführungsformen ist das computerlesbare Speichermedium 1204 ein elektronisches, magnetisches, optisches, elektromagnetisches, infrarotes und/oder ein Halbleitersystem (oder eine Vorrichtung oder ein Bauelement). Zum Beispiel weist das computerlesbare Speichermedium 1204 einen Halbleiter oder Festzustandsspeicher, ein Magnetband, eine entfernbare Computerdiskette, einen Direktzugriffspeicher (RAM), einen Nur-Lese-Speicher (ROM), einen festen magnetischen Datenträger und/oder einen optischen Datenträger auf. In manchen Ausführungsformen, die optische Datenträger verwenden, weist das computerlesbare Speichermedium 1204 eine Compact Disk-Read Only Memory (CD-ROM), eine Compact Disk-Read/Write (CD-R/W) und/oder eine Digital Video Disc (DVD) auf.
  • In manchen Ausführungsformen speichert das Speichermedium 1204 den Computerprogrammcode 1206, der dazu eingerichtet ist, System 1200 zu veranlassen, Verfahren 1000-1100 durchzuführen. In manchen Ausführungsformen speichert das Speichermedium 1204 auch Informationen, die zum Durchführen von Verfahren 1000-1100 benötigt werden, wie auch Informationen, die während Durchführens von Verfahren 1000-1100 erzeugt werden, wie Layoutdesign 1216, Anwenderschnittstelle 1218 und Fertigungswerkzeug 1220 und/oder einen Satz von ausführbaren Anweisungen, um die Operation von Verfahren 1000-1100 durchzuführen. In manchen Ausführungsformen weist Layoutdesign 1216 eine oder mehrere Layoutstrukturen von zumindest Layoutdesign 100 oder 300 oder Strukturelemente ähnlich zumindest IC 200, 400, 500, 600, 700 oder 800 auf.
  • In manchen Ausführungsformen speichert das Speichermedium 1204 Anweisungen (z.B. Computerprogrammcode 1206) zum Vernetzen mit Herstellungsmaschinen. Die Anweisungen (z.B. Computerprogrammcode 1206) ermöglichen Prozessor 1202, Herstellungsanweisungen zu erzeugen, die von den Herstellungsmaschinen lesbar sind, um effektiv Verfahren 1000-1100 während eines Herstellungsprozesses zu implementieren.
  • System 1200 weist I/O-Schnittstelle 1210 auf. I/O-Schnittstelle 1210 ist mit externen Schaltkreisen gekoppelt. In manchen Ausführungsformen weist I/O-Schnittstelle 1210 eine Tastatur, ein Tastenfeld, eine Maus, einen Steuerball, ein Steuerfeld und/oder Pfeilrichtungstasten zum Kommunizieren von Informationen und Befehlen an Prozessor 1202 auf.
  • System 1200 weist auch Netzwerkschnittstelle 1212 mit dem Prozessor 1202 gekoppelt auf. Netzwerkschnittstelle 1212 erlaubt System 1200 mit Netzwerk 1214 zu kommunizieren, mit dem ein oder mehrere andere Computersysteme verbunden sind. Netzwerkschnittstelle 1212 weist drahtlose Netzwerkschnittstellen wie BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA auf; oder kabelgebundene Netzwerkschnittstellen wie ETHERNET, USB oder IEEE-2094. In manchen Ausführungsformen ist Verfahren 1000-1100 in zwei oder mehr Systemen 1200 implementiert und Informationen wie Layoutdesign und Anwenderschnittstelle werden zwischen unterschiedlichen Systemen 1200 durch Netzwerk 1214 ausgetauscht.
  • System 1200 ist dazu eingerichtet, Informationen bezüglich eines Layoutdesigns durch I/O-Schnittstelle 1210 oder Netzwerkschnittstelle 1212 zu empfangen . Die Informationen werden an Prozessor 1202 durch Sammelschiene 1208 übermittelt, um ein Layoutdesign zum Erzeugen zumindest von IC 200, 400, 500, 600, 700 oder 800 zu ermitteln. Das Layoutdesign wird dann in computerlesbarem Speichermedium 1204 als Layoutdesign 1216 gespeichert. System 1200 ist dazu eingerichtet, Informationen bezüglich einer Anwenderschnittstelle durch I/O-Schnittstelle 1210 oder Netzwerkschnittstelle 1212 zu empfangen. Die Informationen werden in computerlesbarem Medium 1204 als Anwenderschnittstelle 1218 gespeichert. System 1200 ist dazu eingerichtet, Informationen bezüglich eines Fertigungswerkzeugs 1220 durch I/O-Schnittstelle 1210 oder Netzwerkschnittstelle 1212 zu empfangen. Die Informationen werden in computerlesbarem Medium 1204 als Fertigungswerkzeug 1220 gespeichert. In manchen Ausführungsformen weist das Fertigungswerkzeug 1220 Fertigungsinformationen auf, die von System 1200 genutzt werden. In manchen Ausführungsformen entspricht das Fertigungswerkzeug 1220 Maskenfertigung 1334 von 13.
  • In manchen Ausführungsformen ist Verfahren 1000-1100 als eine eigenständige Softwareanwendung zur Ausführung durch einen Prozessor implementiert. In manchen Ausführungsformen ist Verfahren 1000-1100 als eine Softwareanwendung implementiert, die ein Teil einer zusätzlichen Softwareanwendung ist. In manchen Ausführungsformen ist Verfahren 1000-1100 als eine Erweiterung für eine Softwareanwendung implementiert. In manchen Ausführungsformen ist Verfahren 1000-1100 als eine Softwareanwendung implementiert, die ein Abschnitt eines EDA-Werkzeugs ist. In manchen Ausführungsformen ist Verfahren 1000-1100 als eine Softwareanwendung implementiert, die von einem EDA-Werkzeug verwendet wird. In manchen Ausführungsformen wird das EDA-Werkzeug verwendet, um ein Layout des IC-Bauelements zu erzeugen. In manchen Ausführungsformen wird das Layout auf einem nichttransitorischen computerlesbaren Medium gespeichert. In manchen Ausführungsformen wird das Layout unter Verwendung eines Werkzeugs, wie VIRTUOSO®, das von CADENCE DESIGN SYSTEMS, Inc. verfügbar ist, oder einem anderen geeigneten Layouterzeugungswerkzeug erzeugt. In manchen Ausführungsformen wird das Layout basierend auf einer Netzliste erzeugt, die basierend auf dem schematischen Design erstellt wird. In manchen Ausführungsformen wird Verfahren 1000-1100 durch ein Herstellungsbauelement implementiert, um eine IC unter Verwendung eines Satzes von Masken, die basierend auf einem oder mehreren Layoutdesigns hergestellt werden, die von System 1200 erzeugt werden, herzustellen. In manchen Ausführungsformen ist System 1200 eine Herstellungsvorrichtung, die dazu eingerichtet ist, eine IC unter Verwendung eines Satzes von Masken, die basierend auf einem oder mehreren Layoutdesigns der vorliegenden Offenbarung hergestellt werden, herzustellen. In manchen Ausführungsformen erzeugt System 1200 von 12 Layoutdesigns einer IC, die kleiner als andere Ansätze sind. In manchen Ausführungsformen erzeugt System 1200 von 12 Layoutdesigns von IC-Struktur, die weniger Fläche belegen und bessere Weiterleitungsressourcen als andere Ansätze bereitstellen.
  • 13 ist ein Blockdiagramm eines IC-Herstellungssystems (Integrated-Circuit-Herstellungssystem) 1300 und ein damit verknüpfter IC-Herstellungsablauf in Übereinstimmung mit zumindest einer Ausführungsform der vorliegenden Offenbarung. In manchen Ausführungsformen, basierend auf einem Layoutdiagramm, wird zumindest eines von (A) einer oder mehreren Halbleitermasken oder (B) zumindest einer Komponente in einer Schicht von einer Halbleiter-IC unter Verwendung von Herstellungssystem 1300 gefertigt.
  • In 13 weist IC-Herstellungssystem 1300 (hierin nachfolgend „System 1300“) Entitäten, wie einen Designbetrieb 1320, einen Maskenbetrieb 1330 und einen IC-Hersteller/Fertiger („Fab“) 1340 auf, die miteinander bei dem Design, der Entwicklung und Herstellungszyklen und/oder Diensten bezüglich Herstellen eines IC-Bauelements 1360 interagieren. Die Entitäten in System 1300 sind durch ein Kommunikationsnetzwerk verbunden. In manchen Ausführungsformen ist das Kommunikationsnetzwerk ein einzelnes Netzwerk. In manchen Ausführungsformen ist das Kommunikationsnetzwerk eine Vielfalt unterschiedlicher Netzwerke, wie ein Intranet und das Internet. Das Kommunikationsnetzwerk weist kabelgebundene und/oder drahtlose Kommunikationskanäle auf. Jede Entität interagiert mit einer oder mehreren der anderen Entitäten und stellt Dienste an eine oder mehrere der anderen Entitäten bereit und/oder empfängt Dienste von diesen. In manchen Ausführungsformen werden eine oder mehrere von Designbetrieb 1320, Maskenbetrieb 1330 und IC-Fab 1340 von einem einzelnen größeren Unternehmen besessen. In manchen Ausführungsformen bestehen einer oder mehrere von Designbetrieb 1320, Maskenbetrieb 1330 und IC-Fab 1340 in einer gemeinsamen Anlage nebeneinander und verwenden gemeinsame Ressourcen.
  • Designbetrieb (oder Designteam) 1320 erzeugt ein IC-Designlayout 1322. IC-Designlayout 1322 weist verschiedene geometrische Strukturen auf, die für ein IC-Bauelement 1360 designiert sind. Die geometrischen Strukturen entsprechen Strukturen aus Metall-, Oxid- oder Halbleiterschichten, die die verschiedenen Komponenten von dem zu fertigenden IC-Bauelement 1360 ausmachen. Die verschiedenen Schichten werden kombiniert, um verschiedene IC-Strukturelemente zu bilden. Zum Beispiel weist ein Abschnitt von IC-Designlayout 1322 verschiedene IC-Strukturelemente auf, wie ein aktives Gebiet, Gate-Elektrode, Source-Elektrode und Drain-Elektrode, Metallleitungen oder Durchkontaktierungen einer Zwischenschicht-Zwischenverbindung und Öffnungen für Bondingpads, die in einem Halbleitersubstrat (wie ein Siliziumwafer) zu bilden sind, und verschiedene Materialschichten, die auf dem Halbleitersubstrat angeordnet sind. Designbetrieb 1320 implementiert eine ordentliche Designprozedur, um IC-Designlayout 1322 zu bilden. Die Designprozedur weist eines oder mehreres von Logikdesign, physischem Design oder Platzierung und Route auf. IC-Designlayout 1322 ist in einer oder mehreren Datendateien dargestellt, die Informationen über die geometrischen Strukturen aufweisen. Zum Beispiel kann IC-Designlayout 1322 in einem GDSII-Dateiformat oder DFII-Dateiformat ausgedrückt werden.
  • Maskenbetrieb 1330 weist Datenaufbereitung 1332 und Maskenfertigung 1334 auf. Maskenbetrieb 1330 verwendet IC-Designlayout 1322, um eine oder mehrere Masken 1345 herzustellen, die zum Fertigen der verschiedenen Schichten von IC-Bauelement 1360 gemäß IC-Designlayout 1322 zu verwenden sind. Maskenbetrieb 1330 führt Maskendatenaufbereitung 1332 durch, wo IC-Designlayout 1322 in eine repräsentative Datendatei (RDF) umgewandelt wird. Maskendatenaufbereitung 1332 stellt die RDF an Maskenfertigung 1334 bereit. Maskenfertigung 1334 weist einen Maskenschreiber auf. Ein Maskenschreiber wandelt die RDF zu einem Bild auf einem Substrat um, wie eine Maske (Retikel) 1345 oder ein Halbleiterwafer 1342. Das Designlayout 1322 wird durch Maskendatenaufbereitung 1332 abgeändert, um bestimmten Eigenschaften des Maskenschreibers und/oder Anforderungen von IC-Fab 1340 zu entsprechen. In 13 werden Maskendatenaufbereitung 1332 und Maskenfertigung 1334 als separate Elemente veranschaulicht. In manchen Ausführungsformen können Maskendatenaufbereitung 1332 und Maskenfertigung 1334 gemeinsam als Maskendatenaufbereitung bezeichnet werden.
  • In manchen Ausführungsformen weist Maskendatenaufbereitung 1332 optische Näherungskorrektur (OPC) auf, die Lithografieverstärkungstechniken verwendet, um Bildfehler zu kompensieren, wie jene, die aus Brechung, Störung, anderen Prozesseffekten und dergleichen entstehen können. OPC passt IC-Designlayout 1322 an. In manchen Ausführungsformen umfasst Maskendatenaufbereitung 1332 weiter Auflösungserhöhungstechniken (RET), wie Beleuchtung zur Achse, Subauflösungsunterstützungsmerkmale, Phasenverschiebungsmasken, andere geeignete Techniken und dergleichen oder Kombinationen davon. In manchen Ausführungsformen wird auch umgekehrte Lithografietechnologie (ILT) verwendet, die OPC als ein umgekehrtes Abbildungsproblem behandelt.
  • In manchen Ausführungsformen umfasst Maskendatenaufbereitung 1332 einen Maskenregelprüfer (MRC), der das IC-Designlayout prüft, das Prozessen in OPC mit einem Satz von Maskenerstellungsregeln, die gewisse geometrische und/oder Konnektivitätsbeschränkungen beinhalten, unterzogen wurde, um ausreichend Spielräume sicherzustellen, um Schwankungsbreite in Halbleiterherstellungsprozessen und dergleichen zu berücksichtigen. In manchen Ausführungsformen modifiziert der MRC das IC-Designlayout, um Begrenzungen während Maskenfertigung 1334 zu kompensieren, was einen Teil der durch OPC durchgeführten Modifikationen rückgängig machen kann, um Maskenerstellungsregeln zu erfüllen.
  • In manchen Ausführungsformen umfasst Maskendatenaufbereitung 1332 Lithografieprozessprüfung (LPC), die Verarbeiten simuliert, das durch IC-Fab 1340 implementiert wird, um IC-Bauelement 1360 zu fertigen. LPC simuliert dieses Verarbeiten basierend auf IC-Designlayout 1322, um ein simuliertes hergestelltes Bauelement, wie IC-Bauelement 1360, zu erzeugen. Die Verarbeitungsparameter in LPC-Simulation können Parameter, die mit verschiedenen Prozessen des IC-Herstellungszyklus verknüpft sind, Parameter, die mit Werkzeugen verknüpft sind, die zum Herstellen der IC verwendet werden, und/oder andere Aspekte des Herstellungsprozesses aufweisen. LPC berücksichtigt verschiedene Faktoren, wie Luftbildkontrast, Brennweite (DOF), Maskenfehlerverstärkungsfaktor (MEEF), andere geeignete Faktoren und dergleichen oder Kombinationen davon. In manchen Ausführungsformen, nachdem ein simuliertes hergestelltes Bauelement von LPC hergestellt wurde, falls die Form des simulierten Bauelements Designregeln nicht annähernd erfüllt, werden OPC und/oder MRC wiederholt, um IC-Designlayout 1322 weiter zu verfeinern.
  • Es sollte verstanden werden, dass die Beschreibung von Maskendatenaufbereitung 1332 zuvor zu den Zwecken der Klarheit vereinfacht wurde. In manchen Ausführungsformen umfasst Datenaufbereitung 1332 zusätzliche Merkmale, wie Logikoperation (LOP), um das IC-Designlayout gemäß Herstellungsregeln zu modifizieren. Zusätzlich können die auf IC-Designlayout 1322 angewendeten Prozesse während Datenverarbeitung 1332 in einer Vielfalt verschiedener Reihenfolgen ausgeführt werden.
  • Nach Maskendatenaufbereitung 1332 und während Maskenfertigung 1334 werden eine Maske 1345 oder eine Gruppe von Masken 1345 basierend auf dem modifizierten IC-Designlayout 1322 gefertigt. In manchen Ausführungsformen umfasst Maskenfertigung 1334 Durchführen eines oder mehrerer lithografischer Belichtungen basierend auf IC-Design 1322. In manchen Ausführungsformen wird ein Elektronenstrahl (e-Strahl) oder ein Mechanismus mehrerer e-Strahlen verwendet, um eine Struktur auf einer Maske (Fotomaske oder Retikel) 1345 basierend auf dem modifizierten IC-Designlayout 1322 zu bilden. Die Maske 1345 kann in verschiedenen Technologien gebildet werden. In manchen Ausführungsformen wird die Maske 1345 unter Verwendung binärer Technologie gebildet. In manchen Ausführungsformen weist eine Maskenstruktur lichtundurchlässige Gebiete und transparente Gebiete auf. Ein Strahlungsstrahl, wie ein ultravioletter Strahl (UV-Strahl), der verwendet wird, um die bildempfindliche Materialschicht (z.B. Fotolack) zu belichten, die auf einen Wafer aufgetragen wurde, wird durch das lichtundurchlässige Gebiet blockiert und geht durch die transparenten Gebiete durch. In einem Beispiel weist eine binäre Version von Maske 1345 ein transparentes Substrat (z.B. Quarzglas) und ein lichtundurchlässiges Material (z.B. Chrom) in den lichtundurchlässigen Gebieten der binären Maske aufgetragen auf. In einem anderen Beispiel wird die Maske 1345 unter Verwendung einer Phasenverschiebungstechnologie gebildet. In der Phasenverschiebungsmaskenversion (PSM-Version) von Maske 1345 sind verschiedene Strukturelemente in der Struktur, die auf der Maske gebildet sind, dazu eingerichtet, eine ordentliche Phasendifferenz aufzuweisen, um die Auflösung und Abbildungsqualität zu verstärken. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine abgeschwächte PSM oder wechselnde PSM sein. Die Maske(n), die von Maskenfertigung 1334 erzeugt wird/werden, wird/werden in einer Vielfalt von Prozessen verwendet. Zum Beispiel wird/werden (eine) solche Maske(n) in einem Ionenimplantationsprozess, um verschiedene dotierte Gebiete in dem Halbleiterwafer zu bilden, in einem Ätzprozess, um verschiedene Ätzgebiete in dem Halbleiterwafer zu bilden, und/oder in anderen geeigneten Prozessen verwendet.
  • IC-Fab 1340 ist eine IC-Fertigungsinstanz, die eine oder mehrere Herstellungseinrichtungen für die Fertigung einer Vielfalt von unterschiedlichen IC-Produkten aufweist. In manchen Ausführungsformen ist IC-Fab 1340 eine Halbleitergießerei. Zum Beispiel kann es eine Herstellungseinrichtung für die Frontend-Fertigung mehrerer IC-Produkte (Frontend-of-Line Fertigung (FEOL-Fertigung)) geben, während eine zweite Herstellungseinrichtung die Backend-Fertigung die Zwischenverbindung und Verpackung der IC-Produkte bereitstellen kann (Backend-of-Line Fertigung (BEOL-Fertigung)) und eine dritte Herstellungseinrichtung andere Dienste für die Gießereientität bereitstellen kann.
  • IC-Fab 1340 weist Waferfertigungswerkzeuge 1352 (hierin nachfolgend „Fertigungswerkzeuge 1352“) auf, die dazu eingerichtet sind, verschiedene Herstellungsoperationen an Halbleiterwafer 1342 auszuführen, sodass IC-Bauelement 1360 in Übereinstimmung mit der/den Maske(n), z.B. Maske 1345, gefertigt wird. In verschiedenen Ausführungsformen weisen Fertigungswerkzeuge 1352 eines oder mehreres von einem Wafer-Abstufer, einem Ionenimplantierer, einem Fotolackaufschichter, einer Prozesskammer, z.B. eine CVD-Kammer oder ein LPCVD-Ofen, einem CMP-System, einem Plasmaätzsystem, einem Wafer-Reinigungssystem oder anderer Herstellungsausrüstung auf, die im Stande ist, einen oder mehrere geeignete Herstellungsprozesse wie hierin beschrieben durchzuführen.
  • IC-Fab 1340 verwendet Maske(n) 1345, die von Maskenbetrieb 1330 gefertigt wird/werden, um IC-Bauelement 1360 zu fertigen. Daher verwendet IC-Fab 1340 zumindest indirekt IC-Designlayout 1322, um IC-Bauelement 1360 zu fertigen. In manchen Ausführungsformen wird ein Halbleiterwafer 1342 von IC-Fab 1340 unter Verwendung von Maske(n) 1345 gefertigt, um IC-Bauelement 1360 zu bilden. In manchen Ausführungsformen umfasst die IC-Fertigung Durchführen einer oder mehrerer lithografischer Belichtungen basierend zumindest indirekt auf IC-Design 1322. Halbleiterwafer 1342 weist ein Siliziumsubstrat oder ein anderes ordentliches Substrat auf, das Materialschichten darauf gebildet aufweist. Halbleiterwafer 1342 weist weiter ein oder mehrere verschiedene dotierte Gebiete, dielektrische Strukturelemente, Mehrebenen-Interconnects und dergleichen (bei nachfolgenden Herstellungsschritten gebildet) auf.
  • System 1300 wird gezeigt, dass es Designbetrieb 1320, Maskenbetrieb 1330 oder IC-Fab 1340 als separate Komponenten oder Entitäten aufweist. Jedoch wird verstanden, dass einer oder mehrere von Designbetrieb 1320, Maskenbetrieb 1330 oder IC-Fab 1340 Teil derselben Komponente oder Entität sind.
  • Details bezüglich eines IC-Herstellungssystems (Integrated-Circuit-Herstellungssystem) (z.B. System 1300 von 13) und ein damit verknüpfter IC-Herstellungsablauf sind z.B. in US-Patent Nr. 9,256,709 , am 9. Februar 2016 erteilt, vorab erteilter US-Anmeldung Nr. 20150278429, am 1. Oktober 2015 veröffentlicht, vorab erteilter US-Anmeldung Nr. 20100040838, am 6. Februar 2014 veröffentlicht, und US-Patent Nr. 7,260,442 , am 21. August 2007 erteilt, zu finden, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen werden.
  • Ein Aspekt dieser Beschreibung bezieht sich auf eine IC. In manchen Ausführungsformen weist die IC einen Satz von aktiven Gebieten auf, der sich in einer ersten Richtung erstreckt und auf einer ersten Ebene eines Substrats ist. In manchen Ausführungsformen weist die IC weiter einen ersten Satz von Kontakten auf, der sich in einer zweiten Richtung erstreckt, die sich von der ersten Richtung unterscheidet, der auf einer zweiten Ebene ist, die sich von der ersten Ebene unterscheidet, und der den Satz von aktiven Gebieten überlappt, wobei der erste Satz von Kontakten eine erste Zellgrenze und eine zweite Zellgrenze der IC überlappt, die sich in der zweiten Richtung erstreckt. In manchen Ausführungsformen weist die IC weiter einen Satz von Gates auf, der sich in der zweiten Richtung erstreckt, auf einer dritten Ebene ist, die sich von der ersten Ebene unterscheidet, wobei der Satz von Gates den Satz von aktiven Gebieten überlappt und zwischen der ersten Zellgrenze und der zweiten Zellgrenze ist. In manchen Ausführungsformen weist die IC weiter einen ersten Satz von Stromschienen auf, der sich in der ersten Richtung erstreckt, dazu eingerichtet ist, eine erste Versorgungsspannung oder eine zweite Versorgungsspannung zuzuleiten und auf einer vierten Ebene ist, die sich von der ersten Ebene, der zweiten Ebene und der dritten Ebene unterscheidet, wobei der erste Satz von Stromschienen zumindest den ersten Satz von Kontakten überlappt. In manchen Ausführungsformen weist die IC weiter einen ersten Satz von Durchkontaktierungen zwischen dem ersten Satz von Kontakten und dem ersten Satz von Stromschienen auf. In manchen Ausführungsformen koppelt der erste Satz von Durchkontaktierungen den ersten Satz von Kontakten und den ersten Satz von Stromschienen elektrisch miteinander. In manchen Ausführungsformen erstreckt sich der Satz von aktiven Gebieten fortlaufend durch die erste Zellgrenze und die zweite Zellgrenze.
  • Ein anderer Aspekt dieser Beschreibung bezieht sich auf eine IC. In manchen Ausführungsformen weist die IC ein erstes aktives Gebiet, ein zweites aktives Gebiet, einen ersten Satz von Kontakten, einen zweiten Satz von Kontakten, einen Satz von Gates, eine erste Stromschiene und einen ersten Satz von Durchkontaktierungen auf. In manchen Ausführungsformen erstreckt sich das erste aktive Gebiet in einer ersten Richtung und ist auf einer ersten Ebene eines Substrats. In manchen Ausführungsformen entspricht das erste aktive Gebiet einem ersten Satz von Transistoren eines ersten Dotierstofftyps. In manchen Ausführungsformen erstreckt sich das zweite aktive Gebiet in der ersten Richtung, ist auf der ersten Ebene und ist von dem ersten aktiven Gebiet in einer zweiten Richtung getrennt, die sich von der ersten Richtung unterscheidet. In manchen Ausführungsformen entspricht das zweite aktive Gebiet einem zweiten Satz von Transistoren eines zweiten Dotierstofftyps, der sich von dem ersten Dotierstofftyp unterscheidet. In manchen Ausführungsformen erstreckt sich der erste Satz von Kontakten in der zweiten Richtung, ist auf einer zweiten Ebene, die sich von der ersten Ebene unterscheidet. In manchen Ausführungsformen überlappt der erste Satz von Kontakten das erste aktive Gebiet, eine erste Zellgrenze und eine zweite Zellgrenze der IC, die sich in der zweiten Richtung erstreckt. In manchen Ausführungsformen erstreckt sich der zweite Satz von Kontakten in der zweiten Richtung, ist auf der zweiten Ebene, überlappt das zweite aktive Gebiet, die erste Zellgrenze und die zweite Zellgrenze und ist von dem ersten Satz von Kontakten in der zweiten Richtung getrennt. In manchen Ausführungsformen erstreckt sich der zweite Satz von Gates in der zweiten Richtung, ist auf einer dritten Ebene, die sich von der ersten Ebene unterscheidet. In manchen Ausführungsformen überlappt der Satz von Gates das erste aktive Gebiet und das zweite aktive Gebiet und überlappt die erste Zellgrenze und die zweite Zellgrenze nicht. In manchen Ausführungsformen erstreckt sich die erste Stromschiene in der ersten Richtung, ist dazu eingerichtet, eine erste Versorgungsspannung zuzuleiten, und ist auf einer vierten Ebene, die sich von der ersten Ebene, der zweiten Ebene und der dritten Ebene unterscheidet. In manchen Ausführungsformen überlappt die erste Stromschiene zumindest den ersten Satz von Kontakten. In manchen Ausführungsformen ist der erste Satz von Durchkontaktierungen zwischen dem ersten Satz von Kontakten und der ersten Stromschiene. In manchen Ausführungsformen koppelt der erste Satz von Durchkontaktierungen den ersten Satz von Kontakten und die erste Stromschiene elektrisch miteinander. In manchen Ausführungsformen erstrecken sich das erste aktive Gebiet und das zweite aktive Gebiet fortlaufend durch die erste Zellgrenze und die zweite Zellgrenze. In manchen Ausführungsformen weist der erste Satz von Transistoren einen ersten Transistor auf, der als ein Kondensator eingerichtet ist.
  • Noch ein anderer Aspekt dieser Beschreibung bezieht sich auf ein Verfahren zum Fertigen einer IC. In manchen Ausführungsformen umfasst das Verfahren Fertigen eines Satzes von aktiven Gebieten eines Satzes von Transistoren in einer Vorderseite eines Substrats, wobei sich der Satz von aktiven Gebieten in einer ersten Richtung erstreckt; Abscheiden eines ersten leitfähigen Materials über dem Satz von aktiven Gebieten auf einer ersten Ebene, wodurch ein erster Satz von Kontakten und ein zweiter Satz von Kontakten für den Satz von Transistoren gebildet wird, wobei der erste Satz von Kontakten eine erste Zellgrenze und eine zweite Zellgrenze überlappt, wobei der zweite Satz von Kontakten zwischen dem ersten Satz von Kontakten ist, der erste und der zweite Satz von Kontakten sich in einer zweiten Richtung erstrecken, die sich von der ersten Richtung unterscheidet; Fertigen eines Satzes von Gates über dem Satz von aktiven Gebieten auf einer zweiten Ebene, wobei sich der Satz von Gates in der zweiten Richtung erstreckt, der Satz von Gates den Satz von aktiven Gebieten überlappt und zwischen dem ersten Satz von Kontakten ist; und nicht die erste Zellgrenze und die zweite Zellgrenze überlappt; Fertigen eines ersten Satzes von Durchkontaktierungen über dem ersten Satz von Kontakten; und Abscheiden eines zweiten leitfähigen Materials über zumindest dem ersten Satz von Kontakten und dem zweiten Satz von Kontakten auf einer dritten Ebene, wodurch ein erster Satz von Stromschienen und ein erster Satz von Signalleitungen gebildet werden, wobei die dritte Ebene über der ersten Ebene und der zweiten Ebene ist, der erste Satz von Stromschienen mit zumindest dem ersten Satz von Kontakten oder dem zweiten Satz von Kontakten durch den ersten Satz von Durchkontaktierungen elektrisch gekoppelt ist.
  • Das Vorangehende umreißt Merkmale einiger Ausführungsformen, sodass Fachkundige die Aspekte der vorliegenden Offenbarung besser verstehen werden. Fachkundige sollten begrüßen, dass sie die vorliegende Offenbarung bereits als eine Basis dafür verwenden können, andere Prozesse und Strukturen zum Umsetzen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen zu gestalten oder zu modifizieren. Fachkundige sollten auch erkennen, dass solche gleichwertigen Konstruktionen nicht von dem Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hierin vornehmen können, ohne von dem Wesen und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • US 63225118 [0001]
    • US 9256709 [0372]
    • US 7260442 [0372]

Claims (20)

  1. IC (Integrated Circuit), aufweisend: einen Satz von aktiven Gebieten, der sich in einer ersten Richtung erstreckt und auf einer ersten Ebene eines Substrats ist; einen ersten Satz von Kontakten, der sich in einer zweiten Richtung erstreckt, die sich von der ersten Richtung unterscheidet, auf einer zweiten Ebene ist, die sich von der ersten Ebene unterscheidet, und den Satz von aktiven Gebieten überlappt, wobei der erste Satz von Kontakten eine erste Zellgrenze und eine zweite Zellgrenze der IC überlappt, die sich in der zweiten Richtung erstreckt; einen Satz von Gates, der sich in der zweiten Richtung erstreckt, auf einer dritten Ebene ist, die sich von der ersten Ebene unterscheidet, wobei der Satz von Gates den Satz von aktiven Gebieten überlappt, und zwischen der ersten Zellgrenze und der zweiten Zellgrenze ist; einen ersten Satz von Stromschienen, der sich in der ersten Richtung erstreckt, dazu eingerichtet ist, eine erste Versorgungsspannung oder eine zweite Versorgungsspannung zuzuleiten und auf einer vierten Ebene ist, die sich von der ersten Ebene, der zweiten Ebene und der dritten Ebene unterscheidet, wobei der erste Satz von Stromschienen zumindest den ersten Satz von Kontakten überlappt; und einen ersten Satz von Durchkontaktierungen zwischen dem ersten Satz von Kontakten und den ersten Satz von Stromschienen, wobei der erste Satz von Durchkontaktierungen den ersten Satz von Kontakten und den ersten Satz von Stromschienen elektrisch miteinander koppelt, wobei der Satz von aktiven Gebieten sich fortlaufend durch die erste Zellgrenze und die zweite Zellgrenze erstreckt.
  2. IC nach Anspruch 1, weiter umfassend: einen zweiten Satz von Stromschienen, der sich in der ersten Richtung erstreckt, dazu eingerichtet, die erste Versorgungsspannung oder die zweite Versorgungsspannung zuzuleiten und auf der vierten Ebene ist und zumindest den Satz von Gates überlappt.
  3. IC nach Anspruch 2, weiter umfassend: einen zweiten Satz von Durchkontaktierungen zwischen dem Satz von Gates und dem zweiten Satz von Stromschienen, wobei der zweite Satz von Durchkontaktierungen den Satz von Gates und den zweiten Satz von Stromschienen elektrisch miteinander koppelt.
  4. IC nach Anspruch 3, wobei jede Stromschiene des ersten Satzes von Stromschienen eine erste Breite in der zweiten Richtung aufweist; und jede Stromschiene des zweiten Satzes von Stromschienen eine zweite Breite in der zweiten Richtung aufweist, die sich von der ersten Richtung unterscheidet.
  5. IC nach Anspruch 1, weiter aufweisend: einen zweiten Satz von Kontakten, der sich in der zweiten Richtung erstreckt, auf der zweiten Ebene ist und den Satz von aktiven Gebieten überlappt und zwischen einem Paar von Kontakten des ersten Satzes von Kontakten ist.
  6. IC nach Anspruch 5, weiter aufweisend: einen ersten Satz von Leitern, der sich in der ersten Richtung erstreckt, auf der vierten Ebene ist und den Satz von aktiven Gebieten überlappt.
  7. IC nach Anspruch 6, weiter aufweisend: einen zweiten Satz von Durchkontaktierungen zwischen dem zweiten Satz von Kontakten und dem ersten Satz von Leitern, wobei der zweite Satz von Durchkontaktierungen den zweiten Satz von Kontakten und den ersten Satz von Leitern elektrisch miteinander koppelt.
  8. IC nach Anspruch 5, weiter aufweisend: einen ersten Satz von Leitern, der sich in der ersten Richtung erstreckt, auf der vierten Ebene ist und den Satz von Gates überlappt.
  9. IC nach Anspruch 8, weiter aufweisend: einen zweiten Satz von Durchkontaktierungen zwischen dem Satz von Gates und dem ersten Satz von Leitern, wobei der zweite Satz von Durchkontaktierungen den Satz von Gates und den ersten Satz von Leitern elektrisch miteinander koppelt.
  10. IC, aufweisend: ein erstes aktives Gebiet, das sich in einer ersten Richtung erstreckt und auf einer ersten Ebene eines Substrats ist, wobei das erste aktive Gebiet einem ersten Satz von Transistoren eines ersten Dotierstofftyps entspricht; ein zweites aktives Gebiet, das sich in der ersten Richtung erstreckt, auf der ersten Ebene ist und von dem ersten aktiven Gebiet in einer zweiten Richtung, die sich von der ersten Richtung unterscheidet, getrennt ist, wobei das zweite aktive Gebiet einem zweiten Satz von Transistoren eines zweiten Dotierstofftyps, der sich von dem ersten Dotierstofftyp unterscheidet, entspricht; einen ersten Satz von Kontakten, der sich in der zweiten Richtung erstreckt, auf einer zweiten Ebene ist, die sich von der ersten Ebene unterscheidet, wobei der erste Satz von Kontakten das erste aktive Gebiet, eine erste Zellgrenze und eine zweite Zellgrenze der IC, die sich in der zweiten Richtung erstreckt, überlappt; einen zweiten Satz von Kontakten, der sich in der zweiten Richtung erstreckt, auf der zweiten Ebene ist, das zweite aktive Gebiet, die erste Zellgrenze und die zweite Zellgrenze überlappt und von dem ersten Satz von Kontakten in der zweiten Richtung getrennt ist; einen Satz von Gates, der sich in der zweiten Richtung erstreckt, auf einer dritten Ebene ist, die sich von der ersten Ebene unterscheidet, wobei der Satz von Gates das erste aktive Gebiet und das zweite aktive Gebiet überlappt und nicht die erste Zellgrenze und die zweite Zellgrenze überlappt; eine erste Stromschiene, die sich in der ersten Richtung erstreckt, dazu eingerichtet ist, eine erste Versorgungsspannung zuzuleiten und auf einer vierten Ebene ist, die sich von der ersten Ebene, der zweiten Ebene und der dritten Ebene unterscheidet, wobei die erste Stromschiene zumindest den ersten Satz von Kontakten überlappt; und einen ersten Satz von Durchkontaktierungen zwischen dem ersten Satz von Kontakten und der ersten Stromschiene, wobei der erste Satz von Durchkontaktierungen den ersten Satz von Kontakten und die erste Stromschiene elektrisch miteinander koppelt; wobei das erste aktive Gebiet und das zweite aktive Gebiet sich fortlaufend durch die erste Zellgrenze und die zweite Zellgrenze erstrecken, und wobei der erste Satz von Transistoren einen ersten Transistor aufweist, der als ein Kondensator eingerichtet ist.
  11. IC nach Anspruch 10, weiter aufweisend: eine zweite Stromschiene, die sich in der ersten Richtung erstreckt, dazu eingerichtet, eine zweite Versorgungsspannung zuzuleiten und auf der vierten Ebene ist und zumindest den zweiten Satz von Kontakten überlappt; und einen zweiten Satz von Durchkontaktierungen zwischen dem zweiten Satz von Kontakten und der zweiten Stromschiene, wobei der zweite Satz von Durchkontaktierungen den zweiten Satz von Kontakten und die zweite Stromschiene elektrisch miteinander koppelt.
  12. IC nach Anspruch 11, weiter aufweisend: eine dritte Stromschiene, die sich in der ersten Richtung erstreckt, die dazu eingerichtet ist, die zweite Versorgungsspannung zuzuleiten und auf der vierten Ebene ist und zumindest den Satz von Gates überlappt; und einen dritten Satz von Durchkontaktierungen zwischen dem Satz von Gates und der dritten Stromschiene, wobei der dritte Satz von Durchkontaktierungen den Satz von Gates und die dritte Stromschiene elektrisch miteinander koppelt.
  13. IC nach Anspruch 12, wobei der erste Satz von Kontakten einen ersten Kontakt, der die erste Zellgrenze überlappt, und einen zweiten Kontakt, der die zweite Zellgrenze überlappt, aufweist; der zweite Satz von Kontakten einen dritten Kontakt, der die erste Zellgrenze überlappt, und einen vierten Kontakt, der die zweite Zellgrenze überlappt, aufweist; und der Satz von Gates eine erste Gate-Struktur, die das erste aktive Gebiet und das zweite aktive Gebiet überlappt, aufweist.
  14. IC nach Anspruch 13, weiter aufweisend: einen fünften Kontakt, der sich in der zweiten Richtung erstreckt, auf der zweiten Ebene ist, das erste aktive Gebiet überlappt und zwischen dem ersten Kontakt und dem zweiten Kontakt ist; einen sechsten Kontakt, der sich in der zweiten Richtung erstreckt, auf der zweiten Ebene ist, das zweite aktive Gebiet überlappt und zwischen dem dritten Kontakt und dem vierten Kontakt ist, wobei der sechste Kontakt von dem fünften Kontakt in der zweiten Richtung getrennt ist; und einen siebten Kontakt, der sich in der zweiten Richtung erstreckt, auf der zweiten Ebene ist, das erste aktive Gebiet und das zweite aktive Gebiet überlappt und zwischen zumindest dem fünften Kontakt und dem zweiten Kontakt ist, wobei der zweite Kontakt von dem fünften Kontakt und dem sechsten Kontakt in der zweiten Richtung getrennt ist.
  15. IC nach Anspruch 14, wobei der Kondensator aufweist: eine erste Source des ersten Transistors, die mit der ersten Stromschiene gekoppelt ist; einen ersten Drain des ersten Transistors, der mit der ersten Stromschiene gekoppelt ist; und ein erstes Gate des ersten Transistors, das mit der zweiten Stromschiene gekoppelt ist.
  16. IC nach Anspruch 15, wobei der erste Satz von Durchkontaktierungen eine erste Durchkontaktierung und eine zweite Durchkontaktierung aufweist; der dritte Satz von Durchkontaktierungen eine dritte Durchkontaktierung aufweist; das erste aktive Gebiet die erste Source des ersten Transistors und den ersten Drain des ersten Transistors aufweist; der erste Kontakt mit der ersten Source des ersten Transistors elektrisch gekoppelt ist; der fünfte Kontakt mit dem ersten Drain des ersten Transistors elektrisch gekoppelt ist; die erste Durchkontaktierung zwischen dem ersten Kontakt und der ersten Stromschiene ist und die erste Durchkontaktierung den ersten Kontakt und die erste Stromschiene elektrisch miteinander koppelt; die zweite Durchkontaktierung zwischen dem fünften Kontakt und der ersten Stromschiene ist und die zweite Durchkontaktierung den fünften Kontakt und die erste Stromschiene elektrisch miteinander koppelt; die erste Gate-Struktur einen ersten Abschnitt aufweist, der dem ersten Gate des ersten Transistors entspricht; und die dritte Durchkontaktierung zwischen der ersten Gate-Struktur und der dritten Stromschiene ist und die dritte Durchkontaktierung die erste Gate-Struktur und die zweite Stromschiene elektrisch miteinander koppelt.
  17. IC nach Anspruch 16, wobei der zweite Satz von Transistoren einen Dummy-Transistor aufweist, wobei der Dummy-Transistor aufweist: eine zweite Source des Dummy-Transistors, die mit der zweiten Stromschiene gekoppelt ist; einen zweiten Drain des Dummy-Transistors, der mit der zweiten Stromschiene gekoppelt ist; und ein zweites Gate des Dummy-Transistors, das mit der zweiten Stromschiene gekoppelt ist.
  18. IC nach Anspruch 17, wobei der zweite Satz von Durchkontaktierungen eine vierte Durchkontaktierung und eine fünfte Durchkontaktierung aufweist; das zweite aktive Gebiet die zweite Source des Dummy-Transistors und den zweiten Drain des Dummy-Transistors aufweist; der dritte Kontakt mit der zweiten Source des Dummy-Transistors elektrisch gekoppelt ist; der sechste Kontakt mit dem zweiten Drain des Dummy-Transistors elektrisch gekoppelt ist; die vierte Durchkontaktierung zwischen dem dritten Kontakt und der zweiten Stromschiene ist und die vierte Durchkontaktierung den dritten Kontakt und die zweite Stromschiene elektrisch miteinander koppelt; die fünfte Durchkontaktierung zwischen dem sechsten Kontakt und der zweiten Stromschiene ist und die fünfte Durchkontaktierung den sechsten Kontakt und die zweite Stromschiene elektrisch miteinander koppelt; und die erste Gate-Struktur einen zweiten Abschnitt, der dem zweiten Gate des Dummy-Transistors entspricht, aufweist.
  19. Verfahren zum Fertigen einer IC, wobei das Verfahren umfasst: Fertigen eines Satzes von aktiven Gebieten eines Satzes von Transistoren in einer Vorderseite eines Substrats, wobei der Satz von aktiven Gebieten sich in einer ersten Richtung erstreckt; Abscheiden eines ersten leitfähigen Materials über dem Satz von aktiven Gebieten auf einer ersten Ebene, wodurch ein erster Satz von Kontakten und ein zweiter Satz von Kontakten für den Satz von Transistoren gebildet wird, wobei der erste Satz von Kontakten eine erste Zellgrenze und eine zweite Zellgrenze überlappt, der zweite Satz von Kontakten zwischen dem ersten Satz von Kontakten ist, der erste und der zweite Satz von Kontakten sich in einer zweiten Richtung erstrecken, die sich von der ersten Richtung unterscheidet; Fertigen eines Satzes von Gates über dem Satz von aktiven Gebieten auf einer zweiten Ebene, wobei der Satz von Gates sich in der zweiten Richtung erstreckt, der Satz von Gates den Satz von aktiven Gebieten überlappt und zwischen dem ersten Satz von Kontakten ist; und die erste Zellgrenze und die zweite Zellgrenze nicht überlappt; Fertigen eines ersten Satzes von Durchkontaktierungen über dem ersten Satz von Kontakten; und Abscheiden eines zweiten leitfähigen Materials über zumindest dem ersten Satz von Kontakten und dem zweiten Satz von Kontakten auf einer dritten Ebene, wodurch ein erster Satz von Stromschienen und ein erster Satz von Signalleitungen gebildet wird, die dritte Ebene über der ersten Ebene und der zweiten Ebene ist, der erste Satz von Stromschienen mit zumindest dem ersten Satz von Kontakten oder dem zweiten Satz von Kontakten durch den ersten Satz von Durchkontaktierungen elektrisch gekoppelt ist.
  20. Verfahren nach Anspruch 19, weiter umfassend: Durchführen eines ersten Schneideprozesses, um Abschnitte des ersten Satzes von Kontakten und des zweiten Satzes von Kontakten zu entfernen; Durchführen eines zweiten Schneideprozesses, um Abschnitte des Satzes von Gates zu entfernen; Fertigen eines zweiten Satzes von Durchkontaktierungen über dem Satz von Gates; und Abscheiden eines dritten leitfähigen Materials über zumindest dem ersten Satz von Kontakten und dem zweiten Satz von Kontakten auf der dritten Ebene, wodurch ein zweiter Satz von Stromschienen und ein zweiter Satz von Signalleitungen gebildet werden, wobei der zweite Satz von Stromschienen mit zumindest dem ersten Satz von Kontakten oder dem zweiten Satz von Kontakten durch den ersten Satz von Durchkontaktierungen elektrisch gekoppelt ist und der zweite Satz von Signalleitungen mit zumindest dem Satz von Gates durch den zweiten Satz von Durchkontaktierungen elektrisch gekoppelt ist.
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