DE102019103481B4 - Durchkontaktierungsgrößen zur Reduzierung der Brückenbildungsgefahr und zur Verbesserung der Leistung - Google Patents

Durchkontaktierungsgrößen zur Reduzierung der Brückenbildungsgefahr und zur Verbesserung der Leistung Download PDF

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Abstract

Halbleitervorrichtung mit:einer ersten Gatestruktur (250), einer zweiten Gatestruktur (251) und einer dritten Gatestruktur (260), die jeweils in einer ersten Richtung (Y) verlaufen;einer ersten Gatedurchkontaktierung (VG1), die auf der ersten Gatestruktur (250) angeordnet ist, wobei die erste Gatedurchkontaktierung (VG1) eine erste Größe (401) hat;einer zweiten Gatedurchkontaktierung (VG2), die auf der zweiten Gatestruktur (251) angeordnet ist, wobei die zweite Gatedurchkontaktierung (VG2) eine zweite Größe (402) hat, die größer als die erste Größe ist;einer dritten Gatedurchkontaktierung (VG3), die auf der dritten Gatestruktur (260) angeordnet ist, wobei die dritte Gatedurchkontaktierung (VG3) eine dritte Größe (403) hat, die kleiner als die zweite Größe, aber größer als die erste Größe ist;einem ersten Source-Kontakt (320), der benachbart zu einer ersten Seite der ersten Gatedurchkontaktierung (VG1) angeordnet ist;einem ersten Drain-Kontakt (321), der benachbart zu einer zweiten Seite der ersten Gatedurchkontaktierung (VG1) angeordnet ist, die der ersten Seite gegenüberliegt; undeinem zweiten Drain-Kontakt (330), der benachbart zu einer ersten Seite der dritten Gatedurchkontaktierung (VG3) angeordnet ist; wobeidas erste Gate, die erste Gatedurchkontaktierung (VG1), das zweite Gate und die zweite Gatedurchkontaktierung (VG2) Komponenten einer ersten Schaltkreiszelle sind,das dritte Gate und die dritte Gatedurchkontaktierung (VG3) Komponenten einer zweiten Schaltkreiszelle sind, unddie erste Schaltkreiszelle und die zweite Schaltkreiszelle unterschiedliche Arten von Schaltkreiszellen sind.

Description

  • Hintergrund der Erfindung
  • Die IC-Branche (IC: integrierter Halbleiter-Schaltkreis) hat ein rasches Wachstum erfahren. Technologische Fortschritte bei IC-Entwürfen und -Materialien haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltkreise als die vorhergehende Generation hat. Diese Fortschritte haben aber auch die Komplexität der Bearbeitung und Herstellung von ICs erhöht, und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen bei der IC-Bearbeitung und -Herstellung erforderlich. Im Laufe der IC-Evolution hat die Funktionsdichte (d. h. die Anzahl von miteinander verbundenen Bauelementen je Chipfläche) im Allgemeinen zugenommen, während die Strukturgröße (d. h. die kleinste Komponente oder Leitung, die mit einem Herstellungsverfahren erzeugt werden kann) abgenommen hat.
  • Wenn die Strukturgrößen abnehmen, kann die elektrische Brückenbildung (z. B. elektrisches Kurzschließen zwischen mikroelektronischen Komponenten) zu einem Problem werden. Um eine elektrische Brückenbildung zu vermeiden, können die mikroelektronischen Komponenten weiter voneinander beabstandet werden. Der größere Abstand zwischen mikroelektronischen Komponenten führt jedoch zu ineffektivem Routing und einer verminderten Funktionsdichte.
  • Daher sind bestehende Halbleiter-IC-Bauelemente zwar für ihren angestrebten Zweck im Allgemeinen ausreichend, aber nicht in jeder Hinsicht zufriedenstellend.
  • Die US 2016/0056153 A1 beschreibt eine Halbleitervorrichtung mit mehreren Gatekontakten mehrerer Gate-Strukturen unterschiedlicher Breite.
  • Die Erfindung sieht eine Halbleitervorrichtung gemäß den nebengeordneten Ansprüchen 1, 2 und 10 und ein Verfahren gemäß Anspruch 15 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein. Es wird außerdem darauf hingewiesen, dass die beigefügten Zeichnungen lediglich typische Ausführungsformen der vorliegenden Erfindung sind und daher nicht als den Schutzumfang beschränkend angesehen werden dürfen, da die Erfindung auch für andere Ausführungsformen gelten kann.
    • 1 zeigt eine perspektivische Darstellung eine beispielhaften FinFET-Bauelements.
    • 2 zeigt eine schematische Seitenschnittansicht eines beispielhaften FinFET-Transistors in einer CMOS-Konfiguration.
    • Die 3 und 4 zeigen Draufsichten von Teilen von Logikschaltkreisen gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • Die 5A bis 5C zeigen schematische Teil-Seitenschnittansichten von Teilen der Bauelemente der 3 und 4 gemäß Ausführungsformen der vorliegenden Erfindung.
    • Die 6 und 7 zeigen schematische Teil-Seitenschnittansichten von Teilen der Bauelemente der 3 und 4 gemäß Ausführungsformen der vorliegenden Erfindung.
    • 8 zeigt ein Ablaufdiagramm eines Verfahrens gemäß Ausführungsformen der vorliegenden Erfindung.
    • 9 zeigt ein Halbleiterherstellungssystem gemäß Ausführungsformen der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Außerdem soll, wenn eine Anzahl oder ein Bereich von Anzahlen mit den Begriffen „etwa“, „ungefähr“ und dergleichen beschrieben wird, der Begriff Anzahlen umfassen, die in einem angemessenen Bereich liegen, der die angegebene Anzahl enthält, wie etwa innerhalb von ±10 % der angegebenen Anzahl oder anderer Werte, wie einem Fachmann bekannt sein dürfte. Zum Beispiel umfasst der Begriff „etwa 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm.
  • Mit der weiteren Verkleinerung von Halbleiter-Bauelementen kann die elektrische Brückenbildung zwischen verschiedenen mikroelektronischen IC-Komponenten zu einem größeren Problem werden. Zum Beispiel kann ein Gatekontakt Schlitzkontakte oder -durchkontaktierungen physisch berühren, sodass ein elektrischer Kurzschluss zwischen dem Gatekontakt und den Schlitzkontakten oder -durchkontaktierungen entsteht. Eine ungewollte elektrische Brückenbildung kann die Bauelementleistung verschlechtern oder zu Bauelement-Ausfällen führen. Um eine elektrische Brückenbildung zu vermeiden, ist bei herkömmlichen IC-Entwurfs- und/oder Layout-Ansätzen versucht worden, die Komponenten, die brückenbildungsgefährdet sind (z. B. Gatekontakte und Schlitzkontakte oder -durchkontaktierungen), weiter voneinander entfernt zu platzieren. Das kann jedoch zu einer geringeren Funktionsdichte und/oder zu Metallleitungsführungsineffizienzen führen.
  • Um die vorgenannten Probleme zu bewältigen, stellt die vorliegende Erfindung neuartige und nicht-offensichtliche Methoden zum Platzieren der Gatedurchkontaktierungen und/oder Source-/Drain-Durchkontaktierungen bereit, wie später unter Bezugnahme auf die 1 bis 9 näher dargelegt wird.
  • Es ist klar, dass Ausführungsformen der vorliegenden Erfindung für eine Mehrzahl von Arten von ICs und/oder Transistoren verwendet werden können. Zum Beispiel kann die vorliegende Erfindung für planare Bauelemente, FinFET-Bauelemente (FinFET: Finnen-Feldeffekttransistor) (die eine zweidimensionale oder eine dreidimensionale Struktur sein können), vertikale Gate-all-around-Bauelemente (GAA-Bauelemente), horizontale GAA-Bauelemente, Nanodraht-Bauelemente, Nanoplatten-Bauelemente oder Kombinationen gelten. Ein beispielhaftes FinFET-Bauelement ist in 1 gezeigt. Es ist jedoch klar, dass die Anmeldung nicht auf eine bestimmte Art von Bauelement beschränkt werden darf, wenn es nicht ausdrücklich beansprucht wird.
  • In 1 ist eine perspektivische Darstellung eines beispielhaften FinFET-Bauelements 10 gezeigt. Die FinFET-Bauelementstruktur 10 umfasst eine n-FinFET-Bauelementstruktur (NMOS) 15 und eine p-FinFET-Bauelementstruktur (PMOS) 25. Die FinFET-Bauelementstruktur 10 weist ein Substrat 102 auf. Das Substrat 102 kann aus Silizium oder anderen Halbleitermaterialien bestehen. Alternativ oder zusätzlich kann das Substrat 102 andere elementare Halbleitermaterialien, wie etwa Germanium, aufweisen. Bei einigen Ausführungsformen besteht das Substrat 102 aus einem Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Indiumarsenid oder Indiumphosphid. Bei einigen Ausführungsformen besteht das Substrat 102 aus einem Legierungshalbleiter, wie etwa Siliziumgermanium, Siliziumgermaniumcarbid, Galliumarsenphosphid oder Galliumindiumphosphid. Bei einigen Ausführungsformen weist das Substrat 102 eine Epitaxialschicht auf. Zum Beispiel kann das Substrat 102 eine Epitaxialschicht über einem Volumenhalbleiter aufweisen.
  • Die FinFET-Bauelementstruktur 10 weist außerdem eine oder mehrere Finnenstrukturen 104 (z. B. Si-Finnen) auf, die sich von dem Substrat 102 in der z-Richtung erstrecken und in der y-Richtung von Abstandshaltern 105 umschlossen sind. Die Finnenstrukturen 104 sind in der x-Richtung langgestreckt und können optional Germanium (Ge) aufweisen. Die Finnenstruktur 104 kann mit geeigneten Verfahren, wie etwa fotolithografischen und Ätzprozessen, hergestellt werden. Bei einigen Ausführungsformen wird die Finnenstruktur 104 von dem Substrat 102 her mit Trockenätz- oder Plasmaprozessen geätzt. Bei einigen weiteren Ausführungsformen kann die Finnenstruktur 104 mit einem DPL-Prozess (DPL: Doppelstrukturierungslithografie) hergestellt werden. DPL ist ein Verfahren zum Erzeugen einer Struktur auf einem Substrat durch Teilen der Struktur in zwei verzahnte Strukturen. DPL ermöglicht eine höhere Strukturdichte (z. B. Finnendichte). Die Finnenstruktur 104 weist außerdem ein epitaxial aufgewachsenes Material 12 auf, das (zusammen mit Teilen der Finnenstruktur 104) als ein Source-/Drain-Bereich der FinFET-Bauelementstruktur 10 dienen kann. Bei einigen Ausführungsformen kann für einen NFET das epitaxial aufgewachsene Material SiP, SiC, SiPC, SiAs, Si oder Kombinationen davon umfassen. Bei einigen Ausführungsformen kann für einen PFET das epitaxial aufgewachsene Material SiGe, SiGeC, Ge, Si, ein mit Bor dotiertes Material oder Kombinationen davon umfassen.
  • Eine Isolationsstruktur 108, wie etwa eine STI-Struktur (STI: flache Grabenisolation), wird so hergestellt, dass sie die Finnenstruktur 104 umschließt. Bei einigen Ausführungsformen wird ein unterer Teil der Finnenstruktur 104 von der Isolationsstruktur 108 umschlossen, und ein oberer Teil der Finnenstruktur 104 ragt aus der Isolationsstruktur 108 heraus, wie in 1 gezeigt ist. Mit anderen Worten, ein Teil der Finnenstruktur 104 ist in die Isolationsstruktur 108 eingebettet. Die Isolationsstruktur 108 verhindert eine elektrische Interferenz oder Kreuzkopplung.
  • Die FinFET-Bauelementstruktur 10 weist außerdem eine Gatestapelstruktur mit einer Gate-Elektrode 110 und einer dielektrischen Gateschicht (nicht dargestellt) unter der Gate-Elektrode 110 auf. Die Gate-Elektrode 110 kann Polysilizium oder Metall aufweisen. Das Metall umfasst Tantalnitrid (TaN), Nickelsilizid (NiSi), Cobaltsilizid (CoSi), Molybdän (Mo), Kupfer (Cu), Wolfram (W), Aluminium (Al), Cobalt (Co), Zirconium (Zr), Platin (Pt) oder andere geeignete Materialien. Die Gate-Elektrode 110 kann in einem Gate-zuletzt-Prozess (oder Gate-Ersetzungsprozess) hergestellt werden. Zum Definieren der Gate-Elektrode 110 können Hartmaskenschichten 112 und 114 verwendet werden. Außerdem kann eine dielektrische Schicht 115 auf den Seitenwänden der Gate-Elektrode 110 und über den Hartmaskenschichten 112 und 114 hergestellt werden.
  • Die dielektrische Gateschicht (nicht dargestellt) kann dielektrische Materialien aufweisen, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, ein oder mehrere dielektrische Materialien mit einer hohen Dielektrizitätskonstante (High-k-Materialien) oder Kombinationen davon. Beispiele für dielektrische High-k-Materialien sind Hafniumoxid, Zirconiumoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid-Legierung, Hafnium-Siliziumoxid, Hafnium-Siliziumoxidnitrid, Hafnium-Tantaloxid, Hafnium-Titanoxid, Hafnium-Zirconiumoxid oder dergleichen oder Kombinationen davon.
  • Bei einigen Ausführungsformen umfasst die Gatestapelstruktur weitere Schichten, wie etwa Grenzflächenschichten, Verkappungsschichten, Diffusions- /Sperrschichten oder andere geeignete Schichten. Bei einigen Ausführungsformen wird die Gatestapelstruktur über einem mittleren Teil der Finnenstruktur 104 hergestellt. Bei einigen anderen Ausführungsformen werden mehrere Gatestapelstrukturen über der Finnenstruktur 104 hergestellt. Bei einigen weiteren Ausführungsformen umfasst die Gatestapelstruktur einen Dummy-Gatestapel, und sie wird nach der Durchführung von Prozessen mit einem hohen Wärmebudget durch ein Metall-Gate (MG) ersetzt.
  • Die Gatestapelstruktur wird mit einem Abscheidungsprozess, einem fotolithografischen Prozess und einem Ätzprozess hergestellt. Der Abscheidungsprozess umfasst chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), Atomlagenabscheidung (ALD), CVD mit einem Plasma hoher Dichte (HDP-CVD), metallorganische CVD (MOCVD), Remote-Plasma-CVD (RPCVD), plasmaunterstützte CVD (PECVD), Plattierung, andere geeignete Verfahren oder Kombinationen davon. Der fotolithografische Prozess umfasst Fotoresist-Beschichtung (z. B. Schleuderbeschichtung), Vorhärtung, Maskenjustierung, Belichtung, Härtung nach der Belichtung, Entwicklung des Fotoresists, Wässern, Trocknen (z. B. Nachhärten). Der Ätzprozess umfasst einen Trockenätzprozess oder einen Nassätzprozess. Alternativ wird der fotolithografische Prozess mit anderen geeigneten Verfahren, wie etwa maskenlose Fotolithografie, Elektronenstrahl-Schreiben und Ionenstrahl-Schreiben, implementiert oder durch diese ersetzt.
  • 2 zeigt eine schematische Seitenschnittansicht von FinFET-Transistoren in einer CMOS-Konfiguration. Jeder CMOS-FinFET weist ein Substrat, zum Beispiel ein Siliziumsubstrat, auf. In dem Substrat werden eine n-Wanne und eine p-Wanne hergestellt. Über der n-Wanne und der p-Wanne wird eine dielektrische Isolationsstruktur, wie etwa eine flache Grabenisolation (STI), hergestellt. Über der n-Wanne wird ein p-FinFET 90 hergestellt, und über der p-Wanne wird ein n-FinFET 91 hergestellt. Der p-FinFET 90 weist Finnen 95 auf, die nach oben aus der STI herausragen, und der n-FinFET 91 weist Finnen 96 auf, die ebenfalls nach oben aus der STI herausragen. Die Finnen 95 weisen die Kanalbereiche des p-FinFET 90 auf, und die Finnen 96 weisen die Kanalbereiche des n-FinFET 91 auf. Bei einigen Ausführungsformen bestehen die Finnen 95 aus Siliziumgermanium, und die Finnen 96 bestehen aus Silizium. Über den Finnen 95 und 96 und über der STI wird ein Gatedielektrikum hergestellt, und über dem Gatedielektrikum wird eine Gate-Elektrode hergestellt. Bei einigen Ausführungsformen weist das Gatedielektrikum ein dielektrisches High-k-Material auf, und die Gate-Elektrode ist eine Metall-Gate-Elektrode, wie etwa aus Aluminium und/oder anderen feuerfesten Metallen. Bei einigen weiteren Ausführungsformen kann das Gatedielektrikum SiON aufweisen, und die Gate-Elektrode kann Polysilizium aufweisen. Auf der Gate-Elektrode wird ein Gatekontakt hergestellt, um eine elektrische Verbindung mit dem Gate bereitzustellen.
  • FinFET-Bauelemente bieten mehrere Vorzüge gegenüber herkömmlichen MOSFET-Bauelementen (MOSFET: Metalloxidhalbleiter-Feldeffekttransistor), die auch als planare Transistorbauelemente bezeichnet werden. Diese Vorzüge können bessere Chipflächen-Effizienz, verbesserte Trägerbeweglichkeit und eine Herstellungsbearbeitung umfassen, die mit der Herstellungsbearbeitung von planaren Bauelementen kompatibel ist. Daher kann es zweckmäßig sein, einen IC-Chip (IC: integrierter Schaltkreis) unter Verwendung von FinFET-Bauelementen für den gesamten IC-Chip oder einen Teil davon zu entwerfen. Nachstehend werden verschiedene Aspekte der vorliegenden Erfindung erörtert, bei denen ICs durch ein FinFET-Bauelement implementiert werden. Es ist jedoch klar, dass dies lediglich dazu dient, ein Beispiel zu geben, und dass die vorliegende Erfindung nicht auf FinFET-Bauelemente beschränkt ist, sondern für planare Bauelemente, GAA-Bauelemente, Nanodraht-Bauelemente oder Nanoplatten-Bauelemente usw. gelten kann.
  • 3 ist eine schematische Teil-Draufsicht eines Teils eines IC-Bauelements 200 gemäß einer Ausführungsform. Das IC-Bauelement 200 kann eine Mehrzahl von Schaltkreiszellen aufweisen, zum Beispiel Speicherzellen, wie etwa SRAM-Zellen (SRAM: statischer Direktzugriffsspeicher), und/oder Standard-Schaltkreiszellen (die auch als STD-Zellen bezeichnet werden). Die STD-Zellen können Logikschaltkreise oder Logikbauelemente aufweisen, unter anderem Logikschaltkreise wie Inverter, NAND-Gates, NOR-Gates, Flip-Flops oder Kombinationen davon. Um ein Beispiel zu geben, sind in 3 zwei STD-Zellen dargestellt: eine STD cell-1, die ein NAND-Gate aufweist, und eine STD cell-2, die einen Inverter aufweist. Teile der STD cell-1 und der STD cell-2 können über einer dotierten Wanne, zum Beispiel einer N_well 210, hergestellt werden. Es ist klar, dass die STD cell-1 (die das NAND-Gate aufweist) und die STD cell-2 (die den Inverter aufweist) lediglich Beispiele sind. Die vorliegende Erfindung gilt auch für andere Arten STD-Zellen, zum Beispiel Zellen mit NOR-Gates, UND-Gates, ODER-Gates, Flip-Flops, anderen Gates, die spezifische logische Funktionen haben, oder Kombinationen davon.
  • Die STD cell-1 weist eine Mehrzahl von Finnenstrukturen 220 bis 223 auf, und die STD cell-2 weist eine Mehrzahl von Finnenstrukturen 230 bis 233. Die Finnenstrukturen 220 bis 223 und 230 bis 233 verlaufen jeweils langgestreckt in der x-Richtung und können Ausführungsformen der Finnenstruktur 104 von 1 oder der Finnen 95 oder 96 von 2 sein.
  • Die STD cell-1 weist eine Mehrzahl von Gatestrukturen 250 und 251 auf, und die STD cell-2 weist eine Gatestruktur 260 auf. Die Gatestrukturen 250 und 251 sowie 260 verlaufen jeweils langgestreckt in der y-Richtung und können eine Ausführungsform der Gate-Elektrode 110 von 1 sowie dielektrische Gate-Schichten umfassen. Wie vorstehend unter Bezugnahme auf die 1 und 2 dargelegt worden ist, umschließen die Gatestrukturen 250 und 251 sowie 260 außerdem jeweils die Oberseiten und Seitenflächen der Finnenstrukturen 220 bis 223 und 230 bis 233 und bilden dadurch unterschiedliche Transistoren 270 bis 272. Die Teile der Finnenstrukturen 220 bis 223 und 230 bis 233 unter den Gatestrukturen 250 und 251 sowie 260 weisen die Kanalbereiche der Transistoren 270 bis 272 auf, während die Teile der Finnenstrukturen 220 bis 223 und 230 bis 233 außerhalb der Gatestrukturen 250 und 251 sowie 260 die Source-Bereiche und Drain-Bereiche der Transistoren 270 bis 272 aufweisen. Die Gatestrukturen 250 und 251 sowie 260 können bei einigen Ausführungsformen außerdem eine Nitridschicht oder eine dielektrische High-k-Schicht aufweisen, die auf diesen angeordnet sind.
  • Das IC-Bauelement 200 weist Dummy-Gatestrukturen 280 bis 282 auf. Die Dummy-Gatestrukturen 280 bis 282 verlaufen ebenfalls langgestreckt in der y-Richtung (z. B. parallel zu den Gatestrukturen 250 und 251 sowie 260). Im Gegensatz zu den Gatestrukturen 250 und 251 sowie 260 sind jedoch die Dummy-Gatestrukturen 280 bis 282 keine funktionellen Gatestrukturen (z. B. enthalten sie keine Gate-Elektroden). Vielmehr können die Dummy-Gatestrukturen 280 bis 282 aus elektrisch isolierenden Materialien (z. B. dielektrischen Materialien) bestehen, um eine elektrische Isolation zwischen verschiedenen Ausführungsformen des IC 200 bereitzustellen. Bei der Ausführungsform, die in 3 gezeigt ist, stellen die Dummy-Gatestrukturen 280 bis 282 eine elektrische Isolation für die Finnenstrukturen 220 bis 223 und 230 bis 233 bereit. Die Dummy-Gatestrukturen 280 bis 282 sind in den US-Patenten US 9 613 953 B2 , US 9 805 985 B2 und US 9 793 273 B2 näher beschrieben, die jeweils durch Bezugnahme aufgenommen sind.
  • Um die Gatestrukturen 250 und 251 sowie 260 und die Dummy-Gatestrukturen 280 bis 282 können Gate-Abstandshalter 290 hergestellt werden. Die Gate-Abstandshalter 290 können ein dielektrisches Material, wie etwa Siliziumoxid, Siliziumnitrid oder Siliziumoxidnitrid, ein dielektrisches Low-k-Material (z. B. ein dielektrisches Material mit einer Dielektrizitätskonstante, die kleiner als etwa 4 ist), oder Kombinationen davon aufweisen.
  • Das IC-Bauelement 100 weist eine mehrschichtige Verbindungsstruktur auf, die Metallleitungen und Durchkontaktierungen umfasst, um verschiedene Komponenten des IC elektrisch miteinander zu verbinden. 3 zeigt verschiedene Metallleitungen 300 bis 311 von der unteren Verbindungsschicht (die als eine Mi-Schicht oder Metall-1-Schicht bezeichnet wird) der mehrschichtigen Verbindungsstruktur. Die Metallleitungen 300 bis 311 können langgestreckt in der x-Richtung verlaufen. Die Metallleitungen 300 und 301 können über die STD cell-1 und die STD cell-2 verlaufen und können Metallleitungen für elektrische Betriebsspannungsleitungen umfassen. Zum Beispiel kann die Metallleitung 300 eine Metallleitung für eine Vdd-Betriebsspannungsleitung sein, und die Metallleitung 301 kann eine Metallleitung für eine Vss-Betriebsspannungsleitung sein. Die Metallleitungen 302 bis 306 überkreuzen sich jeweils mit den Gatestrukturen 250 und 251 in der Draufsicht der STD cell-1, und die Metallleitungen 307 bis 311 überkreuzen sich jeweils mit der Gatestruktur 260 in der Draufsicht der STD cell-2. Außerdem überlappen die Metallleitungen 302 bis 306 jeweils die Finnenstrukturen 220 bis 223, und die Metallleitungen 307 bis 311 überlappen jeweils die Finnenstrukturen 230 bis 233. Somit können elektrische Verbindungen zwischen den Metallleitungen 300 bis 311 und den Gatestrukturen 250 und 251 sowie 260 und den Finnenstrukturen 220 bis 223 und 230 bis 233 hergestellt werden.
  • Die STD cell-1 weist Schlitzkontakte 320 bis 325 auf, und die STD cell-2 weist Schlitzkontakte 330 bis 332 auf. Die Schlitzkontakte 320 bis 325 und 330 bis 332 weisen jeweils eine oder mehrere elektrisch leitfähige Schichten auf. Die elektrisch leitfähigen Schichten können zum Beispiel Ti, TiN, Pt, Co, Ru, W, TaN, Cu oder Kombinationen davon aufweisen. Die Schlitzkontakte 320 bis 325 und 330 bis 332 verlaufen jeweils langgestreckt in der y-Richtung. In der Draufsicht überkreuzen sich die Schlitzkontakte 320 bis 322 mit den Finnenstrukturen 220 und 221, die Schlitzkontakte 323 bis 325 überkreuzen sich mit den Finnenstrukturen 222 bis 223, der Schlitzkontakt 330 überkreuzt sich mit den Finnenstrukturen 230 bis 233, der Schlitzkontakt 331 überkreuzt sich mit den Finnenstrukturen 230 und 231, und der Schlitzkontakt 332 überkreuzt sich mit den Finnenstrukturen 232 und 233. Die Teile der Finnenstrukturen 220 bis 223 und 230 bis 233, die überkreuzt werden, sind die Source-/Drain-Bereiche, und somit können die Schlitzkontakte 320 bis 325 und 330 bis 332 eine elektrische Verbindung mit den Source-/Drain-Bereichen herstellen.
  • Bei der Ausführungsform, die in 3 gezeigt ist, sind die Schlitzkontakte 320, 323, 325 sowie 331 und 332 Source-Kontakte (d. h., sie stellen eine elektrische Verbindung mit der Source her), die nachstehend synonym als Source-Kontakte bezeichnet werden können, während die Schlitzkontakte 321, 322, 324 und 330 Drain-Kontakte sind (d. h., sie stellen eine elektrische Verbindung mit dem Drain her), die nachstehend synonym als Drain-Kontakte bezeichnet werden können. Es ist zu beachten, dass die Source-Kontakte 320, 323, 325 sowie 331 und 332 in der y-Richtung länger (z. B. um etwa das 1,5-fache) als die Drain-Kontakte 321, 322 und 324 sind. Der Drain-Kontakt 330 ist jedoch in der y-Richtung länger als die Source-Kontakte 320, 323, 325 sowie 331 und 332.
  • Das IC-Bauelement 200 weist Gatedurchkontaktierungen VG1 bis VG3 in der STD cell-1 und eine Gatedurchkontaktierung VG3 in der STD cell-2 auf. Die Gatedurchkontaktierungen VG1 bis VG3 stellen eine elektrische Verbindung mit den Gates der Transistoren 270 bis 272 her und können daher synonym als Gatedurchkontaktierungen VG1, VG2 bzw. VG3 bezeichnet werden. Zum Beispiel können die Gatedurchkontaktierungen VG1 bis VG3 jeweils eine oder mehrere elektrisch leitfähige Materialien aufweisen. Die elektrisch leitfähigen Materialien können zum Beispiel Ti, TiN, Pt, Co, Ru, W, TaN, Cu oder Kombinationen davon sein.
  • Die Gatedurchkontaktierung VG1 ist über einem Kanalbereich des Transistors 270 angeordnet und stellt eine elektrische Verbindung zwischen der Gatestruktur 250 (die sich unter der Gatedurchkontaktierung VG1 befindet) und der Metallleitung 303 her (die sich über der Gatedurchkontaktierung VG1 befindet). Die Gatedurchkontaktierung VG2 ist über einem Isolationsbereich (z. B. außerhalb einer der Finnenstrukturen) angeordnet und stellt eine elektrische Verbindung zwischen der Gatestruktur 251 (die sich unter der Gatedurchkontaktierung VG2 befindet) und der Metallleitung 304 her (die sich über der Gatedurchkontaktierung VG2 befindet). Die Gatedurchkontaktierung VG3 ist ebenfalls über einem Isolationsbereich (z. B. außerhalb einer der Finnenstrukturen) angeordnet und stellt eine elektrische Verbindung zwischen der Gatestruktur 260 (die sich unter der Gatedurchkontaktierung VG3 befindet) und der Metallleitung 309 her (die sich über der Gatedurchkontaktierung VG3 befindet). Somit stellen die Gatedurchkontaktierungen VG1 bis VG3 jeweils eine elektrische Verbindung für einen anderen der Transistoren 270 bis 272 her.
  • Gemäß verschiedenen Aspekten der vorliegenden Erfindung können die Positionen der Schlitzkontakte 320 bis 325 und/oder 330 bis 332 in Bezug zu den Gatedurchkontaktierungen VG1 bis VG3 in Beziehung mit der Größe und/oder der Anordnung der Gatedurchkontaktierungen VG1 bis VG3 gesetzt werden. Insbesondere gibt es bei der Gatedurchkontaktierung VG1 Schlitzkontakte auf beiden Seiten der Durchkontaktierung VG1, und zwar befindet sich der Schlitzkontakt 320 auf der „linken“ Seite der Gatedurchkontaktierung VG1, und der Schlitzkontakt 321 befindet sich auf der „rechten“ Seite der Gatedurchkontaktierung VG1. Mit anderen Worten, die Gatedurchkontaktierung VG1 ist ein Gatedurchkontaktierungstyp, der benachbart zu zwei Schlitzkontakten angeordnet ist. Es ist klar, dass im Rahmen der vorliegenden Erfindung zwei Elemente, die als zueinander benachbart anzusehen sind, nicht unbedingt in einem bestimmten Abstand voneinander angeordnet sein müssen. Bei der Gatedurchkontaktierung VG1 ist der Schlitzkontakt 320 der Schlitzkontakt, der ihrer „linken“ Seite am nächsten ist, und der Schlitzkontakt 321 ist der Schlitzkontakt, der ihrer „rechten“ Seite am nächsten ist, und daher werden die Schlitzkontakte 320 und 321 als zu der Gatedurchkontaktierung VG1 auf ihrer „linken“ Seite bzw. „rechten“ Seite benachbart angesehen. Außerdem ist der Schlitzkontakt 322 (als ein beispielhafter Schlitzkontakt, der nicht als benachbart zu der Gatedurchkontaktierung VG1 angeordnet angesehen wird) um mindestens den Schlitzkontakt 321 von der Gatedurchkontaktierung VG1 beabstandet, und somit ist der Schlitzkontakt 322 nicht benachbart zu der Gatedurchkontaktierung VG1 angeordnet. Um den Isolationsabstand zu vergrößern (oder anders ausgedrückt, um die Gefahr der elektrischen Brückenbildung zu minimieren), hat die Gatedurchkontaktierung VG1 die kleinste Größe unter den Gatedurchkontaktierungen VG1 bis VG3. Zum Beispiel kann die Gatedurchkontaktierung VG1 durch ihre geringe Größe nach „links“ oder „rechts“ (z. B. auf Grund von lithografischen oder anderen Herstellungsprozessfehlern) in der x-Richtung verschoben werden, ohne dass sie in physischen Kontakt mit dem benachbarten Schlitzkontakt 320 oder 321 kommt. Bei einigen Ausführungsformen ist die Abmessung der Gatedurchkontaktierung VG1 kleiner als die Abmessung der Gatestruktur 250 in der x-Richtung. Wie in 3 gezeigt ist, können sich zum Beispiel die Grenzen der Gatedurchkontaktierung VG1 in der Draufsicht innerhalb der Grenzen der Gatestruktur 250 befinden.
  • Im Gegensatz dazu gibt es bei der Gatedurchkontaktierung VG2 keine Schlitzkontakte, die benachbart zu der „linken“ Seite oder der „rechten“ Seite der Gatedurchkontaktierung VG2 angeordnet sind. Die Schlitzkontakte 321 und 322 sowie 324 und 325 werden nicht als benachbart zu der Gatedurchkontaktierung VG2 angeordnet angesehen, da eine imaginäre x-Richtungslinie, die die Gatedurchkontaktierung VG2 kreuzt, sich nicht mit den Schlitzkontakten 321 und 322 oder 324 und 325 überkreuzt. Durch das Fehlen von benachbart angeordneten Schlitzkontakten kann die Gatedurchkontaktierung VG2 die größte Größe unter den Gate-Durchkontaktierungen VG1 bis VG3 haben, da sich die Gatedurchkontaktierung VG2 nach „links“ oder „rechts“ in der x-Richtung verschieben kann, ohne dass es zu einer elektrischen Brückenbildung kommt. Bei einigen Ausführungsformen ist eine Fläche der Gatedurchkontaktierung VG2 um etwa das 1,2-fache größer als eine Fläche der Gatedurchkontaktierung VG1, was auf die größere Abmessung der Gatedurchkontaktierung VG2 (größer als die der Gatedurchkontaktierung VG1) in der x-Richtung und/oder in der x- und y-Richtung zurückzuführen ist. Bei einigen Ausführungsformen ist in der x-Richtung die Abmessung der Gatedurchkontaktierung VG2 größer als die Abmessung der Gatestruktur 251. Wie in 3 gezeigt ist, können sich in der Draufsicht die Grenzen der Gatedurchkontaktierung VG2 geringfügig außerhalb der Grenzen der Gatestruktur 252 befinden. Durch die relativ große Größe der Gatedurchkontaktierung VG2 kann ein kleiner elektrischer Widerstand erzielt werden, was zu einer Optimierung der IC-Leistung beiträgt.
  • Bei der Gatedurchkontaktierung VG3 ist der Schlitzkontakt 330 benachbart zu der „linken“ Seite der Gatedurchkontaktierung VG3 angeordnet, aber kein Schlitzkontakt ist benachbart zu der „rechten“ Seite der Gatedurchkontaktierung VG3 angeordnet. Der Schlitzkontakt 330 wird als zu der „linken“ Seite der Gatedurchkontaktierung VG3 benachbart angeordnet angesehen, da er der Schlitzkontakt ist, der der „linken“ Seite der Gatedurchkontaktierung VG3 am nächsten ist, und eine imaginäre x-Richtungslinie, die die Gatedurchkontaktierung VG3 kreuzt, kreuzt sich auch mit dem Schlitzkontakt 330. Andererseits werden die Schlitzkontakte 331 und 332 nicht als zu der „rechten“ Seite der Gatedurchkontaktierung VG3 benachbart angeordnet angesehen, da eine imaginäre x-Richtungslinie, die die Gatedurchkontaktierung VG3 kreuzt, sich nicht mit dem Schlitzkontakt 331 oder 332 kreuzt. Um den Isolationsabstand zu vergrößern, ist die Gatedurchkontaktierung VG3 größer als die Gatedurchkontaktierung VG1, aber kleiner als die Gatedurchkontaktierung VG2, da die Gatedurchkontaktierung VG3 nach „rechts“ (aber wegen des Vorhandenseins des Schlitzkontakts 330 nicht nach links) verschoben werden kann, ohne dass es zu einer elektrischen Brückenbildung mit einem benachbart angeordneten Schlitzkontakt kommt. Bei einigen Ausführungsformen ist eine Fläche der Gatedurchkontaktierung VG2 um etwa das 1,1-fache größer als eine Fläche der Gatedurchkontaktierung VG3, was der größeren Abmessung der Gatedurchkontaktierung VG2 (die größer als die der Gatedurchkontaktierung VG3 ist) in der x-Richtung und/oder in der x- und y-Richtung zugeschrieben werden kann. Die Fläche der Gatedurchkontaktierung VG3 ist immer noch größer als die Fläche der Gatedurchkontaktierung VG1, da die Gatedurchkontaktierung VG3 nur einen Schlitzkontakt 330 hat, der auf ihrer linken Seite, aber nicht auf ihrer rechten Seite angeordnet ist, während die Gatedurchkontaktierung VG1 Schlitzkontakte 320 und 321 hat, die auf beiden Seiten angeordnet sind.
  • Bei einigen Ausführungsformen ist in der x-Richtung die Abmessung der Gatedurchkontaktierung VG3 größer als die Abmessung der Gatestruktur 260. Und da die Gatedurchkontaktierung VG3 einen Schlitzkontakt 330 auf ihrer „linken“ Seite, aber nicht auf ihrer „rechten“ Seite hat, kann die Gatedurchkontaktierung VG3 vorsätzlich nach „rechts“ „verschoben“ werden. Mit anderen Worten, die Mitte der Gatedurchkontaktierung VG3 kann nicht zu der Mitte der Gatestruktur 260 ausgerichtet oder zentriert werden. Vielmehr kann sich die Mitte der Gatedurchkontaktierung VG3 in der x-Richtung „rechts“ von der Mitte der Gatestruktur 260 befinden. Anders ausgedrückt, die Grenzen auf der linken Seite der Gatedurchkontaktierung VG3 können sich innerhalb der linken Grenzen der Gatestruktur 260 befinden, aber die Grenzen auf der rechten Seite der Gatedurchkontaktierung VG3 können sich außerhalb der rechten Grenzen der Gatestruktur 260 befinden. Durch einen solchen Entwurf der Gatedurchkontaktierung VG3 können ein reduzierter Widerstand (da ihre Größe in mindestens einer Richtung vergrößert wird) und gleichzeitig eine Verringerung der Gefahr der elektrischen Brückenbildung erzielt werden (da die Verschiebung der Gatedurchkontaktierung VG3 von dem Schlitzkontakt 330 weg zur Minimierung der Gefahr beiträgt, dass die Gatedurchkontaktierung VG3 in physischen Kontakt mit dem Schlitzkontakt 330 kommt).
  • Es gibt verschiedene Möglichkeiten zum Implementieren der Gate-Durchkontaktierungen VG1 bis VG3, um deren unterschiedliche Größen und/oder Positionen zu ermöglichen. Bei einigen Ausführungsformen können die IC-Chip-Entwerfer und/oder -Layout-Ingenieure das IC-Chip-Layout so konfigurieren, dass die Gate-Durchkontaktierungen VG1 bis VG3 die relativen Größen erreichen können, wie vorstehend dargelegt worden ist, zum Beispiel die Größe der Gatedurchkontaktierung VG2, die größer als die Größe der Gatedurchkontaktierung VG3 ist, und die Größe der Gatedurchkontaktierung VG3, die größer als die Größe der Gatedurchkontaktierung VG1 ist. Es ist jedoch klar, dass auf Grund von realen Herstellungsprozessfehlern (oder sogar zulässigen Toleranzen bei Prozessfenstern) die Größen der Gate-Durchkontaktierungen VG1 bis VG3 bei tatsächlich hergestellten Bauelementen Abweichungen bei ihren jeweiligen Größen zeigen können, was dazu führen könnte, dass die relativen Größen der tatsächlich hergestellten Gate-Durchkontaktierungen VG1 bis VG3 nicht die relativen Größenbedingungen einhalten, die in dem IC-Chip-Layout-Entwurf festgelegt sind. Zum Beispiel kann die Gatedurchkontaktierung VG2 in dem tatsächlich hergestellten Bauelement eine kleinere Größe als die Gatedurchkontaktierung VG3 haben, obwohl der IC-Chip-Layout-Entwurf erfordern kann, dass die Größe der Gatedurchkontaktierung VG2 größer als die Größe der Gatedurchkontaktierung VG3 ist. Der IC-Chip-Entwerfer oder -Layout-Ingenieur kann außerdem die Position einer der Gate-Durchkontaktierungen VG1 bis VG3 zum Beispiel durch Ändern der Position der Gatedurchkontaktierung VG3 so ändern, dass sie nach rechts von der Mitte der Gatestruktur 260 (von dem Schlitzkontakt 330 weg) verschoben wird. Auch hier ist klar, dass sich durch die reale Herstellung die Positionen der Gate-Durchkontaktierungen VG1 bis VG3 in dem tatsächlich hergestellten Bauelement möglicherweise nicht an den Positionen befinden, die in dem ersten IC-Chip-Layout-Entwurf festgelegt sind.
  • Bei anderen Ausführungsformen brauchen die IC-Chip-Entwerfer und/oder -Layout-Ingenieure die Größen oder Positionen der Gate-Durchkontaktierungen VG1 bis VG3 nicht gezielt entsprechend den vorstehend dargelegten Aspekten der vorliegenden Erfindung zu konfigurieren. Stattdessen kann das Konfigurieren der Gate-Durchkontaktierungen VG1 bis VG3 von der Chipfabrik oder dem Herstellungsbetrieb des IC durchgeführt werden. Zum Beispiel kann eine Chipfabrik den IC-Layout-Entwurf von einem IC-Entwurfshaus erhalten. Der IC-Layout-Entwurf kann in der Form einer digitalen Datei vorliegen, wie etwa einer Datei in einem GDS-Format (GDS: grafisches Datenbanksystem). Die Gate-Durchkontaktierungen VG1 bis VG3 können zunächst die gleichen (oder im Wesentlichen ähnliche) Größen in dem ursprünglichen IC-Layout-Entwurf haben. Die Ingenieure in der Chipfabrik können die GDS-Datei bearbeiten oder modifizieren, zum Beispiel durch Ändern der Größen der Gate-Durchkontaktierungen VG1 bis VG3 und/oder durch Verschieben ihrer Positionen gemäß den verschiedenen Aspekten der vorliegenden Erfindung. Bei einigen Ausführungsformen können Hilfsfunktionen, wie etwa OPC-Funktionen (OPC: Optical Proximity Correction), zum Modifizieren der Formen, Größen und/oder Positionen der Gate-Durchkontaktierungen VG1 bis VG3 verwendet werden. Auch hier kann - obwohl der modifizierte IC-Layout-Entwurf die relativen Größen und/oder Positionen der Gate-Durchkontaktierungen VG1 bis VG3 in der vorstehend unter Bezugnahme auf 3 beschriebenen Weise festlegen kann - die reale Herstellungsbearbeitung zu Abweichungen bei ihren Größen und Positionen führen, sodass das tatsächlich hergestellte Bauelement nicht unbedingt die von dem modifizierten IC-Layout-Entwurf festgelegten Anforderungen an die relativen Größen und/oder Positionen für die Gate-Durchkontaktierungen VG1 bis VG3 erfüllen kann.
  • Außer den Gate-Durchkontaktierungen VG1 bis VG3, die elektrische Verbindungen mit den Gatestrukturen 250 und 251 sowie 260 verschiedener Transistoren herstellen, weist das IC-Bauelement 200 auch eine Mehrzahl von Drain-Durchkontaktierungen auf, die elektrische Verbindungen mit den Drain-Bereichen der Transistoren herstellen. Zum Beispiel verbindet eine Drain-Durchkontaktierung VD1 den Drain-Kontakt 324 elektrisch mit der Metallleitung 306, eine Drain-Durchkontaktierung VD2 verbindet den Drain-Kontakt 322 elektrisch mit der Metallleitung 302, und eine Drain-Durchkontaktierung VD3 verbindet den Drain-Kontakt 330 elektrisch mit der Metallleitung 310. Die Drain-Kontakte 324, 322 und 330 sind unter der Drain-Durchkontaktierung VD1, VD2 bzw. VD3 angeordnet, während die Metallleitungen 306, 302 und 310 über der Drain-Durchkontaktierung VD1, VD2 bzw. VD3 angeordnet sind. Bei einigen Ausführungsformen haben die Drain-Durchkontaktierungen VD1, VD2 und VD3 jeweils ein rundliches Draufsichtprofil, zum Beispiel ein im Wesentlichen kreisförmiges Draufsichtprofil. Bei anderen Ausführungsformen können die Drain-Durchkontaktierungen VD1, VD2 und VD3 jeweils ein im Wesentlichen elliptisches Draufsichtprofil haben, wobei das elliptische Draufsichtprofil eine lange Achse und eine kurze Achse aufweist. Bei einigen Ausführungsformen ist ein Verhältnis der langen Achse zu der kurzen Achse größer als 1:1 und kleiner als 1,2:1.
  • Das IC-Bauelement 200 weist weiterhin eine Mehrzahl von Source-Durchkontaktierungen auf, die elektrische Verbindungen mit den Source-Bereichen der Transistoren herstellen. Zum Beispiel erstreckt sich eine Source-Durchkontaktierung VS1 in der x-Richtung über die STD cell-1 und die STD cell-2, und sie verbindet die Source-Kontakte 323, 325 und 332 elektrisch mit der Metallleitung 300. Die Source-Kontakte 323, 325 und 332 sind unter der Source-Durchkontaktierung VS1 angeordnet, während die Metallleitung 300 über der Source-Durchkontaktierung VS1 angeordnet ist. Eine weitere Source-Durchkontaktierung VS2 erstreckt sich ebenfalls über die STD cell-1 und die STD cell-2 in der x-Richtung und verbindet die Source-Kontakte 320 und 331 elektrisch mit der Metallleitung 301. Die Source-Kontakte 320 und 331 sind unter der Source-Durchkontaktierung VS2 angeordnet, während die Metallleitung 301 über der Source-Durchkontaktierung VS2 angeordnet ist.
  • Im Gegensatz zu den Drain-Durchkontaktierungen VD1, VD2 und VD3 haben die Source-Durchkontaktierungen VS1 und VS2 jeweils ein linienförmiges oder rechteckiges Draufsichtprofil, wobei sie jeweils in der x-Richtung langgestreckt sind. Bei einigen Ausführungsformen ist die Abmessung der Source-Durchkontaktierung VS1 oder VS2 in der x-Richtung um einen Faktor von mindestens 10 größer als die Abmessung der Source-Durchkontaktierung VS1 oder VS2 in der y-Richtung. Anders ausgedrückt, ein Verhältnis der x-Abmessung zu der y-Abmessung der Source-Durchkontaktierung VS1 oder VS2 ist größer als etwa 10:1. Eine größere Größe der Source-Durchkontaktierungen VS1 und VS2 trägt ebenfalls zur Reduzierung ihres Widerstands bei, wodurch die Bauelementleistung optimiert wird.
  • 4 ist eine schematische Teil-Draufsicht eines Teils eines IC-Bauelements 200 gemäß einer alternativen Ausführungsform. Der Einheitlichkeit und Übersichtlichkeit halber sind ähnliche Komponenten, die in den 3 und 4 vorkommen, gleich bezeichnet. Die Ausführungsform von 4 hat Ähnlichkeiten mit der Ausführungsform von 3, zum Beispiel insofern, als sie Gate-Durchkontaktierungen VG1 bis VG3 mit unterschiedlichen Größen hat. Die Gatedurchkontaktierung VG1 ist die kleinste der Gate-Durchkontaktierungen VG1 bis VG3, da sie Schlitzkontakte 320 und 321 hat, die auf beiden Seiten zueinander benachbart angeordnet sind. Die Gatedurchkontaktierung VG2 ist die größte der Gate-Durchkontaktierungen VG1 bis VG3, da sie keine Schlitzkontakte hat, die auf beiden Seiten zueinander benachbart angeordnet sind. Die Gatedurchkontaktierung VG3 ist größer als die Gatedurchkontaktierung VG1 und kleiner als die Gatedurchkontaktierung VG2, da sie einen Schlitzkontakt 330 hat, der benachbart zu ihrer „linken“ Seite, aber nicht zu ihrer „rechten“ Seite angeordnet ist. Die Position der Gatedurchkontaktierung VG3 wird außerdem nach „rechts“ (oder von dem Schlitzkontakt 330 weg) verschoben, um die Gefahr der Brückenbildung weiter zu minimieren.
  • Im Gegensatz zu der Ausführungsform von 3 hat die in 4 gezeigte Ausführungsform jedoch keine langgestreckte Source-Durchkontaktierung VS1 oder VS2, die sich über die STD cell-1 und die STD cell-2 erstrecken. Stattdessen hat die Ausführungsform von 4 eine Mehrzahl von Source-Durchkontaktierungen VS3 bis VS7, die einzeln mit den Source-Kontakten elektrisch verbunden sind. Insbesondere ist die Source-Durchkontaktierung VS3 über dem Source-Kontakt 323 und unter der Metallleitung 300 angeordnet und verbindet sie daher elektrisch miteinander. Die Source-Durchkontaktierung VS4 ist über dem Source-Kontakt 325 und unter der Metallleitung 300 angeordnet und verbindet sie daher elektrisch miteinander. Die Source-Durchkontaktierung VS5 ist über dem Source-Kontakt 332 und unter der Metallleitung 300 angeordnet und verbindet sie daher elektrisch miteinander. Die Source-Durchkontaktierung VS6 ist über dem Source-Kontakt 320 und unter der Metallleitung 301 angeordnet und verbindet sie daher elektrisch miteinander. Die Source-Durchkontaktierung VS7 ist über dem Source-Kontakt 331 und unter der Metallleitung 301 angeordnet und verbindet sie daher elektrisch miteinander.
  • Die Größen der Source-Durchkontaktierungen VS3 bis VS7 sind so konfiguriert, dass sie größer als die Größen der Drain-Durchkontaktierungen VD1 bis VD3 sind. Bei einigen Ausführungsformen beträgt eine Fläche (in einer Draufsicht) einer der Source-Durchkontaktierungen VS3 bis VS7 mindestens das 1,1-fache der Fläche einer der Drain-Durchkontaktierungen VD1 bis VD3, da die Source-Durchkontaktierungen VS3 bis VS7 wahrscheinlich weniger Brückenbildungsprobleme als die Drain-Durchkontaktierungen VD1 bis VD3 verursachen. Die größeren Größen der Source-Durchkontaktierungen VS3 bis VS7 bieten auch einen reduzierten Widerstand.
  • Die 5A bis 5C zeigen schematische Teil-Seitenschnittansichten von verschiedenen Teilen des IC-Bauelements 200. Die horizontale Richtung in den 5A bis 5C entspricht der vorstehend erörterten x-Richtung, und die vertikale Richtung der 5A bis 5C entspricht der z-Richtung von 1. Der Einheitlichkeit und Übersichtlichkeit halber sind Komponenten, die in den 3 und 5A bis 5C vorkommen, gleich bezeichnet.
  • Insbesondere zeigt 5A den Teil des Transistors 270, der sich dicht an der Gatedurchkontaktierung VG1 befindet. 5B zeigt den Teil des Transistors 271, der sich dicht an der Gatedurchkontaktierung VG2 befindet. 5C zeigt den Teil des Transistors 272, der sich dicht an der Gatedurchkontaktierung VG3 befindet. Die Gate-Durchkontaktierungen VG1 bis VG3 können jeweils ein Querschnittsprofil haben, das oben breiter und unten schmaler ist, sodass es einem Trapez ähnelt. Mit anderen Worten, die Seitenwände der Gate-Durchkontaktierungen VG1 bis VG3 sind von oben nach unten nach innen geneigt.
  • Wie außerdem in 5A gezeigt ist, ist die Gatedurchkontaktierung VG1 direkt auf der Gatestruktur 250 angeordnet. Die Metallleitung 303 in der Mi-Metallschicht ist direkt über der Gatedurchkontaktierung VG1 angeordnet. Daher verbindet die Gatedurchkontaktierung VG1 die Gatestruktur 250 elektrisch mit der Metallleitung 303. Der Source-Kontakt 320 ist benachbart zu der Gatedurchkontaktierung VG1 auf ihrer linken Seite angeordnet, und der Drain-Kontakt 321 ist benachbart zu der Gatedurchkontaktierung VG1 auf ihrer rechten Seite angeordnet. Der Source-Kontakt 320 wird auf einem Source-Bereich 221A (Teil der Finnenstruktur 221 von 3) des Transistors 270 hergestellt. Der Drain-Kontakt 321 wird auf einem Drain-Bereich 221B (ebenfalls ein Teil der Finnenstruktur 221 von 3) des Transistors 270 hergestellt.
  • Wie in 5B gezeigt ist, ist die Gatedurchkontaktierung VG2 direkt auf der Gatestruktur 251 angeordnet. Die Metallleitung 304 in der M1-Metallschicht ist direkt über der Gatedurchkontaktierung VG2 angeordnet. Daher verbindet die Gatedurchkontaktierung VG2 die Gatestruktur 251 elektrisch mit der Metallleitung 304. Es ist kein Source- oder Drain-Kontakt benachbart zu beiden Seiten der Gatedurchkontaktierung VG2 angeordnet.
  • Wie in 5C gezeigt ist, ist die Gatedurchkontaktierung VG3 direkt auf der Gatestruktur 260 angeordnet. Die Metallleitung 309 in der Mi-Metallschicht ist direkt über der Gatedurchkontaktierung VG3 angeordnet. Daher verbindet die Gatedurchkontaktierung VG3 die Gatestruktur 260 elektrisch mit der Metallleitung 309. Der Drain-Kontakt 330 ist benachbart zu der Gatedurchkontaktierung VG3 auf ihrer linken Seite angeordnet, aber es ist kein Schlitzkontakt benachbart zu der Gatedurchkontaktierung VG3 auf ihrer rechten Seite angeordnet. Wie vorstehend unter Bezugnahme auf 3 dargelegt worden ist, ist der Drain-Kontakt 330 in der y-Richtung langgestreckt und ist mit bestimmten Drain-Bereichen elektrisch verbunden, wie etwa den Drain-Bereichen der Finnenstrukturen 220 bis 223. Der Teil des Drain-Kontakts 330, der in 5C gezeigt ist, ist jedoch über einer Isolationsstruktur angeordnet, zum Beispiel über einer STI-Struktur (STI: flache Grabenisolation). Daher gibt es keinen Drain-Bereich unter dem Drain-Kontakt 330 in 5C.
  • Wie vorstehend dargelegt worden ist, hat auf Grund des Vorhandenseins der Schlitzkontakte 320 und 321 auf beiden Seiten der Gatedurchkontaktierung VG1 die Gatedurchkontaktierung VG1 die kleinste Größe unter den drei Gate-Durchkontaktierungen VG1 bis VG3. Die Gatedurchkontaktierung VG2 hat keine Schlitzkontakte auf beiden Seiten und hat daher die größte Größe unter den drei Gate-Durchkontaktierungen VG1 bis VG3. Die Gatedurchkontaktierung VG3 hat einen Schlitzkontakt (z. B. den Drain-Kontakt 330) auf einer Seite, aber nicht auf der anderen, und sie hat daher eine größere Größe als die Gatedurchkontaktierung VG1 und eine kleinere Größe als die Gatedurchkontaktierung VG2. Die Gate-Durchkontaktierungen VG1 bis VG3 haben zum Beispiel maximale Querabmessungen 401 bis 403, die an den Oberseiten der Gate-Durchkontaktierungen VG1 bis VG3 gemessen werden können. Die maximale Querabmessung 401 ist kleiner als die maximale Querabmessung 403, und die maximale Querabmessung 403 ist kleiner als die maximale Querabmessung 402. Bei einigen Ausführungsformen beträgt ein Verhältnis der Abmessung 402 zu der Abmessung 401 etwa 1,2:1 bis etwa 2:1. Bei einigen Ausführungsformen beträgt ein Verhältnis der Abmessung 403 zu der Abmessung 401 etwa 1,1:1 bis etwa 1,5:1. Bei einigen Ausführungsformen beträgt ein Verhältnis der Abmessung 402 zu der Abmessung 403 etwa 1,1:1 bis etwa 1,5:1. Bei einigen Ausführungsformen beträgt die Abmessung 401 etwa 5 nm bis etwa 20 nm, die Abmessung 402 beträgt etwa 6 nm bis etwa 40 nm, und die Abmessung 403 beträgt etwa 5,5 nm bis etwa 30 nm.
  • Die Bereiche der relativen Verhältnisse und die Bereiche der Zahlenwerte der maximalen Querabmessungen 401 bis 403 sind so konfiguriert, dass sie die Gefahr der elektrischen Brückenbildung verringern und dabei den elektrischen Widerstand möglichst reduzieren (z. B. durch Festlegen der maximalen Querabmessung 403 als die größte). Wie in 5C gezeigt ist, wird die Gatedurchkontaktierung VG3 in Bezug zu der Mitte der Gatestruktur 260 nach rechts verschoben. Mit anderen Worten, die Gatedurchkontaktierung VG3 wird in der x-Richtung von dem Drain-Kontakt 330 weg verschoben, um die Gefahr der Brückenbildung mit dem Drain-Kontakt 330 weiter zu verringern. Da es keinen Schlitzkontakt rechts von der Gatedurchkontaktierung VG3 gibt, entsteht durch die Verschiebung der Gatedurchkontaktierung VG3 keine zusätzliche Gefahr der Brückenbildung.
  • Die 6 und 7 zeigen weitere schematische Teil-Seitenschnittansichten von unterschiedlichen Teilen des IC-Bauelements 200. Insbesondere ist 6 eine Schnittansicht, die die Gatedurchkontaktierung VG1 zeigt, während 7 eine Schnittansicht ist, die die Gatedurchkontaktierungen VG2 und VG3 zeigt. Die 6 und 7 zeigen außer den Gate-Durchkontaktierungen VG1 bis VG3 auch weitere Schichten der Verbindungsstruktur, wie etwa die M2-Schicht (Metall-2-Schicht) und die M3-Schicht (Metall-3-Schicht), sowie die Durchkontaktierungen V2, die die Mi- und M2-Schichten miteinander verbinden, und die Durchkontaktierungen V3, die die M2- und M3-Schichten miteinander verbinden. Dielektrische Gatestrukturen (z. B. die Dummy-Gatestrukturen 280 bis 282) sind ebenfalls in den 6 und 7 gezeigt.
  • Wie in 6 gezeigt ist, wird die Gatedurchkontaktierung VG1 über einer Finnenstruktur hergestellt, die über einen Wannenbereich übersteht. Das Gate, die Source und der Drain eines Transistors werden von Teilen der Finnenstruktur gebildet. Schlitzkontakte sind benachbart zu der Gatedurchkontaktierung VG1 auf beiden Seiten angeordnet, und somit hat die Gatedurchkontaktierung VG1 die kleinste Querabmessung unter den Gate-Durchkontaktierungen VG1 bis VG3. Im Gegensatz dazu sind die Gatedurchkontaktierungen VG2 und VG3 über einem STI-Bereich (z. B. einer Isolationsstruktur) angeordnet, und es gibt keine Schlitzkontakte, die auf beiden Seiten der Gatedurchkontaktierung VG2 hergestellt sind, und die Gatedurchkontaktierung VG3 hat einen Schlitzkontakt, der auf ihrer linken Seite, aber nicht auf ihrer rechten Seite hergestellt ist. Daher hat die Gatedurchkontaktierung VG2 die größte Größe unter den Gate-Durchkontaktierungen VG1 bis VG3, und die Gatedurchkontaktierung VG1 hat die kleinste Größe unter den Gate-Durchkontaktierungen VG1 bis VG3. Es ist zu beachten, dass die Gatedurchkontaktierung VG3 ebenfalls nach rechts in Bezug zu dem darunter befindlichen Gate verschoben wird, um die Gefahr der Brückenbildung mit dem links befindlichen Schlitzkontakt weiter zu minimieren.
  • 8 ist ein Ablaufdiagramm, das ein Verfahren 600 gemäß einer Ausführungsform der vorliegenden Erfindung zeigt. Das Verfahren 600 umfasst einen Schritt 610, in dem ein IC-Layout-Entwurf (IC: integrierter Schaltkreis) empfangen wird. Der IC-Layout-Entwurf weist eine auf einem ersten Gate angeordnete erste Gatedurchkontaktierung, eine auf einem zweiten Gate angeordnete zweite Gatedurchkontaktierung und eine auf einem dritten Gate angeordnete dritte Gatedurchkontaktierung auf. Die erste Gatedurchkontaktierung weist Source-/Drain-Kontakte auf, die benachbart zu dieser auf einer ersten Seite und einer zweiten Seite angeordnet sind, die der ersten Seite gegenüberliegt. Die zweite Gatedurchkontaktierung weist keine Source-/Drain-Kontakte auf, die benachbart zu dieser auf der ersten Seite oder der zweiten Seite angeordnet sind. Die dritte Gatedurchkontaktierung weist einen Source-/Drain-Kontakt auf, der benachbart zu der ersten Seite, aber nicht zu der zweiten Seite angeordnet ist.
  • Das Verfahren umfasst weiterhin einen Schritt 620, in dem der IC-Layout-Entwurf durch Anpassen einer Größe der ersten, der zweiten und/oder der dritten Gatedurchkontaktierung bearbeitet wird. Nach dem Anpassen hat die zweite Gatedurchkontaktierung eine größere Größe als die dritte Gatedurchkontaktierung, und die dritte Gatedurchkontaktierung hat eine größere Größe als die erste Gatedurchkontaktierung.
  • Das Verfahren 600 umfasst weiterhin einen Schritt 630, in dem die Herstellung eines IC entsprechend dem bearbeiteten IC-Layout-Entwurf unterstützt wird.
  • Bei einigen Ausführungsformen haben die erste, die zweite und die dritte Gatedurchkontaktierung im Wesentlichen ähnliche Größen, bevor der Bearbeitungsschritt 620 durchgeführt wird.
  • Bei einigen Ausführungsformen umfasst die Bearbeitung weiterhin das Verschieben einer Position der dritten Gatedurchkontaktierung in Bezug zu dem dritten Gate in einer Richtung weg von dem Source-/Drain-Kontakt, der benachbart zu der ersten Seite der dritten Gatedurchkontaktierung angeordnet ist.
  • Bei einigen Ausführungsformen umfasst der empfangene IC-Layout-Entwurf weiterhin eine Mehrzahl von Drain-Durchkontaktierungen und Source-Durchkontaktierungen, und das Bearbeiten umfasst weiterhin das Modifizieren einer Größe oder Form einer oder mehrerer der Source-Durchkontaktierungen, sodass die modifizierten Source-Durchkontaktierungen jeweils eine größere Größe als jede der Drain-Durchkontaktierungen haben.
  • Bei einigen Ausführungsformen haben die Drain-Durchkontaktierungen jeweils ein kreisförmiges oder elliptisches Draufsichtprofil, wobei das Modifizieren das Konfigurieren mindestens einer der Source-Durchkontaktierungen so umfasst, dass sie ein langgestrecktes Draufsichtprofil hat, das sich über mehrere Source-/Drain-Kontakte erstreckt.
  • Es ist klar, dass weitere Prozesse vor, während oder nach den Schritten 610 bis 630 des Verfahrens 600 durchgeführt werden können. Der Einfachheit halber werden diese weiteren Schritte hier nicht näher erörtert.
  • 9 zeigt ein Integrierter-Schaltkreis-Herstellungssystem 700 gemäß Ausführungsformen der vorliegenden Erfindung. Das Herstellungssystem 700 weist eine Mehrzahl von Einheiten 702, 704, 706, 708, 710, 712, 714, 716 ... N auf, die durch ein Kommunikationsnetzwerk 718 verbunden sind. Das Netzwerk 718 kann ein einzelnes Netzwerk sein oder kann mehrere unterschiedliche Netzwerke umfassen, wie etwa ein Intranet oder das Internet, und es kann drahtgebundene oder drahtlose Kommunikationskanäle aufweisen.
  • Bei einer Ausführungsform stellt die Einheit 702 ein Dienstleistungssystem für die Zusammenarbeit bei der Herstellung dar; die Einheit 704 stellt einen Benutzer dar, wie etwa einen Produktingenieur, der die betreffenden Produkte überwacht; die Einheit 706 stellt einen Ingenieur dar, wie etwa einen Verarbeitungsingenieur zum Steuern von Prozess- und zugehörigen Rezepturen oder einen Anlageningenieur zum Überwachen oder Anpassen der Bedingungen und Einstellwerte der Bearbeitungs-Tools; die Einheit 708 stellt ein Messtechnik-Tool für die IC-Prüfung und -Messung dar; die Einheit 710 stellt ein Halbleiter-Bearbeitungs-Tool dar; die Einheit 712 stellt ein virtuelles Messtechnikmodul dar, das mit dem Bearbeitungs-Tool 710 assoziiert ist; die Einheit 714 stellt ein modernes Bearbeitungssteuermodul dar, das mit dem Bearbeitungs-Tool 710 und weiteren Bearbeitungs-Tools assoziiert ist; und die Einheit 716 stellt ein Abtastmodul dar, das mit dem Bearbeitungs-Tool 710 assoziiert ist.
  • Jede Einheit kann mit anderen Einheiten interagieren und kann IC-Herstellungs- , Bearbeitungssteuerungs- und/oder Rechenressourcen für andere Einheiten bereitstellen oder von diesen empfangen. Jede Einheit kann außerdem ein oder mehrere Computersysteme zum Durchführen von Berechnungen und von Automationen haben. Zum Beispiel kann das moderne Bearbeitungssteuerungsmodul der Einheit 714 eine Mehrzahl von Computer-Hardwares mit darin codierten Software-Befehlen umfassen. Die Computer-Hardware kann Festplatten, Speicher-Sticks, CD-ROMs, RAM-Speicher, Anzeigevorrichtungen (z. B. Monitore) und Eingabe-/Ausgabevorrichtungen (z. B. Maus und Tastatur) umfassen. Die Software-Befehle können in einer geeigneten Programmiersprache geschrieben werden und können so konzipiert werden, dass sie spezielle Tasks ausführen, wie etwa die Tasks, die mit der Optimierung der CMP-Prozesssteuerelemente verbunden sind, wie vorstehend dargelegt worden ist.
  • Das Integrierter-Schaltkreis-Herstellungssystem 700 ermöglicht eine Interaktion zwischen den Einheiten im Rahmen der IC-Herstellung sowie eine moderne Bearbeitungssteuerung der IC-Herstellung. Bei einer Ausführungsform umfasst die moderne Bearbeitungssteuerung das Anpassen der Bearbeitungsbedingungen, Sollwerte und/oder Rezepturen eines Bearbeitungs-Tools, das für relevante Wafer entsprechend den Messergebnissen verwendet werden kann.
  • Bei einer anderen Ausführungsform werden die Messergebnisse aus einer Teilmenge von bearbeiteten Wafern entsprechend einer optimalen Abtastrate ermittelt, die auf Grund der Prozessqualität und/oder Produktqualität bestimmt wird. Bei einer noch weiteren Ausführungsform werden die Messergebnisse aus ausgewählten Feldern und Punkten der Teilmenge von bearbeiteten Wafern entsprechend eines optimalen Abtastfelds/- punkts ermittelt, das/der auf Grund verschiedener Kennwerte der Prozessqualität und/oder Produktqualität bestimmt wird.
  • Eine der Ressourcen, die von dem IC-Herstellungssystem 700 bereitgestellt wird, kann eine Zusammenarbeit und einen Zugriff auf Informationen in solchen Bereichen wie Entwurf, technische Planung, Bearbeitung, Messtechnik und moderne Bearbeitungssteuerung ermöglichen. Eine andere Ressource, die von dem IC-Herstellungssystem 700 bereitgestellt wird, kann Systeme zwischen Einrichtungen, wie etwa zwischen dem Messtechnik-Tool und dem Bearbeitungs-Tool, integrieren. Durch diese Integration können Einrichtungen ihre Aktivitäten koordinieren. Zum Beispiel können durch Integration des Messtechnik-Tools und des Bearbeitungs-Tools Herstellungsinformationen effizienter in den Herstellungsprozess oder das APC-Modul integriert werden und Waferdaten aus der Online- oder In-situ-Messung mit dem Messtechnik-Tool können in das assoziierte Bearbeitungs-Tool integriert werden.
  • Das IC-Herstellungssystem 700 kann zum Durchführen des Verfahrens 600 verwendet werden, das vorstehend unter Bezugnahme auf 8 erörtert worden ist. Zum Beispiel können eine oder mehrere der Einheiten 702 bis 716 einen IC-Layout-Entwurf von einem Entwurfshaus empfangen und anschließend den empfangenen IC-Layout-Entwurf durch Ändern der Größe und/oder Verschieben der Gatedurchkontaktierungen und/oder durch Neukonfigurieren der Formen oder Größen der Source-Durchkontaktierungen bearbeiten, wie vorstehend unter Bezugnahme auf die 3 und 4 dargelegt worden ist.
  • Anhand der vorstehenden Ausführungen ist zu erkennen, dass die vorliegende Erfindung Vorteile gegenüber herkömmlichen Bauelementen bietet. Es ist jedoch klar, dass andere Ausführungsformen andere Vorzüge bieten können, hier nicht unbedingt alle Vorzüge erörtert werden und kein spezieller Vorzug für alle Ausführungsformen erforderlich ist. Ein Vorzug ist, dass durch Implementieren von Gatedurchkontaktierungen und/oder Source-/Drain-Durchkontaktierungen mit unterschiedlichen Größen und/oder Positionen die vorliegende Erfindung die Gefahr der elektrischen Brückenbildung verringert und dabei möglichst eine Verringerung des Widerstands erzielt. Zum Beispiel sind auf beiden Seiten der Gatedurchkontaktierung VG1 Source-/Drain-Kontakte zu dieser benachbart angeordnet. Daher hat die Gatedurchkontaktierung VG1 die kleinste Größe unter den Gatedurchkontaktierungen, um eine elektrische Brückenbildung mit den Source-/Drain-Kontakten zu verhindern. Die Gatedurchkontaktierung VG2 hat keine Source-/Drain-Kontakte, die zu ihr benachbart angeordnet sind. Daher hat die Gatedurchkontaktierung VG2 die größte Größe unter den Gatedurchkontaktierungen (da die Brückenbildung kein großes Problem ist), wodurch ihr Widerstand verringert wird. Der verringerte Widerstand führt zu größeren Geschwindigkeiten. Die Gatedurchkontaktierung VG3 hat einen Source-/Drain-Kontakt, der benachbart zu einer Seite, aber nicht zu der anderen Seite angeordnet ist. Daher hat die Gatedurchkontaktierung VG3 eine Zwischengröße unter den Durchkontaktierungen, wodurch die Gefahr der Brückenbildung sowie der Widerstand verringert werden. Die Gatedurchkontaktierung VG3 wird außerdem in ihrer Position (z. B. von dem Source-/Drain-Kontakt weg) verschoben, wodurch die Gefahr der Brückenbildung weiter verringert wird. Bei dieser vorstehend erörterten Konfiguration entstehen außerdem keine weiteren Flächennachteile, was bedeutet, dass die Layout-Fläche nicht erweitert zu werden braucht, um die Aspekte der vorliegenden Erfindung zu implementieren. Darüber hinaus kann ein Schaltkreis-Entwerfer oder -Layout-Ingenieur mehr Freiheit hinsichtlich der Auswahl unterschiedlicher Arten von VG-Durchkontaktierungen haben, was die gleichzeitige Optimierung der Chipdichte und -leistung gestattet. Weitere Vorzüge sind Kompatibilität mit dem bestehenden Herstellungsprozessablauf und einfache Implementierung.
  • Ein Aspekt der vorliegenden Erfindung betrifft eine Halbleitervorrichtung. Die Halbleitervorrichtung weist Folgendes auf: eine erste Gatestruktur, eine zweite Gatestruktur und eine dritte Gatestruktur, die jeweils in einer ersten Richtung verlaufen; eine erste Gatedurchkontaktierung, die auf der ersten Gatestruktur angeordnet ist, wobei die erste Gatedurchkontaktierung eine erste Größe hat; eine zweite Gatedurchkontaktierung, die auf der zweiten Gatestruktur angeordnet ist, wobei die zweite Gatedurchkontaktierung eine zweite Größe hat, die größer als die erste Größe ist; eine dritte Gatedurchkontaktierung, die auf der dritten Gatestruktur angeordnet ist, wobei die dritte Gatedurchkontaktierung eine dritte Größe hat, die kleiner als die zweite Größe, aber größer als die erste Größe ist; einen ersten Source-Kontakt, der benachbart zu einer ersten Seite der ersten Gatedurchkontaktierung angeordnet ist; einen ersten Drain-Kontakt, der benachbart zu einer zweiten Seite der ersten Gatedurchkontaktierung angeordnet ist, die der ersten Seite gegenüberliegt; und einen zweiten Drain-Kontakt, der benachbart zu einer ersten Seite der dritten Gatedurchkontaktierung angeordnet ist.
  • Ein weiterer Aspekt der vorliegenden Erfindung betrifft eine Halbleitervorrichtung. Die Halbleitervorrichtung weist Folgendes auf: eine erste Gatestruktur, eine zweite Gatestruktur und eine dritte Gatestruktur, die jeweils in einer ersten Richtung verlaufen; eine Mehrzahl von Finnenstrukturen, die jeweils in einer zweiten Richtung verlaufen, die senkrecht zu der ersten Richtung ist, wobei die Finnenstrukturen jeweils von der ersten Gatestruktur, der zweiten Gatestruktur und der dritten Gatestruktur umschlossen sind; eine erste Gatedurchkontaktierung, die auf der ersten Gatestruktur angeordnet ist, wobei die erste Gatedurchkontaktierung eine erste Abmessung hat und in Draufsicht eine der Finnenstrukturen überlappt; eine zweite Gatedurchkontaktierung, die auf der zweiten Gatestruktur angeordnet ist, wobei die zweite Gatedurchkontaktierung eine zweite Abmessung, die größer als die erste Abmessung ist, hat und in der Draufsicht nicht eine der Finnenstrukturen überlappt; und eine dritte Gatedurchkontaktierung, die auf der dritten Gatestruktur angeordnet ist, wobei die dritte Gatedurchkontaktierung eine dritte Abmessung, die kleiner als die zweite Abmessung, aber größer als die erste Abmessung ist, hat und in der Draufsicht nicht eine der Finnenstrukturen überlappt; und eine Mehrzahl von Source-/Drain-Kontakten, die jeweils in der ersten Richtung verlaufen, wobei eine erste und eine zweite Seite der ersten Gatedurchkontaktierung Source-/Drain-Kontakte aufweisen, die zu dieser benachbart angeordnet sind, wobei die erste Seite und die zweite Seite in der zweiten Richtung einander gegenüberliegen, weder die erste Seite noch die zweite Seite der zweiten Gatedurchkontaktierung Source-/Drain-Kontakte aufweist, die zu dieser benachbart angeordnet sind, und die erste Seite, aber nicht die zweite Seite der dritten Gatedurchkontaktierung einen der Source-/Drain-Kontakte aufweist, der zu dieser benachbart angeordnet ist.
  • Ein noch weiterer Aspekt der vorliegenden Erfindung betrifft ein Verfahren. Das Verfahren weist die folgenden Schritte auf: Empfangen eines IC-Layout-Entwurfs (IC: integrierter Schaltkreis), wobei der IC-Layout-Entwurf eine erste Gatedurchkontaktierung, die auf einem ersten Gate angeordnet ist, eine zweite Gatedurchkontaktierung, die auf einem zweiten Gate angeordnet ist, und eine dritte Gatedurchkontaktierung, die auf einem dritten Gate angeordnet ist, aufweist, wobei die erste Gatedurchkontaktierung Source-/Drain-Kontakte aufweist, die benachbart zu dieser auf einer ersten Seite und einer zweiten Seite, die der ersten Seite gegenüberliegt, angeordnet sind, die zweite Gatedurchkontaktierung keine Source-/Drain-Kontakte aufweist, die benachbart zu dieser auf der ersten oder der zweiten Seite angeordnet sind, und die dritte Gatedurchkontaktierung einen Source-/Drain-Kontakt aufweist, der benachbart zu der ersten Seite, aber nicht zu der zweiten Seite angeordnet ist; und Bearbeiten des IC-Layout-Entwurfs durch Anpassen einer Größe der ersten Gatedurchkontaktierung, der zweiten Gatedurchkontaktierung und/oder der dritten Gatedurchkontaktierung, wobei nach dem Anpassen die zweite Gatedurchkontaktierung eine größere Größe als die dritte Gatedurchkontaktierung hat und die dritte Gatedurchkontaktierung eine größere Größe als die erste Gatedurchkontaktierung hat.

Claims (20)

  1. Halbleitervorrichtung mit: einer ersten Gatestruktur (250), einer zweiten Gatestruktur (251) und einer dritten Gatestruktur (260), die jeweils in einer ersten Richtung (Y) verlaufen; einer ersten Gatedurchkontaktierung (VG1), die auf der ersten Gatestruktur (250) angeordnet ist, wobei die erste Gatedurchkontaktierung (VG1) eine erste Größe (401) hat; einer zweiten Gatedurchkontaktierung (VG2), die auf der zweiten Gatestruktur (251) angeordnet ist, wobei die zweite Gatedurchkontaktierung (VG2) eine zweite Größe (402) hat, die größer als die erste Größe ist; einer dritten Gatedurchkontaktierung (VG3), die auf der dritten Gatestruktur (260) angeordnet ist, wobei die dritte Gatedurchkontaktierung (VG3) eine dritte Größe (403) hat, die kleiner als die zweite Größe, aber größer als die erste Größe ist; einem ersten Source-Kontakt (320), der benachbart zu einer ersten Seite der ersten Gatedurchkontaktierung (VG1) angeordnet ist; einem ersten Drain-Kontakt (321), der benachbart zu einer zweiten Seite der ersten Gatedurchkontaktierung (VG1) angeordnet ist, die der ersten Seite gegenüberliegt; und einem zweiten Drain-Kontakt (330), der benachbart zu einer ersten Seite der dritten Gatedurchkontaktierung (VG3) angeordnet ist; wobei das erste Gate, die erste Gatedurchkontaktierung (VG1), das zweite Gate und die zweite Gatedurchkontaktierung (VG2) Komponenten einer ersten Schaltkreiszelle sind, das dritte Gate und die dritte Gatedurchkontaktierung (VG3) Komponenten einer zweiten Schaltkreiszelle sind, und die erste Schaltkreiszelle und die zweite Schaltkreiszelle unterschiedliche Arten von Schaltkreiszellen sind.
  2. Halbleitervorrichtung mit: einer ersten Gatestruktur (250), einer zweiten Gatestruktur (251) und einer dritten Gatestruktur (260), die jeweils in einer ersten Richtung (Y) verlaufen; einer ersten Gatedurchkontaktierung (VG1), die auf der ersten Gatestruktur (250) angeordnet ist, wobei die erste Gatedurchkontaktierung (VG1) eine erste Größe (401) hat; einer zweiten Gatedurchkontaktierung (VG2), die auf der zweiten Gatestruktur (251) angeordnet ist, wobei die zweite Gatedurchkontaktierung (VG2) eine zweite Größe (402) hat, die größer als die erste Größe ist; einer dritten Gatedurchkontaktierung (VG3), die auf der dritten Gatestruktur (260) angeordnet ist, wobei die dritte Gatedurchkontaktierung (VG3) eine dritte Größe (403) hat, die kleiner als die zweite Größe, aber größer als die erste Größe ist; einem ersten Source-Kontakt (320), der benachbart zu einer ersten Seite der ersten Gatedurchkontaktierung (VG1) angeordnet ist; einem ersten Drain-Kontakt (321), der benachbart zu einer zweiten Seite der ersten Gatedurchkontaktierung (VG1) angeordnet ist, die der ersten Seite gegenüberliegt; und einem zweiten Drain-Kontakt (330), der benachbart zu einer ersten Seite der dritten Gatedurchkontaktierung (VG3) angeordnet ist; wobei die Halbleitervorrichtung weiterhin eine Mehrzahl von Finnenstrukturen (104, 220-223, 230-233) aufweist, die jeweils in einer zweiten Richtung verlaufen, die von der ersten Richtung verschieden ist, die erste, die zweite und die dritte Gatestruktur (260) jeweils die Finnenstrukturen (104, 220-223, 230-233) umschließen, die erste Gatedurchkontaktierung (VG1) über einer der Finnenstrukturen (104, 220-223, 230-233) angeordnet ist, und die zweite Gatedurchkontaktierung (VG2) und die dritte Gatedurchkontaktierung (VG3) nicht über einer der Finnenstrukturen (104, 220-223, 230-233) angeordnet sind.
  3. Halbleitervorrichtung nach Anspruch 2, wobei das erste Gate, die erste Gatedurchkontaktierung (VG1), das zweite Gate und die zweite Gatedurchkontaktierung (VG2) Komponenten einer ersten Schaltkreiszelle sind, das dritte Gate und die dritte Gatedurchkontaktierung (VG3) Komponenten einer zweiten Schaltkreiszelle sind, und die erste Schaltkreiszelle und die zweite Schaltkreiszelle unterschiedliche Arten von Schaltkreiszellen sind.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei kein Source-Kontakt oder Drain-Kontakt benachbart zu einer ersten Seite oder einer zweiten Seite der zweite Gatedurchkontaktierung (VG2) angeordnet ist, und kein Source-Kontakt oder Drain-Kontakt benachbart zu einer zweiten Seite der der dritten Gatedurchkontaktierung (VG3) angeordnet ist, die der ersten Seite gegenüberliegt.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die dritte Gatedurchkontaktierung (VG3) in Bezug zu der dritten Gatestruktur (260) in einer Richtung weg von dem zweiten Drain-Kontakt (330) verschoben ist.
  6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der erste Source-Kontakt (320) in der ersten Richtung eine größere Abmessung hat als der erste Drain-Kontakt (321).
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Halbleitervorrichtung weiterhin Folgendes aufweist: eine Mehrzahl von ersten Metallleitungen und zweiten Metallleitungen einer Verbindungsstruktur, wobei die ersten Metallleitungen und die zweiten Metallleitungen jeweils in einer zweiten Richtung verlaufen, die von der ersten Richtung verschieden ist; eine Mehrzahl von Drain-Kontakten, die den ersten Drain-Kontakt (321) und den zweiten Drain-Kontakt (330) umfassen, wobei die Drain-Kontakte jeweils in der ersten Richtung verlaufen; eine Mehrzahl von Source-Kontakten, die den ersten Source-Kontakt (320) umfassen, wobei die Source-Kontakte jeweils in der ersten Richtung verlaufen; eine Mehrzahl von Drain-Durchkontaktierungen, die zwischen den Drain-Kontakten und den ersten Metallleitungen angeordnet sind und mit diesen elektrisch verbunden sind; und eine Mehrzahl von Source-Durchkontaktierungen, die zwischen den Source-Kontakten und den zweiten Metallleitungen angeordnet sind und mit diesen elektrisch verbunden sind, wobei eine Größe jeder der Source-Durchkontaktierungen wesentlich größer ist als eine Größe jeder der Drain-Durchkontaktierungen.
  8. Halbleitervorrichtung nach Anspruch 7, wobei jede der Drain-Durchkontaktierungen ein kreisförmiges oder elliptisches Draufsichtprofil hat, und jede der Source-Durchkontaktierungen ein langgestrecktes Draufsichtprofil hat, wobei die Source-Durchkontaktierungen jeweils in der zweiten Richtung langgestreckt sind und jeweils mit mehreren der Source-Kontakte elektrisch verbunden sind.
  9. Halbleitervorrichtung nach Anspruch 7 oder 8, wobei jede der Drain-Durchkontaktierungen ein erstes kreisförmiges oder ein erstes elliptisches Draufsichtprofil hat, jede der Source-Durchkontaktierungen ein zweites kreisförmiges oder ein zweites elliptisches Draufsichtprofil hat, und eine Abmessung jeder der Source-Durchkontaktierungen in der Draufsicht mindestens das 1,5-fache einer Abmessung jeder der Drain-Durchkontaktierungen in der zweiten Richtung beträgt.
  10. Halbleitervorrichtung mit: einer ersten Gatestruktur (250), einer zweiten Gatestruktur (251) und einer dritten Gatestruktur (260), die jeweils in einer ersten Richtung (Y) verlaufen; einer Mehrzahl von Finnenstrukturen (104, 220-223, 230-233), die jeweils in einer zweiten Richtung (X) verlaufen, die senkrecht zu der ersten Richtung ist, wobei die Finnenstrukturen (104, 220-223, 230-233) jeweils von der ersten Gatestruktur (250), der zweiten Gatestruktur (251) und der dritten Gatestruktur (260) umschlossen sind; einer ersten Gatedurchkontaktierung (VG1), die auf der ersten Gatestruktur (250) angeordnet ist, wobei die erste Gatedurchkontaktierung (VG1) eine erste Abmessung (401) hat und in Draufsicht eine der Finnenstrukturen (104, 220-223, 230-233) überlappt; einer zweiten Gatedurchkontaktierung (VG2), die auf der zweiten Gatestruktur (251) angeordnet ist, wobei die zweite Gatedurchkontaktierung (VG2) eine zweite Abmessung (402), die größer als die erste Abmessung ist, hat und in der Draufsicht nicht eine der Finnenstrukturen (104, 220-223, 230-233) überlappt; und einer dritten Gatedurchkontaktierung (VG3), die auf der dritten Gatestruktur (260) angeordnet ist, wobei die dritte Gatedurchkontaktierung (VG3) eine dritte Abmessung (403), die kleiner als die zweite Abmessung, aber größer als die erste Abmessung ist, hat und in der Draufsicht nicht eine der Finnenstrukturen (104, 220-223, 230-233) überlappt; und einer Mehrzahl von Source-/Drain-Kontakten (320-325, 330-332), die jeweils in der ersten Richtung verlaufen, wobei eine erste und eine zweite Seite der ersten Gatedurchkontaktierung Source-/Drain-Kontakte (320, 321) aufweisen, die zu diesen benachbart angeordnet sind, wobei die erste Seite und die zweite Seite in der zweiten Richtung einander gegenüberliegen, weder die erste Seite noch die zweite Seite der zweiten Gatedurchkontaktierung (VG2) Source-/Drain-Kontakte (320-325, 330-332) aufweist, die zu diesen benachbart angeordnet sind, und die erste Seite, aber nicht die zweite Seite der dritten Gatedurchkontaktierung (VG3) einen der Source-/Drain-Kontakte (320-325, 330-332) aufweist, der zu dieser benachbart angeordnet ist.
  11. Halbleitervorrichtung nach Anspruch 10, wobei eine Mitte der dritten Gatedurchkontaktierung (VG3) in Bezug zu einer Mitte der dritten Gatestruktur (260) in der zweiten Richtung weg von dem einen der Source-/Drain-Kontakte (320-325, 330-332), der zu dieser benachbart angeordnet ist, versetzt ist.
  12. Halbleitervorrichtung nach Anspruch 10 oder 11, wobei eine erste Teilmenge der Source-/Drain-Kontakte (320-325, 330-332) Source-Kontakte umfasst, eine zweite Teilmenge der Source-/Drain-Kontakte (320-325, 330-332) Drain-Kontakte umfasst, und die Source-Kontakte und die Drain-Kontakte unterschiedliche Abmessungen in der ersten Richtung haben.
  13. Halbleitervorrichtung nach einem der Ansprüche 10 bis 12, wobei die Halbleitervorrichtung weiterhin eine Drain-Durchkontaktierung und eine Source-Durchkontaktierung aufweist, wobei die Source-Durchkontaktierung in der Draufsicht eine größere Fläche als die Drain-Durchkontaktierung hat.
  14. Halbleitervorrichtung nach Anspruch 13, wobei die Drain-Durchkontaktierung ein kreisförmiges oder elliptisches Draufsichtprofil hat, und die Source-Durchkontaktierung ein rechteckiges Draufsichtprofil hat, das in der zweiten Richtung langgestreckt ist.
  15. Verfahren mit den folgenden Schritten: Empfangen (610) eines IC-Layout-Entwurfs, wobei der IC-Layout-Entwurf eine erste Gatedurchkontaktierung, die auf einem ersten Gate angeordnet ist, eine zweite Gatedurchkontaktierung (VG2), die auf einem zweiten Gate angeordnet ist, und eine dritte Gatedurchkontaktierung (VG3), die auf einem dritten Gate angeordnet ist, aufweist, wobei die erste Gatedurchkontaktierung Source-/Drain-Kontakte (320, 321) aufweist, die benachbart zu dieser auf einer ersten Seite und einer zweiten Seite, die der ersten Seite gegenüberliegt, angeordnet sind, die zweite Gatedurchkontaktierung (VG2) keine Source-/Drain-Kontakte aufweist, die benachbart zu dieser auf der ersten oder der zweiten Seite angeordnet sind, und die dritte Gatedurchkontaktierung (VG3) einen Source-/Drain-Kontakt aufweist, der benachbart zu der ersten Seite, aber nicht zu der zweiten Seite angeordnet ist; und Bearbeiten (620) des IC-Layout-Entwurfs durch Anpassen einer Größe der ersten Gatedurchkontaktierung (VG1), der zweiten Gatedurchkontaktierung (VG2) und/oder der dritten Gatedurchkontaktierung (VG3), wobei nach dem Anpassen die zweite Gatedurchkontaktierung (VG2) eine größere Größe als die dritte Gatedurchkontaktierung (VG3) hat und die dritte Gatedurchkontaktierung (VG3) eine größere Größe als die erste Gatedurchkontaktierung (VG1) hat.
  16. Verfahren nach Anspruch 15, das weiterhin das Unterstützen der Herstellung eines IC (200) entsprechend dem bearbeiteten IC-Layout-Entwurf umfasst.
  17. Verfahren nach Anspruch 15 oder 16, wobei die erste Gatedurchkontaktierung (VG1), die zweite Gatedurchkontaktierung (VG2) und die dritte Gatedurchkontaktierung (VG3) vor dem Bearbeiten im Wesentlichen ähnliche Größen haben.
  18. Verfahren nach einem der Ansprüche 15 bis 17, wobei das Bearbeiten weiterhin das Verschieben einer Position der dritten Gatedurchkontaktierung (VG3) in Bezug zu dem dritten Gate in einer Richtung weg von dem Source-/Drain-Kontakt (320-325, 330-332), der benachbart zu der ersten Seite der dritten Gatedurchkontaktierung (VG3) angeordnet ist, umfasst.
  19. Verfahren nach einem der Ansprüche 15 bis 18, wobei der bearbeitete IC-Layout-Entwurf weiterhin eine Mehrzahl von Drain-Durchkontaktierungen und Source-Durchkontaktierungen aufweist, und das Bearbeiten weiterhin das Modifizieren einer Größe oder Form einer oder mehrerer der Source-Durchkontaktierungen umfasst, sodass die modifizierten Source-Durchkontaktierungen jeweils eine größere Größe als jede der Drain-Durchkontaktierungen haben.
  20. Verfahren nach Anspruch 19, wobei die Drain-Durchkontaktierungen jeweils ein kreisförmiges oder elliptisches Draufsichtprofil haben, und das Modifizieren das Konfigurieren mindestens einer der Source-Durchkontaktierungen so umfasst, dass sie ein langgestrecktes Draufsichtprofil hat, das sich über mehrere Source-/Drain-Kontakte (320-325, 330-332) erstreckt.
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