CN111128881A - 半导体器件及其形成方法 - Google Patents

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Abstract

第一栅极结构、第二栅极结构和第三栅极结构的每个在第一方向上延伸。第一栅极通孔设置在第一栅极结构上。第一栅极通孔具有第一尺寸。第二栅极通孔设置在第二栅极结构上。第二栅极通孔具有大于第一尺寸的第二尺寸。第三栅极通孔设置在第三栅极结构上。第三栅极通孔的第三尺寸小于第二尺寸但大于第一尺寸。第一源极接触件设置为邻近第一栅极通孔的第一侧。第一漏极接触件设置为邻近第一栅极通孔的与第一侧相对的第二侧。第二漏极接触件设置为邻近第三栅极通孔的第一侧。本发明的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
半导体集成电路(IC)工业经历了快速增长。IC材料和设计的技术进步已经产生了多代IC，其中每一代都具有比上一代更小和更复杂的电路。然而，这些进步增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似发展。在集成电路演进的工艺中，功能密度(即，每芯片面积的互连器件的数量)通常增加，而几何尺寸(即，可使用制造工艺产生的最小组件(或线))减小。
随着半导体部件尺寸的缩小，电桥接(例如，微电子组件之间的电短路)可能成为一个问题。为了防止电桥接，微电子组件可以彼此远离地放置。然而，微电子组件之间的较大间距导致路由效率低下和功能密度降低。
因此，尽管现有的半导体IC器件通常已经足够用于它们的预期目的，但它们不是在每个方面都已完全令人满意。
发明内容
本发明的实施例提供了一种半导体器件，包括：第一栅极结构、第二栅极结构和第三栅极结构，每个都在第一方向上延伸；第一栅极通孔，设置在所述第一栅极结构上，所述第一栅极通孔具有第一尺寸；第二栅极通孔，设置在所述第二栅极结构上，所述第二栅极通孔具有大于所述第一尺寸的第二尺寸；第三栅极通孔，设置在所述第三栅极结构上，所述第三栅极通孔的第三尺寸小于所述第二尺寸但大于所述第一尺寸；第一源极接触件，设置为邻近所述第一栅极通孔的第一侧；第一漏极接触件，设置为邻近所述第一栅极通孔的与所述第一侧相对的第二侧；以及第二漏极接触件，设置为邻近所述第三栅极通孔的第一侧。
本发明的另一实施例提供了一种半导体器件，包括：第一栅极结构、第二栅极结构和第三栅极结构，每个都在第一方向上延伸；多个鳍结构，每个鳍结构在垂直于所述第一方向的第二方向上延伸，其中，每个鳍结构由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构围绕；第一栅极通孔，设置在所述第一栅极结构上，所述第一栅极通孔具有第一尺寸，其中，所述第一栅极通孔在顶视图中与所述鳍结构中的一个重叠；第二栅极通孔，设置在所述第二栅极结构上，所述第二栅极通孔具有大于所述第一尺寸的第二尺寸，其中，所述第二栅极通孔在所述顶视图中不与任何鳍结构重叠；以及第三栅极通孔，设置在所述第三栅极结构上，所述第三栅极通孔的第三尺寸小于所述第二尺寸但大于所述第一尺寸，其中，所述第三栅极通孔在所述顶视图中不与任何鳍结构重叠；以及多个源极/漏极接触件，每个源极/漏极接触件都在所述第一方向上延伸；其中：所述第一栅极通孔的第一侧和第二侧都具有与其相邻的源极/漏极接触件，其中，所述第一栅极通孔的第一侧和第二侧在所述第二方向上彼此相对；所述第二栅极通孔的第一侧和第二侧都没有与其相邻的源极/漏极接触件；并且所述第三栅极通孔的第一侧而非第二侧具有与其相邻的源极/漏极接触件中的一个。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：接收集成电路(IC)布局设计，其中，所述集成电路布局设计包括位于第一栅极上的第一栅极通孔、位于第二栅极上的第二栅极通孔以及位于第三栅极上的第三栅极通孔，并且其中，所述第一栅极通孔在第一侧和与所述第一侧相对的第二侧上具有与其相邻的源极/漏极接触件，所述第二栅极通孔在所述第一侧或所述第二侧上均没有与其相邻的源极/漏极接触件，并且所述第三栅极通孔在所述第一侧但不在所述第二侧具有与其相邻的源极/漏极接触件；以及通过调整所述第一栅极通孔、所述第二栅极通孔或所述第三栅极通孔中的至少一个的尺寸来修改所述集成电路布局设计，其中在所述调整之后，所述第二栅极通孔具有比所述第三栅极通孔更大的尺寸，并且所述第三栅极通孔的尺寸大于所述第一栅极通孔的尺寸。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。还要强调的是，所附附图仅示出了本发明的典型实施例，因此不应认为是对范围的限制，因为本发明同样可以适用于其他实施例。
图1示出了示例FinFET器件的立体图。
图2示出CMOS配置中的示例FinFET晶体管的图解横截面侧视图。
图3至图4示出了根据本发明的实施例的逻辑电路的一部分的顶视图。
图5A至图5C示出了根据本发明的实施例的图3至图4的器件的部分的示意性局部横截面侧视图。
图6至图7示出了根据本发明的实施例的图3至图4的器件的部分的示意性局部横截面侧视图。
图8示出了根据本发明的实施例的方法的流程图。
图9示出了根据本发明的实施例的半导体制造设施。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
此外，当用“约”、“近似”等描述数字或数字范围时，该术语旨在包括在所描述的数字的合理范围内的数字，例如所述数量的+/-10％或本领域技术人员理解的其他值。例如，术语“约5nm”包括4.5nm至5.5nm的尺寸范围。
随着半导体器件尺寸继续缩小，各种IC微电子组件之间的电桥接可能成为更大的问题。例如，栅极接触件可以物理地接触槽接触件或通孔，从而导致栅极接触件和槽接触件或通孔之间的电短路。无意的电桥接可能会降低器件性能或导致器件故障。为了防止电桥接，传统的IC设计和/或布局方案已经尝试将有桥接风险的组件(例如，栅极接触件和槽接触件或通孔)放置得彼此更为远离。然而，这样做可能降低功能密度和/或导致金属路由效率低下。
为了克服上面讨论的问题，本发明涉及用于放置栅极通孔和源极/漏极通孔的新颖且非显而易见的方案，如下面参考图1至图9更详细地讨论的。
应理解，本发明的实施例可以应用于多种类型的IC和/或晶体管。例如，本发明可以应用于平面器件、鳍式场效应晶体管(FinFET)器件(可以是二维结构或三维结构)、垂直全环栅(GAA)器件、水平GAA器件、纳米线器件、纳米片器件或它们的组合。为了提供示例，图1中示出了示例FinFET器件。然而，应当理解，除了具体要求保护的之外，本申请不应限于特定类型的器件。
参考图1，示出了示例FinFET器件10的立体图。FinFET器件结构10包括N型FinFET器件结构(NMOS)15和P型FinFET器件结构(PMOS)25。FinFET器件结构10包括衬底102。衬底102可以由硅或其他半导体材料制成。可选地或另外地，衬底102可以包括其他元素半导体材料，例如锗。在一些实施例中，衬底102由化合物半导体制成，例如碳化硅、砷化镓、砷化铟或磷化铟。在一些实施例中，衬底102由合金半导体制成，例如硅锗、碳化硅锗、磷砷化镓或磷化镓铟。在一些实施例中，衬底102包括外延层。例如，衬底102可以包括位于体半导体上面的外延层。
FinFET器件结构10还包括一个或多个鳍结构104(例如，Si鳍)，其在Z方向上从衬底102延伸并且在Y方向上由间隔件105围绕。鳍结构104在X方向上是伸长的，并且可以可选地包括锗(Ge)。可以通过使用诸如光刻和蚀刻工艺的合适工艺来形成鳍结构104。在一些实施例中，使用干蚀刻或等离子体工艺从衬底102蚀刻鳍结构104。在一些其他实施例中，鳍结构104可以通过双重图案化光刻(DPL)工艺形成。DPL是通过将图案划分为两个交错图案而在衬底上构建图案的方法。DPL允许增强的部件(例如，鳍)密度。鳍结构104还包括外延生长的材料12，材料12可以(与鳍结构104的部分一起)用作FinFET器件结构10的源极/漏极。在一些实施例中，对于NFET，外延生长的材料可包括SiP、SiC、SiPC、SiAs、Si或它们的组合。在一些实施例中，对于PFET，外延生长的材料可以包括SiGe、SiGeC、Ge、Si、掺硼材料或它们的组合。
形成诸如浅沟槽隔离(STI)结构的隔离结构108以围绕鳍结构104.在一些实施例中，鳍结构104的下部被隔离结构108围绕，并且鳍结构104的上部从隔离结构108突出，如图1所示。换句话说，鳍结构104的一部分嵌入隔离结构108中。隔离结构108防止电干扰或串扰。
FinFET器件结构10还包括栅极堆叠件结构，该栅极堆叠件结构包括栅电极110和栅电极110下方的栅极介电层(未示出)。栅电极110可以包括多晶硅或金属。金属包括氮化钽(TaN)、镍硅(NiSi)、钴硅(CoSi)、钼(Mo)、铜(Cu)、钨(W)、铝(Al)、钴(Co)、锆(Zr)、铂(Pt)或其他适用材料。可以在后栅极工艺(或栅极替换工艺)中形成栅电极110。可以使用硬掩模层112和114来限定栅电极110。还可以在栅电极110的侧壁上和硬掩模层112和114上形成介电层115。
栅极介电层(未示出)可以包括介电材料，例如氧化硅、氮化硅、氮氧化硅、具有高介电常数(高k)的介电材料或它们的组合。高k介电材料的实例包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆等或它们的组合。
在一些实施例中，栅极堆叠件结构包括附加层，例如界面层、覆盖层、扩散/阻挡层或其他适用的层。在一些实施例中，栅极堆叠件结构形成在鳍结构104的中心部分上方。在一些其他实施例中，在鳍结构104上方形成多个栅极堆叠件结构。在一些其他实施例中，栅极堆叠件结构包括伪栅极堆叠件并且在执行高热预算工艺之后，稍后由金属栅极(MG)替换。
通过沉积工艺、光刻工艺和蚀刻工艺形成栅极堆叠件结构。沉积工艺包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、镀、其他合适的方法和/或它们的组合。光刻工艺包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如，硬烘烤)。蚀刻工艺包括干蚀刻工艺或湿蚀刻工艺。或者，光刻工艺由其他适当的方法实现或代替，例如无掩模光刻、电子束写入和离子束写入。
图2示出了CMOS配置中的FinFET晶体管的示意性横截面侧视图。CMOS FinFET包括衬底，例如硅衬底。在衬底中形成N型阱和P型阱。在N型阱和P型阱上形成诸如浅沟槽隔离(STI)的电介质隔离结构。在N型阱上形成P型FinFET 90，并在P型阱上形成N型FinFET 91。P型FinFET90包括从STI向上突出的鳍95，并且N型FinFET91包括从STI向上突出的鳍96。鳍95包括P型FinFET90的沟道区，并且鳍96包括N型FinFET91的沟道区。在一些实施例中，鳍95由硅锗构成，并且鳍96由硅构成。在鳍95-96上方和STI上方形成栅极电介质，并且在栅极电介质上方形成栅电极。在一些实施例中，栅极电介质包括高k介电材料，并且栅电极包括金属栅电极，例如铝和/或其他难熔金属。在一些其他实施例中，栅极电介质可以包括SiON，并且栅电极可以包括多晶硅。在栅电极上形成栅极接触件，以提供与栅极的电连接。
FinFET器件提供优于传统金属氧化物半导体场效应晶体管(MOSFET)器件(也称为平面晶体管器件)的若干优点。这些优点可以包括更好的芯片面积效率、改进的载流子迁移率以及与平面器件的制造处理兼容的制造处理。因此，可能期望使用FinFET器件来设计用于IC芯片的一部分或整个IC芯片的集成电路(IC)芯片。下面使用通过FinFET器件实现的IC讨论本发明的各个方面。然而，应理解，这仅仅是出于提供示例的目的，并且本发明不限于FinFET器件并且可以应用于平面器件、GAA器件、纳米线器件或纳米片器件等。
图3是根据实施例的IC器件200的一部分的示意性局部顶视图。IC器件200可以包括多个电路单元，例如存储器单元(诸如静态随机存取存储器(SRAM)单元)和/或标准电路单元(也称为STD单元)。STD单元可以包括逻辑电路或逻辑器件，包括但不限于逻辑电路，例如反相器、NAND门、NOR门、触发器或它们的组合。为了提供示例，图3中示出了两个STD单元：STD单元-1，其包括NAND门，以及STD单元-2，其包括反相器。STD单元-1和STD单元-2的部分可以形成在掺杂阱上，例如N_阱210。可以理解，STD单元-1(包括NAND门)和STD单元-2(包括逆变器)仅仅是示例。本发明也适用于其他类型的STD单元，例如包括NOR门、AND门、OR门、触发器、具有特定逻辑功能的其他门或它们的组合的单元。
STD单元-1包括多个鳍结构220-223，并且STD单元-2包括多个鳍结构230-233。鳍结构220-223和230-233各自在X方向上以伸长的方式延伸，并且可以是图1的鳍结构104或图2的鳍95或鳍96的实施例。
STD单元-1包括多个栅极结构250-251，并且STD单元-2包括栅极结构260。栅极结构250-251和260各自在Y方向上以伸长的方式延伸并且可以包括图1的栅电极110的实施例，以及栅极介电层。同样如上面参考图1和2所讨论的，栅极结构250-251和260各自部分地围绕鳍结构220-223和230-233的顶面和侧表面，从而形成不同的晶体管270-272。栅极结构250-251和260下面的鳍结构220-223和230-233的部分包括晶体管270-272的沟道区，而栅极结构250-251和260外侧的鳍结构220-223和230-233的部分包括晶体管270-272的源极区和漏极区。在一些实施例中，栅极结构250-251和260还可以包括位于其上的氮化物层或高k介电层。
IC器件200包括伪栅极结构280-282。伪栅极结构280-282也各自在Y方向上以伸长的方式延伸(例如，平行于栅极结构250-251和260)。然而，与栅极结构250-251和260不同，伪栅极结构280-282不是功能栅极结构(例如，不包含栅极电极)。相反，伪栅极结构280-282可以由电绝缘材料(例如，介电材料)制成，以在IC 200的各个实施例之间提供电隔离。在图3所示的实施例中，伪栅极结构280-282为鳍结构220-223和230-233提供电隔离。伪栅极结构280-282在美国专利9613953、美国专利9805985和美国专利9793273中有更详细的描述，其各自的全部内容结合于此作为参考。
可以在栅极结构250-251和260以及伪栅极结构280-282周围形成栅极间隔件290。栅极间隔件290可以包括介电材料，例如氧化硅、氮化硅、氮氧化硅、低k介电材料(例如，介电常数低于约4的介电材料)或它们的组合。
IC器件100包括多层互连结构，多层互连结构包含金属线和通孔以将IC的各种组件电互连在一起。图3示出了来自底部互连层的各种金属线300-311--被称为多层互连结构的M1(或金属-1)层。金属线300-311可以各自在X方向上以伸长的方式延伸。金属线300-301可以跨越STD单元-1和STD单元-2延伸，并且可以包括用于电源轨的金属线。例如，金属线300可以包括用于Vdd电源轨的金属线，并且金属线301可以包括用于Vss电源轨的金属线。金属线302-306各自在STD单元-1的顶视图中与栅极结构250-251相交，并且金属线307-311每个在STD单元-2的顶视图中与栅极结构260相交。另外，金属线302-306分别与鳍结构220-223重叠，金属线307-311分别与鳍结构230-233重叠。这样，可以在金属线300-311与栅极结构250-251和260以及鳍结构220-223和230-233之间形成电互连。
STD单元-1包括接触件320-325，STD单元-2包括槽接触件330-332。槽接触件320-325和330-332均包括一个或多个导电层。例如，导电层可包括Ti、TiN、Pt、Co、Ru、W、TaN、Cu或它们的组合。槽接触件320-325和330-332均沿Y方向以伸长的方式延伸。在顶视图中，槽接触件320-322与鳍结构220-221相交，槽接触件323-325与鳍结构222-223相交，槽接触件330与鳍结构230-233相交，槽接触件331与鳍结构230-231相交，并且槽接触件332与鳍结构232-233相交。鳍结构220-223和230-233的相交部分是源/漏极区，因此槽接触件320-325和330-332能够提供与源/漏极区的电连接。
在图3所示的实施例中，槽接触件320、323、325和331-332是源极接触件(即，提供与源极的电连接)，并且在下文中可以互换地称为源极接触件，而槽接触件321-322、324和330是漏极接触件(即，提供与漏极的电连接)，并且在下文中可以互换地称为漏极接触件。注意，源极接触件320、323、325和331-332在Y方向上比漏极接触件321-322和324更长(例如，至少1.5倍)。然而，漏极接触件330在Y方向上比源极接触件320、323、325和331-332长。
IC器件200包括STD单元-1中的栅极通孔VG1-VG3以及STD单元-2中的栅极通孔VG3。栅极通孔VG1-VG3提供与晶体管270-272的栅极的电连接，因此也可以互换地分别称为栅极通孔VG1、VG2、VG3。例如，栅极通孔VG1-VG3可以各自包括一种或多种导电材料。例如，导电材料可包括Ti、TiN、Pt、Co、Ru、W、TaN、Cu或它们的组合。
栅极通孔VG1位于晶体管270的沟道区上方，并提供栅极结构250(位于栅极通孔VG1下方)与金属线303(位于栅极通孔VG1上方)之间的电连接。栅极通孔VG2位于隔离区上方(例如，任何鳍结构的外部)，并提供栅极结构251(位于栅极通孔VG2下方)与金属线304(位于栅极通孔VG2上方)之间的电连接。栅极通孔VG3也位于隔离区上方(例如，任何鳍结构的外部)，并且在栅极结构260(位于栅极通孔VG3下方)和金属线309(位于栅极通孔VG3上方)之间提供电连接。因此，栅极通孔VG1-VG3每个为晶体管270-272中的不同晶体管提供电连接。
根据本发明的各个方面，槽接触件320-325和/或330-332相对于栅极通孔VG1-VG3的位置可以与栅极通孔VG1-VG3的尺寸和/或布置相关联。更详细地，在栅极通孔VG1的情况下，在其两侧具有槽接触件：槽接触件320位于栅极通孔VG1的“左”侧，并且槽接触件321位于栅极通孔VG1的“右侧”。换句话说，栅极通孔VG1是位于两个槽接触件附近的栅极通孔。应当理解，在本发明的上下文中，对于被认为彼此相邻定位的两个元件，它们不一定需要位于彼此一定距离内。在栅极通孔VG1的情况下，槽接触件320是其“左”侧的最接近的槽接触件，槽接触件321是其“右”侧的最接近的槽接触件，因此槽接触件320和321被认为是分别邻近栅极通孔VG1并在其“左”侧和“右”侧。同时，槽接触件322(作为不被认为位于栅极通孔VG1附近的示例槽接触件)通过至少槽接触件321与栅极通孔VG1分离，因此槽接触件322不邻近栅极通孔VG1。为了增强隔离裕度(或者说，为了最小化电桥接的风险)，栅极通孔VG1在栅极通孔VG1-VG3中具有最小的尺寸。例如，栅极通孔VG1的小尺寸允许其在X方向上偏移到“左”或“右”(例如，由于光刻或其他制造工艺缺陷)而不与相邻的槽接触件320或321物理接触。在一些实施例中，栅极通孔VG1的尺寸小于栅极结构250在X方向上的尺寸。例如，如图3所示，在顶视图中，栅极通孔VG1的边界可以位于栅极结构250的边界内。
相比之下，在栅极通孔VG2的情况下，没有槽接触件位于栅极通孔VG2的“左”侧或“右”侧附近。槽接触件321-322和324-325不被认为位于栅极通孔VG2附近，因为横跨栅极通孔VG2的任何假想的X方向线都不与槽接触件321-322或324-325相交。缺少相邻设置的槽接触件允许栅极通孔VG2在栅极通孔VG1-VG3中具有最大尺寸，因为栅极通孔VG2可以在X方向上“向左”或“向右”移动而不会引起电桥接。在一些实施例中，栅极通孔VG2的面积大于栅极通孔VG1的面积的约1.2倍，这可归因于栅极通孔VG2在X方向和/或在X方向和Y方向上的较大尺寸(大于栅极通孔VG1的尺寸)。在一些实施例中，栅极通孔VG2的尺寸大于栅极结构251在X方向上的尺寸。例如，如图3所示，在顶视图中，栅极通孔VG2的边界可以略微位于栅极结构252的边界之外。栅极通孔VG2的相对大尺寸允许其实现小的电阻，这有助于优化IC性能，例如速度。
在栅极通孔VG3的情况下，槽接触件330位于栅极通孔VG3的“左”侧附近，但没有槽接触件位于栅极通孔VG3的“右”侧附近。槽接触件330被认为位于栅极通孔VG3的“左”侧附近，因为它是栅极通孔VG3的“左”侧的最接近的槽接触件，以及横跨栅极通孔VG3的假想X方向线也将与槽接触件330相交。另一方面，槽接触件331-332不被认为位于栅极通孔VG3的“右”侧附近，因为横跨栅极通孔VG3的任何假想的X方向线不会与槽形接触件331或332相交。为了增强隔离裕度，栅极通孔VG3大于栅极通孔VG1但小于栅极通孔VG2，因为栅极通孔VG3可以偏移到“右”侧(但不向左，由于存在槽接触件330)，而不会在相邻的槽接触件处引起电桥接。在一些实施例中，栅极通孔VG2的面积大于栅极通孔VG3的面积的约1.1倍，这可归因于栅极通孔VG2在X方向和/或在X方向和Y方向上的较大尺寸(大于栅极通孔VG3的尺寸)。栅极通孔VG3的面积仍大于栅极通孔VG1的面积，因为栅极通孔VG3仅具有设置在其左侧而非右侧的槽接触件330，而栅极通孔VG1具有设置在两侧的槽接触件320和321。
在一些实施例中，栅极通孔VG3的尺寸大于栅极结构260在X方向上的尺寸。另外，由于栅极通孔VG3在其“左”侧而不在其“右”侧具有槽接触件330，所以栅极通孔VG3可以故意“偏移”到“右”。换句话说，栅极通孔VG3的中心可以不相对于栅极结构260的中心对准或居中。相反，栅极通孔VG3的中心可以在X方向上位于栅极结构260的中心的“右”侧。换句话说，栅极通孔VG3的左侧边界可以位于栅极结构260的左边界内，但是栅极通孔VG3的右侧边界可以位于栅极结构260的右边界之外。栅极通孔VG3的这种设计允许它同时实现降低的电阻(因为其尺寸在至少一个方向上扩大)以及降低的电桥接风险(因为栅极通孔VG3远离槽接触件330的偏移有助于最小化栅极通孔VG3与槽接触件330物理接触的风险)。
有各种方式来实现栅极通孔VG1-VG3以促进它们的不同尺寸和/或位置。在一些实施例中，IC芯片设计者和/或布局工程师可以配置IC芯片布局，使得栅极通孔VG1-VG3可以实现如上所述的相对尺寸，例如栅极通孔VG2的尺寸大于栅极通孔VG3的尺寸，栅极通孔VG3的尺寸大于栅极通孔VG1的尺寸。然而，应当理解，由于现实世界的制造工艺缺陷(或甚至工艺窗口中的可接受的公差)，实际制造的器件中的栅极通孔VG1-VG3的尺寸可能表现出它们各自尺寸的变化，这可能导致实际制造的栅极通孔VG1-VG3的相对尺寸不符合根据IC芯片布局设计规定的相对尺寸条件。例如，尽管IC芯片布局设计可能要求栅极通孔VG2的尺寸大于栅极通孔VG3的尺寸，但实际制造的器件中的栅极通孔VG2的尺寸可能小于栅极通孔VG3的尺寸。IC芯片设计师工程师或布局工程师也可移动任何栅极通孔VG1-VG3的位置，例如通过移动栅极通孔VG3的位置，使得其移动到栅极结构260的中心的右侧(远离槽接触件330)。同样，作为现实世界制造的结果，应理解，实际制造的器件中的栅极通孔VG1-VG3的位置可能不在根据初始IC芯片布局设计指定的位置。
在其他实施例中，根据上面讨论的本发明的方面，IC芯片设计工程师和/或布局工程师不需要具体配置栅极通孔VG1-VG3的尺寸或位置。相反，栅极通孔VG1-VG3的配置可以由IC的晶圆厂或制造实体完成。例如，晶圆厂可以从IC设计公司接收IC布局设计。IC布局设计可以是数字文件的形式，例如图形数据库系统(GDS)格式的文件。栅极通孔VG1-VG3最初可以在原始IC布局设计中具有相同(或基本相似)的尺寸。晶圆厂的工程师可以修改或修改GDS文件，例如通过调整栅极通孔VG1-VG3的尺寸和/或通过根据本发明的各个方面移动它们的位置。在一些实施例中，诸如光学邻近校正(OPC)部件的辅助部件可用于修改栅极通孔VG1-VG3的形状、尺寸和/或位置。同样，尽管修改的IC布局设计可以以上面参考图3描述的方式指定栅极通孔VG1-VG3的相对尺寸和/或位置，但是现实世界的制造处理可能导致它们的尺寸和位置的变化，使得实际制造的器件可能不一定满足与由修改的IC布局设计指定的栅极通孔VG1-VG3相关的相对尺寸和/或位置条件。
除了提供与不同晶体管的栅极结构250-251和260的电连接的栅极通孔VG1-VG3之外，IC器件200还包括多个漏极通孔，漏极通孔提供到晶体管的漏极区的电连接。例如，漏极通孔VD1将漏极接触件324和金属线306电耦合在一起，漏极通孔VD2将漏极接触件322和金属线302电耦合在一起，并且漏极通孔VD3将漏极接触件330和金属线310电耦合在一起。漏极接触件324、322和330设置在漏极通孔VD1、VD2和VD3下方，而金属线306、302和310分别设置在漏极通孔VD1、VD2和VD3上方。在一些实施例中，漏极通孔VD1、VD2和VD3每个都具有圆形顶视图轮廓，例如基本上圆形的顶视图轮廓。在其他实施例中，漏极通孔VD1、VD2和VD3可各自具有基本上椭圆形的顶视图轮廓，其中椭圆形顶视图轮廓包括长轴和短轴。在一些实施例中，长轴和短轴的比率大于1：1但小于1.2：1。
IC器件200还包括多个源极通孔，源极通孔提供到晶体管的源极区的电连接。例如，源极VS1在X方向上跨越STD单元-1和STD单元-2并且将源极接触件323、325和332与金属线300电耦合在一起。源极接触件323、325和332设置在源极通孔VS1下方，而金属线300设置在源极通孔VS1上方。另一源极通孔VS2在X方向上也跨越STD单元-1和STD单元-2并且将源极接触件320和331与金属线301电耦合在一起。源极接触件320和331设置在源极通孔VS2下方，而金属线301设置在源极通孔VS2上方。
然而，与漏极通孔VD1、VD2和VD3不同，源极通孔VS1和VS2各自具有线状或矩形顶视图轮廓，其中它们各自在X方向上是伸长的。在一些实施例中，源极通孔VS1或VS2在X方向上的尺寸超过源极通孔VS1或VS2在Y方向上的尺寸至少为10倍。或者说，源极通孔VS1或VS2的X-尺寸和Y-尺寸的比率大于约10：1。较大尺寸的源极通孔VS1和VS2也有助于降低其电阻，从而优化器件性能。
图4是根据替代实施例的IC器件200的一部分的示意性局部顶视图。出于一致性和清楚的原因，图3至图4中都出现的类似的组件标记相同。图4的实施例与图3的实施例具有相似之处，例如通过具有不同尺寸的栅极通孔VG1、VG2和VG3。栅极通孔VG1是栅极通孔VG1-VG3中最小的，因为它具有位于任一侧上的邻近的槽接触件320-321。栅极通孔VG2是栅极通孔VG1-VG3中最大的，因为它在任一侧上没有与其相邻的槽接触件。栅极通孔VG3大于栅极通孔VG1但小于栅极通孔VG2，因为它具有位于其“左”侧附近但不位于其“右”侧附近的槽接触件330。栅极通孔VG3的位置也偏移到“右”(或远离槽接触件330)，以便进一步最小化桥接风险。
然而，与图3的实施例不同，图4中所示的实施例不具有跨越STD单元-1和STD单元-2的伸长的源极通孔VS1或VS2。相反，图4的实施例具有多个源极通孔VS3-VS7，它们分别电耦合到源极接触件。更详细地，源极通孔VS3位于源极接触件323上方并且位于金属线300下方，从而将它们电耦合在一起。源极通孔VS4位于源极接触件325上方并位于金属线300下方，因此将它们电耦合在一起。源极通孔VS5位于源极接触件332上方并位于金属线300下方，因此将它们电耦合在一起。源极通孔VS6位于源极接触件320上方并位于金属线301下方，因此将它们电耦合在一起。源极通孔VS7位于源极接触件331上方并位于金属线301下方，因此将它们电耦合在一起。
源极通孔VS3-VS7的尺寸也被配置为大于漏极通孔VD1-VD3的尺寸。在一些实施例中，任何源极通孔VS3-VS7的面积(在顶视图中)是任何漏极通孔VD1-VD3的面积的至少1.1倍，因为相对于漏极通孔VD1-VD3，源极通孔VS3-VS7不太可能导致桥接问题。较大尺寸的源极通孔VS3-VS7也提供降低的电阻。
图5A、图5B和图5C示出了IC器件200的不同部分的示意性局部截面图。图5A至图5C中的水平方向对应于上面讨论的X方向，图5A至图5C中的垂直方向对应于图1的Z方向。出于清楚和一致性的原因，图3和图5A至图5C中出现的组件将标记相同。
更详细地，图5A示出了晶体管270的靠近栅极通孔VG1的部分。图5B示出了晶体管271的靠近栅极通孔VG2的部分。图5C示出了晶体管272的靠近栅极通孔VG3的部分。每个栅极通孔VG1-VG3可以具有在顶部较宽而在底部较窄的横截面轮廓，从而类似于梯形。换句话说，栅极通孔VG1-VG3的侧壁从顶部到底部向内倾斜。
如图5A所示，栅极通孔VG1直接设置在栅极结构250上。M1金属层中的金属线303直接设置在栅极通孔VG1上方。因此，栅极通孔VG1将栅极结构250和金属线303电耦合在一起。源极接触件320位于栅极通孔VG1的左侧附近，漏极接触件321位于栅极通孔VG1的右侧附近。源极接触件320形成在晶体管270的源极区221A(图3的鳍结构221的一部分)上。漏极接触件321形成在晶体管270的漏极区221B上(也是图3的鳍结构221的一部分)。
如图5B所示，栅极通孔VG2直接设置在栅极结构251上。M1金属层中的金属线304直接设置在栅极通孔VG2上方。因此，栅极通孔VG2将栅极结构251和金属线304电耦合在一起。没有源极接触件或漏极接触件位于栅极通孔VG2的任一侧附近。
如图5C所示，栅极通孔VG3直接设置在栅极结构260上。M1金属层中的金属线309直接设置在栅极通孔VG3上方。因此，栅极通孔VG3将栅极结构260和金属线309电耦合在一起。漏极接触件330在栅极通孔VG3的左侧附近，但是没有槽接触件位于栅极通孔VG3的右侧附近。如上面参考图3所讨论的，漏极接触件330在Y方向上是伸长的并且电耦合到某些漏极区，例如鳍结构230-233的漏极区。然而，图5C中所示的漏极接触件330的部分设置在隔离结构上，例如浅沟槽隔离(STI)结构。因此，在图5C中的漏极接触件330下方没有漏极区。
如上所述，由于在栅极通孔VG1两侧存在槽接触件320-321，栅极通孔VG1具有三个栅极通孔VG1-VG3中的最小尺寸。栅极通孔VG2的两侧没有槽状接触件，因此栅极通孔VG2具有三个通孔VG1-VG3中最大的尺寸。栅极通孔VG3在一侧具有槽接触件(例如，漏极接触件330)而在另一侧没有，因此栅极通孔VG3的尺寸大于栅极通孔VG1但小于栅极通孔VG2。例如，栅极通孔VG1-VG3分别具有最大横向尺寸401-403，尺寸401-403可以在栅极通孔VG1-VG3的顶面处测量。最大横向尺寸401小于最大横向尺寸403，并且最大横向尺寸403小于最大横向尺寸402。在一些实施例中，尺寸402与尺寸401的比率在约1.2：1和约2：1之间的范围内。在一些实施例中，尺寸403与尺寸401的比率在约1.1：1至约1.5：1的范围内。在一些实施例中，尺寸402与尺寸403的比率在约1.1：1至约1.5：1的范围内。在一些实施例中，尺寸401在约5nm和约20nm之间的范围内，尺寸402在约6nm和约40nm之间的范围内，并且尺寸403在约5.5nm和约30nm之间的范围内。
最大横向尺寸401-403的相对比率范围和数值范围被配置为减轻电桥接风险，同时在可能时减小电阻(例如，通过使最大横向尺寸403最大)。另外，如图5C所示，栅极通孔VG3相对于栅极结构260的中心向右偏移。换句话说，栅极通孔VG3在X方向上偏离漏极接触件330偏移，以便进一步降低与漏极接触件330的桥接风险。由于栅极通孔VG3的右侧没有槽接触件，所以栅极通孔VG3的偏移不会产生额外的桥接风险。
图6和图7示出了IC器件200的不同部分的另外的示意性局部截面图。具体地，图6示出了示出栅极通孔VG1的截面图，而图7示出了示出栅极通孔VG2和VG3的截面图。除了示出栅极通孔VG1-VG3之外，图6至图7还示出了互连结构的附加层，例如M2(金属-2)层和M3(金属-3)层以及互连M1和M2层的通孔V2以及互连M2和M3层的通孔V3。介电栅极结构(例如，伪栅极结构280-282)也在图6至图7中示出。
如图6所示，栅极通孔VG1形成在鳍结构上方，该鳍结构在阱区上方突出。晶体管的栅极、源极和漏极由鳍结构的部分形成。槽接触件设置为在栅极通孔VG1的两侧邻近栅极通孔VG1，因此VG1具有栅极通孔VG1-VG3中的最小横向尺寸。相比之下，栅极通孔VG2-VG3位于STI(例如，隔离结构)区上方，并且在栅极通孔VG2的任一侧上没有形成槽接触件，并且栅极通孔VG3具有形成在其左侧的槽接触件，而在它的右侧没有槽接触件。因此，栅极通孔VG2具有栅极通孔VG1-VG3中的最大尺寸，并且栅极通孔VG1具有栅极通孔VG1-VG3中的最小尺寸。注意，栅极通孔VG3也相对于位于下方的栅极向右偏移，以便进一步最小化与位于其左侧的槽接触件的桥接风险。
图8是示出根据本发明的实施例的方法600的流程图。方法600包括接收集成电路(IC)布局设计的步骤610。IC布局设计包括位于第一栅极上的第一栅极通孔、位于第二栅极上的第二栅极通孔以及位于第三栅极上的第三栅极通孔。第一栅极通孔具有在第一侧和与第一侧相对的第二侧上与其相邻的源极/漏极接触件。第二栅极通孔在第一侧或第二侧上没有与其相邻的源极/漏极接触件。第三栅极通孔具有位于第一侧附近但不位于第二侧附近的源极/漏极接触件。
方法600包括通过调整第一栅极通孔、第二栅极通孔或第三栅极通孔中的至少一个的尺寸来修改IC布局设计的步骤620。在调整之后，第二栅极通孔具有比第三栅极通孔更大的尺寸，并且第三栅极通孔具有比第一栅极通孔更大的尺寸。
方法600包括根据修改的IC布局设计促进IC的制造的步骤630。
在一些实施例中，在执行修改步骤620之前，第一栅极通孔、第二栅极通孔和第三栅极通孔具有基本相似的尺寸。
在一些实施例中，修改还包括使第三栅极通孔的位置在远离位于第三栅极通孔的第一侧附近的源极/漏极接触件的方向上相对于第三栅极偏移。
在一些实施例中，所接收的IC布局设计还包括多个漏极通孔和源极通孔，并且修改还包括修改一个或多个源极通孔的尺寸或形状，使得修改的源极通孔各自具有比每个漏极通孔更大的尺寸。
在一些实施例中，漏极通孔各自具有圆形或椭圆形顶视图轮廓，并且其中修改包括配置至少一个源极通孔以具有跨越多个源极/漏极接触件的伸长的顶视图轮廓。
应当理解，可以在方法600的步骤610-630之前、期间或之后执行另外的工艺。为了简单起见，这里不详细讨论这些附加步骤。
图9示出了根据本发明的实施例的集成电路制造系统700。制造系统700包括通过通信网络718连接的多个实体702、704、706、708、710、712、714、716......、N。网络718可以是单个网络或可以是多个不同的网络，例如内联网和因特网，并且可以包括有线和无线通信信道。
在一个实施例中，实体702表示用于制造协作的服务系统；实体704代表用户，例如监测感兴趣的产品的产品工程师；实体706代表工程师，例如控制工艺和相关配方的处理工程师，或设备工程师，以监测或调节处理工具的条件和设置；实体708表示用于IC测试和测量的计量工具；实体710代表半导体处理工具；实体712表示与处理工具710相关联的虚拟计量模块；实体714表示与处理工具710和另外的其他处理工具相关联的高级处理控制模块；实体716表示与处理工具710相关联的采样模块。
每个实体可以与其他实体交互，并且可以向其他实体提供集成电路制造、处理控制和/或计算能力和/或从其他实体接收这样的能力。每个实体还可以包括一个或多个计算机系统，用于执行计算和执行自动化。例如，实体714的高级处理控制模块可以包括具有在其中编码的软件指令的多个计算机硬件。计算机硬件可以包括硬盘驱动器、闪存驱动器、CD-ROM、RAM存储器、显示设备(例如，监视器)、输入/输出器件(例如，鼠标和键盘)。软件指令可以用任何合适的编程语言编写，并且可以被设计为执行特定任务，例如与如上所述优化CMP工艺控制相关联的任务。
集成电路制造系统700使得实体之间的交互能够用于集成电路(IC)制造的目的，以及IC制造的高级处理控制。在一个实施例中，高级处理控制包括根据计量结果调整适用于相关晶圆的一个处理工具的处理条件、设置和/或配方。
在另一实施例中，根据基于工艺质量和/或产品质量确定的最佳采样率，从处理的晶圆的子集测量计量结果。在又一个实施例中，根据基于工艺质量和/或产品质量的各种特征确定的最佳采样场/点，从处理的晶圆子集的所选场和点测量计量结果。
IC制造系统700提供的功能之一可以在诸如设计、工程和处理、计量和高级处理控制的区域中实现协作和信息访问。由IC制造系统700提供的另一种能力可以在诸如计量工具和处理工具之间的设施之间集成系统。这种集成使设施能够协调其活动。例如，集成计量工具和处理工具可以使制造信息更有效地结合到制造工艺或APC模块中，并且可以使用集成在相关处理工具中的计量工具来实现来自在线或现场测量的晶圆数据。
集成电路制造系统700可以用于执行上面参考图8讨论的方法600。例如，实体702-716中的一个或多个可以从设计室接收IC布局设计，之后通过调整栅极通孔的尺寸和/或移动和/或通过重新配置源极通孔的形状或尺寸来修改所接收的IC布局设计，如上面参考图3和图4所讨论的。
基于以上讨论，可以看出本发明提供优于传统器件的优点。然而，应该理解，其他实施例可以提供额外的优点，并且并非所有优点都必须在此公开，并且并非所有实施例都需要特别的优点。一个优点是通过采用具有不同尺寸和/或位置的栅极通孔和/或源极/漏极通孔，本发明降低了电桥接的风险，同时在可能的情况下实现了电阻减小。例如，栅极通孔VG1的两侧具有与其相邻的源极/漏极接触件。因此，栅极通孔VG1在栅极通孔中具有最小尺寸，以避免与源极/漏极接触件电桥接。栅极通孔VG2没有与其相邻的源极/漏极接触件。因此，栅极通孔VG2在栅极通孔中具有最大尺寸(因为桥接不是一个大问题)，这降低了其电阻。减小的电阻转化为更快的速度。栅极通孔VG3具有位于一侧而在另一侧没有的源极/漏极接触件。因此，栅极通孔VG3在通孔中具有中间尺寸，这降低了桥接风险以及电阻。栅极通孔VG3也在其位置偏移(例如，远离源极/漏极接触件)，这进一步降低了桥接风险。上面讨论的这种配置也不会引起额外的区域损失，这意味着不需要扩展布局区域以实现本发明的各方面。此外，电路设计师或布局工程师在选择不同类型的VG通孔方面可以有更多的自由度，这允许芯片密度和性能的共同优化。其他优点包括与现有制造工艺流程的兼容性和易于实施。
本发明的一个方面涉及半导体器件。该半导体器件包括：第一栅极结构、第二栅极结构和第三栅极结构，每个都在第一方向上延伸；第一栅极通孔设置在第一栅极结构上，第一栅极通孔具有第一尺寸；第二栅极通孔设置在第二栅极结构上，第二栅极通孔具有大于第一尺寸的第二尺寸；第三栅极通孔设置在第三栅极结构上，第三栅极通孔的第三尺寸小于第二尺寸但大于第一尺寸；第一源极接触件设置为邻近第一栅极通孔的第一侧；第一漏极接触件设置为邻近第一栅极通孔的与第一侧相对的第二侧；以及第二漏极接触件设置为邻近第三栅极通孔的第一侧。
在上述半导体器件中，其中：没有源极接触件或漏极接触件设置为邻近所述第二栅极通孔的第一侧或第二侧；并且没有源极接触件或漏极接触件设置为邻近所述第三栅极通孔的与所述第一侧相对的第二侧。
在上述半导体器件中，其中：所述半导体器件还包括每个均在与所述第一方向不同的第二方向上延伸的多个鳍结构；所述第一栅极结构、所述第二栅极结构和所述第三栅极结构的每个均围绕所述鳍结构；所述第一栅极通孔设置在所述鳍结构的一个上方；并且所述第二栅极通孔和所述第三栅极通孔未设置在任何鳍结构上方。
在上述半导体器件中，其中，所述第三栅极通孔在远离所述第二漏极接触件的方向上相对于所述第三栅极结构偏移。
在上述半导体器件中，其中，所述第一源极接触件在所述第一方向上的尺寸大于所述第一漏极接触件的尺寸。
在上述半导体器件中，其中，所述半导体器件还包括：互连结构的多条第一金属线和第二金属线，其中，所述第一金属线和所述第二金属线的每个均在与所述第一方向不同的第二方向上延伸；多个漏极接触件，包括所述第一漏极接触件和所述第二漏极接触件，其中，所述漏极接触件均在所述第一方向上延伸；多个源极接触件，包括所述第一源极接触件，其中，源极接触件均在所述第一方向上延伸；多个漏极通孔，设置在所述漏极接触件和所述第一金属线之间，并且电耦合到所述漏极接触件和所述第一金属线；和多个源极通孔，设置在所述源极接触件和所述第二金属线之间并且电耦合到所述源极接触件和所述第二金属线，其中，每个所述源极通孔的尺寸大于每个所述漏极通孔的尺寸。
在上述半导体器件中，其中：每个所述漏极通孔具有圆形或椭圆形顶视图轮廓；并且每个所述源极通孔具有伸长的顶视图轮廓，每个所述源极通孔在所述第二方向是伸长的，并且每个所述源极通孔电耦合到多个所述源极接触件。
在上述半导体器件中，其中：每个所述漏极通孔具有第一圆形或第一椭圆形顶视图轮廓；并且每个所述源极通孔具有第二圆形或第二椭圆形顶视图轮廓；并且在顶视图中，每个所述源极通孔的尺寸是每个所述漏极通孔在所述第二方向上的尺寸的至少1.5倍。
在上述半导体器件中，其中：所述第一栅极结构、所述第一栅极通孔、所述第二栅极结构和所述第二栅极通孔是第一电路单元的组件；所述第三栅极结构和所述第三栅极通孔是第二电路单元的组件；并且所述第一电路单元和所述第二电路单元是不同类型的电路单元。
本发明的另一方面涉及一种半导体器件。该半导体器件包括：第一栅极结构、第二栅极结构和第三栅极结构，每个都在第一方向上延伸；多个鳍结构，每个鳍结构在垂直于第一方向的第二方向上延伸，其中每个鳍结构由第一栅极结构、第二栅极结构和第三栅极结构围绕；第一栅极通孔设置在第一栅极结构上，第一栅极通孔具有第一尺寸，其中第一栅极通孔在顶视图中与鳍结构中的一个重叠；第二栅极通孔设置在第二栅极结构上，第二栅极通孔具有大于第一尺寸的第二尺寸，其中第二栅极通孔在顶视图中不与任何鳍结构重叠；以及第三栅极通孔设置在第三栅极结构上，第三栅极通孔的第三尺寸小于第二尺寸但大于第一尺寸，其中第三栅极通孔在顶视图中不与任何鳍结构重叠；以及多个源极/漏极接触件，每个源极/漏极接触件都在第一方向上延伸；其中：第一栅极通孔的第一侧和第二侧都具有与其相邻的源极/漏极接触件，其中第一侧和第二侧在第二方向上彼此相对；第二栅极通孔的第一侧和第二侧都没有与其相邻的源极/漏极接触件；并且第三栅极通孔的第一侧而非第二侧具有与其相邻的源极/漏极接触件中的一个。
在上述半导体器件中，其中，所述第三栅极通孔的中心在远离与所述第三栅极通孔相邻的所述源极/漏极接触件中的所述一个的所述第二方向上相对于所述第三栅极结构的中心偏移。
在上述半导体器件中，其中：所述源极/漏极接触件的第一子集包括源极接触件；所述源极/漏极接触件的第二子集包括漏极接触件；并且所述源极接触件和所述漏极接触件在所述第一方向上具有不同的尺寸。
在上述半导体器件中，其中，所述半导体器件还包括漏极通孔和源极通孔，其中，所述源极通孔在所述顶视图中的面积大于所述漏极通孔的面积。
在上述半导体器件中，其中：所述漏极通孔具有圆形或椭圆形顶视图轮廓；并且所述源极通孔具有在所述第二方向上伸长的矩形顶视图轮廓。
本发明的又一方面涉及一种方法。该方法包括：接收集成电路(IC)布局设计，其中集成电路布局设计包括位于第一栅极上的第一栅极通孔、位于第二栅极上的第二栅极通孔以及位于第三栅极上的第三栅极通孔，并且其中第一栅极通孔在第一侧和与第一侧相对的第二侧上具有与其相邻的源极/漏极接触件，第二栅极通孔在第一侧或第二侧上没有与其相邻的源极/漏极接触件，并且第三栅极通孔在第一侧但不在第二侧具有与其相邻的源极/漏极接触件；以及通过调整第一栅极通孔、第二栅极通孔或第三栅极通孔中的至少一个的尺寸来修改集成电路布局设计，其中在调整之后，第二栅极通孔具有比第三栅极通孔更大的尺寸，并且第三栅极通孔的尺寸大于第一栅极通孔的尺寸。
在上述方法中，还包括：根据修改的IC布局设计促进集成电路的制造。
在上述方法中，其中，在所述修改之前，所述第一栅极通孔、所述第二栅极通孔和所述第三栅极通孔具有相同的尺寸。
在上述方法中，其中，所述修改还包括使所述第三栅极通孔的位置在远离邻近所述第三栅极通孔的第一侧的源极/漏极接触件的方向上相对于所述第三栅极偏移。
在上述方法中，其中：修改的集成电路布局设计还包括多个漏极通孔和源极通孔；并且所述修改还包括改变一个或多个源极通孔的尺寸或形状，使得每个改变的源极通孔比每个漏极通孔具有更大的尺寸。
在上述方法中，其中，每个漏极通孔具有圆形或椭圆形顶视图轮廓，并且其中，所述改变包括配置至少一个源极通孔以具有跨越多个源极/漏极接触件的伸长的顶视图轮廓。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。例如，通过为位线导体和字线导体实现不同的厚度，可以为导体实现不同的电阻。然而，也可以使用其他改变金属导体的电阻的技术。

Claims (10)

1.一种半导体器件，包括：
第一栅极结构、第二栅极结构和第三栅极结构，每个都在第一方向上延伸；
第一栅极通孔，设置在所述第一栅极结构上，所述第一栅极通孔具有第一尺寸；
第二栅极通孔，设置在所述第二栅极结构上，所述第二栅极通孔具有大于所述第一尺寸的第二尺寸；
第三栅极通孔，设置在所述第三栅极结构上，所述第三栅极通孔的第三尺寸小于所述第二尺寸但大于所述第一尺寸；
第一源极接触件，设置为邻近所述第一栅极通孔的第一侧；
第一漏极接触件，设置为邻近所述第一栅极通孔的与所述第一侧相对的第二侧；以及
第二漏极接触件，设置为邻近所述第三栅极通孔的第一侧。
2.根据权利要求1所述的半导体器件，其中：
没有源极接触件或漏极接触件设置为邻近所述第二栅极通孔的第一侧或第二侧；并且
没有源极接触件或漏极接触件设置为邻近所述第三栅极通孔的与所述第一侧相对的第二侧。
3.根据权利要求1所述的半导体器件，其中：
所述半导体器件还包括每个均在与所述第一方向不同的第二方向上延伸的多个鳍结构；
所述第一栅极结构、所述第二栅极结构和所述第三栅极结构的每个均围绕所述鳍结构；
所述第一栅极通孔设置在所述鳍结构的一个上方；并且
所述第二栅极通孔和所述第三栅极通孔未设置在任何鳍结构上方。
4.根据权利要求1所述的半导体器件，其中，所述第三栅极通孔在远离所述第二漏极接触件的方向上相对于所述第三栅极结构偏移。
5.根据权利要求1所述的半导体器件，其中，所述第一源极接触件在所述第一方向上的尺寸大于所述第一漏极接触件的尺寸。
6.根据权利要求1所述的半导体器件，其中，所述半导体器件还包括：
互连结构的多条第一金属线和第二金属线，其中，所述第一金属线和所述第二金属线的每个均在与所述第一方向不同的第二方向上延伸；
多个漏极接触件，包括所述第一漏极接触件和所述第二漏极接触件，其中，所述漏极接触件均在所述第一方向上延伸；
多个源极接触件，包括所述第一源极接触件，其中，源极接触件均在所述第一方向上延伸；
多个漏极通孔，设置在所述漏极接触件和所述第一金属线之间，并且电耦合到所述漏极接触件和所述第一金属线；和
多个源极通孔，设置在所述源极接触件和所述第二金属线之间并且电耦合到所述源极接触件和所述第二金属线，其中，每个所述源极通孔的尺寸大于每个所述漏极通孔的尺寸。
7.根据权利要求6所述的半导体器件，其中：
每个所述漏极通孔具有圆形或椭圆形顶视图轮廓；并且
每个所述源极通孔具有伸长的顶视图轮廓，每个所述源极通孔在所述第二方向是伸长的，并且每个所述源极通孔电耦合到多个所述源极接触件。
8.根据权利要求6所述的半导体器件，其中：
每个所述漏极通孔具有第一圆形或第一椭圆形顶视图轮廓；并且
每个所述源极通孔具有第二圆形或第二椭圆形顶视图轮廓；并且
在顶视图中，每个所述源极通孔的尺寸是每个所述漏极通孔在所述第二方向上的尺寸的至少1.5倍。
9.一种半导体器件，包括：
第一栅极结构、第二栅极结构和第三栅极结构，每个都在第一方向上延伸；
多个鳍结构，每个鳍结构在垂直于所述第一方向的第二方向上延伸，其中，每个鳍结构由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构围绕；
第一栅极通孔，设置在所述第一栅极结构上，所述第一栅极通孔具有第一尺寸，其中，所述第一栅极通孔在顶视图中与所述鳍结构中的一个重叠；
第二栅极通孔，设置在所述第二栅极结构上，所述第二栅极通孔具有大于所述第一尺寸的第二尺寸，其中，所述第二栅极通孔在所述顶视图中不与任何鳍结构重叠；以及
第三栅极通孔，设置在所述第三栅极结构上，所述第三栅极通孔的第三尺寸小于所述第二尺寸但大于所述第一尺寸，其中，所述第三栅极通孔在所述顶视图中不与任何鳍结构重叠；以及
多个源极/漏极接触件，每个源极/漏极接触件都在所述第一方向上延伸；
其中：
所述第一栅极通孔的第一侧和第二侧都具有与其相邻的源极/漏极接触件，其中，所述第一栅极通孔的第一侧和第二侧在所述第二方向上彼此相对；
所述第二栅极通孔的第一侧和第二侧都没有与其相邻的源极/漏极接触件；并且
所述第三栅极通孔的第一侧而非第二侧具有与其相邻的源极/漏极接触件中的一个。
10.一种形成半导体器件的方法，包括：
接收集成电路(IC)布局设计，其中，所述集成电路布局设计包括位于第一栅极上的第一栅极通孔、位于第二栅极上的第二栅极通孔以及位于第三栅极上的第三栅极通孔，并且其中，所述第一栅极通孔在第一侧和与所述第一侧相对的第二侧上具有与其相邻的源极/漏极接触件，所述第二栅极通孔在所述第一侧或所述第二侧上均没有与其相邻的源极/漏极接触件，并且所述第三栅极通孔在所述第一侧但不在所述第二侧具有与其相邻的源极/漏极接触件；以及
通过调整所述第一栅极通孔、所述第二栅极通孔或所述第三栅极通孔中的至少一个的尺寸来修改所述集成电路布局设计，其中在所述调整之后，所述第二栅极通孔具有比所述第三栅极通孔更大的尺寸，并且所述第三栅极通孔的尺寸大于所述第一栅极通孔的尺寸。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US10854518B2 (en) 2018-10-30 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Configuring different via sizes for bridging risk reduction and performance improvement
CN117727761A (zh) 2019-08-20 2024-03-19 联华电子股份有限公司 半导体装置
US20210408116A1 (en) * 2020-06-29 2021-12-30 Taiwan Semiconductor Manufacturing Company Limited Memory device including a semiconducting metal oxide fin transistor and methods of forming the same
US11817392B2 (en) * 2020-09-28 2023-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit
US20230028460A1 (en) * 2021-07-23 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Forming Silicon-Containing Material Over Metal Gate To Reduce Loading Between Long Channel And Short Channel Transistors

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020030236A1 (en) * 1998-10-15 2002-03-14 Hisato Oyamatsu A semiconductor device with an improved gate electrode pattern and a method of manufacturing the same
US6483136B1 (en) * 1997-06-20 2002-11-19 Hitachi, Ltd. Semiconductor integrated circuit and method of fabricating the same
US20090026539A1 (en) * 2007-07-26 2009-01-29 Albert Birner Method and Layout of Semiconductor Device with Reduced Parasitics
US20110221009A1 (en) * 2010-03-10 2011-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for reducing gate resistance
US20130258759A1 (en) * 2012-03-30 2013-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and Apparatus for SRAM Cell Structure
US20140159033A1 (en) * 2012-12-07 2014-06-12 Lg Display Co., Ltd. Array substrate and method of fabricating the same
US20150332962A1 (en) * 2014-05-16 2015-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and Method for Semiconductor Device
US20160056153A1 (en) * 2014-08-22 2016-02-25 Samsung Electronics Co., Ltd. Semiconductor devices and methods of forming the same
CN105895586A (zh) * 2016-05-13 2016-08-24 武汉新芯集成电路制造有限公司 增加共享接触孔工艺窗口的方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4849804A (en) 1985-09-18 1989-07-18 Harris Corp. Fabrication of integrated circuits incorporating in-process avoidance of circuit-killer particles
US8212316B2 (en) 2004-01-29 2012-07-03 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
DE102007020258B4 (de) 2007-04-30 2018-06-28 Globalfoundries Inc. Technik zur Verbesserung des Transistorleitungsverhaltens durch eine transistorspezifische Kontaktgestaltung
US8952547B2 (en) 2007-07-09 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with contact structure with first/second contacts formed in first/second dielectric layers and method of forming same
KR101718981B1 (ko) * 2010-06-30 2017-03-23 삼성전자주식회사 콘택 플러그를 포함하는 반도체 소자
US8687437B2 (en) 2010-11-30 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuitry
US8630132B2 (en) 2011-05-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM read and write assist apparatus
US8693235B2 (en) 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
US8605523B2 (en) 2012-02-17 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking capacitive loads
US8964492B2 (en) 2012-07-27 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking mechanism for writing to a memory cell
US8760948B2 (en) 2012-09-26 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple bitcells tracking scheme semiconductor memory array
US8982643B2 (en) 2012-12-20 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Shared tracking circuit
US9324413B2 (en) 2013-02-15 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuit, memory device and method
US8929160B2 (en) 2013-02-28 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit
US9117510B2 (en) 2013-03-14 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit for memory write data operation
US9793273B2 (en) 2014-07-18 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-based semiconductor device including a metal gate diffusion break structure with a conformal dielectric layer
US9613953B2 (en) 2015-03-24 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, semiconductor device layout, and method of manufacturing semiconductor device
US10854518B2 (en) 2018-10-30 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Configuring different via sizes for bridging risk reduction and performance improvement

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483136B1 (en) * 1997-06-20 2002-11-19 Hitachi, Ltd. Semiconductor integrated circuit and method of fabricating the same
US20020030236A1 (en) * 1998-10-15 2002-03-14 Hisato Oyamatsu A semiconductor device with an improved gate electrode pattern and a method of manufacturing the same
US20090026539A1 (en) * 2007-07-26 2009-01-29 Albert Birner Method and Layout of Semiconductor Device with Reduced Parasitics
US20110221009A1 (en) * 2010-03-10 2011-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for reducing gate resistance
US20130258759A1 (en) * 2012-03-30 2013-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and Apparatus for SRAM Cell Structure
US20140159033A1 (en) * 2012-12-07 2014-06-12 Lg Display Co., Ltd. Array substrate and method of fabricating the same
US20150332962A1 (en) * 2014-05-16 2015-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and Method for Semiconductor Device
US20160056153A1 (en) * 2014-08-22 2016-02-25 Samsung Electronics Co., Ltd. Semiconductor devices and methods of forming the same
CN105895586A (zh) * 2016-05-13 2016-08-24 武汉新芯集成电路制造有限公司 增加共享接触孔工艺窗口的方法

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