KR20200050325A - 브릿징 위험성 감소 및 성능 향상을 위한 상이한 비아 크기의 구성 - Google Patents

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Abstract

제1 게이트 구조물, 제2 게이트 구조물, 및 제3 게이트 구조물 각각은 제1 방향으로 연장된다. 제1 게이트 비아가 제1 게이트 구조물 상에 배치된다. 제1 게이트 비아는 제1 크기를 갖는다. 제2 게이트 비아가 제2 게이트 구조물 상에 배치된다. 제2 게이트 비아는 제1 크기보다 큰 제2 크기를 갖는다. 제3 게이트 비아가 제3 게이트 구조물 상에 배치된다. 제3 게이트 비아는 제2 크기보다는 작지만 제1 크기보다는 큰 제3 크기를 갖는다. 제1 소스 콘택트가 제1 게이트 비아의 제1 측에 인접하여 배치된다. 제1 드레인 콘택트가 제1 게이트 비아의 제1 측과는 반대편에 있는 제2 측에 인접하여 배치된다. 제2 드레인 콘택트가 제3 게이트 비아의 제1 측에 인접하여 배치된다.

Description

브릿징 위험성 감소 및 성능 향상을 위한 상이한 비아 크기의 구성{CONFIGURING DIFFERENT VIA SIZES FOR BRIDGING RISK REDUCTION AND PERFORMANCE IMPROVEMENT}
본 출원은 "INTEGRATED CIRCUIT CONNECTION STRUCTURE WITH DIFFERENT TYPES OF GATE VIAS/CONTACTS"이라는 발명의 명칭으로 2018년 10월 30일에 출원된 미국 가특허 출원 번호 제62/752,446호의 특허 출원이며, 이 가특허 출원의 전체 내용은 참조로서 본 명세서 내에서 원용된다.
반도체 집적 회로(integrated circuit; IC) 산업은 급성장을 경험해왔다. IC 물질 및 설계에서의 기술적 진보들은 이전의 IC 세대보다 더 작고 더 복잡한 회로들을 각각 갖는 IC 세대들을 낳았다. 하지만, 이러한 기술적 진보들은 IC를 처리하고 제조하는데 있어서 복잡성을 증가시켜왔고, 이러한 진보들을 실현하기 위해서는, IC 처리 및 제조에 있어서 마찬가지의 개발이 필요하다. 집적 회로 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호연결된 디바이스들의 갯수)는 일반적으로 증가되어 왔던 반면에 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해왔다.
반도체 피처 크기가 축소됨에 따라, 전기적 브리징(bridging)(예를 들어, 마이크로전자 컴포넌트들 간의 전기적 단락)이 관심사항이 될 수 있다. 전기적 브리징을 방지하기 위해, 마이크로전자 컴포넌트들은 서로 더 멀리 떨어져 배치될 수 있다. 그러나, 마이크로전자 컴포넌트들 간의 간격이 더 커지면 라우팅 비효율성과 기능 밀도 감소를 야기시킨다.
그러므로, 기존의 반도체 IC 디바이스는 대체적으로 각자의 의도된 목적에 대해서는 충분하였지만, 모든 측면에서 완전히 만족스럽지만은 않았다.
본 발명개시의 다른 양태는 반도체 디바이스에 관한 것이다. 반도체 디바이스는, 제1 방향으로 각각 연장되는, 제1 게이트 구조물, 제2 게이트 구조물, 및 제3 게이트 구조물; 제1 게이트 구조물 상에 배치되고, 제1 크기를 갖는 제1 게이트 비아; 제2 게이트 구조물 상에 배치되고, 제1 크기보다 큰 제2 크기를 갖는 제2 게이트 비아; 제3 게이트 구조물 상에 배치되고, 제2 크기보다는 작지만 제1 크기보다는 큰 제3 크기를 갖는 제3 게이트 비아; 제1 게이트 비아의 제1 측에 인접하여 배치된 제1 소스 콘택트; 제1 게이트 비아의 제1 측과는 반대편에 있는 제2 측에 인접하여 배치된 제2 드레인 콘택트; 제3 게이트 비아의 제1 측에 인접하여 배치된 제2 드레인 콘택트를 포함한다.
본 발명개시의 다른 양태는 반도체 디바이스에 관한 것이다. 반도체 디바이스는, 제1 방향으로 각각 연장되는, 제1 게이트 구조물, 제2 게이트 구조물, 및 제3 게이트 구조물; 제1 방향에 수직인 제2 방향으로 각각 연장되는 복수의 핀 구조물들 - 상기 핀 구조물들은 각각 제1 게이트 구조물, 제2 게이트 구조물, 및 제3 게이트 구조물에 의해 둘러싸여 있음 -; 제1 게이트 구조물 상에 배치된 제1 게이트 비아 - 상기 제1 게이트 비아는 제1 치수를 갖고, 상기 제1 게이트 비아는 평면도에서 봤을 때 핀 구조물들 중 하나와 중첩함 -; 제2 게이트 구조물 상에 배치된 제2 게이트 비아 - 상기 제2 게이트 비아는 제1 치수보다 큰 제2 치수를 갖고, 상기 제2 게이트 비아는 평면도에서 봤을 때 핀 구조물들 중 어느 것과도 중첩하지 않음 -; 및 제3 게이트 구조물 상에 배치된 제3 게이트 비아 - 상기 제3 게이트 비아는 제2 치수보다는 작지만 제1 치수보다는 큰 제3 치수를 갖고, 상기 제3 게이트 비아는 평면도에서 봤을 때 핀 구조물들 중 어느 것과도 중첩하지 않음 -; 및 제1 방향으로 각각 연장되는 복수의 소스/드레인 콘택트들을 포함하고, 제1 게이트 비아의 제1 측과 제2 측 둘 다에는 소스/드레인 콘택트들이 인접하여 위치하고, 제1 측과 제2 측은 제2 방향으로 서로 반대편에 있고, 제2 게이트 비아의 제1 측과 제2 측에는 소스/드레인 콘택트들이 인접하여 위치하지 않으며, 제3 게이트 비아의 제1 측에는 소스/드레인 콘택트들 중 하나가 인접하여 위치하지만, 제2 측에는 그렇지 않다.
본 발명개시의 또다른 양태는 방법에 관한 것이다. 상기 방법은, 집적 회로(IC) 레이아웃 설계를 수신하는 단계 - 상기 IC 레이아웃 설계는 제1 게이트 상에 위치한 제1 게이트 비아, 제2 게이트 상에 위치한 제2 게이트 비아, 및 제3 게이트 상에 위치한 제3 게이트 비아를 포함하고, 제1 게이트 비아는 제1 측 및 제1 측과는 반대편에 있는 제2 측 둘 다에 소스/드레인 콘택트가 인접하여 위치해 있고, 제2 게이트 비아는 제1 측 또는 제2 측 어느 쪽에도 소스/드레인 콘택트가 인접하여 위치해 있지 않고, 제3 게이트 비아는 제1 측에 소스/드레인 콘택트가 인접하여 위치하지만 제2 측에는 소스/드레인 콘택트가 인접하여 위치하지 않음 -; 및 제1 게이트 비아, 제2 게이트 비아, 또는 제3 게이트 비아 중 적어도 하나의 게이트 비아의 크기를 조정함으로써 IC 레이아웃 설계를 변경하는 단계를 포함하며, 이러한 조정 후, 제2 게이트 비아는 제3 게이트 비아보다 큰 크기를 갖고, 제3 게이트 비아는 제1 게이트 비아보다 큰 크기를 갖는다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 강조해둔다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다. 첨부된 도면은 단지 본 발명의 일반적인 실시예들을 도시한 것일 뿐이며, 이에 따라 본 발명의 범위를 제한시키는 것으로서 고려되어서는 안되며, 본 발명은 다른 실시예들에도 동일하게 적용될 수 있다는 것을 또한 강조해둔다.
도 1은 예시적인 FinFET 디바이스의 사시도를 도시한다.
도 2는 CMOS 구성에서의 예시적인 FinFET 트랜지스터의 개략적인 측단면도를 도시한다.
도 3과 도 4는 본 발명개시의 실시예들에 따른 논리 회로의 일부분들의 평면도이다.
도 5a 내지 도 5c는 본 발명개시의 실시예들에 따른 도 3과 도 4의 디바이스들의 일부분들의 개략적인 부분적 측단면도들을 도시한다.
도 6과 도 7은 본 발명개시의 실시예들에 따른 도 3과 도 4의 디바이스들의 일부분들의 개략적인 부분적 측단면도들을 도시한다.
도 8은 본 발명개시의 실시예들에 따른 방법을 나타내는 흐름도를 도시한다.
도 9는 본 발명개시의 실시예들에 따른 반도체 제조 설비를 도시한다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
또한, 숫자 또는 숫자들의 범위가 "약", "대략" 등으로 기술될 때, 이 용어는 당업자에 의해 이해되는 바와 같이 기술된 숫자의 +/-10% 이내 또는 다른 값들과 같이, 기술된 숫자를 포함하여 합리적인 범위 내에 있는 숫자들을 망라하도록 의도된 것이다. 예를 들어, 용어 "약 5㎚ "는 4.5㎚ 내지 5.5㎚의 치수 범위를 망라한다.
반도체 디바이스 크기가 지속적으로 축소됨에 따라, 다양한 IC 마이크로전자 컴포넌트들 간의 전기적 브리징은 더욱 관심사항이 될 수 있다. 예를 들어, 게이트 콘택트는 슬롯 콘택트 또는 비아에 물리적으로 접촉할 수 있으며, 이에 의해 게이트 콘택트와 슬롯 콘택트 또는 비아 간의 전기적 단락을 야기시킬 수 있다. 의도하지 않은 전기적 브리징은 디바이스 성능을 저하시키거나 디바이스 고장을 일으킬 수 있다. 전기적 브리징을 방지하기 위해, 종래의 IC 설계 및/또는 레이아웃 방식은 블릿징 위험이 있는 컴포넌트들(예를 들어, 게이트 콘택트 및 슬롯 콘택트 또는 비아)을 서로 더 멀리 배치하는 것을 시도했다. 그러나, 이렇게 하는 것은 기능 밀도를 감소시킬 수 있고/있거나 금속 라우팅의 비효율성을 야기시킬 수 있다.
위에서 논의된 문제점을 극복하기 위해, 본 발명개시는 게이트 비아 및 소스/드레인 비아를 배치하기 위한 신규하고 비자명한 방식에 관한 것이며, 이하에서는 도 1 내지 도 9를 참조하여 보다 상세히 설명한다.
본 발명개시의 실시예들은 복수의 유형의 IC들 및/또는 트랜지스터들에 적용될 수 있음을 이해할 것이다. 예를 들어, 본 발명개시는 평면형(planar) 디바이스, 핀형(fin-like) 전계 효과 트랜지스터(field-effect transistor; FinFET) 디바이스(이차원 구조물 또는 삼차원 구조물일 수 있다), 수직 게이트 올 어라운드(gate-all-around; GAA) 디바이스, 수평 GAA 디바이스, 나노와이어(nano-wire) 디바이스, 나노시트(nano-sheet) 디바이스, 또는 이들의 조합에 적용될 수 있다. 예를 들어, 예시적인 FinFET 디바이스가 도 1에서 도시되어 있다. 하지만, 본 출원은 구체적으로 청구된 것을 제외하고, 특정 유형의 디바이스로 제한되어서는 안된다는 것을 이해한다.
도 1을 참조하면, 예시적인 FinFET 디바이스(10)의 사시도가 도시되어 있다. FinFET 디바이스 구조물(10)은 N형 FinFET 디바이스 구조물(NMOS)(15) 및 P형 FinFET 디바이스 구조물(PMOS)(25)을 포함한다. FinFET 디바이스 구조물(10)은 기판(102)을 포함한다. 기판(102)은 실리콘 또는 다른 반도체 물질들로 형성될 수 있다. 대안적으로 또는 추가적으로, 기판(102)은 게르마늄과 같은, 다른 원소 반도체 물질들을 포함할 수 있다. 일부 실시예들에서, 기판(102)은 실리콘 탄화물, 갈륨 비소, 인듐 비소, 또는 인듐 인과 같은 화합물 반도체로 형성된다. 일부 실시예들에서, 기판(102)은 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 갈륨 비소 인, 또는 갈륨 인듐 인과 같은 합금 반도체로 형성된다. 일부 실시예들에서, 기판(102)은 에피택셜층을 포함한다. 예를 들어, 기판(102)은 벌크 반도체 위에 놓인 에피택셜층을 포함할 수 있다.
FinFET 디바이스 구조물(10)은 또한 Z 방향으로 기판(102)으로부터 연장되고 Y 방향으로 스페이서(105)에 의해 둘러싸인 하나 이상의 핀 구조물(104)(예컨대, Si 핀)을 포함한다. 핀 구조물(104)은 X 방향으로 길게 늘어나 있고(elongated), 선택적으로 게르마늄(Ge)을 포함할 수 있다. 핀 구조물(104)은 포토리소그래피 및 에칭 공정들과 같은 적절한 공정들에 의해 형성될 수 있다. 일부 실시예들에서, 핀 구조물(104)은 건식(dry) 에칭 또는 플라즈마 공정들을 이용하여 기판(102)으로부터 에칭된다. 일부 다른 실시예들에서, 핀 구조물(104)은 이중 패터닝 리소그래피(double-patterning lithography; DPL) 공정에 의해 형성될 수 있다. DPL은 패턴을 두 개의 인터리빙된 패턴들로 분할함으로써 기판상에서 패턴을 구축하는 방법이다. DPL은 강화된 피처(예컨대, 핀) 밀도를 가능하게 해준다. 핀 구조물(104)은 또한 (핀 구조물(104)의 일부분들과 함께) FinFET 디바이스 구조물(10)의 소스/드레인으로서 작용할 수 있는 에피택셜 성장 물질(12)을 포함한다. 일부 실시예들에서, NFET의 경우, 에피택셜 성장 물질은 SiP, SiC, SiPC, SiAs, Si, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, PFET의 경우, 에피택셜 성장 물질은 SiGe, SiGeC, Ge, Si, 붕소 도핑된 물질, 또는 이들의 조합을 포함할 수 있다.
얕은 트렌치 격리(Shallow Trench Isolation; STI) 구조물과 같은, 격리 구조물(108)이 핀 구조물(104)을 둘러싸도록 형성된다. 일부 실시예들에서, 도 1에서 도시된 바와 같이, 핀 구조물(104)의 아랫 부분은 격리 구조물(108)에 의해 둘러싸여지고, 핀 구조물(104)의 윗 부분은 격리 구조물(108)로부터 돌출해 있다. 달리 말하면, 핀 구조물(104)의 일부분은 격리 구조물(108) 내에 매립된다. 격리 구조물(108)은 전기적 간섭 또는 크로스토크를 방지한다.
FinFET 디바이스 구조물(10)은 게이트 전극(110) 및 게이트 전극(110) 아래의 게이트 유전체층(도시되지 않음)을 포함하는 게이트 스택 구조물을 더 포함한다. 게이트 전극(110)은 폴리실리콘 또는 금속을 포함할 수 있다. 금속은 탄탈륨 질화물(TaN), 니켈 실리콘(NiSi), 코발트 실리콘(CoSi), 몰리브덴(Mo), 구리(Cu), 텅스텐(W), 알루미늄(Al), 코발트(Co), 지르코늄(Zr), 백금(Pt), 또는 기타 적용가능한 물질을 포함한다. 게이트 전극(110)은 게이트 라스트(gate last) 공정(또는 게이트 대체 공정)에서 형성될 수 있다. 하드 마스크층들(112, 114)은 게이트 전극(110)을 규정하는데 사용될 수 있다. 유전체층(115)은 또한 게이트 전극(110)의 측벽 상에 그리고 하드 마스크층들(112, 114) 위에 형성될 수 있다.
게이트 유전체층(도시되지 않음)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 높은 유전 상수(하이 k)를 갖는 유전체 물질(들), 또는 이들의 조합과 같은, 유전체 물질들을 포함할 수 있다. 하이 k 유전체 물질들의 예시들에는 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나 합금, 하프늄 실리콘 산화물, 하프늄 실리콘 산화질화물, 하프늄 탄탈룸 산화물, 하프늄 티타늄 산화물, 하프늄 지르코늄 산화물 등, 또는 이들의 조합이 포함된다.
일부 실시예들에서, 게이트 스택 구조물은 계면층, 캡핑층, 확산/배리어층, 또는 다른 적용가능 층들과 같은, 추가적인 층들을 포함한다. 일부 실시예들에서, 게이트 스택 구조물은 핀 구조물(104)의 중앙 부분 위에 형성된다. 일부 다른 실시예들에서, 다중 게이트 스택 구조물들이 핀 구조물(104) 위에 형성된다. 일부 다른 실시예들에서, 게이트 스택 구조물은 더미 게이트 스택을 포함하고, 높은 열 버짓(thermal budget) 공정이 수행된 후에 금속 게이트(metal gate; MG)에 의해 나중에 대체된다.
게이트 스택 구조물은 퇴적 공정, 포토리소그래피 공정, 및 에칭 공정에 의해 형성된다. 퇴적 공정은 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD), 고밀도 플라즈마 CVD(high density plasma CVD; HDPCVD), 금속 유기 CVD(metal organic CVD; MOCVD), 원격 플라즈마 CVD(remote plasma CVD; RPCVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD), 도금, 다른 적절한 방법들, 및/또는 이들의 조합을 포함한다. 포토리소그래피 공정은 포토레지스트 코팅(예컨대, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 현상, 린싱(rinsing), 및 건조(예컨대, 하드 베이킹)를 포함한다. 에칭 공정은 건식 에칭 공정 또는 습식 에칭 공정을 포함한다. 대안적으로, 포토리소그래피 공정은 무마스크 포토리소그래피, 전자 빔 묘화, 및 이온 빔 묘화와 같은 다른 적절한 방법들에 의해 구현될 수 있거나 또는 이것들로 대체된다.
도 2는 CMOS 구성에서의 FinFET 트랜지스터의 개략적인 측단면도를 도시한다. CMOS FinFET은, 기판, 예를 들어 실리콘 기판을 포함한다. N형 웰 및 P형 웰이 기판 내에 형성된다. 얕은 트렌치 격리(STI)과 같은 유전체 격리 구조물이 N형 웰 및 P형 웰 위에 형성된다. P형 FinFET(90)은 N형 웰 위에 형성되고, N형 FinFET(91)은 P형 웰 위에 형성된다. P형 FinFET(90)은 STI 위로 돌출해서 나와있는 핀(95)을 포함하고, N형 FinFET(91)은 STI 위로 돌출해서 나와있는 핀(96)을 포함한다. 핀(95)은 P형 FinFET(90)의 채널 영역을 포함하고, 핀(96)은 N형 FinFET(91)의 채널 영역을 포함한다. 일부 실시예들에서, 핀(95)은 실리콘 게르마늄으로 구성되고, 핀(96)은 실리콘으로 구성된다. 게이트 유전체는 핀들(95~96) 위에 그리고 STI 위에 형성되고, 게이트 전극은 게이트 유전체 위에 형성된다. 일부 실시예들에서, 게이트 유전체는 하이 k 유전체 물질을 포함하고, 게이트 전극은 알루미늄 및/또는 다른 내화성 금속과 같은 금속 게이트 전극을 포함한다. 일부 다른 실시예들에서, 게이트 유전체는 SiON을 포함할 수 있고, 게이트 전극은 폴리실리콘을 포함할 수 있다. 게이트 콘택트는 게이트에 대한 전기적 연결을 제공하기 위해 게이트 전극 상에 형성된다.
FinFET 디바이스는 종래의 금속 산화물 반도체 전계 효과 트랜지스터(Metal-Oxide Semiconductor Field Effect Transistor; MOSFET) 디바이스(평면형 트랜지스터 디바이스라고도 지칭됨)에 비해 몇가지 장점을 제공한다. 이러한 장점은 보다 우수한 칩 면적 효율성, 개선된 캐리어 이동도, 및 평면형 디바이스의 제조 공정과 호환가능한 제조 공정을 포함할 수 있다. 따라서, 전체 집적 회로(IC) 칩 또는 그 일부분에 대해 FinFET 디바이스를 사용하여 IC 칩을 설계하는 것이 바람직할 수 있다. 본 발명개시의 다양한 양태들이 FinFET 디바이스를 통해 구현되는 IC를 사용하여 아래에서 논의된다. 그러나, 이것은 단지 예시를 제공하기 위한 것일 뿐이라는 것과, 본 발명개시는 FinFET 디바이스에 국한되지 않으며, 평면형 디바이스, GAA 디바이스, 나노와이어 디바이스, 또는 나노시트 디바이스 등에 적용될 수 있다는 것을 이해해야 한다.
도 3은 실시예에 따른 IC 디바이스(200)의 일부분의 개략적인 부분적 평면도이다. IC 디바이스(200)는 복수의 회로 셀, 예를 들어, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 셀, 및/또는 표준 회로 셀(STD 셀이라고도 칭함)과 같은 메모리 셀을 포함할 수 있다. STD 셀은, 비제한적인 예시로서, 인버터, NAND 게이트, NOR 게이트, 플립 플롭, 또는 이들의 조합과 같은 논리 회로를 비롯한, 논리 회로 또는 논리 디바이스를 포함할 수 있다. 예를 들어, 두 개의 STD 셀들, 즉, NAND 게이트를 포함하는 STD 셀 1, 및 인버터를 포함하는 STD 셀 2가 도 3에서 도시되어 있다. STD 셀 1 및 STD 셀 2의 일부분들은 도핑된 웰, 예를 들어, N 웰(210) 위에 형성될 수 있다. STD 셀 1(NAND 게이트를 포함함) 및 STD 셀 2(인버터를 포함함)는 단지 예시일 뿐이라는 것을 이해해야 한다. 본 발명개시는 다른 유형의 STD 셀, 예를 들어, NOR 게이트, AND 게이트, OR 게이트, 플립 플롭, 특정 논리 기능을 갖는 다른 게이트, 또는 이들의 조합을 포함하는 셀에도 적용된다.
STD 셀 1은 복수의 핀 구조물(220~223)을 포함하고, STD 셀 2는 복수의 핀 구조물(230~233)을 포함한다. 핀 구조물(220~223, 230~233)은 각각 X 방향으로 길게 늘어나는 방식으로 연장되며, 도 1의 핀 구조물(104) 또는 도 2의 핀(95) 또는 핀(96)의 실시예들일 수 있다.
STD 셀 1은 복수의 게이트 구조물(250~251)을 포함하고, STD 셀 2는 게이트 구조물(260)을 포함한다. 게이트 구조물(250~251, 260) 각각은 Y 방향으로 길게 늘어나는 방식으로 연장되며, 게이트 유전체층들 뿐만이 아니라, 도 1의 게이트 전극(110)의 실시예를 포함할 수 있다. 또한, 도 1과 도 2를 참조하여 상술한 바와 같이, 게이트 구조물(250~251, 260) 각각은 핀 구조물(220~223, 230~233)의 최상면과 측면을 부분적으로 감싸며, 이에 따라 상이한 트랜지스터(270~272)를 형성한다. 게이트 구조물(250~251, 260) 아래에 있는 핀 구조물(220~223, 230~233)의 일부분들은 트랜지스터(270~272)의 채널 영역을 포함하는 반면에, 게이트 구조물(250~251, 260) 밖에 있는 핀 구조물(220~223, 230~233)의 일부분들은 트랜지스터(270~272)의 소스 영역과 드레인 영역을 포함한다. 일부 실시예들에서, 게이트 구조물(250~251, 260)은 또한 그 위에 위치한 질화물층 또는 하이 k 유전체층을 포함할 수 있다.
IC 디바이스(200)는 더미 게이트 구조물(280~282)을 포함한다. 더미 게이트 구조물(280~282)은 또한 각각 Y 방향으로(예를 들어, 게이트 구조물(250~251, 260)에 평행하게) 길게 늘어나는 방식으로 연장된다. 그러나, 게이트 구조물(250~251, 260)과는 달리, 더미 게이트 구조물(280~282)은 기능성 게이트 구조물이 아니다(예를 들어, 게이트 전극을 포함하지 않는다). 대신에, 더미 게이트 구조물(280~282)은 IC(200)의 다양한 실시예들 사이에 전기적 절연을 제공하기 위해 전기 절연 물질(예를 들어, 유전체 물질)로 제조될 수 있다. 도 3에서 예시된 실시예에서, 더미 게이트 구조물(280~282)은 핀 구조물(220~223, 230~233)에 대한 전기적 격리를 제공한다. 더미 게이트 구조물(280~282)은 미국 특허 9,613,953, 미국 특허 9,805,985, 및 미국 특허 9,793,273에서 보다 자세하게 설명되어 있으며, 이 미국 특허들은 그 내용 전체가 참조로서 본 명세서 내에서 원용된다.
게이트 스페이서(290)가 게이트 구조물(250~251, 260) 및 더미 게이트 구조물(280~282) 주변에 형성될 수 있다. 게이트 스페이서(290)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 로우 k 유전체 물질(예를 들어, 약 4보다 낮은 유전 상수를 갖는 유전체 물질), 또는 이들의 조합과 같은 유전체 물질을 포함할 수 있다.
IC 디바이스(200)는 IC의 다양한 컴포넌트들을 함께 전기적으로 상호연결시키기 위해 금속 라인 및 비아를 포함하는 다층 상호연결 구조물을 포함한다. 도 3은 다층 상호연결 구조물의 하부 상호연결층(M1(또는 금속 1)층이라고 칭함)으로부터의 다양한 금속 라인(300~311)을 도시한다. 금속 라인(300~311)은 각각 X 방향으로 길게 늘어나는 방식으로 연장될 수 있다. 금속 라인(300~311)은 STD 셀 1과 STD 셀 2 둘 다에 걸쳐 연장될 수 있으며, 전력 레일을 위한 금속 라인을 포함할 수 있다. 예를 들어, 금속 라인(300)은 Vdd 전력 레일을 위한 금속 라인을 포함할 수 있고, 금속 라인(301)은 Vss 전력 레일을 위한 금속 라인을 포함할 수 있다. 금속 라인(302~306)은 각각 STD 셀 1의 평면도에서 봤을 때 게이트 구조물(250~251)과 교차하고, 금속 라인(307~311)은 각각 STD 셀 2의 평면도에서 봤을 때 게이트 구조물(260)과 교차한다. 또한, 금속 라인(302~306)은 각각 핀 구조물(220~223)과 중첩되고, 금속 라인(307~311)은 각각 핀 구조물(230~233)과 중첩된다. 이와 같이, 금속 라인(300~311)과 게이트 구조물(250~251, 260)과 핀 구조물(220~223, 230~233) 간에 전기적 상호연결이 이루어질 수 있다.
STD 셀 1은 슬롯 콘택트(320~325)를 포함하고, STD 셀 2는 슬롯 콘택트(330~332)를 포함한다. 슬롯 콘택트들(320~325, 330~332) 각각은 하나 이상의 전기 도전층을 포함한다. 예를 들어, 전기 도전층은 Ti, TiN, Pt, Co, Ru, W, TaN, Cu, 또는 이들의 조합을 포함할 수 있다. 슬롯 콘택트들(320~325, 330~332) 각각은 Y 방향으로 길게 늘어나는 방식으로 연장된다. 평면도에서 봤을 때, 슬롯 콘택트(320~322)는 핀 구조물(220~221)과 교차하고, 슬롯 콘택트(323~325)는 핀 구조물(222~223)과 교차하고, 슬롯 콘택트(330)는 핀 구조물(230~233)과 교차하고, 슬롯 콘택트(331)는 핀 구조물(230~231)과 교차하며, 슬롯 콘택트(332)는 핀 구조물(232~233)과 교차한다. 교차되는 핀 구조물(220~223, 230~233)의 부분들은 소스/드레인 영역들이며, 따라서 슬롯 콘택트(320~325, 330~332)는 소스/드레인 영역들에 대한 전기적 연결을 제공할 수 있다.
도 3에서 도시된 실시예에서, 슬롯 콘택트들(320, 323, 325, 331~332)은 소스 콘택트이며(즉, 소스에 대한 전기적 연결을 제공함), 이하부터는 소스 콘택트라고 상호교환적으로 지칭될 수 있는 반면에, 슬롯 콘택트들(321~322, 324, 330)은 드레인 콘택트이며(즉, 드레인에 대한 전기적 연결을 제공함), 이하부터는 드레인 콘택트라고 상호교환적으로 지칭될 수 있다. 소스 콘택트들(320, 323, 325, 331~332)은 Y 방향으로 드레인 콘택트들(321~322, 324)보다 (예를 들어, 적어도 1.5배 만큼) 길다는 것을 유의한다. 그러나, 드레인 콘택트(330)는 Y 방향으로 소스 콘택트들(320, 323, 325, 331~332) 보다 길다.
IC 디바이스(200)는 STD 셀 1 내에서 게이트 비아(VG1~VG2)를, 그리고 STD 셀 2 내에서 게이트 비아(VG3)를 포함한다. 게이트 비아(VG1~VG3)는 트랜지스터(270~272)의 게이트에 대한 전기적 연결을 제공하며, 따라서 각각 게이트 비아(VG1, VG2, VG3)라고도 상호교환적으로 칭해질 수 있다. 예를 들어, 게이트 비아(VG1~VG3)는 각각 각각 하나 이상의 도전성 물질을 포함할 수 있다. 예를 들어, 전기 도전층은 Ti, TiN, Pt, Co, Ru, W, TaN, Cu, 또는 이들의 조합을 포함할 수 있다.
게이트 비아(VG1)는 트랜지스터(270)의 채널 영역 위에 위치하며, 게이트 구조물(250)(게이트 비아(VG1) 아래에 위치함)과 금속 라인(303)(게이트 비아(VG1) 위에 위치함) 간에 전기적 연결을 제공한다. 게이트 비아(VG2)는 (예컨대, 임의의 핀 구조물들 밖에 있는) 격리 영역 위에 위치하며, 게이트 구조물(251)(게이트 비아(VG2) 아래에 위치함)과 금속 라인(304)(게이트 비아(VG2) 위에 위치함) 간에 전기적 연결을 제공한다. 게이트 비아(VG3)는 또한 (예컨대, 임의의 핀 구조물들 밖에 있는) 격리 영역 위에 위치하며, 게이트 구조물(260)(게이트 비아(VG3) 아래에 위치함)과 금속 라인(309)(게이트 비아(VG3) 위에 위치함) 간에 전기적 연결을 제공한다. 따라서, 게이트 비아(VG1~VG3) 각각은 트랜지스터(270~272) 중의 상이한 트랜지스터에 대한 전기적 연결을 제공한다.
본 발명개시의 다양한 양태들에 따르면, 게이트 비아(VG1~VG3)에 대한 슬롯 콘택트(320~325 및/또는 330~332)의 위치는 게이트 비아(VG1~VG3)의 크기 및/또는 배치와 상관될 수 있다. 보다 상세하게는, 게이트 비아(VG1)의 경우, 그 양측에 슬롯 콘택트가 있는데, 즉, 슬롯 콘택트(320)가 게이트 비아(VG1)의 "좌측"에 위치하고, 슬롯 콘택트(321)가 게이트 비아(VG1)의 "우측"에 위치한다. 달리 말하면, 게이트 비아(VG1)는 두 개의 슬롯 콘택트들에 인접하여 위치하는 일종의 게이트 비아이다. 본 발명개시의 문맥에서, 두 개의 엘리먼트들이 서로 인접하여 위치하는 것으로 간주되는 경우, 이들은 반드시 서로로부터 일정한 거리 내에 위치될 필요는 없다는 것이 이해된다. 게이트 비아(VG1)의 경우, 슬롯 콘택트(320)는 게이트 비아(VG1)의 "좌측"에서 가장 가까운 슬롯 콘택트이고, 슬롯 콘택트(321)는 게이트 비아(VG1)의 "우측"에서 가장 가까운 슬롯 콘택트이며, 따라서 슬롯 콘택트들(320, 321)은 각각 게이트 비아(VG1)의 "좌측"과 "우측"에서 게이트 비아(VG1)에 인접하여 위치하는 것으로 간주된다. 한편, 슬롯 콘택트(322)(예를 들어, 게이트 비아(VG1)에 인접하여 위치하는 것으로 간주되지 않는 슬롯 콘택트)는 적어도 슬롯 콘택트(321)에 의해 게이트 비아(VG1)로부터 분리되어 있으며, 이에 따라 슬롯 콘택트(322)는 게이트 비아(VG1)에 인접하여 위치하지 않는다. 격리 마진을 향상시키기 위해(또는 달리 말해서, 전기적 브리징의 위험성을 최소화하기 위해), 게이트 비아(VG1)는 게이트 비아(VG1~VG3) 중에서 가장 작은 크기를 갖는다. 예를 들어, 게이트 비아(VG1)의 작은 크기는 인접한 슬롯 콘택트(320 또는 321)와 물리적으로 접촉하지 않고서 X 방향으로 "좌측" 또는 "우측"으로 (예컨대, 리소그래피 또는 기타 제조 공정 결함으로 인해) 시프트(shift)될 수 있게 해준다. 일부 실시예들에서, 게이트 비아(VG1)의 치수는 X 방향으로 게이트 구조물(250)의 치수보다 작다. 예를 들어, 도 3에서 도시된 바와 같이, 게이트 비아(VG1)의 경계부는 평면도에서 봤을 때 게이트 구조물(250)의 경계부 내에 위치될 수 있다.
비교해 보면, 게이트 비아(VG2)의 경우, 게이트 비아(VG2)의 "좌측" 또는 "우측"에 인접하여 위치한 슬롯 콘택트는 없다. 게이트 비아(VG2)를 가로지르는 어떠한 X 방향 가상선도 슬롯 콘택트(321~322 또는 324~325)와 교차하지 않기 때문에, 슬롯 콘택트(321~322, 324~325)는 게이트 비아(VG2)에 인접하여 위치하는 것으로 간주되지 않는다. 게이트 비아(VG2)는 전기적 브릿징을 일으키지 않고서 X 방향으로 "좌측" 또는 "우측"으로 시프트될 수 있기 때문에, 인접하여 위치한 슬롯 콘택트가 없다는 것은 게이트 비아(VG2)가 게이트 비아(VG1~VG3) 중에서 가장 큰 크기를 갖게 해준다. 일부 실시예들에서, 게이트 비아(VG2)의 면적은 게이트 비아(VG1)의 면적의 약 1.2배보다 크며, 이것은 X 방향으로 및/또는 X 방향과 Y 방향 둘 다로 (게이트 비아(VG1)의 치수보다 더 큰) 게이트 비아(VG2)의 더 큰 치수에 기여될 수 있다. 일부 실시예들에서, 게이트 비아(VG2)의 치수는 X 방향으로 게이트 구조물(251)의 치수보다 크다. 예를 들어, 도 3에서 도시된 바와 같이, 게이트 비아(VG2)의 경계부는 평면도에서 봤을 때 게이트 구조물(251)로부터 약간 밖에 위치될 수 있다. 게이트 비아(VG2)의 상대적으로 큰 크기는 작은 전기 저항을 달성하게 해주는데, 이것은 속도와 같은 IC 성능을 최적화하는데 도움이 될 수 있다.
게이트 비아(VG3)의 경우, 게이트 비아(VG3)의 "좌측"에는 슬롯 콘택트(330)가 인접하여 위치해 있지만, 게이트 비아(VG3)의 "우측"에는 인접하여 위치한 슬롯 콘택트가 없다. 슬롯 콘택트(330)는 게이트 비아(VG3)의 "좌측"에서 가장 인접해 있는 슬롯 콘택트이기 때문에 게이트 비아(VG3)의 "좌측"에 인접하여 위치하는 것으로 간주되고, 게이트 비아(VG3)를 가로지르는 X 방향 가상선은 또한 슬롯 콘택트(330)와 교차할 것이다. 반면에, 게이트 비아(VG3)를 가로지르는 어떠한 X 방향 가상선도 슬롯 콘택트(331 또는 332)와 교차하지 않을 것이기 때문에 슬롯 콘택트(331~332)는 게이트 비아(VG3)의 "우측"에 인접하여 위치하는 것으로 간주되지 않는다. 격리 마진을 향상시키기 위해, 게이트 비아(VG3)는 게이트 비아(VG1)보다 더 크되 게이트 비아(VG2)보다는 더 작은데, 그 이유는 게이트 비아(VG3)가, 인접하여 위치한 슬롯 콘택트와 전기적 브릿징을 일으키지 않고서 "우측"으로(그러나, 슬롯 콘택트(330)의 존재로 인해, 좌측으로는 아님) 시프트될 수 있기 때문이다. 일부 실시예들에서, 게이트 비아(VG2)의 면적은 게이트 비아(VG3)의 면적의 약 1.1배보다 크며, 이것은 X 방향으로 및/또는 X 방향과 Y 방향 둘 다로 (게이트 비아(VG3)의 치수보다 더 큰) 게이트 비아(VG2)의 더 큰 치수에 기여될 수 있다. 게이트 비아(VG3)는 좌측에만 슬롯 콘택트(330)가 배치되어 있고 우측에는 슬롯 콘택트(330)가 배치되어 있지 않은 반면에, 게이트 비아(VG1)는 양측에 슬롯 콘택트(320, 321)가 배치되어 있기 때문에, 게이트 비아(VG3)의 면적은 게이트 비아(VG1)의 면적보다 여전히 크다.
일부 실시예들에서, 게이트 비아(VG3)의 치수는 X 방향으로 게이트 구조물(260)의 치수보다 크다. 또한, 게이트 비아(VG3)는 "좌측"에 슬롯 콘택트(330)를 갖지만 "우측"에는 슬롯 콘택트(330)를 갖지 않기 때문에, 게이트 비아(VG3)는 의도적으로 "우측"으로 "시프트"될 수 있다. 달리 말하면, 게이트 비아(VG3)의 중심은 게이트 구조물(260)의 중심에 대해 정렬되지 않거나 또는 이에 대해 중심에 있지 않을 수 있다. 대신에, 게이트 비아(VG3)의 중심은 게이트 구조물(260)의 중심의 X 방향으로의 "우측"에 위치될 수 있다. 달리 말하면, 게이트 비아(VG3)의 좌측 경계부는 게이트 구조물(260)의 좌측 경계부 내에 위치할 수 있지만, 게이트 비아(VG3)의 우측 경계부는 게이트 구조물(260)의 우측 경계부 외부에 위치될 수 있다. 게이트 비아(VG3)의 이러한 설계는 (그 크기가 적어도 한 방향으로 확대되기 때문에) 감소된 저항을 달성할 수 있게 해줄뿐만이 아니라, 이와 동시에 (슬롯 콘택트(330)로부터 멀어지게 게이트 비아(VG3)를 시프트시키는 것은 게이트 비아(VG3)가 슬롯 콘택트(330)와 물리적 접촉될 위험성을 최소화시키는 것을 도와주기 때문에) 전기적 브릿징 위험성을 감소시켜 준다.
게이트 비아(VG1~VG3)의 상이한 크기 및/또는 위치를 용이하게 하도록 게이트 비아(VG1~VG3)를 구현하는 방법들은 다양하게 있다. 일부 실시예들에서, IC 칩 설계자 및/또는 레이아웃 엔지니어는, 게이트 비아(VG1~VG3)가 전술한 바와 같은 상대적 크기를 달성할 수 있도록, 예를 들어, 게이트 비아(VG2)의 크기가 게이트 비아(VG3)의 크기보다 크고, 게이트 비아(VG3)의 크기가 게이트 비아(VG1)의 크기보다 크도록, IC 칩 레이아웃을 구성할 수 있다. 그러나, 실세계 제조 공정 불완전성(또는 심지어 공정 윈도우에서의 허용가능한 허용오차)으로 인해, 실제로 제조된 디바이스들에서의 게이트 비아(VG1~VG3)의 크기는 각각의 크기에서의 변동을 나타낼 수 있으며, 이는 실제로 제작된 게이트 비아(VG1~VG3)의 상대적 크기가 IC 칩 레이아웃 설계에 따라 규정된 상대적 크기 조건을 만족시키지 않는 것을 야기시킬 수 있다는 것이 이해된다. 예를 들어, IC 칩 레이아웃 설계는 게이트 비아(VG2)의 크기가 게이트 비아(VG3)의 크기보다 더 클 것을 요구할 수 있지만, 실제로 제조된 디바이스에서의 게이트 비아(VG2)는 게이트 비아(VG3)의 크기보다 더 작은 크기를 가질 수 있다. IC 칩 설계자 엔지니어 또는 레이아웃 엔지니어는 또한, 예컨대, 게이트 비아(VG3)가 게이트 구조물(260)의 중심의 우측으로(슬롯 콘택트(330)로부터 멀어지게) 시프트되도록 게이트 비아(VG3)의 위치를 시프트시킴으로써 게이트 비아(VG1~VG3) 중 임의의 게이트 비아의 위치를 시프트시킬 수 있다. 다시, 실세계 제조의 결과로서, 실제로 제조된 디바이스에서의 게이트 비아(VG1~VG3)의 위치는 초기 IC 칩 레이아웃 설계에 따라 규정된 위치에 있지 않을 수 있다는 것이 이해된다.
다른 실시예들에서, IC 칩 설계 엔지니어 및/또는 레이아웃 엔지니어는 전술한 본 발명개시의 양태에 따라 게이트 비아(VG1~VG3)의 크기 또는 위치를 구체적으로 구성할 필요가 없다. 대신에, 게이트 비아(VG1~VG3)의 구성은 IC의 팹(fab) 또는 제조 회사에 의해 이루어질 수 있다. 예를 들어, 팹은 IC 설계 하우스로부터 IC 레이아웃 설계를 수신할 수 있다. IC 레이아웃 설계는 그래픽 데이터베이스 시스템(Graphic Database System; GDS) 포맷의 파일과 같은, 디지털 파일의 형태로 있을 수 있다. 게이트 비아(VG1~VG3)는 원래의 IC 레이아웃 설계에서와 동일한(또는 실질적으로 유사한) 크기를 초기에 가질 수 있다. 팹의 엔지니어들은 예를 들어, 본 발명개시의 다양한 양태들에 따라 게이트 비아(VG1~VG3)의 크기를 변경하고/하거나 그 위치를 시프트시킴으로써 GDS 파일을 변경하거나 수정할 수 있다. 일부 실시예들에서, 광 근접 교정(optical proximity correction; OPC) 피처와 같은 보조 피처가 게이트 비아(VG1~VG3)의 형상, 크기, 및/또는 위치를 수정하기 위해 활용될 수 있다. 또한, 수정된 IC 레이아웃 설계는 도 3을 참조하여 상술한 방식으로 게이트 비아(VG1~VG3)의 상대적 크기 및/또는 위치를 규정할 수 있지만, 실제로 제조된 디바이스가 수정된 IC 레이아웃 설계에 의해 규정된 게이트 비아(VG1~VG3)와 연관된 상대적 크기 및/또는 위치 조건을 반드시 만족시킬 필요는 없도록, 실세계 제조 처리는 그 크기 및 위치의 변동을 야기시킬 수 있다.
상이한 트랜지스터의 게이트 구조물(250~251, 260)에 대한 전기적 연결을 제공하는 게이트 비아(VG1~VG3)에 더하여, IC 디바이스(200)는 또한 트랜지스터의 드레인 영역에 대한 전기적 연결을 제공하는 복수의 드레인 비아들을 포함한다. 예를 들어, 드레인 비아(VD1)는 드레인 콘택트(324)와 금속 라인(306)을 전기적으로 함께 결합시키고, 드레인 비아(VD2)는 드레인 콘택트(322)와 금속 라인(302)을 전기적으로 함께 결합시키며, 드레인 비아(VD3)는 드레인 콘택트(330)와 금속 라인(310)을 전기적으로 함께 결합시킨다. 드레인 비아들(VD1, VD2, VD3) 아래에 드레인 콘택트들(324, 322, 330)이 배치되는 반면에, 드레인 비아들(VD1, VD2, VD3) 위에는 각각 금속 라인들(306, 302, 310)이 배치된다. 일부 실시예들에서, 드레인 비아들(VD1, VD2, VD3) 각각은 둥근 평면도 프로파일, 예를 들어, 실질적으로 원형 평면도 프로파일을 갖는다. 다른 실시예들에서, 드레인 비아들(VD1, VD2, VD3)은 각각 실질적으로 타원형 평면도 프로파일을 가질 수 있으며, 여기서 타원형 평면도 프로파일은 장축과 단축을 포함한다. 일부 실시예들에서, 장축과 단축의 비는 1:1보다는 크고 1.2:1보다는 작다.
IC 디바이스(200)는 트랜지스터의 소스 영역에 대한 전기적 연결을 제공하는 복수의 소스 비아를 더 포함한다. 예를 들어, 소스 비아(VS1)는 STD 셀 1과 STD 셀 2에 걸쳐 X방향으로 연장되고, 소스 콘택트들(323, 325, 332)을 금속 라인(300)과 함께 전기적으로 결합시킨다. 소스 콘택트들(323, 325, 332)은 소스 비아(VS1) 아래에 배치되는 반면에, 금속 라인(300)은 소스 비아(VS1) 위에 배치된다. 다른 소스 비아(VS2)는 또한 STD 셀 1과 STD 셀 2에 걸쳐 X방향으로 연장되고, 소스 콘택트들(320, 331)을 금속 라인(301)과 함께 전기적으로 결합시킨다. 소스 콘택트들(320, 331)은 소스 비아(VS2) 아래에 배치되는 반면에, 금속 라인(301)은 소스 비아(VS2) 위에 배치된다.
그러나, 드레인 비아들(VD1, VD2, VD3)과는 달리, 소스 비아들(VS1, VS2)은 각각 X방향으로 길게 늘어나 있는 선형 또는 직사각형 평면도 프로파일을 각각 갖는다. 일부 실시예들에서, X방향으로의 소스 비아(VS1 또는 VS2)의 치수는 Y방향으로의 소스 비아(VS1 또는 VS2)의 치수를 적어도 10배만큼 초과한다. 달리 말하면, 소스 비아(VS1 또는 VS2)의 X치수와 Y치수의 비는 약 10:1보다 크다. 더 큰 크기의 소스 비아들(VS1, VS2)은 또한 저항을 감소시키는데 도움이 되어, 디바이스 성능을 최적화시킨다.
도 4는 대안적인 실시예에 따른 IC 디바이스(200)의 일부분의 개략적인 부분적 평면도이다. 일관성 및 명확성을 이유로, 도 3과 도 4에서 나타나는 유사한 컴포넌트들은 동일하게 라벨표시된다. 도 4의 실시예는 예를 들어, 상이한 크기의 게이트 비아들(VG1, VG2, VG3)을 가짐으로써 도 3의 실시예와의 유사성을 공유한다. 게이트 비아(VG1)는 게이트 비아(VG1~VG3) 중에서 가장 작은데, 그 이유는 그 양측에 슬롯 콘택트(320~321)가 인접하여 위치하기 때문이다. 게이트 비아(VG2)는 게이트 비아(VG1~VG3) 중에서 가장 큰데, 그 이유는 그 양측에 슬롯 콘택트가 인접하여 위치하지 않기 때문이다. 게이트 비아(VG3)는 게이트 비아(VG1)보다는 크되 게이트 비아(VG2)보다는 작은데, 그 이유는 "좌측"에 슬롯 콘택트(330)가 인접하여 위치하지만, "우측"에는 없기 때문이다. 게이트 비아(VG3)의 위치는 또한, 브릿징 위험성을 더욱 최소화하기 위해, "우측"으로 (또는 슬롯 콘택트(330)로부터 멀어지도록) 시프트된다.
그러나, 도 3의 실시예와는 달리, 도 4에서 도시된 실시예는 STD 셀 1과 STD 셀 2 둘 다에 걸쳐 연장된 길게 늘어나 있는 소스 비아들(VS1 또는 VS2)을 갖지 않는다. 대신에, 도 4의 실시예는 소스 콘택트에 개별적으로 전기적 결합된 복수의 소스 비아들(VS3~VS7)를 갖는다. 보다 상세하게, 소스 비아(VS3)는 소스 콘택트(323) 위와 금속 라인(300) 아래에 위치하여, 이들을 전기적으로 결합시킨다. 소스 비아(VS4)는 소스 콘택트(325) 위와 금속 라인(300) 아래에 위치하여, 이들을 전기적으로 결합시킨다. 소스 비아(VS5)는 소스 콘택트(332) 위와 금속 라인(300) 아래에 위치하여, 이들을 전기적으로 결합시킨다. 소스 비아(VS6)는 소스 콘택트(320) 위와 금속 라인(301) 아래에 위치하여, 이들을 전기적으로 결합시킨다. 소스 비아(VS7)는 소스 콘택트(331) 위와 금속 라인(301) 아래에 위치하여, 이들을 전기적으로 결합시킨다.
소스 비아들(VS3~VS7)의 크기는 또한 드레인 비아들(VD1~VD3)의 크기보다 더 크도록 구성된다. 일부 실시예들에서, 소스 비아들(VS3~VS7) 중 어느 하나의 소스 비아의 (평면도 상에서의) 면적은 드레인 비아들(VD1~VD3) 중 어느 하나의 드레인 비아의 면적의 적어도 1.1배인데, 그 이유는 소스 비아들(VS3~VS7)은 드레인 비아들(VD1~VD3)보다 브리징 문제를 야기시킬 가능성이 더 작기 때문이다. 소스 비아들(VS3~VS7)의 더 큰 크기는 또한 감소된 저항을 제공한다.
도 5a, 도 5b, 및 도 5c는 IC 디바이스(200)의 상이한 부분들의 개략적인 부분적 단면도들을 도시한다. 도 5a 내지 도 5c에서의 수평 방향은 도 1의 전술한 X방향에 대응하고, 도 5a 내지 도 5c에서의 수직 방향은 도 1의 Z방향에 대응한다. 명확성 및 일관성을 이유로, 도 3 및 도 5a 내지 도 5c에 나타나는 컴포넌트들은 동일하게 라벨표시될 것이다.
보다 상세하게, 도 5a는 게이트 비아(VG1)에 인접해 있는 트랜지스터(270)의 부분을 도시한다. 도 5b는 게이트 비아(VG2)에 인접해 있는 트랜지스터(271)의 부분을 도시한다. 도 5c는 게이트 비아(VG3)에 인접해 있는 트랜지스터(272)의 부분을 도시한다. 각각의 게이트 비아(VG1~VG3)는 최상부가 더 넓고 바닥부가 더 좁은 단면 프로파일을 가질 수 있고, 이에 따라 사다리꼴과 유사할 수 있다. 달리 말하면, 게이트 비아(VG1~VG3)의 측벽은 최상부로부터 바닥까지 안쪽으로 경사져 있다.
도 5a에서 도시된 바와 같이, 게이트 비아(VG1)는 게이트 구조물(250) 바로 위에 배치된다. M1 금속층 내의 금속 라인(303)은 게이트 비아(VG1) 바로 위에 배치된다. 따라서, 게이트 비아(VG1)는 게이트 구조물(250)과 금속 라인(303)을 전기적으로 함께 결합시킨다. 소스 콘택트(320)는 게이트 비아(VG1) 좌측에서 게이트 비아(VG1)에 인접하여 위치하고, 드레인 콘택트(321)는 게이트 비아(VG1) 우측에서 게이트 비아(VG1)에 인접하여 위치한다. 소스 콘택트(320)는 트랜지스터(270)의 소스 영역(221A)(도 3의 핀 구조물(221)의 일부) 상에 형성된다. 드레인 콘택트(321)는 트랜지스터(270)의 드레인 영역(221B)(또한, 도 3의 핀 구조물(221)의 일부임) 상에 형성된다.
도 5b에서 도시된 바와 같이, 게이트 비아(VG2)는 게이트 구조물(251) 바로 위에 배치된다. M1 금속층 내의 금속 라인(304)은 게이트 비아(VG2) 바로 위에 배치된다. 따라서, 게이트 비아(VG2)는 게이트 구조물(251)과 금속 라인(304)을 전기적으로 함께 결합시킨다. 게이트 비아(VG2)는 좌우 어느 측에서도 소스 콘택트나 드레인 콘택트가 인접하여 위치하지 않는다.
도 5c에서 도시된 바와 같이, 게이트 비아(VG3)는 게이트 구조물(260) 바로 위에 배치된다. M1 금속층 내의 금속 라인(309)은 게이트 비아(VG3) 바로 위에 배치된다. 따라서, 게이트 비아(VG3)는 게이트 구조물(260)과 금속 라인(309)을 전기적으로 함께 결합시킨다. 드레인 콘택트(330)는 게이트 비아(VG3) 좌측에서 게이트 비아(VG3)에 인접하여 위치하지만, 게이트 비아(VG3) 우측에서는 어떠한 슬롯 콘택트도 게이트 비아(VG3)에 인접하여 위치하지 않는다. 도 3을 참조하여 상술한 바와 같이, 드레인 콘택트(330)는 Y방향으로 길게 늘어나 있고 핀 구조물들(230~233)의 드레인 영역과 같은 특정 드레인 영역에 전기적으로 결합된다. 그러나, 도 5c에서 도시된 드레인 콘택트(330)의 부분은 격리 구조물, 예를 들어, 얕은 트렌치 격리(shallow trench isolation; STI) 구조물 위에 배치된다. 따라서, 도 5c의 드레인 콘택트(330) 아래에는 어떠한 드레인 영역도 없다.
전술한 바와 같이, 게이트 비아(VG1)의 좌우 양측에 슬롯 콘택트들(320~321)이 존재하기 때문에, 게이트 비아(VG1)는 세 개의 게이트 비아(VG1~VG3) 중에서 가장 작은 크기를 갖는다. 게이트 비아(VG2)는 좌우 어느 쪽에도 슬롯 콘택트가 없으며, 따라서 게이트 비아(VG2)는 세 개의 비아들(VG1~VG3) 중에서 가장 큰 크기를 갖는다. 게이트 비아(VG3)는 좌우 어느 한 쪽에서만 슬롯 콘택트(예를 들어, 드레인 콘택트(330))를 갖되, 나머지 다른 쪽에서는 슬롯 콘택트를 갖지 않으며, 따라서 게이트 비아(VG3)는 게이트 비아(VG1)보다 크되 게이트 비아(VG2)보다 작은 크기를 갖는다. 예를 들어, 게이트 비아(VG1~VG3)는 게이트 비아(VG1~VG3)의 최상면에서 측정될 수 있는 최대 횡측 치수(401~403)를 각각 갖는다. 최대 횡측 치수(401)는 최대 횡측 치수(403)보다 작고, 최대 횡측 치수(403)는 최대 횡측 치수(402)보다 작다. 일부 실시예들에서, 치수(402)와 치수(401)의 비는 약 1.2:1 내지 약 2:1의 범위 내에 있다. 일부 실시예들에서, 치수(403)와 치수(401)의 비는 약 1.1:1 내지 약 1.5:1의 범위 내에 있다. 일부 실시예들에서, 치수(402)와 치수(403)의 비는 약 1.1:1 내지 약 1.5:1의 범위 내에 있다. 일부 실시예들에서, 치수(401)는 약 5㎚와 약 20㎚ 사이의 범위 내에 있고, 치수(402)는 약 6㎚와 약 40㎚ 사이의 범위 내에 있고, 치수(403)는 약 5.5㎚와 약 30㎚ 사이의 범위 내에 있다.
최대 횡측 치수(401~403)의 상대적 비율 범위 및 수치값 범위는 가능한 전기적 저항을 감소시키면서 (예를 들어, 최대 횡측 치수(403)를 최대화 함으로써) 전기적 브릿징 위험성을 완화시키도록 구성된다. 또한, 도 5c에서 도시된 바와 같이, 게이트 비아(VG3)는 게이트 구조물(260)의 중심에 대해 우측으로 시프트된다. 달리 말하면, 게이트 비아(VG3)는 드레인 콘택트(330)로부터 멀어지게 X방향으로 시프트되어서, 드레인 콘택트(330)와의 브릿징 위험성을 더욱 감소시킨다. 게이트 비아(VG3)의 우측에는 슬롯 콘택트가 없기 때문에, 게이트 비아(VG3)의 시프트는 추가적인 브릿징 위험성을 발생시키지 않는다.
도 6과 도 7은 IC 디바이스(200)의 상이한 부분들의 추가적인 개략적 부분적 단면도들을 도시한다. 구체적으로, 도 6은 게이트 비아(VG1)를 보여주는 단면도를 도시하는 반면에, 도 7은 게이트 비아들(VG2, VG3)을 보여주는 단면도를 도시한다. 도 6과 도 7은, 게이트 비아(VG1~VG3)를 도시하는 것에 더하여, M2(금속 2)층 및 M3(금속 3)층은 물론, M1층과 M2층을 상호연결하는 비아(V2) 및 M2층과 M3층을 상호연결하는 비아(V3)와 같은 추가적인 상호연결 구조물층을 또한 도시한다. 유전체 게이트 구조물들(예컨대, 더미 게이트 구조물들(280~282))이 또한 도 6과 도 7에서 도시된다.
도 6에서 도시된 바와 같이, 게이트 비아(VG1)는 웰 영역 위로 돌출된 핀 구조물 위에 형성된다. 트랜지스터의 게이트, 소스, 및 드레인은 핀 구조물의 일부분에 의해 형성된다. 슬롯 콘택트가 게이트 비아(VG1)의 양측에서 게이트 비아(VG1)에 인접하여 배치되고, 따라서 게이트 비아(VG1)는 게이트 비아(VG1~VG3) 중에서 가장 작은 횡측 치수를 갖는다. 비교해 보면, 게이트 비아(VG2~VG3)는 STI(예를 들어, 격리 구조물) 영역 위에 위치하며, 게이트 비아(VG2)는 좌우 어느 쪽에서도 슬롯 콘택트가 형성되지 않으며, 게이트 비아(VG3)는 우측이 아닌 좌측에 슬롯 콘택트가 형성되어 있다. 이와 같이, 게이트 비아(VG2)는 게이트 비아(VG1~VG3) 중에서 가장 큰 크기를 가지며, 게이트 비아(VG1)는 게이트 비아(VG1~VG3) 중에서 가장 작은 크기를 갖는다. 게이트 비아(VG3)는 또한 그 아래에 위치한 게이트에 대해 우측으로 시프트됨으로써, 좌측에 위치한 슬롯 콘택트와의 브릿징 위험성을 더욱 최소화시킨다.
도 8은 본 발명개시의 실시예에 따른 방법(600)을 나타내는 흐름도이다. 방법(600)은 집적 회로(IC) 레이아웃 설계를 수신하는 단계(610)를 포함한다. IC 레이아웃 설계는 제1 게이트 상에 위치한 제1 게이트 비아, 제2 게이트 상에 위치한 제2 게이트 비아, 및 제3 게이트 상에 위치한 제3 게이트 비아를 포함한다. 제1 게이트 비아는 제1 측(first side) 및 제1 측과는 반대편에 있는 제2 측(second side) 둘 다에 인접하여 소스/드레인 콘택트가 위치한다. 제2 게이트 비아는 제1 측 또는 제2 측 어느 쪽에도 소스/드레인 콘택트가 인접하여 위치하지 않는다. 제3 게이트 비아는 제1 측에 소스/드레인 콘택트가 인접하여 위치해 있지만 제2 측에는 그렇지 않다.
방법(600)은 제1 게이트 비아, 제2 게이트 비아, 또는 제3 게이트 비아 중 적어도 하나의 크기를 조정함으로써 IC 레이아웃 설계를 변경하는 단계(620)를 포함한다. 이러한 조정 후, 제2 게이트 비아는 제3 게이트 비아보다 큰 크기를 갖고, 제3 게이트 비아는 제1 게이트 비아보다 큰 크기를 갖는다.
방법(600)은 변경된 IC 레이아웃 설계에 따라 IC의 제조를 용이하게 하는 단계(630)를 포함한다.
일부 실시예들에서, 제1 게이트 비아, 제2 게이트 비아, 및 제3 게이트 비아는 변경 단계(620)가 수행되기 전에 실질적으로 유사한 크기를 갖는다.
일부 실시예들에서, 상기 변경은 제3 게이트 비아의 제1 측에 인접하여 위치한 소스/드레인 콘택트로부터 멀어지는 방향으로 제3 게이트에 대해 제3 게이트 비아의 위치를 시프트시키는 단계를 더 포함한다.
일부 실시예들에서, 수신된 IC 레이아웃 설계는 복수의 드레인 비아들 및 소스 비아들을 더 포함하고, 상기 변경은 소스 비아들 중 하나 이상의 소스 비아들의 크기 또는 형상을 수정하여 수정된 소스 비아들 각각이 드레인 비아들 각각보다 큰 크기를 갖게 하는 것을 더 포함한다.
일부 실시예들에서, 드레인 비아들 각각은 원형 또는 타원형 평면도 프로파일을 가지며, 상기 수정은 소스 비아들 중 적어도 하나가 복수의 소스/드레인 콘택트들에 걸쳐 연장된 세장형(elongated) 평면도 프로파일을 갖도록 구성하는 것을 포함한다.
추가적인 공정들이 방법(600)의 단계(610~630) 이전에, 그 도중에, 및 그 이후에 수행될 수 있다는 것이 이해된다. 간략화를 이유로, 이들 추가적인 단계들은 여기에서 상세히 논의되지 않는다.
도 9는 본 발명개시의 실시예들에 따른 집적 회로 제조 시스템(700)을 도시한다. 제조 시스템(700)은 통신 네트워크(718)에 의해 연결된 복수의 엔티티들(702, 704, 706, 708, 710, 712, 714, 716 ... N)을 포함한다. 네트워크(718)는 단일 네트워크일 수 있거나, 또는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크일 수 있고, 유선 및 무선 통신 채널 둘 다를 포함할 수 있다.
실시예에서, 엔티티(702)는 제조 협력을 위한 서비스 시스템을 나타내고; 엔티티(704)는 관심대상의 제품을 모니터링하는 제품 엔지니어와 같은 사용자를 나타내고; 엔티티(706)는 공정 및 관련 레시피를 제어하는 처리 엔지니어와 같은 엔지니어, 또는 처리 툴의 조건 및 설정을 모니터링하거나 또는 튜닝하는 장비 엔지니어를 나타내고; 엔티티(708)는 IC 테스트 및 측정을 위한 계측 툴을 나타내고; 엔티티(710)는 반도체 처리 툴을 나타내고; 엔티티(712)는 처리 툴(710)과 연관된 가상 계측 모듈을 나타내고; 엔티티(714)는 처리 툴(710) 및 추가적인 다른 처리 툴과 연관된 고급 처리 제어 모듈을 나타내며; 엔티티(716)는 처리 툴(710)과 연관된 샘플링 모듈을 나타낸다.
각각의 엔티티는 다른 엔티티들과 상호작용할 수 있고, 집적 회로 제조, 처리 제어, 및/또는 계산 능력을 다른 엔티티들에게 제공하고/하거나 그러한 능력을 다른 엔티티들로부터 수신할 수 있다. 각각의 엔티티는 또한 계산을 수행하고 자동화를 수행하기 위한 하나 이상의 컴퓨터 시스템을 포함할 수 있다. 예를 들어, 엔티티(714)의 고급 처리 제어 모듈은 복수의 컴퓨터 하드웨어를 포함할 수 있고, 이 복수의 컴퓨터 하드웨어 내에는 소프트웨어 명령어가 인코딩되어 있다. 컴퓨터 하드웨어는 하드 드라이브, 플래시 드라이브, CD-ROM, RAM 메모리, 디스플레이 디바이스(예컨대, 모니터), 입력/출력 디바이스(예컨대, 마우스 및 키보드)를 포함할 수 있다. 소프트웨어 명령어는 임의의 적절한 프로그래밍 언어로 작성될 수 있으며, 상술된 바와 같이 CMP 공정 제어를 최적화하는 것과 연관된 작업과 같은 특정 작업을 수행하도록 설계될 수 있다.
집적 회로 제조 시스템(700)은 집적 회로(IC) 제조의 고급 처리 제어뿐만이 아니라 IC 제조 목적으로 엔티티들 간의 상호작용을 가능하게 한다. 실시예에서, 고급 처리 제어는 계측 결과에 따라 관련 웨이퍼에 적용가능한 하나의 처리 툴의 처리 조건, 설정, 및/또는 레시피를 조정하는 것을 포함한다.
다른 실시예에서, 계측 결과는 공정 품질 및/또는 제품 품질에 기초하여 결정된 최적의 샘플링 레이트에 따라 처리된 웨이퍼들의 서브세트로부터 측정된다. 또다른 실시예에서, 계측 결과는 공정 품질 및/또는 제품 품질의 다양한 특징에 기초하여 결정된 최적의 샘플링 필드/포인트에 따라 처리된 웨이퍼들의 서브세트의 선택된 필드 및 포인트로부터 측정된다.
IC 제조 시스템(700)에 의해 제공되는 성능들 중 하나는 설계, 엔지니어링, 및 처리, 계측, 및 고급 처리 제어와 같은 영역에서 협력 및 정보 액세스를 가능하게 할 수 있다. IC 제조 시스템(700)에 의해 제공되는 다른 성능은 계측 툴과 처리 툴 사이와 같이, 설비들 사이의 시스템들을 통합할 수 있다. 이러한 통합은 시설들이 각자의 활동을 조정할 수 있게 해준다. 예를 들어, 계측 툴과 처리 툴을 통합함으로써, 제조 정보가 제조 공정 또는 APC 모듈 내로 보다 효율적으로 통합될 수 있게 할 수 있고, 온라인으로부터의 웨이퍼 데이터 또는 계측 툴을 통한 인 시츄 측정이 연관된 처리 툴에 통합될 수 있게 해줄 수 있다.
집적 회로 제조 시스템(700)은 도 8을 참조하여 전술한 방법(600)을 수행하는데 사용될 수 있다. 예를 들어, 엔티티들(702~716) 중 하나 이상은 설계 하우스로부터 IC 레이아웃 설계를 수신할 수 있고, 그 후, 도 3과 도 4를 참조하여 상술한 바와 같이, 게이트 비아들을 리사이징 및/또는 시프트시킴으로써 및/또는 소스 비아들의 형상 또는 크기를 재구성함으로써, 수신된 IC 레이아웃 설계를 변경할 수 있다.
상기 논의에 기초하면, 본 발명개시는 종래의 디바이스에 비해 장점을 제공한다는 것을 살펴볼 수 있다. 그러나, 다른 실시예들이 추가적인 장점을 제공할 수 있으며, 모든 장점들이 본 명세서에서 반드시 개시되는 것은 아니라는 것과, 모든 실시예들에 대해 특별한 장점이 요구되지는 않는다는 것이 이해된다. 하나의 장점은 다양한 크기 및/또는 위치를 갖는 게이트 비아들 및/또는 소스/드레인 비아들을 구현함으로써, 본 발명개시는 가능한 경우 저항 감소를 달성하면서 전기적 브릿징의 위험성을 감소시킨다는 것이다. 예를 들어, 게이트 비아(VG1)의 양측에는 소스/드레인 콘택트가 인접하여 위치한다. 따라서, 게이트 비아(VG1)는 소스/드레인 콘택트와의 전기적 브릿징을 피하기 위해 게이트 비아들 중 가장 작은 크기를 갖는다. 게이트 비아(VG2)에는 인접하여 위치해 있는 소스/드레인 콘택트가 없다. 따라서, 게이트 비아(VG2)는 (브릿징이 큰 관심사가 아니기 때문에) 게이트 비아들 중에서 가장 큰 크기를 갖는데, 이것은 저항을 감소시킨다. 저항이 감소하면 속도가 빨라진다. 게이트 비아(VG3)는 좌우 어느 한 쪽에서 소스/드레인 콘택트가 인접하여 위치하지만 다른 쪽에서는 소스/드레인 콘택트가 인접하여 위치하지 않는다. 따라서, 게이트 비아(VG3)는 게이트 비아들 중에서 중간 크기를 갖는데, 이것은 브릿징 위험성은 물론 저항을 감소시킨다. 게이트 비아(VG3)는 또한 그 위치에서 (예를 들어, 소스/드레인 콘택트로부터 멀어지도록) 시프트되어, 브릿징 위험성을 더욱 감소시킨다. 전술한 이러한 구성은 또한 추가적인 영역 불이익을 초래하지 않은데, 이는 레이아웃 영역이 본 발명개시의 양태들을 구현하도록 확장될 필요가 없음을 의미한다. 또한, 회로 설계자 또는 레이아웃 엔지니어는 상이한 유형의 VG 비아들의 선택에 있어서 더 많은 자유를 누릴 수 있는데, 이것은 칩 밀도와 성능을 동시에 최적화할 수 있다. 다른 장점들은 기존의 제조 공정 흐름과의 호환성 및 구현의 용이성을 포함한다.
상기에서는 앞선 상세한 설명을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 변경들을 본 발명에서 행할 수 있다는 것을 자각해야 한다. 예를 들어, 비트 라인 도전체와 워드 라인 도전체에 대해 상이한 두께를 구현함으로써, 도전체들에 대해 상이한 저항을 달성할 수 있다. 그러나, 금속 도전체들의 저항을 변화시키는 다른 기술이 또한 사용될 수 있다.
실시예들
실시예 1. 반도체 디바이스에 있어서,
제1 방향으로 각각 연장되는, 제1 게이트 구조물, 제2 게이트 구조물, 및 제3 게이트 구조물;
상기 제1 게이트 구조물 상에 배치되고, 제1 크기를 갖는 제1 게이트 비아;
상기 제2 게이트 구조물 상에 배치되고, 상기 제1 크기보다 큰 제2 크기를 갖는 제2 게이트 비아;
상기 제3 게이트 구조물 상에 배치되고, 상기 제2 크기보다는 작지만 상기 제1 크기보다는 큰 제3 크기를 갖는 제3 게이트 비아;
상기 제1 게이트 비아의 제1 측(first side)에 인접하여 배치된 제1 소스 콘택트;
상기 제1 게이트 비아의 제1 측과는 반대편에 있는 제2 측(second side)에 인접하여 배치된 제1 드레인 콘택트; 및
상기 제3 게이트 비아의 제1 측에 인접하여 배치된 제2 드레인 콘택트
를 포함하는 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제2 게이트 비아의 제1 측 또는 제2 측에는 어떠한 소스 콘택트나 드레인 콘택트도 인접하여 배치되지 않으며,
상기 제3 게이트 비아의 제1 측과는 반대편에 있는 제2 측에는 어떠한 소스 콘택트나 드레인 콘택트도 인접하여 배치되지 않은 것인 반도체 디바이스.
실시예 3. 실시예 1에 있어서,
상기 반도체 디바이스는 상기 제1 방향과는 상이한 제2 방향으로 각각 연장되는 복수의 핀 구조물들을 더 포함하고,
상기 제1 게이트 구조물, 상기 제2 게이트 구조물, 및 상기 제3 게이트 구조물 각각은 상기 핀 구조물들을 에워싸고,
상기 제1 게이트 비아는 상기 핀 구조물들 중 하나 위에 배치되며,
상기 제2 게이트 비아와 상기 제3 게이트 비아는 상기 핀 구조물들 중 어느 것 위에도 배치되지 않은 것인 반도체 디바이스.
실시예 4. 실시예 1에 있어서, 상기 제3 게이트 비아는 상기 제2 드레인 콘택트로부터 멀어지는 방향으로 상기 제3 게이트 구조물에 대해 시프트된 것인 반도체 디바이스.
실시예 5. 실시예 1에 있어서, 상기 제1 소스 콘택트는 상기 제1 드레인 콘택트보다 더 큰 치수를 상기 제1 방향으로 갖는 것인 반도체 디바이스.
실시예 6. 실시예 1에 있어서, 상기 반도체 디바이스는,
상호연결 구조물의 복수의 제1 금속 라인들 및 제2 금속 라인들 - 상기 제1 금속 라인들 및 상기 제2 금속 라인들 각각은 상기 제1 방향과는 상이한 제2 방향으로 연장됨 -;
상기 제1 드레인 콘택트와 상기 제2 드레인 콘택트를 포함하는 복수의 드레인 콘택트들 - 상기 드레인 콘택트들 각각은 상기 제1 방향으로 연장됨 -;
상기 제1 소스 콘택트를 포함하는 복수의 소스 콘택트들 - 상기 소스 콘택트들 각각은 상기 제1 방향으로 연장됨 -;
상기 드레인 콘택트들과 상기 제1 금속 라인들 사이에 배치되고, 상기 드레인 콘택트들과 상기 제1 금속 라인들에 전기적으로 결합된 복수의 드레인 비아들; 및
상기 소스 콘택트들과 상기 제2 금속 라인들 사이에 배치되고, 상기 소스 콘택트들과 상기 제2 금속 라인들에 전기적으로 결합된 복수의 소스 비아들을 더 포함하며, 상기 소스 비아들 각각의 크기는 상기 드레인 비아들 각각의 크기보다 실질적으로 더 큰 것인 반도체 디바이스.
실시예 7. 실시예 6에 있어서,
상기 드레인 비아들 각각은 원형 또는 타원형 평면도 프로파일을 갖고,
상기 소스 비아들 각각은 세장형(elongated) 평면도 프로파일을 가지며, 상기 소스 비아들 각각은 상기 제2 방향으로 길게 늘어나 있고, 상기 소스 비아들 각각은 상기 소스 콘택트들 중 여러 개의 소스 콘택트들에 전기적으로 결합되어 있는 것인 반도체 디바이스.
실시예 8. 실시예 6에 있어서,
상기 드레인 비아들 각각은 제1 원형 또는 제1 타원형 평면도 프로파일을 갖고,
상기 소스 비아들 각각은 제2 원형 또는 제2 타원형 평면도 프로파일을 가지며,
평면도에서 봤을 때, 상기 제2 방향으로의, 상기 소스 비아들 각각의 치수는 상기 드레인 비아들 각각의 치수보다 적어도 1.5배인 것인 반도체 디바이스.
실시예 9. 실시예 1에 있어서,
상기 제1 게이트 구조물, 상기 제1 게이트 비아, 상기 제2 게이트 구조물, 및 상기 제2 게이트 비아는 제1 회로 셀의 컴포넌트들이고,
상기 제3 게이트 구조물과 상기 제3 게이트 비아는 제2 회로 셀의 컴포넌트들이며,
상기 제1 회로 셀과 상기 제2 회로 셀은 상이한 유형들의 회로 셀들인 것인 반도체 디바이스.
실시예 10. 반도체 디바이스에 있어서,
제1 방향으로 각각 연장되는, 제1 게이트 구조물, 제2 게이트 구조물, 및 제3 게이트 구조물;
상기 제1 방향에 수직인 제2 방향으로 각각 연장되는 복수의 핀 구조물들 - 상기 핀 구조물들은 각각 상기 제1 게이트 구조물, 상기 제2 게이트 구조물, 및 상기 제3 게이트 구조물에 의해 둘러싸여 있음 -;
상기 제1 게이트 구조물 상에 배치된 제1 게이트 비아 - 상기 제1 게이트 비아는 제1 치수를 갖고, 상기 제1 게이트 비아는 평면도에서 봤을 때 상기 핀 구조물들 중 하나와 중첩함 -;
상기 제2 게이트 구조물 상에 배치된 제2 게이트 비아 - 상기 제2 게이트 비아는 상기 제1 치수보다 큰 제2 치수를 갖고, 상기 제2 게이트 비아는 평면도에서 봤을 때 상기 핀 구조물들 중 어느 것과도 중첩하지 않음 -; 및
상기 제3 게이트 구조물 상에 배치된 제3 게이트 비아 - 상기 제3 게이트 비아는 상기 제2 치수보다는 작지만 상기 제1 치수보다는 큰 제3 치수를 갖고, 상기 제3 게이트 비아는 평면도에서 봤을 때 상기 핀 구조물들 중 어느 것과도 중첩하지 않음 -; 및
상기 제1 방향으로 각각 연장되는 복수의 소스/드레인 콘택트들을 포함하고,
상기 제1 게이트 비아의 제1 측과 제2 측 - 상기 제1 측과 제2 측은 상기 제2 방향으로 서로 반대편에 있음 - 모두에는 소스/드레인 콘택트들이 인접하여 위치하고,
상기 제2 게이트 비아의 제1 측과 제2 측에는 상기 소스/드레인 콘택트들이 인접하여 위치하지 않으며,
상기 제3 게이트 비아의 제1 측에는 상기 소스/드레인 콘택트들 중 하나가 인접하여 위치하지만, 제2 측에는 그렇지 않은 것인 반도체 디바이스.
실시예 11. 실시예 10에 있어서, 상기 제3 게이트 비아의 중심은, 상기 소스/드레인 콘택트들 중 인접하여 위치해 있는 소스/드레인 콘택트로부터 멀어지도록 상기 제2 방향으로 상기 제3 게이트 구조물의 중심에 대해 오프셋(offset)되어 있는 것인 반도체 디바이스.
실시예 12. 실시예 10에 있어서,
상기 소스/드레인 콘택트들의 제1 서브세트는 소스 콘택트들을 포함하고,
상기 소스/드레인 콘택트들의 제2 서브세트는 드레인 콘택트들을 포함하며,
상기 소스 콘택트들과 상기 드레인 콘택트들은 상기 제1 방향으로 상이한 치수들을 갖는 것인 반도체 디바이스.
실시예 13. 실시예 10에 있어서, 상기 반도체 디바이스는 드레인 비아와 소스 비아를 더 포함하며, 상기 소스 비아는, 평면도에서 봤을 때, 상기 드레인 비아보다 더 큰 면적을 갖는 것인 반도체 디바이스.
실시예 14. 실시예 13에 있어서,
상기 드레인 비아는 원형 또는 타원형 평면도 프로파일을 갖고,
상기 소스 비아는 상기 제2 방향으로 길게 늘어나 있는 직사각형 평면도 프로파일을 갖는 것인 반도체 디바이스.
실시예 15. 방법에 있어서,
집적 회로(integrated circuit; IC) 레이아웃 설계를 수신하는 단계 - 상기 IC 레이아웃 설계는 제1 게이트 상에 위치한 제1 게이트 비아, 제2 게이트 상에 위치한 제2 게이트 비아, 및 제3 게이트 상에 위치한 제3 게이트 비아를 포함하고, 상기 제1 게이트 비아는 제1 측 및 상기 제1 측과는 반대편에 있는 제2 측 둘 다에 소스/드레인 콘택트가 인접하여 위치해 있고, 상기 제2 게이트 비아는 제1 측 또는 제2 측 어느 쪽에도 소스/드레인 콘택트가 인접하여 위치해 있지 않고, 상기 제3 게이트 비아는 제1 측에는 소스/드레인 콘택트가 인접하여 위치하지만 제2 측에는 소스/드레인 콘택트가 인접하여 위치하지 않음 -; 및
상기 제1 게이트 비아, 상기 제2 게이트 비아, 또는 상기 제3 게이트 비아 중 적어도 하나의 게이트 비아의 크기를 조정함으로써 상기 IC 레이아웃 설계를 변경(revise)하는 단계
를 포함하며, 상기 조정 후, 상기 제2 게이트 비아는 상기 제3 게이트 비아보다 큰 크기를 갖고, 상기 제3 게이트 비아는 상기 제1 게이트 비아보다 큰 크기를 갖는 것인 방법.
실시예 16. 실시예 15에 있어서, 상기 변경된 IC 레이아웃 설계에 따라 IC의 제조를 용이하게 하는 단계를 더 포함하는 방법.
실시예 17. 실시예 15에 있어서, 상기 제1 게이트 비아, 상기 제2 게이트 비아, 및 상기 제3 게이트 비아는 상기 변경하는 단계 이전에 실질적으로 유사한 크기를 갖는 것인 방법.
실시예 18. 실시예 15에 있어서, 상기 변경하는 단계는 상기 제3 게이트 비아의 상기 제1 측에 인접하여 위치한 상기 소스/드레인 콘택트로부터 멀어지는 방향으로 상기 제3 게이트에 대해 상기 제3 게이트 비아의 위치를 시프트시키는 단계를 더 포함한 것인 방법.
실시예 19. 실시예 15에 있어서,
상기 수신된 IC 레이아웃 설계는 복수의 드레인 비아들 및 소스 비아들을 더 포함하고,
상기 변경하는 단계는 수정된 소스 비아들 각각이 상기 드레인 비아들 각각보다 더 큰 크기를 갖도록 상기 소스 비아들 중 하나 이상의 소스 비아들의 크기 또는 형상을 수정하는 단계를 더 포함한 것인 방법.
실시예 20. 실시예 19에 있어서, 상기 드레인 비아들 각각은 원형 또는 타원형 평면도 프로파일을 가지며, 상기 수정하는 단계는 상기 소스 비아들 중 적어도 하나가 복수의 소스/드레인 콘택트들에 걸쳐 연장된 세장형(elongated) 평면도 프로파일을 갖도록 구성하는 단계를 포함한 것인 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 방향으로 각각 연장되는, 제1 게이트 구조물, 제2 게이트 구조물, 및 제3 게이트 구조물;
    상기 제1 게이트 구조물 상에 배치되고, 제1 크기를 갖는 제1 게이트 비아;
    상기 제2 게이트 구조물 상에 배치되고, 상기 제1 크기보다 큰 제2 크기를 갖는 제2 게이트 비아;
    상기 제3 게이트 구조물 상에 배치되고, 상기 제2 크기보다는 작지만 상기 제1 크기보다는 큰 제3 크기를 갖는 제3 게이트 비아;
    상기 제1 게이트 비아의 제1 측(first side)에 인접하여 배치된 제1 소스 콘택트;
    상기 제1 게이트 비아의 제1 측과는 반대편에 있는 제2 측(second side)에 인접하여 배치된 제1 드레인 콘택트; 및
    상기 제3 게이트 비아의 제1 측에 인접하여 배치된 제2 드레인 콘택트
    를 포함하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제2 게이트 비아의 제1 측 또는 제2 측에는 어떠한 소스 콘택트나 드레인 콘택트도 인접하여 배치되지 않으며,
    상기 제3 게이트 비아의 제1 측과는 반대편에 있는 제2 측에는 어떠한 소스 콘택트나 드레인 콘택트도 인접하여 배치되지 않은 것인 반도체 디바이스.
  3. 제1항에 있어서,
    상기 반도체 디바이스는 상기 제1 방향과는 상이한 제2 방향으로 각각 연장되는 복수의 핀 구조물들
    을 더 포함하고,
    상기 제1 게이트 구조물, 상기 제2 게이트 구조물, 및 상기 제3 게이트 구조물 각각은 상기 핀 구조물들을 에워싸고,
    상기 제1 게이트 비아는 상기 핀 구조물들 중 하나 위에 배치되며,
    상기 제2 게이트 비아와 상기 제3 게이트 비아는 상기 핀 구조물들 중 어느 것 위에도 배치되지 않은 것인 반도체 디바이스.
  4. 제1항에 있어서,
    상기 제3 게이트 비아는 상기 제2 드레인 콘택트로부터 멀어지는 방향으로 상기 제3 게이트 구조물에 대해 시프트(shift)된 것인 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제1 소스 콘택트는 상기 제1 드레인 콘택트보다 더 큰 치수를 상기 제1 방향으로 갖는 것인 반도체 디바이스.
  6. 제1항에 있어서,
    상기 반도체 디바이스는,
    상호연결 구조물의 복수의 제1 금속 라인들 및 제2 금속 라인들 - 상기 제1 금속 라인들 및 상기 제2 금속 라인들 각각은 상기 제1 방향과는 상이한 제2 방향으로 연장됨 -;
    상기 제1 드레인 콘택트와 상기 제2 드레인 콘택트를 포함하는 복수의 드레인 콘택트들 - 상기 드레인 콘택트들 각각은 상기 제1 방향으로 연장됨 -;
    상기 제1 소스 콘택트를 포함하는 복수의 소스 콘택트들 - 상기 소스 콘택트들 각각은 상기 제1 방향으로 연장됨 -;
    상기 드레인 콘택트들과 상기 제1 금속 라인들 사이에 배치되고, 상기 드레인 콘택트들과 상기 제1 금속 라인들에 전기적으로 결합된 복수의 드레인 비아들; 및
    상기 소스 콘택트들과 상기 제2 금속 라인들 사이에 배치되고, 상기 소스 콘택트들과 상기 제2 금속 라인들에 전기적으로 결합된 복수의 소스 비아들
    을 더 포함하며,
    상기 소스 비아들 각각의 크기는 상기 드레인 비아들 각각의 크기보다 더 큰 것인 반도체 디바이스.
  7. 반도체 디바이스에 있어서,
    제1 방향으로 각각 연장되는, 제1 게이트 구조물, 제2 게이트 구조물, 및 제3 게이트 구조물;
    상기 제1 방향에 수직인 제2 방향으로 각각 연장되는 복수의 핀 구조물들 - 상기 핀 구조물들은 각각 상기 제1 게이트 구조물, 상기 제2 게이트 구조물, 및 상기 제3 게이트 구조물에 의해 둘러싸여 있음 -;
    상기 제1 게이트 구조물 상에 배치된 제1 게이트 비아 - 상기 제1 게이트 비아는 제1 치수를 갖고, 상기 제1 게이트 비아는 평면도에서 봤을 때 상기 핀 구조물들 중 하나와 중첩함 -;
    상기 제2 게이트 구조물 상에 배치된 제2 게이트 비아 - 상기 제2 게이트 비아는 상기 제1 치수보다 큰 제2 치수를 갖고, 상기 제2 게이트 비아는 평면도에서 봤을 때 상기 핀 구조물들 중 어느 것과도 중첩하지 않음 -; 및
    상기 제3 게이트 구조물 상에 배치된 제3 게이트 비아 - 상기 제3 게이트 비아는 상기 제2 치수보다는 작지만 상기 제1 치수보다는 큰 제3 치수를 갖고, 상기 제3 게이트 비아는 평면도에서 봤을 때 상기 핀 구조물들 중 어느 것과도 중첩하지 않음 -; 및
    상기 제1 방향으로 각각 연장되는 복수의 소스/드레인 콘택트들
    을 포함하고,
    상기 제1 게이트 비아의 제1 측과 제2 측 - 상기 제1 측과 제2 측은 상기 제2 방향으로 서로 반대편에 있음 - 모두에는 소스/드레인 콘택트들이 인접하여 위치하고,
    상기 제2 게이트 비아의 제1 측과 제2 측에는 상기 소스/드레인 콘택트들이 인접하여 위치하지 않으며,
    상기 제3 게이트 비아의 제1 측에는 상기 소스/드레인 콘택트들 중 하나가 인접하여 위치하지만, 제2 측에는 그렇지 않은 것인 반도체 디바이스.
  8. 제7항에 있어서,
    상기 제3 게이트 비아의 중심은, 상기 소스/드레인 콘택트들 중 인접하여 위치해 있는 소스/드레인 콘택트로부터 멀어지도록 상기 제2 방향으로 상기 제3 게이트 구조물의 중심에 대해 오프셋(offset)되어 있는 것인 반도체 디바이스.
  9. 제7항에 있어서,
    상기 소스/드레인 콘택트들의 제1 서브세트는 소스 콘택트들을 포함하고,
    상기 소스/드레인 콘택트들의 제2 서브세트는 드레인 콘택트들을 포함하며,
    상기 소스 콘택트들과 상기 드레인 콘택트들은 상기 제1 방향으로 상이한 치수들을 갖는 것인 반도체 디바이스.
  10. 방법에 있어서,
    집적 회로(integrated circuit; IC) 레이아웃 설계를 수신하는 단계 - 상기 IC 레이아웃 설계는 제1 게이트 상에 위치한 제1 게이트 비아, 제2 게이트 상에 위치한 제2 게이트 비아, 및 제3 게이트 상에 위치한 제3 게이트 비아를 포함하고, 상기 제1 게이트 비아는 제1 측 및 상기 제1 측과는 반대편에 있는 제2 측 둘 다에 소스/드레인 콘택트가 인접하여 위치해 있고, 상기 제2 게이트 비아는 제1 측 또는 제2 측 어느 쪽에도 소스/드레인 콘택트가 인접하여 위치해 있지 않고, 상기 제3 게이트 비아는 제1 측에는 소스/드레인 콘택트가 인접하여 위치하지만 제2 측에는 소스/드레인 콘택트가 인접하여 위치하지 않음 -; 및
    상기 제1 게이트 비아, 상기 제2 게이트 비아, 또는 상기 제3 게이트 비아 중 적어도 하나의 게이트 비아의 크기를 조정함으로써 상기 IC 레이아웃 설계를 변경(revise)하는 단계
    를 포함하며,
    상기 조정 후, 상기 제2 게이트 비아는 상기 제3 게이트 비아보다 큰 크기를 갖고, 상기 제3 게이트 비아는 상기 제1 게이트 비아보다 큰 크기를 갖는 것인 방법.
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