TWI847137B - 積體電路裝置及其修改方法和形成方法 - Google Patents

Abstract

接收積體電路（IC）佈局設計，其包括彼此鄰接的第一電路單元和第二電路單元。第一電路單元包含第一IC部件，並且第二電路單元包含第二IC部件。當第一電路單元和第二電路單元鄰接在一起時，確定第一IC部件和第二IC部件之間的距離小於預定閾值。修改IC佈局設計，使得在修改後的IC佈局設計中消除第一IC部件和第二IC部件之間的距離。

Description

積體電路裝置及其修改方法和形成方法

本揭露係關於一種積體電路裝置，特別是藉由擴大積體電路部件或藉由在積體電路部件之間實現補丁以消除積體電路部件之間跨越鄰接的積體電路單元之間的邊界的小間隙的積體電路裝置。

半導體積體電路（integrated circuit；IC）工業呈指數成長。在IC材料及IC設計的技術進步產生多個IC世代，每一個IC世代比上一個IC世代有更小及更複雜的電路。在IC發展過程中，製程可作出之幾何尺寸（例如：最小部件（或線路））會下降，而功能密度（例如:每一晶片區域的相連元件數量）通常都會增加。此微縮過程藉由增加生產效率及降低相關成本提供了優勢。此微縮亦增加了IC製程及製造的複雜性。

舉例來說，隨著半導體裝置持續微縮，現有的微影製程可能變得難以充分分辨接近在一起的特徵。當兩個電路單元彼此鄰接時，可能會出現這種情況。當這種情況發生時，來自一個電路單元的某些類型的IC部件可能會根據其原始IC佈局設計過於靠近鄰接電路單元的IC部件。因此，實際製造的IC可能存在缺陷或效能下降。

因此，儘管用於製造半導體裝置的常規方法通常已經足夠，但它們並非在各個方面都令人滿意。

本揭露提供一種積體電路裝置。積體電路裝置包括第一電路單元和第二電路單元。第一電路單元包括第一主動區、設置在第一主動區上方的第一源極/汲極部件、設置在第一源極/汲極部件上方的隔離層、以及垂直延伸穿過隔離層並且直接設置在第一源極/汲極部件上方的第一源極/汲極接點。第二電路單元包括第二主動區、設置在第二主動區上方的第二源極/汲極部件、設置在第二源極/汲極部件上方的隔離層、以及垂直延伸穿過隔離層並且直接設置在第二源極/汲極部件上方的第二源極/汲極接點。隔離層的連續片段跨越第一電路單元和第二電路單元之間的界面。

本揭露提供一種積體電路裝置之修改方法。積體電路裝置之修改方法包括接收積體電路（IC）佈局設計，積體電路佈局設計包括彼此鄰接的第一電路單元和第二電路單元，其中第一電路單元包含第一積體電路部件，並且第二電路單元包含第二積體電路部件；當第一電路單元與第二電路單元鄰接在一起時，確定第一積體電路部件和第二積體電路部件之間的距離小於預定閾值；以及修改積體電路佈局設計，使得在修改後的積體電路佈局設計中消除第一積體電路部件和第二積體電路部件之間的距離。

本揭露提供一種積體電路裝置之形成方法。積體電路裝置之形成方法包括磊晶成長第一電路單元的第一源極/汲極，並且磊晶成長鄰接第一電路單元的第二電路單元的第二源極/汲極；在第一源極/汲極和第二源極/汲極上方形成隔離層；蝕刻第一開口和第二開口，第一開口和第二開口各自垂直延伸穿過隔離層，第一開口暴露第一源極/汲極，第二開口暴露第二源極/汲極，其中在蝕刻操作之後隔離層的連續片段在俯視圖中延伸跨越第一電路單元和第二電路單元之間的邊界；以及使用導電材料填充第一開口和第二開口，從而在第一開口中形成第一源極/汲極接點，並且在第二開口中形成第二源極/汲極接點。

本揭露提供許多不同的實施例或範例以實施本揭露的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下本揭露不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清楚的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。

另外，以下本揭露不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清楚的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。此外，在隨後的本揭露中的在另一個特徵上形成特徵、形成連接到另一個特徵的特徵，及/或形成與另一個特徵耦合的特徵可以包括特徵以直接接觸形成的實施例，並且還可以包括可以形成額外特徵插入特徵的實施例，使得特徵可以不直接接觸。另外，空間相關用詞，例如“下方”、“上方”、“水平”、“垂直”、“上面”、“在…之上”、“下面”、“在…之下”、“上”、“下”、 “頂部”、“底部”等以及其衍生物（例如：“水平地”，“向下”，“向上”等），用於使本揭露的一個特徵與另一個特徵的關係變得容易。這些空間相關用詞意欲包含具有特徵的裝置之不同方位。此外，當數字或數字範圍以“約”、“近似”等描述時，該術語旨在涵蓋包括所述數量的合理範圍內的數量，例如+/-10％內的數值或本技術領域中具有通常知識者理解的其他數值。舉例來說，術語“約5nm”包括4.5nm至5.5nm的尺寸範圍。

本揭露通常涉及半導體裝置，更具體地涉及場效在晶體（field-effect transistor；FET），例如平面FET、三維鰭線FET（fin-line FET；FinFET）或環繞式閘極（GAA）裝置。本揭露的一個方面涉及形成隔離結構以將磊晶成長的源極/汲極部件與相鄰電晶體電性隔離。結果，可以改進裝置良率、可靠性及/或效能，如下面更詳細討論的。

隨著半導體裝置尺寸持續微縮，某些IC部件之間的小間距可能會引起問題。舉例來說，在給定的IC佈局設計中，當第一電路單元和第二電路單元彼此緊鄰鄰接時，將來自第一電路單元的IC部件（例如：用於源極/汲極接點（source/drain contact）的隔離層的片段）與來自第二電路單元的另一個IC部件分開的距離可能太小，使得這兩個IC部件的準確分辨率（resolution）可能會很困難。結果，根據這種IC佈局設計製造的IC裝置可能具有缺陷。為了克服這些問題，本揭露修改了IC佈局設計，例如藉由調整（例如：擴大）這些電路單元的IC部件的大小或藉由在這些IC部件之間實現補丁（patch），為了消除這些IC部件與鄰接的電路單元之間的小間距，下面將參照第1A圖至第1C圖和第2圖至第17圖更詳細地討論。

第1A圖和第1B圖個別顯示出了積體電路（IC）裝置90的一部分的三維透視圖和俯視圖。IC裝置90可以是在IC或其一部分的製程期間製造的中間裝置，其可以包括靜態隨機存取記憶體（SRAM）及/或其他邏輯電路、被動部件（例如電阻、電容和電感）、以及主動部件（例如P型FET（p-type FET；PFET）、N型FET（n-type FET；NFET）、FinFET、金屬氧化物半導體場效電晶體（metal-oxide semiconductor field effect transistor；MOSFET）、互補式金屬氧化物半導體（complementary metal-oxide semiconductor；CMOS）電晶體、雙極性電晶體、高壓電晶體、高頻電晶體），及/或其他記憶體單元。除非另有要求，否則本揭露不限於任何特定數量的裝置或裝置區，或任何特定裝置配置。舉例來說，儘管所示的IC裝置90是三維FinFET裝置，但是本揭露的概念也可以應用於平面FET裝置或GAA裝置。

參照第1A圖，IC裝置90包括基板110。基板110可以包括元素（單一元素）半導體，例如矽、鍺及/或其他合適材料；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦及/或其他合適材料；合金半導體，例如矽鍺（SiGe）、磷砷化鎵（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化鎵銦（GaInAs）、磷化鎵銦（GaInP）、磷砷化鎵銦（GaInAsP）及/或其他合適材料。基板110可以是具有均勻組成的單層材料。替代地，基板110可以包括具有適合用於IC裝置製造的相似或不同組成的多個材料層。在一個示例中，基板110可以是絕緣體上矽（silicon-on-insulator；SOI）基板，其具有形成在氧化矽層上的半導體矽層。在另一個示例中，基板110可以包括導電層、半導體層、介電層、其他層或其組合。可以在基板110中或基板110上形成各種摻雜區，例如源極/汲極區。取決於設計要求，摻雜區可以摻雜有N型摻雜物（例如磷或砷）及/或P型摻雜物（例如硼）。摻雜區可以在基板110上、在P井結構中、在N井結構中、在雙井結構中或使用凸起結構直接形成。可以藉由注入摻雜物原子、原位摻雜的磊晶成長及/或其他合適技術來形成摻雜區。

三維主動區120形成在基板110上。主動區120是細長的鰭狀結構，其向上延伸出基板110。如此一來，主動區120可以可互換地稱為鰭片結構120或在此後稱為鰭片結構120。鰭片結構120可以使用包括微影和蝕刻製程的合適製程來製造。微影製程可以包括形成覆蓋基板110的光阻層、將光阻暴露於圖案、執行曝光後烘烤製程、以及顯影光阻以形成包括阻劑（resist）的罩幕元件（未顯示）。接著將罩幕元件用於將凹陷蝕刻到基板110中，從而將鰭片結構120留在基板110上。蝕刻製程可以包括乾式蝕刻、濕式蝕刻、反應離子蝕刻（reactive ion etching；RIE）及/或其他合適製程。在一些實施例中，鰭片結構120可以藉由雙重圖案化或多重圖案化製程形成。通常來說，雙重圖案化或多重圖案化製程將微影和自我對準製程結合，從而允許創建具有間距小於使用單一、直接微影製程可獲得的間距的圖案。作為示例，在基板上方形成材料層，並且使用微影製程圖案化材料層。使用自我對準製程在圖案化的材料層旁邊形成間隔物。接著移移除材料層，並且接著可以將剩餘的間隔物或心軸來圖案化鰭片結構120。

IC裝置90還包括形成在鰭片結構120上方的源極/汲極部件122。源極/汲極部件122可以包括在鰭片結構120上磊晶成長的磊晶層。IC裝置90還包括形成在基板110上方的隔離結構130。隔離結構130電性隔離IC裝置90的各種部件。隔離結構130可以包括氧化矽、氮化矽、氮氧化矽、氟化物摻雜的矽酸鹽玻璃（fluoride-doped silicate glass；FSG）、低k介電材料及/或其他合適材料。在一些實施例中，隔離結構130可以包括淺溝槽隔離（shallow trench isolation；STI）特徵。在一個實施例中，藉由在鰭片結構120的形成期間在基板110中蝕刻溝槽來形成隔離結構130。接著可以用上述隔離材料填充溝槽，然後進行化學機械平坦化（chemical mechanical planarization；CMP）製程。其他隔離結構也可以實現為隔離結構130，例如場氧化物（field oxide）、矽的局部氧化（local oxidation of silicon；LOCOS）及/或其他合適結構。可替代地，隔離結構130可以包括具有一或多個熱氧化物襯墊層的多層結構。

IC裝置90還包括形成在每一個鰭片結構120的通道區中的三個側面上的鰭片結構120上方並與鰭片結構120接合的閘極結構140。閘極結構140可以是冗餘閘極結構（例如：包含氧化物閘極介電質和多晶矽閘極電極），或者它們可以是包含高k閘極介電質和金屬閘極電極的HKMG結構，其中HKMG結構是藉由替換冗餘閘極結構形成的。在一些實施例中，HKMG結構可以各自包括高k閘極介電質和金屬閘極電極。高k閘極介電質的示例材料包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯或其組合。金屬閘極電極可以包括一或多個功函數金屬層和一或多個填充金屬層。功函數金屬層可以被配置以調整相應電晶體的功函數。用於功函數金屬層的示例材料可以包括氮化鈦（TiN）、鈦鋁（TiAl）、氮化鉭（TaN）、碳化鈦（TiC）、碳化鉭（TaC）、碳化鎢（WC）、氮化鈦鋁（TiAlN）、鋯鋁（ZrAl）、鎢鋁（WAl）、鉭鋁（TaAl）、鉿鋁（HfAl）或其組合。填充金屬層可以用作閘極電極層的主要導電部分。儘管在此處未顯示，但是閘極結構140可以包括額外的材料層，例如在鰭片結構120上方的界面層、覆蓋層、其他合適的層或其組合。

參照第1B圖，多個鰭片結構120沿著X方向縱向定向，並且多個閘極結構140沿著Y方向（即通常垂直於鰭片結構120的）縱向取向。在許多實施例中，IC裝置90包括額外特徵，例如沿著閘極結構140的側壁設置的閘極間隔物，設置在閘極結構140上方的硬罩幕層以及眾多其他特徵。

還應理解以下討論的本揭露的各個方面可以應用於多通道裝置，例如環繞式閘極（GAA）裝置。第1C圖顯示了示例GAA裝置150的三維示意圖。為了一致和清楚起見，第1C圖和第1A圖和第1B圖中的相似部件將被相同標記。舉例來說，主動區（例如鰭片結構120）在Z方向上從基板110垂直向上上升。隔離結構130提供鰭片結構120之間的電性隔離。閘極結構140位在鰭片結構120上方和隔離結構130上方。罩幕155位在閘極結構140上方，並且閘極間隔物160位在閘極結構140的側壁上。覆蓋層（capping layer）165形成在鰭片結構120上方以在形成隔離結構130的期間保護鰭片結構120免受氧化。

多個奈米結構170設置在每一個鰭片結構120上方。奈米結構170可以包括奈米片、奈米管或奈米線，或在X方向上水平延伸的一些其他類型的奈米結構。在閘極結構140下方的奈米結構170的複數部分可以用作GAA裝置150的通道。介電內部間隔物175可以設置在奈米結構170之間。此外，儘管為了簡單起見而未顯示，但是每一個奈米結構170可以被閘極介電質以及閘極電極周邊地圍繞。在所示實施例中，奈米結構170在閘極結構140外部的部分可以用作GAA裝置150的源極/汲極特徵。然而，在一些實施例中，連續的源極/汲極特徵可以在閘極結構140外部的鰭片結構120的部分上方磊晶成長。無論如何，導電源極/汲極接點180可以形成在源極/汲極特徵上方以提供與其的電性連接。層間介電質（ILD）185形成在隔離結構130上方並且圍繞閘極結構140和源極/汲極接點180。

關於GAA裝置製造的額外細節揭露於主題為“半導體裝置及其製造方法”並於2018年12月25日發證的美國專利10,164,012，以及主題為“製造半導體裝置的方法和半導體裝置”並於2019年7月23日發證的美國專利10,361,278，以及主題為“多閘極裝置及其製造方法”並於2018年2月6日發證的美國專利9,887,269，其這些揭露的全部內容由引用完全併入本文。在本揭露涉及鰭片結構或FinFET裝置的程度上，這樣的討論可以等同地應用於GAA裝置。

第2圖至第5圖是根據本揭露的各個方面的在各個製造站點的IC裝置200的一系列剖面圖，用於顯示如何形成源極/汲極接點。在第2圖至第5圖中的剖面是沿著Y方向截取的，例如沿著第1A圖（在FinFET的情況下）或第1C圖（在GAA裝置的情況下）中的切割線A-A’。 因此，第2圖至第5圖可以稱為Y切割圖。為了一致和清楚起見，出現在第1A圖至第1C圖和第2圖至第5圖中的相似部件將被相同標記。

參照第2圖，IC裝置200包括上面參照第1A圖至第1C圖討論的基板110，例如矽基板。基板包括複數主動區，例如上面參照第1A圖和第1B圖討論的鰭片結構120。鰭片結構120各自在X方向上橫向延伸，並且它們在Y方向上藉由上面討論的隔離結構130彼此分開。

可以對IC裝置200執行磊晶成長製程以磊晶成長FinFET電晶體的源極/汲極部件122。源極/汲極部件122成長在鰭片結構120上/上方，並且可以屬於不同的電晶體。舉例來說，在一些實施例中，源極/汲極部件122之一者可以屬於NFET，而源極/汲極部件122之另一者可以屬於PFET。

源極/汲極部件122被ILD 185圍繞（或彼此分開），ILD 185在此處也稱為ILD0層。在一些實施例中，ILD 185可以包括低k介電質（例如：具有介電常數小於氧化矽的介電常數的介電材料，其為約3.9）。在其他實施例中，ILD 185可以包括氧化矽、氮化矽、碳化矽或其組合。ILD 185的設置在源極/汲極部件122之間的部分在它們之間提供物理和電性隔離。

隔離層220形成在ILD 185上方和源極/汲極部件122上方。在一些實施例中，隔離層220可以包含矽。在其他實施例中，隔離層220可以包含介電材料，例如氧化矽、氮化矽、氮氧化矽、碳化矽等。

現在參照第3圖，可以對IC裝置200執行一或多個蝕刻製程240以形成源極/汲極接點溝槽250。一或多個蝕刻製程240可以包括濕式蝕刻製程、乾式蝕刻製程或其組合。源極/汲極接點溝槽250各自垂直延伸（在Z方向上）穿過隔離層220，並且至少部分地暴露源極/汲極部件122的上表面。

現在參照第4圖，可以對IC裝置200執行源極/汲極接點形成製程280以在源極/汲極接點溝槽250中形成源極/汲極接點300。舉例來說，源極/汲極接點形成製程280可以包括一或多個沉積製程以將導電材料（例如鎢、鈦、鈷、鋁、銅或其組合）沉積到源極/汲極接點溝槽250中。此後，可以執行拋光製程（例如CMP製程）以移除沉積的導電材料在源極/汲極接點溝槽250之外的部分（例如：設置在隔離層220的上表面上方的部分），直到源極/汲極接點300的上表面與隔離層220的上表面大抵共平面（co-planar）。源極/汲極接點300各自電性耦接至其下方的它們相應的源極/汲極部件122，並且提供與其的電性連接。

現在參照第5圖，可以對IC裝置200執行源極/汲極通孔形成製程320以形成源極/汲極通孔，例如源極/汲極接點300之一者上方的源極/汲極通孔330。源極/汲極通孔形成製程320可以包括在隔離層220上方和源極/汲極接點300上方形成介電層350。在一些實施例中，介電層350可以是與ILD 185相似的另一個ILD。源極/汲極通孔形成製程320可以包括在介電層350中形成一或多個源極/汲極通孔溝槽，其可以使用一或多個蝕刻製程來執行。接著使用一或多個蝕刻製程用導電材料填充源極/汲極通孔溝槽。可以執行拋光製程（例如CMP製程）以移除沉積的導電材料在源極/汲極通孔溝槽之外的部分（例如：設置在介電層350的上表面上方的部分），直到源極/汲極通孔330的上表面與介電層350的上表面大抵共平面。源極/汲極通孔330電性耦接至其下方的源極/汲極接點300之一者（並因此連接至源極/汲極部件122），並且提供與其的電性連接。

如第4圖和第5圖所示，隔離層220的各個片段提供源極/汲極接點300之間的電性和物理隔離。從剖面圖中，隔離層220的各個片段可以被視為穿過源極/汲極接點300的“切割”。由於每一個源極/汲極接點300可以被稱為“MD”，所以隔離層220也可以被稱為“切割MD（cut-MD）”或“CMD”層。在現代半導體製程中，隔離層220的各個片段的位置和尺寸可以由IC佈局設計指定。然而，隨著半導體技術發展到越來越小的技術節點，半導體裝置的各種特徵的快速縮小的幾何尺寸也導致隔離層220的相鄰片段之間的間距更小，這可能會出現與製程相關的問題。

舉例來說，現在參照第6圖，顯示了原始IC佈局設計400的一部分的俯視圖。在一些實施例中，原始IC佈局設計400可以是從IC設計廠（IC design house）接收的IC佈局設計。這種IC佈局設計可以是一或多個電子檔案（electronic file）的格式，例如圖形資料系統（Graphic Data System；GDS）檔案。原始IC佈局設計400可包括複數IC電路單元，其可以排列成複數行（column）及/或複數列（row）。為了簡單起見，第6圖中顯示了兩個這樣的IC電路單元410和411，但可以理解的是，原始IC佈局設計400可能包括更多其他IC電路單元，其中的一些可能與IC電路單元410和411相似，而另一些可能與IC電路單元410和411不同。還可以理解第6圖顯示的各種IC部件可以屬於不同的層（例如：具有不同的物理特性，並且在剖面圖中具有不同的垂直位置）。然而，來自不同層的這些IC部件在第6圖的俯視圖中被“疊加”在一起以便於理解本揭露。

在第6圖所示的實施例中，IC電路單元410和411被配置為彼此相同。換句話說，它們包括以相同方式配置或佈局的相同部件。舉例來說，IC電路單元410和411各自包括在X方向上延伸的複數主動區，例如主動區120A和120B。在一些實施例中，主動區120A可以是N型主動區，並且主動區120B可以是P型主動區，反之亦然。在一些實施例中，IC電路單元410和411可以各自包括位在主動區120A和120B之間的複數其他主動區，但是為了簡單起見，這些額外的主動區在此處沒有具體顯示。

IC電路單元410和411還各自包括複數隔離片段，例如隔離片段220A、220B、220C、220D、220E和220F，它們是上面參照第4圖和第5圖討論的隔離層220的片段或一部分。如上面所述，這些隔離片段220A至220F可以為IC電路單元410和411中的源極/汲極接點（例如：第5圖中所示的源極/汲極接點300）提供電性和物理隔離。為了簡單起見，第6圖的俯視圖中未具體顯示源極/汲極接點。

隔離片段220A至220C和220D至220F個別位在IC電路單元410和411中之每一者的電源軌區430和431中。更詳細來說，在俯視圖中，IC電路單元410和411中之每一者包括位在其“頂部”的電源軌區430和位在其“底部”的另一個電源軌區431。電源軌區430和431是IC電路單元410和411的電晶體的電源線（例如：Vdd）及/或電性接地（例如：Vss）位在其中的區域。隔離片段220A至220C位在電源軌區430中，其中隔離片段220B和220C彼此直接相鄰設置，並且隔離片段220A和220B分開一個間隙（gap）。隔離片段220D至220F位在電源軌區431中，其中隔離片段220E直接設置在隔離片段220D和220F之間。

源極/汲極通孔330A和源極/汲極通孔330B也顯示在第6圖的俯視圖中（其在剖面圖中設置在源極/汲極接點300上方，如第5圖所示），其中源極/汲極通孔330A設置在隔離片段220A和220B之間，整個源極/汲極通孔330B在俯視圖中設置在隔離片段220F的“右側”。這些源極/汲極通孔330A和330B可以以第6圖所示的方式形成在相應的源極/汲極接點上方，但同樣為了簡單起見，這些源極/汲極接點在此處沒有具體顯示。

應理解儘管IC電路單元410和411中之每一者包括複數其他IC部件（例如：閘極結構、源極/汲極區、閘極接點/通孔、源極/汲極接點、及/或互連結構的金屬線），為了簡單和清楚起見，此處也沒有具體顯示這些額外的IC部件。

仍然參照第6圖，IC電路單元410和411在俯視圖中彼此相鄰地“堆疊”，使得IC電路單元410的電源軌區431直接且物理地鄰接IC電路單元411的電源軌區430。這種直接鄰接在電源軌區431和430之間（並且在IC電路單元410和411之間）形成邊界450或界面450（由第6圖中的虛線表示），其中這樣的邊界或界面450在X方向上延伸。

隨著半導體裝置尺寸持續微縮，IC電路單元410和411的各種部件的尺寸和這些部件之間的距離也縮小，這可能產生問題。舉例來說，距離470在Y方向上將IC電路單元410的電源軌區431的隔離片段220D至220F與IC電路單元411的電源軌區430的隔離片段220A和220B分開。為了說明起見，這種距離470被顯示為IC電路單元410的隔離片段220D的“底部”邊界與IC電路單元411的隔離片段220A的“頂部”邊界之間的距離。對於較新的半導體製造技術節點，例如10奈米節點、7奈米節點或5奈米節點，距離470可以縮小到小於或等於約3奈米。此距離470的縮小可能在半導體製造中引起問題。

第7圖更清楚地說明了這樣的問題，第7圖是基於原始的IC佈局設計400的IC電路單元410的一部分和IC電路單元411的一部分鄰接在一起的簡化剖面局部側視圖。第7圖的剖面圖是沿著第6圖所示的切割線B-B’截取的。如第7圖所示，IC電路單元410在界面450直接鄰接IC電路單元411。然而，隔離片段220D和220A之間的距離470可能在IC電路單元410和411的製造期間導致溝槽490。這樣的溝槽490可能在蝕刻源極/汲極接點溝槽（例如：第3圖的溝槽250）的同時被蝕刻，因為隔離片段的缺失（absence）對應源極/汲極接點溝槽的位置，其後續由導電材料填充以形成源極/汲極接點，例如源極/汲極接點300。不幸的是，小距離470（例如，≤3奈米）可能意味著難以基於當前的微影技術準確地分辨溝槽490，並且任何產生的溝槽490可能太窄而無法填充。不幸的是，小的距離470（例如：≤3奈米）可能意味著難以基於當前的微影技術準確地分辨溝槽490，並且任何產生的溝槽490可能太窄而無法填充。舉例來說，儘管用導電材料填充較寬的源極/汲極溝槽以形成源極/汲極接點300，但這種沉積製程可能會在溝槽490中捕獲（trap）氣隙（air gap），這被認為是缺陷。在其他情況下，溝槽490的位置（如果完全形成了溝槽）可能會改變或移動，這意味著在這樣的溝槽490填充有導電材料的範圍內，導電材料可能會導致IC裝置其他地方的意外電性短路（例如：電性橋接（electrical bridging））。

為了解決上面討論的問題，本揭露修改了原始IC佈局設計400以產生修改後的IC佈局設計500，其俯視圖如第8圖所示。在一些實施例中，修改後的IC佈局設計500由半導體製造廠（semiconductor fabrication foundry）或製造IC的實體（entity）產生。這樣的工廠或IC製造實體可以從創建原始IC佈局設計的IC設計廠獲得原始IC佈局設計400（例如：以GDS檔案的格式）。在接收到原始IC佈局設計400之後，工廠或IC製造實體接著可以電子掃描原始IC佈局設計400以識別興趣區域（regions of interest），例如可能導致潛在問題的相鄰定位的隔離片段之間的小間距的區域。在一些實施例中，興趣區域可以包括彼此相鄰的電源軌區（例如第6圖和第8圖中所示的電源軌區430和431），因為相鄰的IC電路單元411和410之間的電源軌區430和431的鄰接可能導致位在這些電源軌區430和431中的隔離片段之間的小間距問題。

在任何情況下，在識別出興趣區域（例如：已經鄰接在一起的電源軌區）之後，工廠或製造實體接著可以識別位在興趣區域內的隔離片段。工廠或製造實體接著可以確定哪些隔離段太接近另一個隔離片段，例如彼此分開的距離小於預定閾值距離的片段。在一些實施例中，預定閾值距離為約3奈米，即位在任何其他隔離結構3奈米（或更小）內的隔離結構被確定為調整大小的候選者。

隔離片段的這種調整大小在第8圖中進行了說明。更詳細來說，修改後的IC佈局設計500與原始IC佈局設計400大抵相似，除了隔離片段220A、220B、220D和220F在Y方向上被擴大。具體來說，隔離片段220A、220B、220D和220F被確定為（使用上面討論的算法（algorithm））作為尺寸擴大的候選者，因為它們位在另一個隔離片段的3奈米內。因此，IC電路單元410的隔離片段220A和220B各自在Y方向上遠離界面450“伸展（stretch）”，IC電路單元410的隔離片段220D和220F各自在Y方向上朝界面450“伸展”，IC電路單元411的隔離片段220A和220B各自在Y方向上朝向界面450“伸展”，並且IC電路單元411的隔離片段220D和220F各自在Y方向上遠離界面450“伸展”。

值得注意的是，執行IC電路單元410中的隔離片段220A和220B的擴大以促進它們合併到堆疊在IC電路單元410“上方”的另一個IC電路單元（第8圖中未顯示）的對應隔離片段220D和220F。相似地，執行IC電路單元411中的隔離片段220D和220F的擴大以促進它們合併到堆疊在IC電路單元411“下方”的另一個IC電路單元（第8圖中未顯示）的對應隔離片段220A和220B。

還值得注意的是，儘管隔離片段220A、220B、220D和220F被擴大，但隔離片段220C和220E在所示實施例中可以保持相同。因此，隔離片段220A、220B、220D和220F中的每一者（即擴大的隔離片段）在Y方向上具有比隔離片段220E和220C中的每一者（即具有其原始尺寸的隔離片段）更大的尺寸。在第8圖所示的實施例中，隔離片段220A和220D在合併之後具有在Y方向上測量的總尺寸460，而隔離片段220E和220C各自具有在Y方向上測量的尺寸461。尺寸460是尺寸461的至少兩倍。在一些實施例中，尺寸460和尺寸461之間的比率在約2和約2.5之間的範圍內。這樣的比率範圍不是隨機選擇的，而是專門配置以確保適當的隔離片段被擴大到足以合併到鄰接的IC電路單元中的相應隔離片段中。還應理解在某些其他實施例中，隔離片段220C和220E也可以可選地擴大。

在任何情況下，隔離片段220A、220B、220D和220F在Y方向上的擴大導致IC電路單元410的隔離片段220D和220F個別合併到IC電路單元411的隔離片段220A和220B。在此方式中，先前在原始IC佈局設計400下將IC電路單元410的隔離片段220D至220F與IC電路單元411的隔離片段220A至220C分開的任何間隙（對應距離470）被消除。換句話說，在鄰接的IC電路單元410和411之間的界面450不再存在溝槽490或與其相關的缺陷（例如：被捕獲的氣隙）。

這在第9圖和第10圖中清楚地顯示，第9圖和第10圖是基於修改後的IC佈局設計500在不同製造站點鄰接在一起的IC電路單元410的一部分和IC電路單元411的一部分的剖面局部側視圖。與第7圖相似，第9圖和第10圖的剖面圖是沿著第8圖所示的切割線B-B’截取的。如第9圖所示，IC電路單元410仍然在界面450直接鄰接IC電路單元411。然而，隨著IC電路單元410和411根據修改後的IC佈局設計500製造，隔離片段220D和220A之間在Y方向上不再有任何分離。換句話說，隔離片段220A和220D可以被視為跨越邊界或界面450的單一隔離片段，並且該單一隔離段直接設置在來自IC電路單元410和411的源極/汲極接點300之間。因此，當蝕刻源極/汲極接點溝槽250以垂直延伸穿過隔離層220並且暴露其下方的源極/汲極部件122的上表面時，在源極/汲極接點溝槽250之間的界面450沒有這樣的溝槽（與第7圖的溝槽490相似）被蝕刻穿過隔離層220。因此，根據修改後的IC佈局設計500製造的IC裝置將不會有解決這樣的溝槽490的困難，根據修改後的IC佈局設計500不再需要形成溝槽490。

此後，當使用導電材料填充源極/汲極接點溝槽250以形成源漏接觸300時（如第10圖所示），根據修改後的IC佈局設計500製造的IC狀將不會在溝槽490中捕獲氣隙或導致與這種溝槽490相關的電性橋接或其他缺陷，因為溝槽490不再存在。在此方式中，藉由將隔離片段220D和220A合併在一起，修改後的IC佈局設計500有效地消除了在原始IC佈局設計400下可能出現的潛在缺陷。可以理解隔離片段220F和220B的合併還消除了在原始IC佈局設計400下可能出現的相似潛在缺陷。

第6圖和第8圖顯出了根據本揭露的第一實施例的將原始IC佈局設計修改為新的IC佈局設計的俯視圖。如下面將更詳細討論的，第11圖和第12圖顯示了根據本揭露的第二實施例的將原始IC佈局設計修改為新的IC佈局設計的俯視圖。為了一致和清楚起見，第6圖至第8圖中出現的相似部件將在第11圖和第12圖中被相同標記。

現在參照第11圖，顯示了原始IC佈局設計600。同樣地，這樣的原始IC佈局設計600可以由IC設計廠創建，並且可以包括GDS格式的電子檔案。原始IC佈局設計600還包括主動區120A和120B，以及隔離層的複數隔離片段，例如個別位在電源軌區430和431中的隔離片段220A、220B、220D和220F。原始IC佈局設計600還可以包括源極/汲極通孔，例如源極/汲極通孔330A。

然而，與上面討論的第6圖的原始IC佈局設計400不同，原始IC佈局設計600的隔離片段的配置略有不同。舉例來說，儘管距離470仍將隔離段220F和220A在Y方向上分開，但隔離片段220D和220A對角地間隔對角距離610。對角距離610是在X方向和Y方向之間的方向上測量的，並且在X方向和Y方向兩者上具有各自的分量。然而，隨著半導體裝置持續微縮，對角距離610的縮小也可能引起上面討論的相同問題。舉例來說，隨著對角距離610縮小到約3奈米以下，所得IC裝置可能具有缺陷，例如與氣隙相關的缺陷等。同時，小的距離470（例如；小於約3奈米）也可能導致相同的缺陷。

為了克服這些問題，本揭露的第二實施例可以向原始IC佈局設計加入補丁，以產生修改後的IC佈局設計700，如第12圖所示。舉例來說，半導體製造廠或製造實體可以從IC設計廠獲得原始IC佈局設計600，對其進行掃描以識別興趣區域，例如電源軌區430和431。此後，識別彼此位在預定閾值（例如：3奈米或更小）內的複數對隔離片段，在該示例中，其可以包括以下對： • 隔離片段220D和220A（由於它們的對角距離610在預定閾值內）； • 隔離片段220F和220A（由於它們的垂直距離470在預定閾值內）；以及 • 隔離片段220F和220B（由於它們的對角距離610在預定閾值內）。

半導體製造廠或製造實體接著可以藉由在這些識別的隔離片段對之間加入補丁來產成新的或修改後的IC佈局設計700。如第12圖所示，在隔離片段220D和220A之間加入補丁720A，在隔離片段220F和220A之間加入補丁720B，並且在隔離片段220F和220B之間加入補丁720C。補丁720A至720C的尺寸被配置為使得它們各自合併到它們相應的隔離片段對中。替代地，補丁720A在俯視圖中至少部分地與隔離片段220D和220A重疊或突出到隔離片段220D和220A中，補丁720B在俯視圖中至少部分地與隔離片段220F和220A重疊或突出到隔離片段220F和220A中，並且補丁720C在俯視圖中至少部分地與隔離片段220F和220B重疊或突出到隔離片段220F和220B中。

在一些實施例中，補丁720A至720C被配置以具有與隔離片段220A至220F相同的特性。舉例來說，補丁720A至720C可以使用與隔離片段220A至220F相同的製程形成，並且包括與隔離片段220A至220F相同的材料。在此方式中，補丁720A至720C可以被視為隔離片段220A至220F的延伸或擴大。當根據修改後的IC佈局設計700製造IC裝置時，補丁720A至720C大抵將隔離片段220D和220A、220F和220A和220F和220B連接在一起，這消除了由隔離片段220D和220A、220F和220A和220F和220B之間的小間距引起的問題。因此，根據修改後的IC佈局設計製造的IC裝置可以沒有與緊密定位的隔離片段之間的小間距相關的缺陷（例如：氣隙或電性橋接）。

無論用於修改原始IC佈局設計的實施例如何，一旦原始IC佈局設計400或600已經被修改，可以執行設計規則檢查處理（期可以是由一或多個電腦處理器執行的自動化處理）以確保修改後的IC佈局設計符合一組管理IC器件的設計/佈局的預定設計/佈局規則。舉例來說，設計規則檢查處理可以檢查隔離片段的擴大或補丁的實施是否會觸發設計/佈局規則違規。作為示例，設計規則可以指定在隔離層（即，CMD層）的各種隔離片段（例如：隔離片段220A至220F）中，沒有兩個隔離片段的間隔應小於3奈米。也就是說，任何兩個隔離片段之間應具有大於約3奈米的間距。一旦設計規則檢查處理確認修改後的IC佈局設計500或700不違反任何設計/佈局規則，則修改後的IC佈局設計500或700可以用於製造實際的IC裝置。

基於修改後的IC佈局設計500或700實際製造的IC裝置與根據原始IC佈局設計400或600製造的IC裝置相比可以具有各種優點。舉例來說，隔離片段的選擇性擴大及/或補丁的選擇性加入有效地消除了在接近在一起的隔離片段之間形成和填充窄溝槽（例如：第3圖中的溝槽250）的需要。因此，與形成和填充這種窄溝槽相關的缺陷或其他缺陷也可以顯著減少，如果不能完全消除的話。

另一個優點是寄生電容的降低。為了說明這一點，現在參照第13圖，第13圖是修改後的IC佈局設計500的俯視圖，但是顯示了IC電路單元410和411的一些源極/汲極接點300和閘極結構140。源極/汲極接點300和閘極結構140各自包含金屬，並且各自沿著Y方向延伸。如果不修改原始IC佈局設計400，則類源極/汲極接點金屬結構（source/drain-contact-like metal structure）可以在俯視圖中在隔離片段220D和220A之間的間距中形成，其跨越IC電路單元410和411之間的邊界450。如果形成了這種類源極/汲極接點金屬結構，它將有效地用作寄生電容的一個電極，而含金屬的閘極電極將用作寄生電容的另一個電極，並且設置在它們之間的介電材料（例如：ILD）將用作寄生電容的介電質。這種寄生電容是不期望的，因為它會降低裝置效能，例如裝置速度。然而，由於修改後的IC佈局設計500將隔離片段220D和220A合併在一起，並且消除了在它們之間形成這種含金屬結構的可能性，所以寄生電容將不會首先形成。因此，可以改進裝置效能。

IC裝置200可以在各種IC應用中實現，包括記憶體裝置，例如靜態隨機存取記憶體（SRAM）裝置。在這方面，第14圖顯示了單一端口的SRAM單元（例如：1位元SRAM單元）800的示例電路圖。單一端口的SRAM單元800包括上拉電晶體PU1、PU2；下拉電晶體PD1、PD2；以及傳輸閘電晶體PG1、PG2。如電路圖所示，上拉電晶體PU1和PU2是P型電晶體，並且傳輸閘電晶體PG1、傳輸閘電晶體PG2、下拉電晶體PD1和下拉電晶體PD2是N型電晶體。根據本揭露的各個方面，電晶體PG1、PG2、PD1和PD2用比電晶體PU1和PU2更薄的間隔物來實現。由於在所示的實施例中的SRAM單元800包括六個電晶體，所以它也可以被稱為6T SRAM單元。

上拉電晶體PU1和下拉電晶體PD1的汲極耦接在一起，並且上拉電晶體PU2和下拉電晶體PD2的汲極耦接在一起。上拉電晶體PU1和下拉電晶體PD1與上拉電晶體PU2和下拉電晶體PD2交叉耦合以形成第一資料鎖存器。上拉電晶體PU2和下拉電晶體PD2的閘極耦接在一起並耦接到上拉電晶體PU1和下拉電晶體PD1的汲極以形成第一儲存節點SN1，並且上拉電晶體PU1和下拉電晶體PD1的閘極耦接在一起並耦接到上拉電晶體PU2和下拉電晶體PD2的汲極以形成互補第一儲存節點SNB1。上拉電晶體PU1和PU2的源極耦接到電源電壓Vcc（也稱為Vdd），並且下拉電晶體PD1和PD2的源極耦接到電壓Vss，其在一些實施例中可以是電性接地的。

第一資料鎖存器的第一儲存節點SN1透過傳輸閘電晶體PG1耦接到位元線BL，並且互補第一儲存節點SNB1透過傳輸閘電晶體PG2耦接到互補位元線BLB。第一儲存節點N1和互補第一儲存節點SNB1是互補節點，其通常處於相反的邏輯準位（邏輯高或邏輯低）。傳輸閘電晶體PG1和PG2的閘極耦接到字元線WL。SRAM裝置（例如SRAM單元800）可以使用“平面”電晶體裝置、使用FinFET裝置及/或使用GAA裝置來實現。

第15圖顯示了根據本揭露實施例之積體電路製造系統900。積體電路製造系統900包括藉由通訊網路918連接的複數實體（entity）902、904、906、908、910、912、914、916、…、N。通訊網路918可以是單一網路，或者可以是各種不同網路（例如內部網路和網際網路），並且可包括有線和無線通訊通道。

在一個實施例中，實體902代表用於製造協作（manufacturing collaboration）的伺服器系統；實體904代表使用者，例如監測感興趣產品（interested product）的產品工程師；實體906代表工程師，例如控制製程和相關配方（recipe）的製程工程師，或監測或調整製程工具的條件和設定的設備工程師；實體908代表用於IC測試和測量的量測工具；實體910代表半導體製程工具，例如用於執行微影製程以定義SRAM裝置的閘極間隔物的極紫外光（Extreme Ultraviolet；EUV）工具；實體912代表與實體910相關的虛擬量測模組；實體914代表與實體910以及額外的其他製程工具相關的先進製程控制模組；以及實體916代表與實體910相關的取樣模組（sampling module）。

每一個實體可以與其他實體互相交流（interact），並且可提供積體電路製程、製程控制及/或計算能力至其他實體及/或從其他實體接收這種能力。每一個實體還可包括一或多個用於執行計算和執行自動化的電腦系統。舉例來說，實體914的先進製程控制模組可包括其中具有編碼的軟體指令的複數電腦硬體。電腦硬體可包括硬碟（hard drive）、隨身碟（flash drive）、唯讀記憶光碟（Compact Disc Read-Only Memory；CD-ROM）、隨機存取記憶體（Random Access Memory；RAM）、顯示裝置（例如：螢幕）、輸入/輸出裝置（例如：滑鼠和鍵盤）。可以用任何合適程式語言來編寫軟體指令，並且可以將軟體指令設計為執行特定任務。

積體電路製造系統900使得實體之間能夠互相交流，以用於積體電路（IC）製造以及IC製造的先進製程控制。在一個實施例中，先進製程控制包括根據測量結果調整可應用於相關晶圓的一個製程工具的製程條件、設定及/或配方。

在另一個實施例中，量測結果係根據基於製程品質及/或產品品質所確定的最佳取樣率，從處理過的晶圓的子集測量得出。在又一個實施例中，量測結果係根據基於製程品質及/或產品品質的各種特性（characteristic）所確定的最佳取樣場/點（optimal sampling field/point），從處理過的晶圓的子集的選定場和點測量得出。

IC製造系統900所提供的能力之一可以將協作和資訊能夠存取在如設計、工程和製程、量測和先進製程控制的這些領域中。IC製造系統900所提供的另一種能力可以在設備之間（例如在量測工具和製程工具之間）整合系統。這種整合使設備能夠協調其活動。舉例來說，整合量測工具和製程工具可以使製造資訊能夠更有效地合併到製程或先進製程控制（advanced processing control；APC）模組中，並且可以使來自線上（online）或以量測工具現場測量的晶圓資料整合在相關製程工具中。

第16圖是根據本揭露實施例的顯示修改IC佈局設計和根據修改後的IC設計佈局設計製造半導體裝置的方法1000的流程圖。方法1000包括操作1010，以接收積體電路（IC）佈局設計，積體電路（IC）佈局設計包括彼此鄰接的第一電路單元和第二電路單元。第一電路單元包含第一IC部件，並且第二電路單元包含第二IC部件。

方法1000包括操作1020，以確定當第一電路單元和第二電路單元鄰接在一起時，第一IC部件和第二IC部件之間的距離小於預定閾值。在一些實施例中，預定閾值是約3奈米。

方法1000包括操作1030，以修改IC佈局設計，使得在修改後的IC佈局設計中消除第一IC部件和第二IC部件之間的距離。在一些實施例中，操作1030包括在朝向第二IC部件的方向上擴大第一IC部件，並且在朝向第一IC部件的方向上擴大第二IC部件，直到第一IC部件和第二IC部件相互合併。在一些實施例中，擴大第一IC部件和擴大第二IC部件的操作是在不擴大其他IC部件的至少一個子集的情況下執行的。

在一些實施例中，操作1030包括加入連接第一IC部件和第二IC部件的補丁部件。補丁部件被配置以藉由用於製造第一IC部件和第二IC部件的相同的複數半導體製程來製造。在一些實施例中，補丁部件被配置以對角地連接第一IC部件和第二IC部件。

方法1000包括操作1040，以根據修改後的IC佈局設計製造IC。

在一些實施例中，第一電路單元包含第一源極/汲極接點；第一IC部件包括與第一源極/汲極接點直接相鄰的第一隔離結構；第二電路單元包含第二源極/汲極接點；以及第二IC部件包括與第二源極/汲極接點直接相鄰的第二隔離結構。

在一些實施例中，在修改IC佈局設計之後，合併的第一IC部件和第二IC部件共同跨越第一電路單元和第二電路單元之間的邊界。

在一些實施例中，第一電路單元包含第一電源軌區；第二電路單元包含第二電源軌區；第一IC部件位在第一電源軌區；以及第二IC部件位在第二電源軌區。

可以理解方法1000可以包括在操作1010至1040之前、期間或之後執行的進一步操作。舉例來說，方法1000可以包括從接收的IC佈局設計中識別第一電路單元中的第一電源軌區的操作；從接收的IC佈局設計中識別第二電路單元中的第二電源軌區的操作；識別第一電源軌區內的第一IC部件的操作；以及識別第二電源軌區中的第二IC部件的操作。為了簡單起見，此處不詳細討論這些額外操作。

第17圖是根據本揭露實施例的顯示製造半導體裝置的方法1100的流程圖。方法1100包括操作1110，以磊晶成長第一電路單元的第一源極/汲極，並且磊晶成長鄰接第一電路單元的第二電路單元的第二源極/汲極。

方法1100包括操作1120，以在第一源極/汲極和第二源極/汲極上方形成隔離層。

方法1100包括操作1130，以蝕刻第一開口和第二開口，第一開口和第二開口各自垂直延伸穿過隔離層，第一開口暴露第一源極/汲極，第二開口暴露第二源極/汲極。在蝕刻操作之後，隔離層的連續片段在俯視圖中延伸跨越第一電路單元和第二電路單元之間的邊界。在一些實施例中，在蝕刻期間，沒有蝕刻穿過第一開口和第二開口之間的隔離層的其他開口。

方法1100包括操作1140，使用導電材料填充第一開口和第二開口，從而在第一開口中形成第一源極/汲極接點，並且在第二開口中形成第二源極/汲極接點。

可以理解方法1100可以包括在操作1110至1140之前、期間或之後執行的進一步操作。舉例來說，方法1100可以包括接收佈局設計檔案的操作，其中佈局設計檔案指定蝕刻穿過第一開口和第二開口之間的隔離層的第三開口，第三開口在俯視圖中延伸跨越第一電路單元和第二電路單元之間的邊界。方法1100可以進一步包括藉由消除第三開口以至少部分地修改佈局設計檔案的操作。根據修改後的佈局設計檔案執行磊晶成長、形成隔離層、刻蝕和填充。其他額外操作可以包括形成冗餘閘極結構、磊晶成長源極/汲極部件、使用HKMG結構替換冗餘閘極結構、形成額外金屬化層等。為了簡單起見，此處不詳細討論這些額外操作。

先進的微影製程、方法和材料可以用於許多應用中，包括鰭式場效電晶體（FinFET）。舉例來說，鰭片可以被圖案化以在特徵之間產生相對接近的間距，上述揭露非常適合於此。此外，用於形成FinFET的鰭片的間隔物（也稱為心軸）可以根據上述揭露進行處理。還應理解上面討論的本揭露的各個方面可以應用於多通道裝置，例如環繞式閘極（GAA）裝置。在本揭露涉及鰭片結構或FinFET裝置的程度上，這樣的討論可以等同地應用於GAA裝置。

總而言之，本揭露涉及接收原始IC佈局設計，其中屬於鄰接的IC單元的某些IC部件之間的間距太小。本揭露接著修改接收到的原始IC佈局設計以產生新的佈局設計，其中消除了這種間距。這可以藉由擴大IC部件或藉由在IC部件之間實現補丁以將它們連接在一起來完成。接著使用修改後的IC佈局設計來製造實際的IC裝置。

本揭露可提供優於習知裝置的優點。然而，應理解此處並未討論所有優點，不同的實施例可以提供不同的優點，並且任何實施例都不需要特定的優點。一個優點是可以減少半導體製造中的缺陷。更詳細來說，根據原始IC佈局設計，IC部件之間的小間隙（例如：位在鄰接的IC單元的電源軌區中的隔離片段之間）可能會導致缺陷，例如捕獲的氣隙或電性短路。藉由消除IC部件之間跨越鄰接的IC單元之間的邊界的這種間隙，根據修改後的IC佈局設計製造的IC裝置將大抵沒有這種缺陷。此外，消除這種間隙意味著消除非功能性和不期望的金屬部件，這反過來又轉化為寄生電容的降低，因為這種非功能性金屬部件將用作寄生電容的電極。其他優點可以包括與現有製造製程（包括FinFET和GAA製程）的相容性以及實施的簡易性和低成本。

本揭露的一個方面涉及一種積體電路裝置。積體電路裝置包括第一電路單元，第一電路單元包括第一主動區；第一源極/汲極部件，設置在第一主動區上方；隔離層，設置在第一源極/汲極部件上方；以及第一源極/汲極接點，垂直延伸穿過隔離層，並且直接設置在第一源極/汲極部件上方。積體電路裝置包括第二電路單元，第二電路單元包括第二主動區；第二源極/汲極部件，設置在第二主動區上方；隔離層，設置在第二源極/汲極部件上方；以及第二源極/汲極接點，垂直延伸穿過隔離層，並且直接設置在第二源極/汲極部件上方。隔離層的連續片段跨越第一電路單元和第二電路單元之間的界面。

在一些實施例中，連續片段直接設置在第一源極/汲極部件和第二源極/汲極部件之間。

在一些實施例中，第一電路單元包括第一電源軌區。第二電路單元包括第二電源軌區。第一電源軌區直接鄰接第二電源軌區。隔離層的連續片段位在第一電源軌區和第二電源軌區中。

在一些實施例中，第一主動區和第二主動區在俯視圖中各自在第一方向上延伸。第一主動區和第二主動區在俯視圖中在第二方向上彼此分開。連續片段在俯視圖中在第二方向上跨越界面。

在一些實施例中，第一主動區和第二主動區在俯視圖中各自在第一方向上延伸。第一主動區和第二主動區在俯視圖中在第二方向上彼此分開。連續片段在俯視圖中在第一方向和第二方向之間的第三方向上跨越界面。

在一些實施例中，第一主動區和第二主動區在俯視圖中各自在第一方向上延伸。連續片段是隔離層的第一片段，第一片段具有在垂直於第一方向的第二方向上測量的第一尺寸。隔離層更包括與第一片段直接相鄰設置的第二片段。第二片段具有在第二方向上測量的第二尺寸。第一尺寸比第二尺寸大兩倍以上。

在一些實施例中，隔離層包括複數其他片段，並且將隔離層的最接近的兩個片段分開的距離大於或等於約3奈米。

本揭露的另一方面涉及一種積體電路裝置之修改方法。積體電路裝置之修改方法包括接收積體電路（IC）佈局設計，IC佈局設計包括彼此鄰接的第一電路單元和第二電路單元。第一電路單元包含第一IC部件，並且第二電路單元包含第二IC部件。當第一電路單元與第二電路單元鄰接在一起時，確定第一IC部件和第二IC部件之間的距離小於預定閾值。修改IC佈局設計，使得在修改後的IC佈局設計中消除第一IC部件和第二IC部件之間的距離。

在一些實施例中，積體電路裝置之修改方法更包括：根據修改後的IC佈局設計製造IC。

在一些實施例中，修改IC佈局設計的操作包括在朝向第二IC部件的方向上擴大第一IC部件，並且在朝向第一IC部件的方向上擴大第二IC部件，直到第一IC部件和第二IC部件相互合併。

在一些實施例中，第一IC部件和第二IC部件是包括複數其他IC部件的層的部件。擴大第一IC部件和擴大第二IC部件的操作是在不擴大其他IC部件的至少一個子集的情況下執行的。

在一些實施例中，修改IC佈局設計的操作包括加入連接第一IC部件和第二IC部件的補丁部件，其中補丁部件被配置以藉由用於製造第一IC部件和第二IC部件的相同的複數半導體製程來製造。

在一些實施例中，補丁部件被配置以對角地連接第一IC部件和第二IC部件。

在一些實施例中，第一電路單元包含第一源極/汲極接點。第一IC部件包括與第一源極/汲極接點直接相鄰的第一隔離結構。第二電路單元包含第二源極/汲極接點。第二IC部件包括與第二源極/汲極接點直接相鄰的第二隔離結構。

在一些實施例中，修改IC佈局設計的操作之後，合併的第一IC部件和第二IC部件共同跨越第一電路單元和第二電路單元之間的邊界。

在一些實施例中，積體電路裝置之修改方法更包括從接收的IC佈局設計中識別第一電路單元中的第一電源軌區；從接收的IC佈局設計中識別第二電路單元中的第二電源軌區；識別第一電源軌區內的第一IC部件；以及識別第二電源軌區中的第二IC部件。

在一些實施例中，預定閾值為約3奈米。

本揭露的又一方面涉及一種積體電路裝置之形成方法。積體電路裝置之形成方法包括磊晶成長第一電路單元的第一源極/汲極，並且磊晶成長鄰接第一電路單元的第二電路單元的第二源極/汲極。在第一源極/汲極和第二源極/汲極上方形成隔離層。蝕刻第一開口和第二開口，第一開口和第二開口各自垂直延伸穿過隔離層。第一開口暴露第一源極/汲極，並且第二開口暴露第二源極/汲極。在蝕刻後操作之後，隔離層的連續片段在俯視圖中延伸跨越第一電路單元和第二電路單元之間的邊界。使用導電材料填充第一開口和第二開口，從而在第一開口中形成第一源極/汲極接點，並且在第二開口中形成第二源極/汲極接點。

在一些實施例中，在蝕刻操作期間，沒有其他開口蝕刻穿過第一開口和第二開口之間的隔離層。

在一些實施例中，積體電路裝置之形成方法更包括：接受佈局設計檔案，其中佈局設計檔案指定蝕刻穿過第一開口和第二開口之間的隔離層的第三開口，第三開口在俯視圖中延伸跨越第一電路單元和第二電路單元之間的邊界；以及藉由消除第三開口以至少部分地修改佈局設計檔案。磊晶成長操作、形成隔離層的操作、蝕刻操作和填充操作是根據修改後的佈局設計檔案來執行的。

前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。

90:積體電路裝置 110:基板 120:主動區/鰭片結構 122:源極/汲極部件 130:隔離結構 140:閘極結構 150:環繞式閘極裝置 155:罩幕 160:閘極間隔物 165:覆蓋層 170:奈米結構 175:介電內部間隔物 180:源極/汲極接點 185:層間介電質 A-A’:切割線 200:積體電路裝置 220:隔離層 240:蝕刻製程 250:源極/汲極接點溝槽 280:源極/汲極接點形成製程 300:源極/汲極接點 320:源極/汲極通孔形成製程 330:源極/汲極通孔 350:介電層 120A:主動區 120B:主動區 220A:隔離片段 220B:隔離片段 220C:隔離片段 220D:隔離片段 220E:隔離片段 220F:隔離片段 330A:源極/汲極通孔 330B:源極/汲極通孔 400:原始積體電路佈局設計 410:積體電路單元 411:積體電路單元 430:電源軌區 431:電源軌區 450:邊界、界面 470:距離、垂直距離 B-B’:切割線 490:溝槽 500:修改後的積體電路佈局設計 460:尺寸 461:尺寸 600:原始積體電路佈局設計 610:對角距離 700:修改後的積體電路佈局設計 720A:補丁 720B:補丁 720C:補丁 800:靜態隨機存取記憶體單元 PU1:上拉電晶體、電晶體 PU2:上拉電晶體、電晶體 PD1:下拉電晶體、電晶體 PD2:下拉電晶體、電晶體 PG1:傳輸閘電晶體、電晶體 PG2:傳輸閘電晶體、電晶體 SN1:第一儲存節點 SNB1:互補第一儲存節點 WL:字元線 BL:位元線 BLB::互補位元線 Vcc:電源電壓 Vss:電壓 900:積體電路製造系統 902:實體 904:實體 906:實體 908:實體 910:實體 912:實體 914:實體 916:實體 918:通訊網路 N:實體 1000:方法 1010~1040:操作 1100:方法 1110~1140:操作

本揭露實施例可透過閱讀以下之詳細說明以及範例並配合相應之圖式以更詳細地了解。需要注意的是，依照業界之標準操作，各種特徵部件並未依照比例繪製。事實上，為了清楚論述，各種特徵部件之尺寸可以任意地增加或減少。 第1A圖是根據本揭露的各個方面的鰭式場效電晶體（Fin Field-Effect Transistor；FinFET）形式的IC裝置的透視圖。 第1B圖是根據本揭露的各個方面的是FinFET形式的IC裝置的平面俯視圖。 第1C圖是根據本揭露的各個方面的環繞式閘極（gate all around；GAA）裝置形式的IC裝置的透視圖。 第2圖、第3圖、第4圖、以及第5圖是根據本揭露的各個方面的在各個製造站點的IC裝置的剖面側視圖。 第6圖根據本揭露的各個方面顯示了原始IC佈局設計的俯視圖。 第7圖是根據本揭露的各個方面的在製造站點的IC裝置的剖面側視圖。 第8圖根據本揭露的各個方面顯示了修改後的IC佈局設計的俯視圖。 第9圖和第10圖是根據本揭露的各個方面的在各個製造站點的IC裝置的剖面側視圖。 第11圖根據本揭露的各個方面顯示了原始IC佈局設計的俯視圖。 第12圖根據本揭露的各個方面顯示了修改後的IC佈局設計的俯視圖。 第13圖根據本揭露的各個方面顯示了修改後的IC佈局設計的俯視圖。 第14圖是根據本揭露的各個方面的靜態隨機存取記憶體（static random-access memory；SRAM）單元的電路示意圖。 第15圖是根據本揭露的各個方面的製造系統的示意圖。 第16圖和第17圖根據本揭露的各個方面各自顯示了方法的流程圖。

無

120A:主動區

120B:主動區

220A:隔離片段

220B:隔離片段

220C:隔離片段

220D:隔離片段

220E:隔離片段

220F:隔離片段

330A:源極/汲極通孔

330B:源極/汲極通孔

410:積體電路單元

411:積體電路單元

430:電源軌區

431:電源軌區

450:邊界、界面

460:尺寸

461:尺寸

500:修改後的積體電路佈局設計

B-B’:切割線

Claims (10)

1. 一種積體電路裝置，包括：一第一電路單元，包括；一第一主動區；一第一源極/汲極部件，設置在上述第一主動區上方；一隔離層，設置在上述第一源極/汲極部件上方；以及一第一源極/汲極接點，垂直延伸穿過上述隔離層，並且直接設置在上述第一源極/汲極部件上方；以及一第二電路單元，包括：一第二主動區；一第二源極/汲極部件，設置在上述第二主動區上方；上述隔離層，設置在上述第二源極/汲極部件上方；以及一第二源極/汲極接點，垂直延伸穿過上述隔離層，並且直接設置在上述第二源極/汲極部件上方，其中上述第一主動區和上述第二主動區在一俯視圖中各自在一第一方向上延伸，其中上述隔離層的一連續片段跨越上述第一電路單元和上述第二電路單元之間的一界面，其中上述連續片段是上述隔離層的一第一片段，上述第一片段具有在垂直於上述第一方向的一第二方向上測量的一第一尺寸，其中上述隔離層更包括與上述第一片段直接相鄰設置的一第二片段，其中上述第二片段具有在上述第二方向上測量的一第二尺寸，以及 其中上述第一尺寸與上述第二尺寸不同。
2. 如請求項1之積體電路裝置，其中：上述第一主動區和上述第二主動區在上述俯視圖中各自在上述第一方向上延伸；上述第一主動區和上述第二主動區在上述俯視圖中在上述第二方向上彼此分開；以及上述連續片段在上述俯視圖中在第二方向上跨越上述界面。
3. 如請求項1之積體電路裝置，其中：上述第一主動區和上述第二主動區在上述俯視圖中各自在上述第一方向上延伸；上述第一主動區和上述第二主動區在上述俯視圖中在上述第二方向上彼此分開；以及上述連續片段在上述俯視圖中在上述第一方向和上述第二方向之間的一第三方向上跨越上述界面。
4. 如請求項1之積體電路裝置，其中：上述第一尺寸比上述第二尺寸大兩倍以上。
5. 一種積體電路裝置之修改方法，包括：接收一積體電路(IC)佈局設計，上述IC佈局設計包括彼此鄰接的一第一電路單元和一第二電路單元，其中上述第一電路單元包含一第一IC部件，並且上述第二電路單元包含一第二IC部件；當上述第一電路單元與上述第二電路單元鄰接在一起時，確定上述第一IC部件和上述第二IC部件之間的一距離小於一預定閾值；以及 修改上述IC佈局設計，使得在修改後的上述IC佈局設計中消除上述第一IC部件和上述第二IC部件之間的上述距離。
6. 如請求項5之積體電路裝置之修改方法，其中上述修改上述IC佈局設計的操作包括在朝向上述第二IC部件的一方向上擴大上述第一IC部件，並且在朝向上述第一IC部件的一方向上擴大上述第二IC部件，直到上述第一IC部件和上述第二IC部件相互合併。
7. 如請求項6之積體電路裝置之修改方法，其中：上述第一IC部件和上述第二IC部件是包括複數其他IC部件的層的部件；以及上述擴大上述第一IC部件和上述擴大上述第二IC部件的操作是在不擴大上述其他IC部件的至少一個子集的情況下執行的。
8. 如請求項5之積體電路裝置之修改方法，其中上述修改上述IC佈局設計的操作包括加入連接上述第一IC部件和上述第二IC部件的一補丁部件，其中上述補丁部件被配置以藉由用於製造上述第一IC部件和上述第二IC部件的相同的複數半導體製程來製造。
9. 如請求項8之積體電路裝置之修改方法，其中上述補丁部件被配置以對角地連接上述第一IC部件和上述第二IC部件。
10. 一種積體電路裝置之形成方法，包括：磊晶成長一第一電路單元的一第一源極/汲極，並且磊晶成長鄰接上述第一電路單元的一第二電路單元的一第二源極/汲極；在上述第一源極/汲極和上述第二源極/汲極上方形成一隔離層；蝕刻一第一開口和一第二開口，上述第一開口和上述第二開口各自垂直延伸穿過上述隔離層，上述第一開口暴露上述第一源極/汲極，上述第二開口暴露上 述第二源極/汲極，其中在上述蝕刻操作之後上述隔離層的一連續片段在一俯視圖中延伸跨越上述第一電路單元和上述第二電路單元之間的一邊界；以及使用一導電材料填充上述第一開口和上述第二開口，從而在上述第一開口中形成一第一源極/汲極接點，並且在上述第二開口中形成一第二源極/汲極接點。

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