CN117727761A - 半导体装置 - Google Patents

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Abstract

本发明公开一种半导体装置，其包括基底、隔离结构、第一栅极结构、第二栅极结构、第一条状接触结构、第一栅极接触结构与第二栅极接触结构。基底包括第一主动区与第二主动区分别沿第一方向延伸。第一栅极结构、第二栅极结构与第一条状接触结构分别沿第二方向延伸。第一栅极接触结构与第二栅极接触结构分别设置于第一条状接触结构于第一方向上的两相对侧，且第一栅极接触结构与第二栅极接触结构于第二方向上设置于第一主动区与第二主动区之间。第一栅极接触结构于第二方向上的长度与第二栅极接触结构于第二方向上的长度小于隔离结构于第二方向上的长度。

Description

半导体装置
本申请是中国发明专利申请(申请号：201910767617.9，申请日：2019年08月20日，发明名称：半导体装置)的分案申请。
技术领域
本发明涉及一种半导体装置，尤其是涉及一种具有条状接触结构的半导体装置。
背景技术
标准单元是一组或多组的晶体管相互结构，用来提供布林逻辑功能(例如AND、OR、XOR、XNOR)或存储功能(触发器或锁存器)。随着先进制作工艺技术(例如鳍状晶体管FinFet技术)的发展，标准单元布局的设计也有所不同。然而，缩小标准单元的所占面积对于集成电路的整体布局设计或/及电性表现上会有正面帮助，故如何通过标准单元中的布局设计来缩小标准单元所占面积为相关业界所努力的方向之一。
发明内容
本发明提供了一种半导体装置，利用将栅极接触结构与条状接触结构相邻设置，由此达到缩小半导体装置尺寸的效果。
本发明的一实施例提供一种半导体装置，包括一基底、一隔离结构、一第一栅极结构、一第二栅极结构、一第一条状接触结构、一第一栅极接触结构以及一第二栅极接触结构。基底包括一第一主动区与一第二主动区，且第一主动区与第二主动区分别沿一第一方向延伸。隔离结构设置于第一主动区与第二主动区之间。第一栅极结构、第二栅极结构以及第一条状接触结构分别沿一第二方向延伸且设置于第一主动区、第二主动区以及隔离结构上。第一条状接触结构于第一方向上设置于第一栅极结构与第二栅极结构之间。第一栅极接触结构设置于第一栅极结构上且与第一栅极结构电连接。第二栅极接触结构设置于第二栅极结构上且与第二栅极结构电连接。第一栅极接触结构与第二栅极接触结构分别设置于第一条状接触结构于第一方向上的两相对侧，且第一栅极接触结构与第二栅极接触结构于第二方向上设置于第一主动区与第二主动区之间。第一栅极接触结构于第二方向上的长度以及第二栅极接触结构于第二方向上的长度小于隔离结构于第二方向上的长度。
附图说明
图1为本发明第一实施例的半导体装置的上视示意图；
图2为本发明第一实施例的半导体装置的电路示意图；
图3为沿图1中A-A’剖线所绘示的剖视图；
图4为沿图1中B-B’剖线所绘示的剖视图；
图5为沿图1中C-C’剖线所绘示的剖视图；
图6为本发明另一实施例的半导体装置的示意图；
图7为本发明第二实施例的半导体装置的示意图；
图8为本发明第三实施例的半导体装置的上视示意图；
图9为沿图8中D-D’剖线所绘示的剖视图；
图10为沿图8中E-E’剖线所绘示的剖视图；
图11为沿图8中F-F’剖线所绘示的剖视图；
图12为沿图8中G-G’剖线所绘示的剖视图；
图13为本发明第四实施例的半导体装置的示意图；
图14为本发明第五实施例的半导体装置的示意图。
主要元件符号说明
10 基底
21 界面层
22 栅极介电层
23 阻障层
24 功函数层
25 栅极材料层
26 栅极盖层
30 间隙壁
32 外延结构
34 硅化物层
36 硅化物层
40 介电层
101-105 半导体装置
A1 第一主动(有源)区
A2 第二主动区
D1 第一方向
D2 第二方向
D3 第三方向
DL 虚置导线
G1-G2 栅极
GC1 第一栅极接触结构
GC2 第二栅极接触结构
GC3 第三栅极接触结构
GC4 第四栅极接触结构
GS1 第一栅极结构
GS2 第二栅极结构
GS3 第三栅极结构
GS4 第四栅极结构
INV1 第一反相器
INV2 第二反相器
IS 隔离结构
L1-L8 导线
M1 图案化导电层
SC1 第一条状接触结构
SC2 第二条状接触结构
SC3 第三条状接触结构
SD11第一源极/漏极区
SD12第二源极/漏极区
SD21第一源极/漏极区
SD22第二源极/漏极区
T1 第一晶体管
T2 第二晶体管
V1-V7 开口
具体实施方式
以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。
在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。
用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
用语“蚀刻”在本文中通常用来描述用以图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。例如，应该理解的是，蚀刻硅的方法通常包括在硅上面图案化一光致抗蚀剂层，然后从未被光致抗蚀剂层保护的区域去除硅。因此，在蚀刻过程完成后，被光致抗蚀剂层保护的区域的硅可留下。然而，在另一些实施例中，蚀刻也可以包括未使用光致抗蚀剂的方法，但在蚀刻过程完成后也可留下至少一部分的被蚀刻材料。
上面的说明可用来从区分“蚀刻”及“移除”。当“蚀刻”一材料，该材料的至少一部分在蚀刻结束后可被保留。与此相反的是，当“移除”材料时，基本上所有的材料可在过程中被除去。然而，在一些实施例中，“移除”可被认为是一个广义的用语而包括蚀刻。
在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
请参阅图1至图5。图1所绘示为本发明第一实施例的半导体装置的上视示意图，图2为本实施例的半导体装置的电路示意图，图3为沿图1中A-A’剖线所绘示的剖视图，图4为沿图1中B-B’剖线所绘示的剖视图，而图5为沿图1中C-C’剖线所绘示的剖视图。如图1以及图3至图5所示，本实施例提供一半导体装置101，半导体装置101包括一基底10、一隔离结构IS、一第一栅极结构GS1、一第二栅极结构GS2、一第一条状接触结构SC1、一第一栅极接触结构GC1以及一第二栅极接触结构GC2。基底10包括一第一主动区A1与一第二主动区A2，且第一主动区A1与第二主动区A2分别沿一第一方向D1延伸。隔离结构IS设置于第一主动区A1与第二主动区A2之间。第一栅极结构GS1、第二栅极结构GS2以及第一条状接触结构SC1分别沿一第二方向D2延伸，且第一栅极结构GS1、第二栅极结构GS2以及第一条状接触结构SC1均设置于第一主动区A1、第二主动区A2以及隔离结构IS上。第一条状接触结构SC1于第一方向D1上设置于第一栅极结构GS1与第二栅极结构GS2之间。第一栅极接触结构GC1设置于第一栅极结构GS1上且与第一栅极结构GS1电连接。第二栅极接触结构GC2设置于第二栅极结构GS2上且与第二栅极结构GS2电连接。第一栅极接触结构GC1与第二栅极接触结构GC2分别设置于第一条状接触结构SC1于第一方向D1上的两相对侧，且第一栅极接触结构GC1与第二栅极接触结构GC2于第二方向D2上设置于第一主动区A1与第二主动区A2之间。第一栅极接触结构GC1于第二方向D2上的长度以及第二栅极接触结构GC2于第二方向D2上的长度均小于隔离结构IS于第二方向D2上的长度。通过将第一栅极接触结构GC1与第二栅极接触结构GC2分别设置于第一条状接触结构SC1的两相对侧的配置方式，可简化半导体装置101的布局设计或/及缩小半导体装置101的所占面积。
进一步说明，在一些实施例中，基底10可包括半导体基底例如硅基底、外延硅基底、硅锗基底、碳化硅基底或绝缘层覆硅(silicon-on-insulator，SOI)基底，但并不以此为限。隔离结构IS可由单层或多层的绝缘材料例如氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料所形成，而隔离结构IS可包括一浅沟槽隔离(shallow trench isolation，STI)结构或其他适合的隔离结构，用以于半导体基底中定义出多个互相分离的主动区(例如第一主动区A1与第二主动区A2)。换句话说，第一主动区A1与第二主动区A2可分别包括基底10中的半导体材料，但并不以此为限。此外，在一些实施例中，第一主动区A1与第二主动区A2可分别为鳍状结构自基底10向上(例如沿图1中所示的第三方向D3)延伸，而隔离结构IS可设置于相邻的鳍状结构之间。在本实施例中，第一主动区A1与第二主动区A2可分别沿第一方向D1延伸，而隔离结构IS可于第二方向D2上位于第一主动区A1与第二主动区A2之间，且第二方向D2可大体上与第一方向D1正交，但并不以此为限。
在一些实施例中，第一栅极结构GS1与第二栅极结构GS2可分别包括栅极材料以及栅极介电层(未绘示于图1至图5中)位于栅极材料与基底10之间。栅极材料可包括金属材料、非金属材料例如多晶硅或其他适合的导电材料，而栅极介电层可包括氧化物层例如氧化硅层或其他适合的介电材料例如高介电常数的介电材料。此外，第一栅极结构GS1与第二栅极结构GS2的侧壁上可形成有间隙壁30，而位于第一栅极结构GS1与第二栅极结构GS2之间的主动区中可形成有源极/漏极区。在一些实施例中，间隙壁30可包括单层或多层的绝缘材料例如氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料，而上述的源极/漏极区可包括一掺杂区、一外延结构(例如图4所示的外延结构32)或其他适合型态的源极/漏极结构。此外，源极/漏极区、第一栅极结构GS1以及第二栅极结构GS2上可分别形成有硅化物层34与硅化物层36，但并不以此为限。硅化物层34与硅化物层36可分别包括导电的金属硅化物材料例如钴-金属硅化物(cobalt-silicide)、镍-金属硅化物(nickel-silicide)或其他适合的金属硅化物。硅化物层34可位于第一条状接触结构SC1与外延结构32之间，而第一条状接触结构SC1可通过硅化物层34而与外延结构32电连接。硅化物层36可分别位于第一栅极接触结构GC1与第一栅极结构GS1之间以及第二栅极接触结构GC2与第二栅极结构GS2之间，第一栅极接触结构GC1可通过硅化物层36而与第一栅极结构GS1电连接，且第二栅极接触结构GC2可通过硅化物层36而与第二栅极结构GS2电连接。
在一些实施例中，第一栅极接触结构GC1、第二栅极接触结构GC2与第一条状接触结构SC1可分别包括阻障层(未绘示)以及位于阻障层上的导电材料(未绘示)，但并不以此为限。在一些实施例中，也可视需要以其他类型的导电结构来分别形成第一栅极接触结构GC1、第二栅极接触结构GC2与第一条状接触结构SC1。上述的阻障层可包括氮化钛、氮化钽或其他适合的阻障材料，而上述的导电材料可包括电阻率相对较低的材料例如铜、铝、钨等，但并不以此为限。在一些实施例中，第一栅极接触结构GC1与第一条状接触结构SC1于第一方向D1上的距离以及第二栅极接触结构GC2与第一条状接触结构SC1于第一方向D1上的距离可小于或等于12纳米，由此可尽量缩小半导体装置101的所占面积。此外，第一栅极接触结构GC1以及第二栅极接触结构GC2于基底10的一厚度方向(例如第三方向D3)上未与第一主动区A1以及第二主动区A2重叠。换句话说，与第一条状接触结构SC1相邻设置的第一栅极接触结构GC1以及第二栅极接触结构GC2可设置于隔离结构IS之上而未设置于主动区上。在一些实施例中，第一主动区A1与第二主动区A2之间可未设置其他的主动区，而仅有隔离结构IS以及设置于隔离结构IS上的其他部件位于第一主动区A1与第二主动区A2之间。
在一些实施例中，半导体装置101可还包括一介电层40、一第一开口(例如开口V1)、一第二开口(例如开口V2)、一开口V3、一第一导线(例如导线L1)以及一导线L2。介电层40设置于第一栅极接触结构GC1、第二栅极接触结构GC2以及第一条状接触结构SC1上。介电层40可包括单层或多层的介电材料例如氧化硅、氮化硅、氮氧化硅或其他适合的介电材料，而导线可包括电阻率相对较低的导电材料例如铜、铝、钨等，但并不以此为限。开口V1可贯穿第一栅极接触结构GC1上的介电层40且暴露出第一栅极接触结构GC1的一部分，开口V2可贯穿第二栅极接触结构GC2上的介电层40且暴露出第二栅极接触结构GC2的一部分，而开口V3可贯穿第一条状接触结构SC1上的介电层40且暴露出第一条状接触结构SC1的一部分。此外，导线L1与导线L2可设置于介电层40上且分别沿第一方向D1延伸。导线L1的一部分可设置于第一栅极接触结构GC1上，且导线L1可通过开口V1与第一栅极接触结构GC1电连接。此外，在一些实施例中，导线L1的另一部分可设置于第二栅极接触结构GC2上，导线L1可通过开口V2与第二栅极接触结构GC2电连接，且第一栅极结构GS1可通过第一栅极接触结构GC1、导线L1以及第二栅极接触结构GC2而与第二栅极结构GS2电连接。导线L2的一部分可设置于第一条状接触结构SC1上，且导线L2可通过开口V3与第一条状接触结构SC1电连接。在一些实施例中，上述的导线(例如导线L1与导线L2)可部分设置于开口(例如开口V1、开口V2或开口V3)中，或者可于开口中形成连接插塞(未绘示)，而导线可与连接插塞电连接，且导线可通过连接插塞与栅极接触结构或条状接触结构电连接，但并不以此为限。
在一些实施例中，半导体装置101可还包括两个第三栅极结构GS3、四个第三栅极接触结构GC3、两个第二条状接触结构SC2、两个第三条状接触结构SC3、两个开口V4、两个开口V5、一导线L3、一导线L4以及多条虚置导线DL。各第三栅极结构GS3可沿第二方向D2延伸且设置于第一主动区A1、第二主动区A2以及隔离结构IS上。在一些实施例中，两个第三栅极结构GS3可位于半导体装置101在第一方向D1上的两端，而第三栅极结构GS3可被视为虚置(dummy)栅极结构，但并不以此为限。在一些实施例中，第一栅极结构GS1、第二栅极结构GS2以及第三栅极结构GS3可由相同制作工艺一并形成而具有相同的组成、相同的宽度以及相等的间距，但并不以此为限。第三栅极接触结构GC3可分别部分设置于第三栅极结构GS3并与第三栅极结构GS3电连接。在一些实施例中，第三栅极接触结构GC3可与第一栅极接触结构GC1以及第二栅极接触结构GC2以相同制作工艺一并形成而具有相同的组成，但并不以此为限。各第二条状接触结构SC2可沿第二方向D2延伸且至少部分设置于第一主动区A1上，而各第三条状接触结构SC3可沿第二方向D2延伸且至少部分设置于第二主动区A2上。两个第二条状接触结构SC2可于第一方向D1上分别设置于第三栅极结构GS3与第一栅极结构GS1之间以及设置于第三栅极结构GS3与第二栅极结构GS2之间，而两个第三条状接触结构SC3可于第一方向D1上分别设置于第三栅极结构GS3与第一栅极结构GS1之间以及设置于第三栅极结构GS3与第二栅极结构GS2之间。此外，第二条状接触结构SC2于第二方向D2上的长度以及第三条状接触结构SC3于第二方向D2上的长度可分别小于第一条状接触结构SC1于第二方向D2上的长度。
此外，上述的介电层40可还设置于第三栅极接触结构GC3、第二条状接触结构SC2以及两个第三条状接触结构SC3上，两个开口V4可分别贯穿位于第二条状接触结构SC2上的介电层40，两个开口V5可分别贯穿位于第三条状接触结构SC3上的介电层40，而导线L3可通过开口V4与第二条状接触结构SC2电连接，且导线L4可通过开口V5与第三条状接触结构SC3电连接。通过本实施例的布局设计，上述之导线L1、导线L2、导线L3以及导线L4可均沿第一方向D1延伸而互相平行设置。此外，导线L1、导线L2、导线L3以及导线L4之间可视需要设置虚置导线DL，而虚置导线DL可视设计需要而为电性浮置(floating)或连接至一电压源。在一些实施例中，导线L1、导线L2、导线L3、导线L4以及虚置导线DL可由相同制作工艺一并形成而具有相同的结构(例如可分别为一图案化导电层M1的一部分)，但并不以此为限。值得说明的是，由于导线L1、导线L2、导线L3、导线L4以及虚置导线DL可沿同一方向延伸，故可利用多重图案化制作工艺例如自对准双重图案化(self-aligned double patterning，SADP)制作工艺来形成彼此之间的间距较小的导线L1、导线L2、导线L3、导线L4以及虚置导线DL，而此方式也有助于缩小半导体装置101的所占面积。
此外，如图1中所示的半导体装置101的布局设计可被视为一标准单元(standardcell)，此标准单元中可具有一组或多组的晶体管结构，用以提供所需的操作功能。如图1至图5所示，在一些实施例中，设置于第一主动区A1上的第一栅极结构GS1以及设置于第一主动区A1上的第二栅极结构GS2可为一第一晶体管T1的一栅极G1，设置于第二主动区A2上的第一栅极结构GS1以及设置于第二主动区A2上的第二栅极结构GS2可为一第二晶体管T2的一栅极G2，且第一晶体管T1的栅极G1与第二晶体管T2的栅极G2可通过位于隔离结构IS上的第一栅极结构GS1与第二栅极结构GS2而形成电连接。此外，第一条状接触结构SC1可与第一晶体管T1的一第一源极/漏极区SD11(例如上述的外延区32)以及第二晶体管T2的一第一源极/漏极区SD21(例如形成于第二主动区A2中的一外延区，未绘示)电连接，第二条状接触结构SC2可与第一晶体管T1的一第二源极/漏极区SD12(例如形成于第一主动区A1中的另一外延区32)电连接，而第三条状接触结构SC3可与第二晶体管T2的一第二源极/漏极区SD22(例如形成于第二主动区A2中的另一外延区，未绘示)电连接。在一些实施例中，半导体装置101可被视为一反相器(inverter)，例如一第一反相器INV1，而第一晶体管T1可为第一反相器INV1中的P型晶体管，且第二晶体管T2可为第一反相器INV1中的N型晶体管，但并不以此为限。
如图1所示，在一些实施例中，第一栅极接触结构GC1于第二方向D2上的长度可大体上等于第一栅极接触结构GC1于第一方向D1上的长度，且第二栅极接触结构GC2于第二方向D2上的长度可大体上等于第二栅极接触结构GC2于第一方向D1上的长度。换句话说，第一栅极接触结构GC1与第二栅极接触结构GC2于半导体装置101的上视图中可具有正方形、圆形或其他适合的形状。此外，第一栅极接触结构GC1于第二方向D2上的长度以及第二栅极接触结构GC2于第二方向D2上的长度可小于导线L1与虚置导线DL于第二方向D2上的节距(pitch)。上述的节距可等于导线L1与相邻的虚置导线DL之间的间距加上导线L1于第二方向D2上的宽度，但并不以此为限。换句话说，与导线L1相邻的虚置导线DL于第三方向D3上并未与第一栅极接触结构GC1以及第二栅极接触结构GC2重叠。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件系以相同的标号进行标示，以利于各实施例间互相对照。
请参阅图6。图6所绘示为本发明另一实施例的半导体装置的示意图。如图6所示，与上述第一实施例不同的地方在于，本实施例的第一栅极结构GS1与第二栅极结构GS2可分别包括一界面层21、一栅极介电层22、一阻障层23、一功函数层24、一栅极材料层25以及一栅极盖层26。界面层21可包括氧化硅或其他适合的介电材料。栅极介电层22可包括一高介电常数(high-k)介电层例如氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafniumsilicon oxide，HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al2O3)、氧化钽(tantalum oxide，Ta2O5)、氧化锆(zirconiumoxide，ZrO2)或其他适合的高介电常数材料。阻障层23与功函数层24可分别包括氮化钽(tantalum nitride，TaN)、氮化钛(titanium nitride，TiN)、碳化钛(titanium carbide，TiC)、铝钛合金(titanium aluminide，TiAl)、碳化钛铝(titanium aluminum carbide，TiAlC)或其他适合的N型或/及P型功函数材料。栅极材料层25可包括一低电阻金属材料例如铝、钨、铜、钛铝合金或其他适合的低电阻金属导电材料。栅极盖层26可包括氮化硅、氮碳化硅或其他适合的绝缘材料。值得说明的是，上述的本实施例的第一栅极结构GS1与第二栅极结构GS2的组成方式也可视需要应用于本发明的其他实施例中。
请参阅图7。图7所绘示为本发明第二实施例的半导体装置102的示意图。如图7所示，与上述第一实施例不同的地方在于，本实施例的第一栅极接触结构GC1以及第二栅极接触结构GC2可于第一方向D1上错位排列设置。换句话说，本实施例的第一栅极接触结构GC1以及第二栅极接触结构GC2可未于第一方向D1上彼此互相对齐设置，由此可降低因为第一栅极接触结构GC1与第一条状接触结构SC1之间的距离以及第二栅极接触结构GC2与第一条状接触结构SC1之间的距离过近而导致的负面影响。此外，本实施例的半导体装置102可包括一第二导线(例如导线L5)设置于介电层40上且沿第一方向D1延伸，且导线L5的一部分可设置于第二栅极接触结构GC2上，且导线L5可通过开口V2与第二栅极接触结构GC2电连接。换句话说，本实施例的第一栅极接触结构GC1以及第二栅极接触结构GC2可于第一方向D1上错位排列设置，且第一栅极接触结构GC1以及第二栅极接触结构GC2可分别与不同的导线电连接。值得说明的是，由于本发明的第一栅极接触结构GC1以及第二栅极接触结构GC2于上视图中的面积相对较小，故即使第一栅极接触结构GC1以及第二栅极接触结构GC2于第一方向D1上错位排列设置仍可不影响图7中所示的半导体装置102的标准单元面积大小。在一些实施例中，第一栅极接触结构GC1于第二方向D2上的长度以及第二栅极接触结构GC2于第二方向D2上的长度可小于导线L1与导线L5于第二方向D2上的节距。上述的节距可等于导线L1与导线L5之间的间距加上导线L1于第二方向D2上的宽度，或者上述的节距可等于导线L1与导线L5之间的间距加上导线L2于第二方向D2上的宽度，但并不以此为限。在一些实施例中，半导体装置102可被视为一反相器，例如一第二反相器INV2，但并不以此为限。
请参阅图8至图12。图8所绘示为本发明第三实施例的半导体装置103的上视示意图，图9为沿图8中D-D’剖线所绘示的剖视图，图10为沿图8中E-E’剖线所绘示的剖视图，图11为沿图8中F-F’剖线所绘示的剖视图，而图12为沿图8中G-G’剖线所绘示的剖视图。如图8至图12所示，与上述第二实施例不同的地方在于，本实施例的半导体装置103可还包括一第四栅极结构GS4、一第四栅极接触结构GC4、一导线L6、一导线L7、一导线L8、一开口V6以及一开口V7。第四栅极结构GS4可沿第二方向D2延伸且设置于第一主动区A1、第二主动区A2以及隔离结构IS上。此外，第四栅极结构GS4可在第一方向D1上位于第一栅极结构GS1与第三栅极结构GS3之间。在一些实施例中，第一栅极结构GS1、第二栅极结构GS2、第三栅极结构GS3以及第四栅极结构GS4可由相同制作工艺一并形成而具有相同的组成、相同的宽度以及相等的间距，但并不以此为限。第四栅极接触结构GC4可部分设置于第四栅极结构GS4并与第四栅极结构GS4电连接。在一些实施例中，第四栅极接触结构GC4可与第一栅极接触结构GC1以及第二栅极接触结构GC2以相同制作工艺一并形成而具有相同的组成，但并不以此为限。
此外，本实施例的半导体装置103可包括三个第二条状接触结构SC2分别设置于第一栅极结构GS1与第四栅极结构GS4之间、第四栅极结构GS4与第三栅极结构GS3之间以及第二栅极结构GS2与第三栅极结构GS3之间，且半导体装置103可包括三个第三条状接触结构SC3分别设置于第一栅极结构GS1与第四栅极结构GS4之间、第四栅极结构GS4与第三栅极结构GS3之间以及第二栅极结构GS2与第三栅极结构GS3之间，但并不以此为限。本实施例的介电层40可设置于第一栅极接触结构GC1、第二栅极接触结构GC2、第三栅极接触结构GC3、第四栅极接触结构GC4、第一条状接触结构SC1、第二条状接触结构SC2以及第三条状接触结构SC3上。开口V6可贯穿第四栅极接触结构GC4上的介电层40且暴露出第四栅极接触结构GC4的一部分，而开口V7可贯穿第一条状接触结构SC1上的介电层40且暴露出第一条状接触结构SC1的一部分。此外，导线L6、导线L7与导线L8可设置于介电层40上且分别沿第一方向D1延伸。导线L6的一部分可设置于第四栅极接触结构GC4上，且导线L6可通过开口V6与第四栅极接触结构GC4电连接。此外，导线L6的另一部分可设置于第二栅极接触结构GC2上，且导线L6可通过开口V2与第二栅极接触结构GC2电连接。换句话说，第二栅极结构GS2与第四栅极结构GS4可通过第二栅极接触结构GC2、导线L6以及第四栅极接触结构GC4而形成电连接。导线L7可通过开口V3以及开口V4而分别与第一条状接触结构SC1以及第二条状接触结构SC2电连接，故第一条状接触结构SC1可通过导线L7而与一个第二条状接触结构SC2电连接。导线L8可部分设置于位于第二主动区A2上的第一条状接触结构SC1上，且导线L8可通过开口V7与第一条状接触结构SC1电连接。本实施例之导线L1、导线L6、导线L7、导线L8以及虚置导线DL可由相同制作工艺一并形成而具有相同的结构(例如可分别为图案化导电层M1的一部分)，但并不以此为限。
此外，本实施例的半导体装置103可为一反相器，而通过使导线L1、导线L2、导线L3、导线L4以及虚置导线DL可沿同一方向延伸以及将第一栅极接触结构GC1与第二栅极接触结构GC2分别设置于第一条状接触结构SC1的两相对侧的配置方式，可简化半导体装置103对应的标准单元的布局设计或/及缩小标准单元的所占面积。
请参阅图13与图1。图13所绘示为本发明第四实施例的半导体装置104的示意图。如图13与图1所示，本实施例的半导体装置104可包括多个第一反相器INV1彼此相连而构成一环形振荡器(ring oscillator)。举例来说，两个或两个以上的第一反相器INV1可沿第一方向D1排列设置，相邻的第一反相器INV1可共用一个第三栅极结构GS3，且第一主动区A1、第二主动区A2、导线L1、导线L2、导线L3、导线L4以及虚置导线DL可被于第一方向D1上重复排列设置的多个第一反相器INV1所共用而形成环形振荡器。换句话说，第一反相器INV1可为图13中所示的环形振荡器的一部分，但本发明并不以此为限。在一些实施例中，第一反相器INV1也可被应用于构成其他功能的半导体结构。
请参阅图14与图7。图14所绘示为本发明第五实施例的半导体装置105的示意图。如图14与图7所示，本实施例的半导体装置105可包括多个第二反相器INV2彼此相连而构成一环形振荡器。两个或两个以上的第二反相器INV2可沿第一方向D1排列设置，相邻的第二反相器INV2可共用一个第三栅极结构GS3，且第一主动区A1、第二主动区A2、导线L1、导线L2、导线L3、导线L4、导线L5以及虚置导线DL可被于第一方向D1上重复排列设置的多个第二反相器INV2所共用而形成环形振荡器。
综上所述，在本发明的半导体装置中，可利用将栅极接触结构与连接至不同源极/漏极区的条状接触结构相邻设置，由此简化半导体装置对应的标准单元的布局设计或/及缩小标准单元所占面积。此外，于此标准单元中对应栅极接触结构以及条状接触结构的多条导线也可因此沿同一方向延伸，由此可简化相关的布局设计并可利用多重图案化制作工艺来形成间距较小的导线，故可更进一步缩小标准单元的所占面积。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (18)

1.一种半导体装置，其特征在于，包括：
基底，包括：
第一主动区，沿第一方向延伸；以及
第二主动区，沿该第一方向延伸；
隔离结构，设置于该第一主动区与该第二主动区之间；
第一栅极结构，沿第二方向延伸且设置于该第一主动区、该第二主动区以及该隔离结构上；
第二栅极结构，沿该第二方向延伸且设置于该第一主动区、该第二主动区以及该隔离结构上；
第一源极/漏极区，设置于该第一栅极结构与该第二栅极结构之间的主动区中；以及
第一条状接触结构，沿该第二方向延伸且于该第一方向上设置于该第一栅极结构与该第二栅极结构之间，其中该第一条状接触结构设置于该第一主动区、该第二主动区以及该隔离结构上，且该第一条状接触结构与该第一源极/漏极区电连接。
2.如权利要求1所述的半导体装置，还包括：
第一栅极接触结构，设置于该第一栅极结构上且与该第一栅极结构电连接；以及
第二栅极接触结构，设置于该第二栅极结构上且与该第二栅极结构电连接，其中该第一栅极接触结构与该第二栅极接触结构分别设置于该第一条状接触结构于该第一方向上的两相对侧，且该第一栅极接触结构与该第二栅极接触结构于该第二方向上设置于该第一主动区与该第二主动区之间，其中该第一栅极接触结构于该第二方向上的长度以及该第二栅极接触结构于该第二方向上的长度小于该隔离结构于该第二方向上的长度。
3.如权利要求2所述的半导体装置，其中该第二方向与该第一方向正交。
4.如权利要求2所述的半导体装置，其中该第一栅极接触结构以及该第二栅极接触结构于该基底的一厚度方向上未与该第一主动区以及该第二主动区重叠。
5.如权利要求2所述的半导体装置，其中该第一栅极接触结构以及该第二栅极接触结构设置于该隔离结构之上，且该第一主动区与该第二主动区之间未设置主动区。
6.如权利要求2所述的半导体装置，其中该第一栅极接触结构于该第二方向上的该长度等于该第一栅极接触结构于该第一方向上的长度，且该第二栅极接触结构于该第二方向上的该长度等于该第二栅极接触结构于该第一方向上的长度。
7.如权利要求2所述的半导体装置，还包括：
介电层，设置于该第一栅极接触结构、该第二栅极接触结构以及该第一条状接触结构上；
第一开口，贯穿该第一栅极接触结构上的该介电层且暴露出该第一栅极接触结构的一部分；
第二开口，贯穿该第二栅极接触结构上的该介电层且暴露出该第二栅极接触结构的一部分；以及
第一导线，设置于该介电层上且沿该第一方向延伸，其中该第一导线的一部分设置于该第一栅极接触结构上，且该第一导线通过该第一开口与该第一栅极接触结构电连接。
8.如权利要求7所述的半导体装置，其中该第一导线的另一部分设置于该第二栅极接触结构上，该第一导线通过该第二开口与该第二栅极接触结构电连接，且该第一栅极结构通过该第一栅极接触结构、该第一导线以及该第二栅极接触结构而与该第二栅极结构电连接。
9.如权利要求7所述的半导体装置，还包括：
第二导线，设置于该介电层上且沿该第一方向延伸，其中该第二导线的一部分设置于该第二栅极接触结构上，且该第二导线通过该第二开口与该第二栅极接触结构电连接。
10.如权利要求9所述的半导体装置，其中该第一栅极接触结构于该第二方向上的该长度以及该第二栅极接触结构于该第二方向上的该长度小于该第一导线与该第二导线于该第二方向上的节距。
11.如权利要求2所述的半导体装置，其中该第一栅极接触结构与该第一条状接触结构于该第一方向上的距离以及该第二栅极接触结构与该第一条状接触结构于该第一方向上的距离小于或等于12纳米。
12.如权利要求1所述的半导体装置，其中设置于该第一主动区上的该第一栅极结构以及设置于该第一主动区上的该第二栅极结构包括第一晶体管的栅极，设置于该第二主动区上的该第一栅极结构以及设置于该第二主动区上的该第二栅极结构包括第二晶体管的栅极，且该第一晶体管的该栅极与该第二晶体管的该栅极电连接。
13.如权利要求12所述的半导体装置，其中该第一条状接触结构与该第一晶体管的第一源极/漏极区以及该第二晶体管的第一源极/漏极区电连接。
14.如权利要求13所述的半导体装置，还包括
第二条状接触结构，沿该第二方向延伸且至少部分设置于该第一主动区上，其中该第二条状接触结构与该第一晶体管的第二源极/漏极区电连接，且该第二条状接触结构于该第二方向上的长度小于该第一条状接触结构于该第二方向上的长度。
15.如权利要求13所述的半导体装置，还包括
第三条状接触结构，沿该第二方向延伸且至少部分设置于该第二主动区上，其中该第三条状接触结构与该第二晶体管的第二源极/漏极区电连接，且该第三条状接触结构于该第二方向上的长度小于该第一条状接触结构于该第二方向上的长度。
16.如权利要求12所述的半导体装置，其中该第一晶体管为反相器中的P型晶体管，而该第二晶体管为该反相器中的N型晶体管。
17.如权利要求16所述的半导体装置，其中该反相器为环形振荡器的一部分。
18.如权利要求2所述的半导体装置，其中该第一栅极接触结构以及该第二栅极接触结构于该第一方向上错位排列设置。
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