CN105702568A - 静态随机存取存储器的制造方法与半导体装置的制造方法 - Google Patents

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Abstract

本发明提供一种静态随机存取存储器与半导体装置的制造方法,该静态随机存取存储器的制造方法包括提供一基板；于基板上,形成一第一虚拟图案；沿着第一虚拟图案的至少一侧壁,形成一第一间隙壁；移除第一虚拟图案；以及借由移除未被第一间隙壁覆盖的部分上述基板,形成静态随机存取存储器的一第一鳍状物。本发明的优点在于不受光刻工艺的固有限制的局限,而能够缩减结构的尺寸。

Description

静态随机存取存储器的制造方法与半导体装置的制造方法
本申请是于2010年06月13日提交的申请号为201010206632.5的名称为“静态随机存取存储器的制造方法与半导体装置的制造方法”的发明专利申请的分案申请。
技术领域
本发明涉及半导体装置的系统与方法，尤其涉及静态随机存取存储器(SRAMs)的系统与方法。
背景技术
随着半导体装置(例如静态随机存取存储器)的尺寸缩减至32纳米以下，使用“鳍状物(fin)”所形成的多个沟道区的鳍式场效应晶体管(FinFETs)已经比较标准的平版式晶体管(planartransistor)更为流行。鳍式场效应晶体管可借由鳍状物的上表面与侧壁来提供更大的沟道宽度。借由使用鳍式场效应晶体管的设计，可以抑制或减少今人困扰的短沟道效应，例如临界电极的变动或过大的漏极漏电流，以便得到更有效率的装置。
然而，在鳍式场效应晶体管(FinFETs)的使用上已经遇到了一些问题。传统上用来形成鳍状物与重叠于鳍状物上方的栅极电极的标准光刻技术(1ithographictechniques)已变成不是鳍式场效应晶体管(FinFETs)的主要工艺技术。随着鳍式场效应晶体管的尺寸愈来愈小，光刻工艺所相关的基本限制会局限它在形成鳍状物与栅极电极上的可用性。换言之，而光刻工艺会受到自我的限制，而无法随着所要制造的鳍式场效应晶体管尺寸变小而缩减尺寸。
因此，需要一种新的工艺，以便符合未来鳍式场效应晶体管尺寸进一步缩减的要求。
发明内容
有鉴于此，本发明提供了使用虚拟层与间隙壁来制造静态随机存取存储单元的布局，用以解决前述的公知问题。
本发明提供一种静态随机存取存储器的制造方法，包括提供一基板；于基板上，形成一第一虚拟图案；沿着第一虚拟图案的至少一侧壁，形成一第一间隙壁；移除第一虚拟图案；以及借由移除未被第一间隙壁覆盖的部分上述基板，形成静态随机存取存储器的一第一鳍状物。
本发明提供一种半导体装置的制造方法，包括提供一鳍状物；于鳍状物上，形成一栅极介电层以及一栅极电极层；于栅极电极层上，形成一第一虚拟图案；沿着第一虚拟图案的多个侧壁，形成多个第一间隙壁；保留第一间隙壁并移除第一虚拟图案；以及使用第一间隙壁作为一光掩模，图案化栅极介电层与栅极电极层。
本发明也提供一种半导体装置的制造方法，包括提供一基板；图案化上述基板，用以形成多个鳍状物；于鳍状物上，形成一栅极电极层；以及图案化栅极电极层，以形成多个栅极电极。其中上述图案化基板的步骤包括于基板上，形成一第一虚拟图案；沿着第一虚拟图案的多个侧壁，形成多个第一间隙壁；移除第一虚拟图案；以及移除基板露出的部分。上述图案化栅极电极层的步骤包括于栅极电极层上，形成一第二虚拟图案；沿着第二虚拟图案的多个侧壁，形成多个第二间隙壁；移除第二虚拟图案；以及移除基板露出的部分。
本发明的优点在于不受光刻工艺的固有限制的局限，而能够缩减结构的尺寸。
附图说明
本发明能够以实施例伴随所附附图而被理解，所附附图也为实施例的一部分。本领域普通技术人员应能知悉本发明专利保护范围应被宽广地认定以涵括本发明的实施例及其变型，其中：
图1为本发明的存储器装置的一实施例；
图2A至图2I为形成鳍状物的一实施例的步骤流程图。
图3A至图3M为形成半导体装置的一实施例的步骤流程图。
图4为使用三个虚拟图案形成鳍状物的一实施例。
图5A至图5C分别为单端口静态随机存取存储器的电路图、虚拟层的俯视图与接线图。
图6A至图6C分别为偶端口静态随机存取存储器的电路图、虚拟层的俯视图与阵列图。
本发明实施例的一系列工艺剖面图及实施例的各种变化将讨论如下。在数个实施例之间，相似的标记将用以标示相似的元件。
其中，附图标记说明如下：
100：存储器装置；101：第一通栅晶体管(passgatetransistor)；
105：第一拉高晶体管；109：第一拉低晶体管；
107：第二拉高晶体管；111：第二拉低晶体管；
115：第二通栅晶体管；202：基板；
207：第一虚拟层；209：第二虚拟层；
211：第一间隙壁；213：存储单元；
215、217：鳍状物；219、601：不连续部分；
301：栅极介电层；303：栅极电极层；
305：第三虚拟层；307：第二间隙壁；
309：栅极电极；311：栅极介电层；
313、315、317、319、321、323、325、327、329、331、333、335、603、605、607：插塞；
401：第四虚拟图案；403：第五虚拟图案；
405：第六虚拟图案；501：第三通栅晶体管；
503：第四通栅晶体管；505：第三拉低晶体管；
507：第四拉低晶体管；500：读取端口；
505：读取位线；511：第五拉低晶体管；
513：第四通栅晶体管；Vcc：电源导线；
WL：字线；BL；位线；
RBL：互补位线；Vss：接地导线；
w1：第一宽度；w2：第二宽度；
w3：第三宽度；w4：第四宽度；
d1：第一距离；d2：第二距离；
l2：第二长度；l3：第三长度；
l4：第四长度；l5：第五长度；
l6：第六长度；h1：第一高度。
具体实施方式
在下面的说明中会讨论优选实施例的做法与使用。不管如何，本发明所提供的概念被受肯定在于具有创造性及适用性且可实现在各式各样的具体环境中。具体实施方式的讨论仅会对本发明的做法及使用的实施方法作描述，但不会局限本发明的范围。
本发明的实施例是以静态随机存取存储器的存储单元的布局来说明，但本发明的实施例也可以应用至其它元件的布局。
请参考图1，图1为本发明的实施例中一存储器装置100的示意图。一第一拉高晶体管105、一第一拉低晶体管109、一第二拉高晶体管107与一第二拉低晶体管111电性连接构成两个交叉耦接的反相器。第一拉低晶体管109与第一拉高晶体管105的漏极电性连接至第二拉低晶体管111与第二拉高晶体管107的栅极，而第二拉低晶体管111与第二拉高晶体管107的漏极电性连接至第一拉低晶体管109与第一拉高晶体管105的栅极。
存储器装置100也包括一第一通栅晶体管101以及一第二通栅晶体管115。于一实施例中，通栅晶体管(例如第一通栅晶体管101与第二通栅晶体管115)的栅极长度会长于拉低装置(例如第一拉低晶体管109或第一拉低晶体管111)。通栅晶体管的栅极连接至用以控制存储器装置100的存取动作的字线WL，以便读取或写入存储单元(这些功能将说明如后)。第一通栅晶体管101连接至一位线BL，而第二通栅晶体管115连接至一互补位线RBL。第一通栅晶体管101、第一拉高晶体管105与第一拉低晶体管109连接至一共同节点，而第二通栅晶体管115、第二拉高晶体管107与第二拉低晶体管111连接至一共同节点。
于图1所示的实施例中，于高电压被施加于字线WL上将第一通栅晶体管101与第二通栅晶体管115导通时，存储器装置100则会进行写入。由于第一、第二通栅晶体管101与115导通，所以位线BL与互补位线RBL则可对存储器装置100进行写入。
于高电压被施加于字线WL上将第一通栅晶体管101与第二通栅晶体管115导通时，此实施例的存储器装置100也可进行读取。由于第一、第二通栅晶体管101与115导通，所以位线BL与互补位线RBL也可对存储器装置100进行读取。
图2A为一半导体基板202的一剖面图。基板202可为一本体硅(bulksilicon)基板、掺杂或未掺杂的基板、或绝缘层覆硅(SOI)基板的一有源层。一般而言，绝缘层覆硅(SOI)基板为一层半导体材料，例如硅、锗(germanium)、硅锗、绝缘层覆硅、绝缘层覆硅锗(SGOI)或其组合。基板202也可为其它基板，例如多层式基板(multi-layeredsubstrates)、梯度基板(gradientsubstrates)或混合式方向基板(hybridorientationsubstrate)。
图2B与图2C分别为第一虚拟层(dummylayer)207、第二虚拟层209与第一间隙壁211的剖面图与俯视图。第一虚拟层207与第二虚拟层209形成，以便定义出之后所要形成的鳍状物215(将于图2F中说明)的尺寸。第一虚拟层207与第二虚拟层209互相地垂直，并具有相同的第一宽度w1，第一宽度w1在0.02μm至0.2μm之间，例如0.8μm。此外，第一虚拟层207与第二虚拟层209相距一第一距离d1，第一距离d1在0.05μm至1μm之间，例如0.1μm。在本实施例中，第一虚拟层207与第二虚拟层209可视分别视为一第一虚拟图案与一第二虚拟图案，但不限定于此。
第一虚拟层207与第二虚拟层209是借由图案化一第一初始介电层(未图示)所形成，而此第一初始介电层是使用一适当的工艺(例如化学气相沉积(CVD)、等离子体激发式化学气相沉积(PECVD)...等等)所形成。第一初始介电层可由一介电材料(例如氧化物、氮化物、氮氧化硅或其组合物...等等)所构成，且其厚度大约为至之间，例如在第一初始介电层形成之后，便可对第一初始介电层进行图案化，以便形成第一虚拟层207与第二虚拟层209。此图案化步骤可借由适当的光掩模与去除步骤，例如光刻与蚀刻步骤，但不限定于此，也可使用任何其它适合的步骤。
第一间隙壁211是沿着第一虚拟层207与第二虚拟层209的侧壁而形成。第一间隙壁211可借由在之前所形成的结构上进行覆盖式沉积(blanketdepositing)，形成一间隙壁层(未图示)所得到。间隙壁层可包括氮化硅、氮氧化物、碳化硅、氮氧化物、氧化物…等等，也可由一般的工艺方法所制成，例如化学气相沉积、等离子体激发式化学气相沉积、溅镀或其它已知的方法。间隙壁层其厚度大约为至之间，例如约接着，借由各向异性地蚀刻且移除前述结构的水平表面上的间隙壁层，用以形成第一间隙壁211。
图2C为欲制造的存储器装置100中的一存储单元213的俯视图。如图所示，存储单元213以虚线来表示。然而，要注意的是，存储单元213的边界并非用以解读成最终的产品。相反地，存储单元213仅用以定义出所设计的存储器阵列的基本构成单元。一般而言，存储器装置具有一个或多个存储器阵列。存储单元213可被重复设置任何次数(例如千次、十万次、百万次、千万次，或更多)，用以构成能够存储存不同数据量的存储器。存储单元213具有第二宽度w2，第二宽度w2在0.05μm至0.3μm之间，例如0.2μm，并且存储单元213具有第二长度l2，第二长度l2在0.1μm至1μm之间，例如0.5μm。
图2D与图2E分别为形成第一间隙壁211后且移除第一虚拟层207与第二虚拟层209之后的剖面图与俯视图。于此实施例中，第一虚拟层207与第二虚拟层209使用湿式蚀刻来移除，但也可以使用其它适当的蚀刻技术，例如干式蚀刻。举例而言，若第一虚拟层207与第二虚拟层209是由氧化硅所形成，则可使用蚀刻液，例如氢氟酸(HF)，以便移除第一虚拟层207与第二虚拟层209，而不会明显地移除第一间隙壁211。
借由形成此形状的第一间隙壁211，第一间隙壁211则可不用使用光刻(lithography)工艺及其固有限制下形成。由于第一间隙壁211的光刻工艺可以略过，所以第一间隙壁211可不局限于光刻工艺固有的限制。相较于使用光刻工艺所允许的尺寸，不局限于光刻工艺的固有限制将可以形成更小尺寸的第一间隙壁211。
图2F与图2G分别为形成鳍状物215于基板202(如图2D所示)的剖面图与俯视图。于此实施例中，由第一虚拟层207与第二虚拟层209定义出的第一间隙壁211用以作为一光掩模，以便在每个第一间隙壁211之下形成鳍状物215。鳍状物215的形成方式为保护基板202中将会变成鳍状物215的部分，同时使用干式蚀刻(例如反应式离子蚀刻；RIE)移除基板202未受到保护的部分。此移除步骤可以持续进行直到鳍状物215具有一第一高度h1，第一高度h1在至之间，例如图2H与图2I分别为移除第一间隙壁211并蚀刻鳍状物215中的两个以形成不连续的鳍状物217的剖面图与俯视图。第一间隙壁211可使用对间隙壁有选择性的一湿式蚀刻来移除，以便在移除第一间隙壁211时不会明显地移除其它露出的材料。举例而言，若第一间隙壁211的材料为氮化硅，则可使用硝酸H3NO4作为蚀刻液，以便选择性地移除第一间隙壁211。然而，移除第一间隙壁211也可使用其它适当的移除工艺来完成，例如使用额外的光刻步骤来选择性移除第一间隙壁211。
此外，图2I显示鳍状物215中的两个被图案化成不连续的鳍状物217(以虚线219来表示其不连续)。不连续的鳍状物217在形成存储单元213中的存储器装置100是有助益的，这使得在不需要的地方就不会有连续的鳍状物215。在此流程中，若缩减尺寸并未像形成鳍状物215一样重要，则鳍状物215的图案化步骤可使用与前述相似的流程来进行，或者使用适当的光掩模与移除步骤来进行，例如光刻技术与蚀刻技术。在一实施例中，不连续的鳍状物217所具有的不连续部分大约在0.02μm至1μm之间，例如0.5μm。
或者是说，不连续的鳍状物217的图案化步骤可在鳍状物215的形成步骤中，借由在形成鳍状物215之前，移除位于不连续部分219内的鳍状物215上的第一间隙壁211来实行。由于第一间隙壁211已经移除，在形成鳍状物215时，位在不连续部分内的鳍状物215将会被移除，以便同时形成鳍状物215与不连续的鳍状物217。
鳍状物215与不连续的鳍状物217之间可选择性地设置一介电材料(未图示)，例如氧化物，用以进一步将这些鳍状物状结构相互地隔离。在一实施例中，此介电材料可使用化学气相沉积来沉积，并接着使用化学机械研磨(CMP)研磨至鳍状物215的高度。平坦化完成之后，则可借由一湿式蚀刻去除部分介电材料，使得鳍状物215与不连续的鳍状物217延伸出介电材料，以便后续的工艺。
图3A与图3B分别为形成一栅极介电层301、一栅极电极层303以及一第三虚拟层305的剖面图与俯视图，其中图3A为图3B中沿线段A-A’的剖面图与俯视图。栅极介电层301可借由热氧化法(thermaloxidation)、化学气相沉积、溅镀或其他已知形成栅极介电材料的方法来形成。根据形成栅极介电层的技术不同，于鳍状物215上方的栅极介电层301的厚度可与于鳍状物215侧壁上的栅极介电层的厚度不同。栅极介电层301的材质可为氧化硅、氮氧化硅或高K介电材料(highKdielectric)或其组合，并且其厚度约在至之间，例如栅极介电层301的材质也可为高电容率(highpermittivity；high-K)材料，例如氧化镧(La2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、氧化锆(ZrO2)或其组合，并且其厚度约在至之间，例如或更少。在本实施例中，第三虚拟层305可视为一第三虚拟图案。
栅极电极层303形成于栅极介电层301之上。栅极电极层303包括一导电材料，且择自于多晶硅、多晶硅锗、金属氮化物(metallicnitrides)、金属硅化物(metallicsilicides)、金属氧化物(metallicoxides)或金属材料。举例而言，金属氮化物包括氮化钨、氮化钼、氮化钛、氮化钽。举例而言，金属硅化物(metallicsilicides)包括硅化钨、硅化钛、硅化钴、硅化镍、硅化铂、硅化铒或其组合物。举例而言，金属氧化物(metallicoxides)包括氧化钌、氧化铟锡或其组合物。举例而言，金属材料包括钨、钛、铝、钼、铜、镍、铂...等等。
栅极电极层303可借由化学气相沉积、溅镀沉积法或其他已知形成沉积导电材料的方法来形成。栅极电极层303的厚度约在至之间。栅极电极层303通常会具有不平坦的上表面，并且可在图案化栅极电极层303之前或在蚀刻栅极之前进行平坦化。此阶段可在或不在栅极电极层303产生离子。举例而言，可借由离子注入技术在栅极电极层303中产生离子。
第三虚拟层305形成于栅极电极层303之上，用以定义出最后所需的栅极电极。第三虚拟层305具有多个边缘，用以覆盖位于存储单元213内的鳍状物215与不连续的鳍状物217的每一个的一部分。举例而言，存储单元213具有大约为0.2μm的一第二宽度w2，而第三虚拟层305在第一、第二所需栅极电极(将于图3G与图3H中进一步说明)之间具有一第三宽度w3，第三宽度w3大约在0.02μm至为0.3μm之间，例如为0.07μm。
第三虚拟层305的材质可与第一虚拟层207和第二虚拟层209相似，并且使用相似的工艺所形成。举例而言，第三虚拟层305的形成方式为借由沉积一初始介电层(未图示)，接着使用一光掩模与蚀刻工艺对初始介电层图案化，而得到所需的图案，其中初始介电层可为单一材质或多种材质的组合。然而，这些材质与工艺步骤为说明之用，并非以限定本发明，故也可使用其它适用的方法来形成第三虚拟层305。
图3C与图3D分别为沿着第三虚拟层305形成第二间隙壁307的剖面图与俯视图，其中图3C为图3D中沿线段A-A’的剖面图与俯视图。第二间隙壁307的材质可与第一间隙壁211(如图2B中所述)相似，并且使用相似的工艺所形成。举例而言，第二间隙壁307的形成方式为借由使用化学气相沉积进行覆盖式沉积以形成一一间隙层(未图示)，并接着各向异性地蚀刻此间隙层，用以形成第二间隙壁307，其中此间隙层的材质可为氮化硅、二氧化硅...等等。
图3E与图3F分别为移除第二间隙壁307之间的第三虚拟层305的剖面图与俯视图，其中图3E为图3F中沿线段A-A’的剖面图与俯视图。与第一虚拟层207和第二虚拟层209相似，第三虚拟层305也可使用湿式蚀刻来移除，但也可使用其它适当的蚀刻方式来移除，例如干式蚀刻。举例而言，但非用以限定本发明，若第三虚拟层305是由氧化硅所构成，则可使用氢氟酸(HF)作为蚀刻液来移除第三虚拟层305，而不会明显地移除第二间隙壁307。
借由形成此形状的第二间隙壁307(与第一间隙壁211的形成方式相似)，可以不用使用光刻(lithography)工艺。由于可以不使用光刻工艺，所以第二间隙壁307的尺寸可以不受光刻工艺的限制。因此，相较于使用光刻工艺所允许的尺寸，第二间隙壁307可以具有更小尺寸。
图3G与图3H为分别将栅极电极层303与栅极介电层301(如图3A至图3E所示)图案化成栅极电极309与栅极介电层311的剖面图与俯视图，其中图3G为图3H中沿线段A-A’的剖面图与俯视图。栅极电极层303与栅极介电层301是以第二间隙壁307作为光掩模之下进行移除，以便将第二间隙壁307的宽度将转移至其下方的栅极电极309与栅极介电层311。栅极电极309与栅极介电层311具有一第四宽度w4，第四宽度w4大约在0.05μm至为0.3μm之间，例如为0.15μm。
图3I与图3J为分别为由栅极电极309与栅极介电层311移除第二间隙壁307的剖面图与俯视图，其中图3I为图3J中沿线段A-A’的剖面图与俯视图。第二间隙壁307的移除与第一间隙壁211相似(如图2H至图2I中所述)，可使用对间隙壁材质有选择性的一湿式蚀刻来移除，以便在移除间隙壁时不会明显地移除其它露出的材料。举例而言，若第二间隙壁307的材料为氮化硅，则可使用硝酸H3NO4作为蚀刻液，以便选择性地移除第二间隙壁307。然而，第二间隙壁307的移除也可使用其它适当的移除工艺来完成，同时能够留住栅极电极309与栅极介电层311。
存储器装置100也可借由形成永久(permanent)间隙壁(未图示)、源/漏区域(未图示)以及硅化物接点(未图示)加以完成。永久间隙壁形成在栅极电极309的两侧(opposingsides)之上，并且通常是以覆盖式沉积形成一间隙层(未图示)在之前形成的结构之上。永久的间隙壁的材质包括氮化硅、氮氧化物、碳化硅(SiC)、氮氧化硅、氧化物...等等，并且可用化学气相沉积、等离子体激发式化学气相沉积、溅镀或其它已知的方法来形成。接着，对永久间隙壁进行图案化，例如利用各向异性地蚀刻移除上述结构的水平表面上的间隙壁层。
借由注入适当的杂质(dopants)补充(complement)鳍状物215内的杂质，源/漏极区域形成于鳍状物215被露出的部分中。举例而言，P型的杂质，例如硼、镓、铟...等等，用以形成PMOS装置，而N型的杂质，例如磷、砷、锑...等等，用以形成NMOS装置。使用栅极电极309与永久间隙壁作为光掩模对源/漏极区域进行注入。要注意的是本领域普通技术人员也了解仍有多种其它多种工艺、步骤可用以形成这些源/漏极区域。举例而言，本领域普通技术人员也了解使用不同的间隙壁与信号线可进行多种注入技术，用以形成适用于一特定目的的具有特定形状或特定特性的源/漏极区域。
在源/漏极区域形成之后，也可进行一个可选择的硅化步骤(silicideprocess)，用以沿着鳍状物215的一个或多个侧壁与上表面，形成硅化物接点于源/漏极区域上方。硅化物接点可包括镍、钴、铂或铒，用以降低接点的肖特基势垒高(Schottkybarrierheight)。然而，其它常见的材料(例如钛、钯...等等)也是可以使用。如公知所了解，硅化技术(silicidation)借由覆盖式沉积形成一适当金属层之后，再进行一回火步骤(annealingstep)来实现，其中回火步骤是用以使金属与其下方露出的硅进行反应。接着，借由一选择性的蚀刻步骤，将未反应的金属层移除。硅化物接点的厚度大约在5nm至50nm之间。
图3K为图案化栅极电极309与第一通栅晶体管101、第二通栅晶体管115、第一拉高晶体管105、第一拉低晶体管109、第二拉高晶体管107、第二拉低晶体管111的电性接点的俯视图。栅极电极309被图案化，用以分区隔出不同的晶体管，例如区隔第二通栅晶体管115与第一拉高晶体管105。为了分隔栅极电极309且形成这六个晶体管于鳍状物215与不连续的鳍状物217之上，栅极电极309也可使用一光掩模与移除步骤(例如光刻光掩模与蚀刻)加以图案化。
如图3K中所示，第一拉高晶体管105的源极借由插塞313电性连接至电源导线Vcc，第二拉高晶体管107的源极借由插塞315电性连接至电源导线Vcc。第一拉低晶体管109的源极借由插塞317电性连接至接地导线Vss，第一拉低晶体管109的漏极借由鳍状物215电性连接至第一通栅晶体管101的漏极。第二拉低晶体管111的源极借由插塞319电性连接至接地导线Vss，第二拉低晶体管111的漏极借由鳍状物215电性连接至第二通栅晶体管115的漏极。
第一通栅晶体管101的源极借由插塞321电性连接至位线BL(如图1所示)，第一通栅晶体管101借由鳍状物215将位线BL电性耦接至第一拉低晶体管109的漏极。第一通栅晶体管101的栅极电极309借由插塞321电性连接至字线WL。
如图3K中所示的电性连接，第二通栅晶体管115的源极借由插塞325电性耦接至互补位线RBL(如图1所示)，第二通栅晶体管115借由鳍状物215将位线RBL电性耦接至第二拉低晶体管111的漏极。第二通栅晶体管115的栅极电极309借由插塞327电性连接至字线WL。
第一拉高晶体管105的漏极、第一拉低晶体管109的漏极、第一通栅晶体管101的漏极、第二拉高晶体管107的栅极电极309与第二拉低晶体管111的栅极电极309借由内连线(intra-cell)(未图示)与插塞329与331电性耦接。同样地，第二拉高晶体管107的漏极、第二拉低晶体管111的漏极、第二通栅晶体管115的漏极、第一拉高晶体管105的栅极电极309与第一拉低晶体管109的栅极电极309借由内连线(未图示)与插塞333与335电性耦接。内连线可由铜所构成，但也可包括钨、铝钨合金、铝、耐热金属(refractorymetal)、金属化合物、金属硅化物或其组合...等等。
图3L表示存储单元213的阵列，每一存储单元213包括单一个存储器装置100。为了清楚的说明本发明，图3L仅显示出二行与二列的存储单元213，然而行与列的数目可为任意数目，且通常一个完整功能的装置会使用多于两行与两列的存储单元。如图所示，不连续的鳍状物217延伸于两个不同的存储单元213之间，而鳍状物215伸延跨过更多的存储单元，例如4个存储单元213或更多个。
图3M示出连接至存储器装置100的位线BL、字线WL、接地导线Vss与电源导线Vcc。如图所示，位线BL、电源导线Vcc、鳍状物215以及不连续的鳍状物217相互平行，而字线WL、接地导线Vss、鳍状物215以及不连续的鳍状物217相互垂直，但字线WL与接地导线Vss和栅极电极209相互平行。
图4为使用单独的第四虚拟图案401用以形成两个不连续的鳍状物217的另一实施例。于此实施例中，第四虚拟图案401的侧壁使用类似与图2A至图2I中所示的流程，为了第一拉高晶体管105与第二拉高晶体管107，沿着其侧壁形成两个不连续的鳍状物217。在此实施例中，第四虚拟图案401具有一第二长度l2以及一第四宽度w4，第二长度l2大约在0.05μm至为1μm之间，约为0.1μm，而第四宽度w4，大约在0.05μm至为0.3μm之间，约为0.2μm。
此外，一第五虚拟图案403以及一第六虚拟图案405可设置于存储单元213的相对两侧(oppositeends)。于此实施例中，部分的第五虚拟图案403设置于存储单元213之内，而第五虚拟图案403的另一部分位于存储单元213之外(例如位于一相邻的存储单元213之内)。同样地，第六虚拟图案405部分地设置于存储单元213之内，且部分地设置存储单元213之外(例如位于一相邻的存储单元213之内)。于此实施例中，第五虚拟图案403与第六虚拟图案405均用以形成一单独的鳍状物215，一个为使用第五虚拟图案403所产生的鳍状物215，一个为使用第六虚拟图案405所产生的鳍状物215，且单一个鳍状物215为使用第四虚拟图案401所产生的两条不连续的鳍状物217的总合。
当第五虚拟图案403与第六虚拟图案405用以形成一单独的鳍状物215时，第五虚拟图案403与第六虚拟图案405具有一第三长度l3，第三长度l3大约在0.04μm至为0.6μm之间，约为0.12μm。此外，第五虚拟图案403与第六虚拟图案405均与第四虚拟图案401相距一第二距离d2，第二距离d2大约在0.05μm至为1μm之间，约为0.1μm。此间隔可使得整个存储单元213具有更小的间隙。
图5A至图5C分别为一单端口静态随机存取存储器的电路图、虚拟层的俯视图与接线图，其中上述单端口静态随机存取存储器包括十个晶体管。于此实施例中，第三通栅晶体管501与第一通栅晶体管101并联连接，第四通栅晶体管503与第二通栅晶体管115并联连接，第三拉低晶体管505与第一拉低晶体管109并联连接，第四拉低晶体管507与第二拉低晶体管111并联连接。
图5B所示的实施例中，第五虚拟图案403与第六虚拟图案405均用以形成单一存储单元213中的两个鳍状物215(而不是图4所示的每一个用以形成单一个鳍状物)，使得总共有四个鳍状物215与两个不连续的鳍状物217位于存储单元213之内。于此实施例中，第五虚拟图案403与第六虚拟图案405均具有一第四长度l4，第四长度l4在0.01μm至为0.2μm之间，约为0.04μm。
图5C说明此实施例中多个晶体管的连接。如图所示，第三通栅晶体管501与第一通栅晶体管101共用同一个栅极电极309，并且第四通栅晶体管504与第二通栅晶体管115也共用同一个栅极电极309。此外，第三拉低晶体管505与第一拉低晶体管109共用同一个栅极电极309，并且第四拉低晶体管507与第二拉低晶体管111也共用同一个栅极电极309。
以6A至图6C分别为一偶端口(two-port)静态随机存取存储器的电路图、虚拟层的俯视图与接线图，其中此偶端口静态随机存取存储器包括八个晶体管。于图6A所示，第二拉低晶体管111连接至一读取端口500，而此读取端口500包括串联连接于接地导线Vss与一读取位线505之间的一第五拉低晶体管511以及一第四通栅晶体管513。于此实施例中，位线BL与互补位线RBL用以对存储器装置100进行写入，而读取端口500则用以对存储器装置100进行读取。
于图6B所示的实施例中，第五虚拟图案403用以形成存储单元213中的单一个鳍状物215，而第六虚拟图案405用以形成存储单元213中的两个个鳍状物215(而不是图4所示的每一个用以形成单一个鳍状物)，最后共有五个鳍状物215位于存储单元213之内。于此实施例中，第五虚拟图案403具有一第五长度l5，第五长度l5在0.04μm至为0.6μm之间，约为0.12μm。第六虚拟图案405具有一第六长度l6，第六长度l6在0.04μm至为0.4μm之间，约为0.1μm。
图6C为形成且图案化偶端口(two-port)静态随机存取存储器的栅极电极309的俯视图，其中该偶端口静态随机存取存储器包括八个晶体管。如图所示，两个不连续部分(于图6C以虚线601来表示)位于同一条栅极电极309中，中，以便分隔出第四通栅晶体管513、第二通栅晶体管115与第一拉高晶体管105的栅极电极309。此外，第五拉低晶体管511的源极借由插塞603电性连接至接地导线Vss第五拉低晶体管511与第三通栅晶体管503共用同一个漏极，并且第四通栅晶体管513具有一漏极借由插塞604连接至读取位线505。第四通栅晶体管513的栅极电极309借由插塞607连接至字线WL。
虽然本发明以优选实施例揭示如上，但并非用以限制本发明。此外，本领域普通技术人员应能知悉本发明专利保护范围应被宽广地认定以涵括本发明所有实施例及其变型。举例而言，任何数目的虚拟图案均可用以形成不同的鳍状物、栅极介电层与栅极电极，并且此处数目的虚拟图案并非用以限定本发明。
虽然本发明已以数个优选实施例的工艺、机构、制造、组合物、装置、方法以及步骤揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (20)

1.一种用于制造半导体装置的方法，所述方法包括：
提供鳍状物；
于所述鳍状物上方，形成栅极介电层和栅极电极层；
于所述栅极电极层上方，形成第一虚拟图案；
沿着所述第一虚拟图案的侧壁，形成第一间隙壁；
移除所述第一虚拟图案，同时保留所述第一间隙壁；以及
使用所述第一间隙壁作为光掩模，图案化所述栅极介电层和所述栅极电极层，其中，所述栅极介电层和所述栅极电极层是SRAM的一部分。
2.根据权利要求1所述的方法，其中，所述提供鳍状物还包括：
提供基板；
于所述基板上方，形成第二虚拟图案；
沿着所述第二虚拟图案的侧壁，形成第二间隙壁；
移除所述第二虚拟图案，同时保留所述间隙壁；以及
使用所述基板上方的所述间隙壁，图案化所述基板。
3.根据权利要求2所述的方法，还包括：在使用所述基板上方的所述间隙壁来图案化所述基板之前，移除所述第二间隙壁的至少一个的一部分。
4.根据权利要求1所述的方法，其中，所述鳍状物包括第一长轴，并且所述第一间隙壁的每一个均包括垂直与所述第一长轴的第二长轴。
5.根据权利要求1所述的方法，其中，图案化所述栅极电极层，在存储单元内形成四个分离的导电区。
6.根据权利要求5所述的方法，其中，所述四个分离的导电区的每一个均与所述存储单元内的至少两个鳍状物重叠。
7.根据权利要求1所述的方法，其中，图案化所述栅极电极层，在存储单元内形成五个分离的导电区。
8.一种用于制造半导体装置的方法，所述方法包括：
提供基板；
图案化所述基板以形成多个鳍状物，所述图案化所述基板还包括：
于所述基板上方，形成第一虚拟图案；
沿着所述第一虚拟图案的侧壁，形成第一间隙壁；
移除所述第一虚拟图案；以及
移除所述基板的暴露部分；
于所述多个鳍状物上方，形成栅极电极层；以及
图案化所述栅极电极层以形成SRAM的栅极电极，所述图案化所述栅极电极层还包括：
于所述栅极电极层上方，形成第二虚拟图案；
沿着所述第二虚拟图案的侧壁，形成第二间隙壁；
移除所述第二虚拟图案；以及
移除所述栅极电极层的暴露部分。
9.根据权利要求8所述的方法，其中，所述图案化所述栅极电极层还包括：
形成与所述多个鳍状物的两个重叠的第一导电区；以及
形成与所述多个鳍状物的单独一个重叠的第二导电区。
10.根据权利要求8所述的方法，其中，所述图案化所述栅极电极层还包括：
形成第一导电区和第二导电区，所述第一导电区和所述第二导电区的每一个均与所述多个鳍状物的至少三个重叠；以及
形成第三导电区和第四导电区，所述第三导电区和所述第四导电区的每一个均仅与所述多个鳍状物的两个重叠。
11.根据权利要求8所述的方法，其中，所述图案化所述栅极电极层还包括：
形成与所述多个鳍状物的至少三个重叠的第一导电区；以及
形成仅与所述多个鳍状物的单独一个重叠的第二导电区。
12.根据权利要求8所述的方法，其中，所述鳍状物和栅极电极是SRAM阵列的存储单元的一部分。
13.根据权利要求8所述的方法，其中，所述图案化所述基板以形成多个鳍状物还包括：在移除所述基板的暴露部分之前，移除所述第一间隙壁的一个的至少一部分。
14.一种制造半导体装置的方法，所述方法包括：
于基板的半导体层上方，形成第一虚拟光刻胶；
于所述基板的所述半导体层上方，形成第二虚拟光刻胶；
邻近所述第一虚拟光刻胶形成第一间隙壁，并且邻近所述第二虚拟光刻胶形成第二间隙壁；
移除所述第二间隙壁的一部分；
移除所述第一虚拟光刻胶和所述第二虚拟光刻胶；
使用所述第一间隙壁和所述第二间隙壁作为光掩模，图案化所述半导体层以形成第一鳍状物和第二鳍状物；
于所述第一鳍状物和所述第二鳍状物上方，形成一个或多个栅极电极；以及
使用所述第一鳍状物和所述第二鳍状物，形成第一SRAM单元。
15.根据权利要求14所述的方法，其中，所述第一鳍状物连续延伸跨过所述第一SRAM单元，并且所述第二鳍状物不连续延伸跨过所述第一SRAM单元。
16.根据权利要求15所述的方法，其中，所述第一鳍状物连续延伸跨过第二SRAM单元。
17.根据权利要求14所述的方法，其中，于所述第一鳍状物和所述第二鳍状物上方，形成所述一个或多个栅极电极还包括：
于所述第一鳍状物和所述第二鳍状物上方，形成栅极介电层和栅极电极层；
于所述栅极电极层上方，形成第三虚拟图案；
沿着所述第三虚拟图案的侧壁，形成第三间隙壁；
移除所述第三虚拟图案，同时保留所述第三间隙壁；以及
使用所述第三间隙壁作为光掩模，图案化所述栅极介电层和所述栅极电极层。
18.根据权利要求17所述的方法，其中，所述图案化所述栅极电极层，在所述第一SRAM单元内形成四个分离的导电区。
19.根据权利要求18所述的方法，其中，所述四个分离的导电区的每一个均与所述第一SRAM单元内的至少两个鳍状物重叠。
20.根据权利要求17所述的方法，其中，所述图案化所述栅极电极层，在存储单元内形成五个分离的导电区。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110828460A (zh) * 2018-08-14 2020-02-21 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9362290B2 (en) 2010-02-08 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell layout
US8735991B2 (en) * 2011-12-01 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. High gate density devices and methods
US8625334B2 (en) 2011-12-16 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell
CN103177965B (zh) * 2011-12-22 2015-11-25 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US8881066B2 (en) * 2011-12-29 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mandrel modification for achieving single fin fin-like field effect transistor (FinFET) device
US8669186B2 (en) * 2012-01-26 2014-03-11 Globalfoundries Inc. Methods of forming SRAM devices using sidewall image transfer techniques
US10497402B2 (en) 2012-03-30 2019-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for high speed ROM cells
JP5701831B2 (ja) * 2012-09-06 2015-04-15 株式会社東芝 パスゲートを備えた半導体記憶装置
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
CN103855009B (zh) * 2012-11-30 2017-06-13 中国科学院微电子研究所 鳍结构制造方法
US8889561B2 (en) * 2012-12-10 2014-11-18 Globalfoundries Inc. Double sidewall image transfer process
CN103928404B (zh) * 2013-01-10 2017-05-17 中芯国际集成电路制造(上海)有限公司 静态存储单元及其形成方法
CN104022116B (zh) * 2013-02-28 2017-08-25 中芯国际集成电路制造(上海)有限公司 静态存储单元及其形成方法
CN104022082B (zh) * 2013-02-28 2016-12-28 中芯国际集成电路制造(上海)有限公司 静态存储单元及其形成方法
US20140264886A1 (en) * 2013-03-15 2014-09-18 Microchip Technology Incorporated Forming Fence Conductors Using Spacer Pattern Transfer
US9082739B2 (en) 2013-05-16 2015-07-14 Samsung Electronics Co., Ltd. Semiconductor device having test structure
KR102054302B1 (ko) 2013-06-21 2019-12-10 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102083492B1 (ko) 2013-09-26 2020-03-02 삼성전자 주식회사 ＦｉｎＦＥＴ 소자를 위한 더미 셀 어레이 및 이를 포함한 반도체 집적 회로
KR20150058597A (ko) 2013-11-18 2015-05-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102152772B1 (ko) 2013-11-18 2020-09-08 삼성전자 주식회사 레이아웃 디자인 시스템, 레이아웃 디자인 방법, 및 이를 이용하여 제조된 반도체 장치
KR102178732B1 (ko) * 2013-12-20 2020-11-13 삼성전자주식회사 반도체 소자
US9257439B2 (en) * 2014-02-27 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET SRAM
US9209179B2 (en) * 2014-04-15 2015-12-08 Samsung Electronics Co., Ltd. FinFET-based semiconductor device with dummy gates
KR101958421B1 (ko) * 2014-07-22 2019-03-14 삼성전자 주식회사 집적 회로, 상기 집적 회로에 따른 반도체 소자 및 표준 셀 라이브러리
US9431383B2 (en) * 2014-07-22 2016-08-30 Samsung Electronics Co., Ltd. Integrated circuit, semiconductor device based on integrated circuit, and standard cell library
KR102192350B1 (ko) 2014-08-05 2020-12-18 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조방법
US9418896B2 (en) 2014-11-12 2016-08-16 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
CN105719688B (zh) * 2014-12-04 2019-03-29 中芯国际集成电路制造(上海)有限公司 Sram存储器和形成sram存储器的方法
KR102358571B1 (ko) 2015-07-29 2022-02-07 삼성전자주식회사 집적 회로 및 표준 셀 라이브러리
US9853101B2 (en) * 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
KR102521554B1 (ko) 2015-12-07 2023-04-13 삼성전자주식회사 배선 구조물, 배선 구조물 설계 방법, 및 배선 구조물 형성 방법
US9653295B1 (en) * 2016-01-07 2017-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a static random access memory
US10074605B2 (en) 2016-06-30 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell and array structure having a plurality of bit lines
US10515969B2 (en) 2016-11-17 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10032665B2 (en) 2016-11-30 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming semiconductor device
KR102568562B1 (ko) 2017-01-24 2023-08-18 삼성전자주식회사 반도체 장치
US9935112B1 (en) * 2017-05-19 2018-04-03 Globalfoundries Inc. SRAM cell having dual pass gate transistors and method of making the same
KR102494918B1 (ko) 2017-09-12 2023-02-02 삼성전자주식회사 반도체 소자
US10211206B1 (en) * 2017-11-01 2019-02-19 Globalfoundries Inc. Two-port vertical SRAM circuit structure and method for producing the same
US11056394B2 (en) 2018-06-28 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for fabricating FinFETs having different fin numbers and corresponding FinFETs thereof
US10797058B2 (en) 2018-09-28 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation
US11094695B2 (en) 2019-05-17 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device and method of forming the same
CN113782428B (zh) * 2020-06-09 2024-03-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11742347B2 (en) * 2020-07-31 2023-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Fin end isolation structure for semiconductor devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7166517B1 (en) * 2000-10-16 2007-01-23 Hitachi, Ltd. Semiconductor device and method of manufacture thereof
US20080308848A1 (en) * 2007-05-15 2008-12-18 Satoshi Inaba Semiconductor device
CN101335182A (zh) * 2007-06-26 2008-12-31 海力士半导体有限公司 在半导体器件中形成细微图案的方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5013680A (en) * 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
JP4885365B2 (ja) * 2000-05-16 2012-02-29 ルネサスエレクトロニクス株式会社 半導体装置
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US6706571B1 (en) * 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
US6970373B2 (en) * 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
JP2005116969A (ja) * 2003-10-10 2005-04-28 Toshiba Corp 半導体装置及びその製造方法
KR100513405B1 (ko) * 2003-12-16 2005-09-09 삼성전자주식회사 핀 트랜지스터의 형성 방법
KR100654535B1 (ko) * 2005-05-18 2006-12-05 인터내셔널 비지네스 머신즈 코포레이션 역방향 ＦｉｎＦＥＴ 박막트랜지스터를 이용한ＦｉｎＦＥＴ 정적 메모리 셀
US7247887B2 (en) * 2005-07-01 2007-07-24 Synopsys, Inc. Segmented channel MOS transistor
US7265008B2 (en) * 2005-07-01 2007-09-04 Synopsys, Inc. Method of IC production using corrugated substrate
US7508031B2 (en) * 2005-07-01 2009-03-24 Synopsys, Inc. Enhanced segmented channel MOS transistor with narrowed base regions
US7605449B2 (en) * 2005-07-01 2009-10-20 Synopsys, Inc. Enhanced segmented channel MOS transistor with high-permittivity dielectric isolation material
US7190050B2 (en) * 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US8466490B2 (en) * 2005-07-01 2013-06-18 Synopsys, Inc. Enhanced segmented channel MOS transistor with multi layer regions
US7807523B2 (en) * 2005-07-01 2010-10-05 Synopsys, Inc. Sequential selective epitaxial growth
JP2007235037A (ja) 2006-03-03 2007-09-13 Fujitsu Ltd 半導体装置の製造方法及び半導体記憶装置
US7407890B2 (en) * 2006-04-21 2008-08-05 International Business Machines Corporation Patterning sub-lithographic features with variable widths
JP2008117816A (ja) 2006-10-31 2008-05-22 Toshiba Corp 半導体装置の製造方法
US7939862B2 (en) * 2007-05-30 2011-05-10 Synopsys, Inc. Stress-enhanced performance of a FinFet using surface/channel orientations and strained capping layers
JP4445521B2 (ja) * 2007-06-15 2010-04-07 株式会社東芝 半導体装置
US7820512B2 (en) * 2007-12-28 2010-10-26 Intel Corporation Spacer patterned augmentation of tri-gate transistor gate length
US7829951B2 (en) * 2008-11-06 2010-11-09 Qualcomm Incorporated Method of fabricating a fin field effect transistor (FinFET) device
JP5322668B2 (ja) * 2009-01-21 2013-10-23 株式会社東芝 半導体装置の製造方法およびフォトマスク
US8134209B2 (en) * 2009-12-17 2012-03-13 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US8169025B2 (en) * 2010-01-19 2012-05-01 International Business Machines Corporation Strained CMOS device, circuit and method of fabrication
US9362290B2 (en) 2010-02-08 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell layout
US8497198B2 (en) * 2011-09-23 2013-07-30 United Microelectronics Corp. Semiconductor process
US20140103451A1 (en) * 2012-10-17 2014-04-17 International Business Machines Corporation Finfet circuits with various fin heights
US8896067B2 (en) * 2013-01-08 2014-11-25 International Business Machines Corporation Method of forming finFET of variable channel width

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7166517B1 (en) * 2000-10-16 2007-01-23 Hitachi, Ltd. Semiconductor device and method of manufacture thereof
US20080308848A1 (en) * 2007-05-15 2008-12-18 Satoshi Inaba Semiconductor device
CN101335182A (zh) * 2007-06-26 2008-12-31 海力士半导体有限公司 在半导体器件中形成细微图案的方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110828460A (zh) * 2018-08-14 2020-02-21 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法

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Publication number Publication date
CN102148199A (zh) 2011-08-10
US9362290B2 (en) 2016-06-07
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TW201128736A (en) 2011-08-16
US20110195564A1 (en) 2011-08-11

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