CN103928404B - 静态存储单元及其形成方法 - Google Patents
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Abstract
一种静态存储单元及其形成方法，其中，静态存储单元的形成方法包括：提供包括第一区域和第二区域的半导体衬底，其中第一区域用于形成下拉晶体管，第二区域用于形成上拉晶体管；形成位于半导体衬底表面的掩膜层，掩膜层具有位于第一区域的第一开口和位于第二区域的第二开口，且第一开口的宽度小于第二开口的宽度；形成位于第一开口和第二开口侧壁的侧墙，所述侧墙的厚度小于第二开口宽度的1/2，大于等于第一开口宽度的1/3，并去除掩膜层；以侧墙为掩膜刻蚀半导体衬底，形成位于第一区域的第一鳍部和位于第二区域的第二鳍部，第一鳍部的特征宽度大于第二鳍部的特征宽度。形成的静态存储单元的性能稳定，后续形成的SRAM存储器的形成稳定。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种静态存储单元及其形成方法。
背景技术
静态随机存储器（Static Random Access Memory，SRAM）作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于电脑、个人通信、消费电子产品（智能卡、数码相机、多媒体播放器）等领域。
图1为现有6T结构的SRAM存储器的存储单元的电路结构示意图，所述存储单元包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。
所述第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2形成双稳态电路，所述双稳态电路形成一个锁存器用于锁存数据信息。所述第一PMOS晶体管P1和第二PMOS晶体管P2为上拉晶体管；所述第一NMOS晶体管N1和第二NMOS晶体管N2为下拉晶体管。第三NMOS晶体管N3和第四NMOS晶体管N4为传输晶体管。
第一PMOS晶体管P1的栅极、第一NMOS晶体管N1的栅极、第二PMOS晶体管P2的漏极、第二NMOS晶体管N2的漏极、第四NMOS晶体管N4的源极电连接，形成第一存储节点11；第二PMOS晶体管P2的栅极、第二NMOS晶体管N2的栅极、第一PMOS晶体管P1的漏极、第一NMOS晶体管N1的漏极、第三NMOS晶体管N3的源极电连接，形成第二存储节点12。
第三NMOS晶体管N3和第四NMOS晶体管N4的栅极与字线WL电连接；第三NMOS晶体管N3的漏极与第一位线BL电连接，第四NMOS晶体管N4的漏极与第二位线（互补位线）BLB电连接；第一PMOS晶体管P1的源极和第二PMOS晶体管P2的源极与电源线Vdd电连接；第一NMOS晶体管N1的源极和第二NMOS晶体管N2的源极与地线Vss电连接。
在对所述SRAM存储器进行读操作时，会有电流从高电平的第一位线BL、第二位线BLB流向低电平的第一存储节点11或第二存储节点12；在对所述SRAM存储器进行写操作时，会有电流从高电平的第一存储节点11或第二存储节点12流向低电平的第一位线BL或第二位线BLB。
然而，随着工艺节点的进一步减小，现有技术形成的SRAM存储器的性能不够稳定。
更多关于SRAM存储器的形成方法，请参考公开号为“US20050073060A1”的美国专利。
发明内容
本发明解决的问题是提供一种静态存储单元，具有所述静态存储单元的SRAM存储器的性能稳定。
为解决上述问题，本发明提供一种静态存储单元的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和与之相邻的第二区域，其中所述第一区域用于形成下拉晶体管，所述第二区域用于形成上拉晶体管；形成位于所述半导体衬底表面的掩膜层，所述掩膜层具有位于第一区域的第一开口和位于第二区域的第二开口，且所述第一开口的宽度小于第二开口的宽度；形成位于第一开口和第二开口侧壁的侧墙，所述侧墙的厚度小于第二开口宽度的1/2，大于等于第一开口宽度的1/3，并去除所述掩膜层；以所述侧墙为掩膜，刻蚀所述半导体衬底，形成位于第一区域的第一鳍部和位于第二区域的第二鳍部，所述第一鳍部的特征宽度大于所述第二鳍部的特征宽度。
可选地，所述第一鳍部的剖面形状为“M”形、“凹”形或上底边边长小于等于下底边边长的梯形。
可选地，所述第一开口的宽度比第二开口的宽度小0纳米-32纳米。
可选地，所述第一开口的宽度为8纳米-24纳米，所述第二开口的宽度为32纳米-48纳米，所述侧墙的厚度为6纳米-8纳米。
可选地，刻蚀所述半导体衬底，形成第一鳍部和第二鳍部的工艺为干法刻蚀工艺。
可选地，所述干法刻蚀工艺采用的刻蚀气体包括：SF6、CF4或CF3。
可选地，所述干法刻蚀工艺采用的刻蚀气体还包括HBr和He。
可选地，当刻蚀气体为HBr、SF6和He时，刻蚀所述外延本征层的工艺参数范围为：刻蚀功率为1100瓦-1250瓦，偏置功率为200瓦-220瓦，刻蚀压强为10毫托-20毫托。
可选地，所述第一鳍部和第二鳍部侧壁与半导体衬底表面间的夹角为80度-85度。
可选地，所述第一鳍部和第二鳍部在同一工艺步骤中形成。
可选地，所述半导体衬底包括基底和位于基底表面的外延本征层，所述第一鳍部和第二鳍部由外延本征层刻蚀后形成。
可选地，还包括：在刻蚀所述半导体衬底前，向所述外延本征层内掺杂。
可选地，所述侧墙的形成步骤包括：采用化学气相沉积工艺形成覆盖所述掩膜层表面、第一开口侧壁和底部、以及第二开口侧壁和底部的侧墙薄膜；去除所述掩膜层表面的侧墙薄膜。
可选地，所述侧墙的材料为氧化硅、氮化硅或氮化硅。
可选地，所述掩膜层的材料为光阻材料或无定形碳。
可选地，还包括：形成第一鳍部和第二鳍部后，去除所述侧墙，形成包括单个的第一鳍部的下拉晶体管，形成包括单个的第二鳍部的上拉晶体管。
相应的，发明人还提供了一种采用上述形成方法形成的静态存储单元，包括：由第一鳍式晶体管构成的下拉晶体管，所述第一鳍式晶体管具有单个的第一鳍部；由第二鳍式晶体管构成的上拉晶体管，所述第二鳍式晶体管具有单个的第二鳍部，其中，所述第一鳍部的特征宽度大于第一鳍部的特征宽度。
可选地，所述第一鳍部的剖面形状为“M”形、“凹”形或上底边边长小于等于下底边边长的梯形。
可选地，所述第一鳍部和第二鳍部内具有掺杂。
可选地，所述第一鳍部和第二鳍部侧壁与半导体衬底表面间的夹角为80度-85度。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例的静态存储单元的形成方法，由于形成的掩膜层中第一开口的宽度小于第二开口的宽度，并且后续形成的侧墙的厚度小于第二开口宽度的1/2，大于等于第一开口宽度的1/3，后续以第二开口内的侧墙为掩膜，刻蚀半导体衬底可形成两个独立的第二鳍部，而以第一开口内的侧墙为掩膜，刻蚀半导体衬底只可形成单个的第一鳍部，所述第一鳍部的特征宽度大于所述第二鳍部的特征宽度，并且形成工艺简单，形成的第一鳍部和第二鳍部的质量好。因此，后续形成的下拉晶体管和上拉晶体管的性能稳定，并且第一区域内形成的下拉晶体管的驱动电流大，后续形成的SRAM存储器的性能稳定。
进一步的，所述第一鳍部和第二鳍部侧壁与半导体衬底表面间的夹角为80度-85度，形成的第一鳍部和第二鳍部的侧壁表面光滑，无需额外进行湿法刻蚀的步骤，有效节省了工艺，更进一步提高了下拉晶体管和上拉晶体管的性能，有助于形成性能更稳定的SRAM存储器。
本发明实施例的静态存储单元，第一鳍式晶体管具有单个的第一鳍部，第二鳍式晶体管具有单个的第二鳍部，其中，所述第一鳍部的特征宽度大于第二鳍部的特征宽度。由第一鳍式晶体管构成的下拉晶体管，其驱动电流大，性能稳定。因此，采用本发明实施例的晶体存储单元形成的SRAM存储器的性能稳定。
附图说明
图1是现有技术的SRAM存储器的存储单元的电路结构示意图。
图2-图5是现有技术的晶体管的鳍部的形成过程的剖面结构示意图；
图6-图15本发明实施例的静态存储单元的形成过程的剖面结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的SRAM存储器的性能不够稳定。
经过进一步研究，发明人发现，在SRAM存储器的存储单元中，相对于上拉晶体管，下拉晶体管通常需要更大的驱动电流。现有技术形成的SRAM存储器的性能不够稳定，其主要原因在于下拉晶体管的驱动电流不足。
经过进一步研究，发明人发现，下拉晶体管的驱动电流很大程度上由构成下拉晶体管的鳍部的有效宽度决定。所述构成下拉晶体管的鳍部的有效宽度越大，形成的下拉晶体管的驱动电流越大。如何增大构成下拉晶体管的鳍部的有效宽度成为亟需解决的问题。
经过更进一步研究，发明人发现，现有技术形成晶体管的鳍部时，其主要步骤包括：
请参考图2，提供半导体衬底100，所述半导体衬底100表面覆盖有硬掩膜薄膜101，所述硬掩膜薄膜101表面形成有牺牲层103，所述牺牲层103具有多个第一开口105，各第一开口105侧壁形成有侧墙107，用于后续作为形成宽度较小的鳍部的掩膜；
请参考图3，去除所述牺牲层103（如图2所示），形成暴露出硬掩膜薄膜101的第二开口109；
请参考图4，形成第二开口109（如图3所示）后，以所述侧墙107（如图3所示）为掩膜，刻蚀所述硬掩膜薄膜101（如图3所示）直至暴露出半导体衬底100，形成硬掩膜层101a，并去除所述侧墙107；
请参考图5，以所述硬掩膜层101a为掩膜，刻蚀部分厚度的半导体衬底100，形成宽度W（图5中平行于半导体衬底100表面的尺寸）相同的多个鳍部111。
发明人发现，随着工艺尺寸的减小，鳍部111的宽度也随着等比例缩小，传统的光刻胶技术已无法获得较小宽度W的鳍部。现有技术通常采用上述方法形成较小宽度的鳍部111，然而，由于各侧墙107在同一工艺步骤中形成，其厚度均相同，以上述厚度相同的侧墙107为掩膜，形成的各鳍部111的宽度W也相同。要想获得驱动电流更大的下拉晶体管，通常的方法为形成具有两个鳍部111的下拉晶体管，而形成的上拉晶体管，往往只有单个的鳍部111。
然而，随着工艺节点的进一步缩小，下拉晶体管的两个鳍部111之间的距离也随之进一步缩小，受工艺条件限制，距离较小的两个鳍部111较难实现，且形成的这两个鳍部111的质量较差，影响了下拉晶体管的质量稳定性，最终使得形成的SRAM存储器的性能不够稳定。
发明人经过深入研究，提供了一种静态存储单元及其形成方法，使其内部的下拉晶体管和上拉晶体管均由单个的鳍部构成，但所述下拉晶体管的鳍部的特征宽度大于所述上拉晶体管的特征宽度。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
请参考图6-图15，图6-图15示出了本发明的各实施例的静态存储单元的形成方法。
具体的，请参考图6，提供半导体衬底300，所述半导体衬底300包括第一区域I和与之相邻的第二区域II，其中所述第一区域I用于形成下拉晶体管，所述第二区域II用于形成上拉晶体管。
所述半导体衬底300包括基底300a和位于基底300a表面的外延本征层300b，其中，所述基底300a用于为后续工艺提供平台，所述外延本征层300b用于形成鳍部。所述半导体衬底300的材料为单晶硅、单晶锗、锗硅、绝缘体上硅、绝缘体上锗中的一种。本发明的实施例中，所述半导体衬底300的材料为单晶硅。
需要说明的是，本发明的实施例中，所述半导体衬底300内还形成有浅沟槽隔离结构（未标示），所述浅沟槽隔离结构位于相邻的器件之间，使得相邻的器件电隔离。
需要说明的是，在本发明的实施例中，还包括：向所述外延本征层300b内掺杂，使得掺杂后的外延本征层300b与基底300a具有较高的刻蚀选择比，以利于后续形成第一鳍部和第二鳍部后刻蚀工艺自动停止于基底300a表面。
需要说明的是，在本发明的其他实施例中，还可以不向外延本征层300b内掺杂，而直接刻蚀所述外延本征层300b形成第一鳍部和第二鳍部，在此不再赘述。
请参考图7，形成位于所述半导体衬底300表面的掩膜层301，所述掩膜层301具有位于第一区域I的第一开口301a和位于第二区域II的第二开口301b，且所述第一开口301a的宽度W1小于第二开口301b的宽度W2。
考虑到随着工艺节点的进一步缩小，直接以所述掩膜层301为掩膜形成的鳍部的尺寸（通常大于20纳米）不能满足要求。因此，本发明的实施例中，选择在掩膜层301的第一开口301a和第二开口301b的侧壁形成侧墙。
所述掩膜层301用于为后续形成侧墙提供平台，并定义出侧墙的位置。所述掩膜层301的材料为无定形碳（Amorphous Carbon）或光阻（Photo Resist，PR）材料。当所述掩膜层301的材料为无定形碳时，其形成工艺为沉积工艺；当所述掩膜层301的材料为光阻材料时，其形成工艺为曝光显影工艺，在此不再赘述。本发明的实施例中，所述掩膜层301的材料为光阻材料。
所述第一开口301a用于定义出单个第一鳍部的位置和形状，所述第二开口301b用于定义出两个第二鳍部的位置和形状。为使后续形成的下拉晶体管的驱动电流大，所述第一鳍部的特征宽度应大于第二鳍部的特征宽度。因此，所述第一开口301a的宽度W1小于所述第二开口301b的宽度W2。且所述第二开口301b的宽度W2可用于形成两个侧墙，且形成的两个侧墙之间距离足够大，以满足后续刻蚀工艺的需求，可形成质量好的两个第二鳍部。而第一开口301a的宽度W1则用于形成单个的第一鳍部即可。
在本发明的实施例中，所述第一开口301a的宽度W1比第二开口301b的宽度W2小0纳米-32纳米；所述第一开口301a的宽度W1为8纳米-24纳米；所述第二开口301b的宽度W2为32纳米-48纳米。例如，所述第一开口301a的宽度W1为15纳米，所述第二开口301b的宽度W2为40纳米。
需要说明的是，形成第一开口301a和第二开口301b后，还包括：在第一开口301a和第二开口301b的侧壁形成侧墙；在形成侧墙后，去除所述掩膜层301；去除所述掩膜层301后，以所述侧墙为掩膜刻蚀所述半导体衬底300形成第一鳍部和第二鳍部。然而，在第一开口301a的宽度W1（如图7所示）和第二开口301b的宽度W2（如图7所示）确定的条件下，根据形成的侧墙的厚度不同，后续形成的第一鳍部和第二鳍部的形状也有所不同。具体请参考以下实例：
实例1
请参考图8，形成覆盖所述掩膜层301表面、第一开口301a（如图7所示）的侧壁和底部、以及第二开口301b（如图7所示）的开口和底部的侧墙薄膜303。
所述侧墙薄膜303用于后续形成侧墙，因此所述侧墙薄膜303的厚度即为后续形成的侧墙的厚度。本发明的实例1中，所述侧墙薄膜303的厚度小于第一开口301a的宽度W1（如图7所示）的1/2，并大于第一开口301a宽度W1的1/3，为6纳米-7.5纳米。形成侧墙薄膜303后，第一开口301a和第二开口301b并未被完全填充。
所述侧墙薄膜303的材料为氧化硅、氮化硅或氮化硅。所述侧墙薄膜303的形成工艺为沉积工艺。在本发明的实施例中，所述侧墙薄膜303的材料为氧化硅，其形成工艺为化学气相沉积工艺。
请参考图9，刻蚀所述掩膜层301（如图8所示）表面、第一开口301a（如图7所示）底部和第二开口301b（如图7所示）底部的侧墙薄膜303（如图8所示），直至暴露出半导体衬底300，形成位于第一开口301a和第二开口301b侧壁的侧墙303a。
刻蚀所述侧墙薄膜303采用的工艺为各向异性的干法刻蚀工艺。由于干法刻蚀侧墙的工艺，已为本领域技术人员所熟知，在此不再赘述。本发明的实施例中，所述干法刻蚀工艺采用的刻蚀气体为CF4或C4F8。
所述侧墙303a的材料与所述侧墙薄膜303的材料相同，为氧化硅、氮化硅或氮氧化硅。本发明的实施例中，所述侧墙303a的材料为氧化硅。
所述侧墙303a的厚度与所述侧墙薄膜303的厚度相同，本发明的实施例中，为6纳米-7.5纳米。
请参考图10，在形成侧墙303a之后，去除所述掩膜层301（如图9所示）。
由于本发明的实施例中，所述掩膜层301的材料为光阻材料，去除所述掩膜层301的工艺可以为灰化工艺，在此不再赘述。
需要说明的是，本发明的其他实施例中，去除所述掩膜层301的工艺可以为干法刻蚀工艺，只要所述干法刻蚀工艺采用的气体应为对掩膜层301和侧墙303a具有较高的刻蚀选择比即可。
参考图11，去除掩膜层301（如图9所示）后，以所述侧墙303a（如图10所示）为掩膜，刻蚀所述半导体衬底300，形成位于第一区域I的第一鳍部305a和位于第二区域II的第二鳍部305b，其中，所述第一鳍部305a的特征宽度大于等于两倍的侧墙303b厚度，第二鳍部305b的特征宽度等于侧墙303b厚度。
刻蚀所述半导体衬底300用于形成第一鳍部305a和第二鳍部305b。在本发明的实施例中，主要对半导体衬底300中的外延本征层300b（如图10所示）进行刻蚀，其刻蚀工艺为干法刻蚀工艺，采用的气体包括：SF6、CF4或CF3。为加快刻蚀速率，刻蚀所述外延本征层300b的气体还包括HBr和He。在本发明的实施例中，所述干法刻蚀采用的刻蚀气体为HBr、SF6和He。
经过反复研究，本发明的实施例中，当所述刻蚀气体为HBr、SF6和He时，干法刻蚀所述外延本征层300b形成第一鳍部305a和第二鳍部305b的工艺参数范围为：刻蚀功率为1100瓦-1250瓦，偏置功率为200瓦-220瓦，刻蚀压强为10毫托-20毫托。此参数范围内，形成的第一鳍部305a和第二鳍部305b侧壁与基底300a表面间的夹角为80度-85度，较佳的，为82度，不仅利于形成栅极漏电流小的鳍式场效应晶体管。而且，形成的第一鳍部305a和第二鳍部305b侧壁表面光滑，无需额外进行湿法刻蚀的步骤，有效节省了工艺。
并且，由于在上述刻蚀工艺条件下，掺杂的外延本征层300b的刻蚀速率大于基底300a的刻蚀速率，刻蚀所述掺杂的外延本征层300b形成鳍部209a的过程中，当刻蚀到基底300a时，刻蚀速率明显变小，基底300a相当于干法刻蚀工艺的刻蚀停止层，本领域技术人员可以有效停止刻蚀工艺，而不会继续刻蚀基底300a。
本发明的实例1中，刻蚀形成的第一鳍部305a的剖面形状为“M”形或“凹”形。图11所示的第一鳍部305a的剖面形状为“M”形，所述“M”形的第一鳍部305a的特征宽度为2x+2y，大于两倍的侧墙303b的厚度2x；所述第二鳍部305b的剖面形状为方形或上底边边长小于下底边边长的梯形，图11所示的第二鳍部305b的剖面形状为上底边边长小于下底边边长的梯形，所述梯形的第二鳍部305b的特征宽度为x，等于侧墙303b的厚度x。
采用本发明实例1中的方法，形成的第一鳍部305a的特征宽度大于第二鳍部305b的特征宽度，利于后续形成对驱动电流要求不同的晶体管，使得形成的静态存储单元的质量更稳定。并且，所述第一鳍部305a和第二鳍部305b在同一工艺步骤中形成，有效节省了工艺步骤。
需要说明的是，形成第一鳍部305a和第二鳍部305b的过程中，部分高度的侧墙303a也被去除，剩余侧墙303b。
请参考图12，形成第一鳍部305a和第二鳍部305b后，去除所述侧墙303b（如图11所示），并形成覆盖所述基底300a的隔离层307；形成横跨单个第一鳍部305a的第一栅极结构309a；形成横跨单个第二鳍部305b的第二栅极结构309b。
去除所述侧墙303b，以利于后续形成隔离层307。去除所述侧墙303b的工艺为化学机械抛光工艺或刻蚀工艺，在此不再赘述。
所述隔离层307用于隔离第一栅极结构、第二栅极结构和基底300b。所述隔离层307的材料为氧化硅。所述隔离层307的形成工艺为沉积工艺，在此不再赘述。本发明的实例1中，为使后续形成的下拉晶体管中，第一鳍部305a的有效宽度更大，所述隔离层307的高度小于第一鳍部305a中间的最低点的高度。
所述第一栅极结构309a包括：横跨单个第一鳍部305a的第一栅氧化层（未图示）和覆盖所述第一栅氧化层的第一栅电极层（未图示），用于后续形成第一鳍式晶体管的栅极，最终构成下拉晶体管。本发明的实例1中，所述第一鳍部305a的有效宽度为2x+2y+2z（如图11所示），有利于提高下拉晶体管的驱动电流。
所述第二栅极结构309b包括：横跨单个第二鳍部305b的第二栅氧化层（未图示）和覆盖所述第二栅氧化层的第二栅电极层（未图示），用于后续作为第二鳍式晶体管的栅极，最终构成上拉晶体管。本发明的实例1中，所述第二鳍部305b的有效宽度为x+2z（如图11所示），形成的上拉晶体管的驱动电流也较大。
上述步骤完成后，本发明实例1的静态存储单元的制作完成，形成的静态存储单元中，下拉晶体管中的第一鳍式晶体管具有单个的第一鳍部，上拉晶体管中的第二鳍式晶体管具有单个的第二鳍部，并且所述第一鳍部的有效宽度大于第二鳍部的有效宽度，并且形成的第一鳍部和第二鳍部的质量好，下拉晶体管的驱动电流大，后续形成的SRAM存储器的性能稳定。并且，形成工艺简单。
相应的，请继续参考图12，实例1中的方法形成的静态存储单元，包括：由第一鳍式晶体管构成的下拉晶体管，所述第一鳍式晶体管具有单个的第一鳍部305a；由第二鳍式晶体管构成的上拉晶体管，所述第二鳍式晶体管具有单个的第二鳍部305b，其中，所述第一鳍部305a的特征宽度大于第二鳍部305b的特征宽度。
本实例1中，所述第一鳍部的剖面形状为“M”形或“凹”形。由于所述第一鳍部305a和第二鳍部305b由掺杂的外延本征层刻蚀后得到，因此，所述第一鳍部305a和第二鳍部305b内具有掺杂。
本发明的实例1中的静态存储单元中，构成下拉晶体管的第一鳍式晶体管，具有单个的第一鳍部，并且第一鳍部的特征宽度大于第二鳍部的特征宽度，形成的下拉晶体管的驱动电流大，并且形成的第一鳍部和第二鳍部的质量好，进一步提高了静态存储单元的稳定性。因此，最终形成的SRAM存储器的性能稳定。
实例2
与本发明的实例1不同，实例2中侧墙的厚度大于等于所述第一开口301a的宽度W1（如图7所示）的1/2，小于第二开口301b的宽度W2（如图7所示）的1/2后续形成的第一鳍部的剖面形状为上底边边长小于等于下底边变成的梯形。
在图7的基础上，继续参考图13，形成覆盖所述掩膜层301表面、第一开口301a的侧壁和底部、以及第二开口301b的开口和底部的侧墙薄膜403。
本发明的实例2中，所述侧墙薄膜403的厚度大于等于所述第一开口301a的宽度W1（如图7所示）的一半，为7.5纳米-8纳米，例如8纳米。形成侧墙薄膜403后，所述第一开口301a被完全填充，而所述第二开口301b未被完全填充。
更多关于本发明实例2中侧墙薄膜403的描述，请参考本发明的实例1，在此不再赘述。
请参考图14，去除所述掩膜层301（如图13所示）表面的侧墙薄膜403（如图13所示），形成位于第一开口301a（如图13所示）侧壁的侧墙403a和第二开口301b（如图13所示）侧壁的侧墙403b；并去除所述掩膜层301。
去除所述侧墙薄膜403的工艺为化学机械抛光工艺或刻蚀工艺。本发明的实例2中，采用化学机械抛光工艺去除所述侧墙薄膜403，直至剩余的侧墙薄膜403表面与掩膜层301表面齐平。
由于所述第一开口301a被完全填充，而所述第二开口301b未被完全填充，因此，形成的侧墙403a的厚度等于第一开口301a的宽度W1（如图7所示），而形成的侧墙403b的厚度等于侧墙薄膜403的厚度。本发明的实例2中，所述侧墙403a的厚度等于15纳米，所述侧墙403b的厚度为8纳米。
更多关于上述步骤的描述，请参考本发明的实例1中相关描述，在此不再赘述。
请参考图15，去除掩膜层301（如图13所示）后，以所述侧墙403a（如图14所示）和侧墙403b（如图14所示）为掩膜，刻蚀所述半导体衬底300，形成位于第一区域I的第一鳍部405a和位于第二区域II的第二鳍部405b，其中，所述第一鳍部405a的特征宽度等于侧墙403c的厚度（图中平行于半导体衬底300表面的方向），第二鳍部305b的特征宽度等于侧墙403c的厚度（图中平行于半导体衬底300的表面方向）。
以所述侧墙403a和侧墙403b为掩膜刻蚀所述半导体衬底300时，部分高度（图中垂直于半导体衬底300表面的方向）的侧墙403a后和侧墙403b也会被去除，剩余侧墙403c和侧墙403d。因此，所述侧墙403c的厚度等于侧墙403a的厚度，所述侧墙403d的厚度等于侧墙403b的厚度。本发明的实例2中，所述侧墙403c的厚度等于15纳米，所述侧墙403d的厚度为8纳米。
本发明实例2中，第一鳍部405a的特征宽度为15纳米，第二鳍部405b的特征宽度为8纳米，第一鳍部405a的特征宽度大于第二鳍部405b的特征宽度，形成的第一鳍部405a和第二鳍部405b的剖面形状均为上底边边长小于等于下底边变成的梯形，对应的，后续形成的第一鳍式晶体管中第一鳍部405a的有效宽度大于第二鳍式晶体管中第二鳍部405b的有效宽度，后续形成的下拉晶体管的驱动电流大，满足需求。因此，后续形成的静态存储单元的性能稳定，SRAM存储器的性能稳定。
需要说明的是，本发明的实例2中，所述第一鳍部405a和第二鳍部405b在同一工艺步骤中形成，其工艺简单。
形成第一鳍部405a和第二鳍部405b后，后续还包括：形成横跨单个第一鳍部405a的第三栅极结构；形成横跨单个第二鳍部405b的第四栅极结构。更多说明，请参考本发明的实例1，在此不再赘述。
上述步骤完成之后，本发明实施例的静态存储单元的制作完成，后续形成的SRAM存储器的性能稳定。
请继续参考图15，实例2中形成的静态存储单元，包括：由第一鳍式晶体管构成的下拉晶体管，所述第一鳍式晶体管具有单个的第一鳍部405a；由第二鳍式晶体管构成的上拉晶体管，所述第二鳍式晶体管具有单个的第二鳍部405b，其中，所述第一鳍部405a的特征宽度大于第二鳍部405b的特征宽度。
实例2中，所述第一鳍部405a和第二鳍部405b的剖面形状为上底边边长小于等于下底边边长的梯形，且第一鳍部405a和第二鳍部405b内具有掺杂。
本发明的实例2中，由于第一鳍部405a的特征宽度大于第二鳍部405b的特征宽度，即使第一鳍式晶体管内只有单个的第一鳍部405a，后续形成的下拉晶体管的驱动电流仍然较大，可以满足需求，并且第一鳍部405a的侧壁光滑，质量好，所述第一鳍式晶体管的性能稳定。因此，所述静态存储单元和基于所述静态存储单元形成的SRAM存储器的性能稳定。
综上，本发明实施例的静态存储单元的形成方法，由于形成的掩膜层中第一开口的宽度小于第二开口的宽度，并且后续形成的侧墙的厚度小于第二开口宽度的1/2，大于等于第一开口宽度的1/3，后续以第二开口内的侧墙为掩膜，刻蚀半导体衬底可形成两个独立的第二鳍部，而以第一开口内的侧墙为掩膜，刻蚀半导体衬底只可形成单个的第一鳍部，所述第一鳍部的特征宽度大于所述第二鳍部的特征宽度，并且形成工艺简单，形成的第一鳍部和第二鳍部的质量好。因此，后续形成的下拉晶体管和上拉晶体管的性能稳定，并且第一区域内形成的下拉晶体管的驱动电流大，后续形成的SRAM存储器的性能稳定。
进一步的，所述第一鳍部和第二鳍部侧壁与半导体衬底表面间的夹角为80度-85度，形成的第一鳍部和第二鳍部的侧壁表面光滑，无需额外进行湿法刻蚀的步骤，有效节省了工艺，更进一步提高了下拉晶体管和上拉晶体管的性能，有助于形成性能更稳定的SRAM存储器。
本发明实施例的静态存储单元，第一鳍式晶体管具有单个的第一鳍部，第二鳍式晶体管具有单个的第二鳍部，其中，所述第一鳍部的特征宽度大于第二鳍部的特征宽度。由第一鳍式晶体管构成的下拉晶体管，其驱动电流大，性能稳定。因此，采用本发明实施例的晶体存储单元形成的SRAM存储器的性能稳定。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (19)
1.一种静态存储单元的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和与之相邻的第二区域，其中所述第一区域用于形成下拉晶体管，所述第二区域用于形成上拉晶体管；
形成位于所述半导体衬底表面的掩膜层，所述掩膜层具有位于第一区域的第一开口和位于第二区域的第二开口，且所述第一开口的宽度小于第二开口的宽度；
形成位于第一开口和第二开口侧壁的侧墙，所述侧墙的厚度小于第二开口宽度的1/2，大于等于第一开口宽度的1/3且小于第一开口宽度的1/2，并去除所述掩膜层；
以所述侧墙为掩膜，刻蚀所述半导体衬底，形成位于第一区域的第一鳍部和位于第二区域的第二鳍部，所述第一鳍部的特征宽度大于所述第二鳍部的特征宽度。
2.如权利要求1所述的静态存储单元的形成方法，其特征在于，所述第一鳍部的剖面形状为“M”形或“凹”形。
3.如权利要求1所述的静态存储单元的形成方法，其特征在于，所述第一开口的宽度比第二开口的宽度小0纳米-32纳米。
4.如权利要求3所述的静态存储单元的形成方法，其特征在于，所述第一开口的宽度为8纳米-24纳米，所述第二开口的宽度为32纳米-48纳米，所述侧墙的厚度为6纳米-8纳米。
5.如权利要求1所述的静态存储单元的形成方法，其特征在于，刻蚀所述半导体衬底，形成第一鳍部和第二鳍部的工艺为干法刻蚀工艺。
6.如权利要求5所述的静态存储单元的形成方法，其特征在于，所述干法刻蚀工艺采用的刻蚀气体包括：SF6、CF4或CF3。
7.如权利要求6所述的静态存储单元的形成方法，其特征在于，所述干法刻蚀工艺采用的刻蚀气体还包括HBr和He。
8.如权利要求5所述的静态存储单元的形成方法，其特征在于，所述半导体衬底包括基底和位于基底表面的外延本征层，所述第一鳍部和第二鳍部由外延本征层刻蚀后形成，当刻蚀气体为HBr、SF6和He时，刻蚀所述外延本征层的工艺参数范围为：刻蚀功率为1100瓦-1250瓦，偏置功率为200瓦-220瓦，刻蚀压强为10毫托-20毫托。
9.如权利要求1所述的静态存储单元的形成方法，其特征在于，所述第一鳍部和第二鳍部侧壁与半导体衬底表面间的夹角为80度-85度。
10.如权利要求1所述的静态存储单元的形成方法，其特征在于，所述第一鳍部和第二鳍部在同一工艺步骤中形成。
11.如权利要求1所述的静态存储单元的形成方法，其特征在于，所述半导体衬底包括基底和位于基底表面的外延本征层，所述第一鳍部和第二鳍部由外延本征层刻蚀后形成。
12.如权利要求11所述的静态存储单元的形成方法，其特征在于，还包括：在刻蚀所述半导体衬底前，向所述外延本征层内掺杂。
13.如权利要求1所述的静态存储单元的形成方法，其特征在于，所述侧墙的形成步骤包括：采用化学气相沉积工艺形成覆盖所述掩膜层表面、第一开口侧壁和底部、以及第二开口侧壁和底部的侧墙薄膜；去除所述掩膜层表面的侧墙薄膜。
14.如权利要求1所述的静态存储单元的形成方法，其特征在于，所述侧墙的材料为氧化硅、氮化硅或氮化硅。
15.如权利要求1所述的静态存储单元的形成方法，其特征在于，所述掩膜层的材料为光阻材料或无定形碳。
16.如权利要求1所述的静态存储单元的形成方法，其特征在于，还包括：形成第一鳍部和第二鳍部后，去除所述侧墙，形成包括单个的第一鳍部的下拉晶体管，形成包括单个的第二鳍部的上拉晶体管。
17.一种如权利要求1-16中任一项静态存储单元的形成方法形成的静态存储单元，其特征在于，包括：
由第一鳍式晶体管构成的下拉晶体管，所述第一鳍式晶体管具有单个的第一鳍部；
由第二鳍式晶体管构成的上拉晶体管，所述第二鳍式晶体管具有单个的第二鳍部，其中，所述第一鳍部的特征宽度大于第二鳍部的特征宽度，所述第一鳍部和第二鳍部侧壁与半导体衬底表面间的夹角为80度-85度。
18.如权利要求17所述的静态存储单元，其特征在于，所述第一鳍部的剖面形状为“M”形或“凹”形。
19.如权利要求17所述的静态存储单元，其特征在于，所述第一鳍部和第二鳍部内具有掺杂。
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