KR101229298B1 - 메모리 셀 레이아웃 - Google Patents

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존-즈하 리아우
창-윤 창
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

메모리 셀 레이아웃(memory cell layout)을 위한 시스템 및 방법이 개시된다. 일 실시예는 더미 층의 측벽들을 따라 더미 층들 및 스페이서들을 형성하는 단계를 포함한다. 상기 스페이서들이 형성된 이후, 상기 더미 층들은 제거될 수 있으며 상기 스페이서들은 마스크로 사용될 수 있다. 일반적인 포토리소그래피 공정 대신 상기 스페이서들을 사용함으로써, 리소그래피 공정에 내재된 제약들이 회피될 수 있으며 FinFET 장치들의 크기(scaling) 개선이 달성될 수 있다.

Description

메모리 셀 레이아웃{Memory Cell Layout}
본 발명은 일반적으로 반도체 장치들을 위한 시스템 및 방법에 관한 것이며, 보다 특정적으로는, S램(SRAM: static random access memory) 장치들을 위한 시스템 및 방법에 관한 것이다.
SRAM들과 같은 반도체 장치들은 32 nm 세대들 그리고 이를 초과하는 수준으로 소형화되고 있기 때문에, "핀(fin)"을 활용하여 복수 채널 영역들(multiple channel regions)을 형성하는 핀 전계 효과 트랜지스터들(Fin Field Effect Transistors: FinFETs)은 일반적인 평면형 트랜지스터들보다 더욱 대중화되고 있다. 이러한 FinFET들은 평면형 트랜지스트에서 사용되는 핀의 상측 표면 뿐만 아니라, 핀의 측벽들을 사용함으로써, 보다 큰 채널 폭들(channel widths)을 제공한다. 이러한 FinFET 설계들을 사용함으로써, 임계 전압(threshold voltage)의 가변성 및 과도한 드레인 누설 전류들(drain leakage currents)과 같은 해로운 쇼트-채널 효과들(short-channel effects)이 억제 또는 감소될 수 있으며, 따라서 보다 효율적 장치가 가능해진다.
하지만, FinFET들의 사용은 문제점에 직면하게 되었다. 핀들 및 그 핀들 위에 배치되는 게이트 전극들을 형성하기 위해 전통적으로 사용되어 왔던 일반적인 리소그래피(lithographic) 기술들이 FinFET들에 대한 주요 제조 기술로서 유지될 수 없게 되었다. FinFET들의 크기가 점점 작아지기 때문에, 리소그래피 공정과 관련된 기본적인 제약들은 핀들 및 게이트 전극들 형성시 그것의 유용성을 제한한다. 즉, 일반적인 리소그래피 공정은 그 자체로 제한적이며, 제조되는 FinFET들의 크기(scaling)에 맞게 소형화되기 어려울 수 있다.
그리하여, FinFET들을 보다 축소하는데 요구되는 크기를 유지하기 위해 다른 제조 공정들이 개발될 필요가 있다.
SRAM 셀 레이아웃(cell layout)이 더미 층들(dummy layers) 및 스페이서들(spacers)을 사용하여 제조되는 실시예들에 의해, 전술한 문제점들 및 다른 문제점들이 해결되며, 기술적인 이점들이 일반적으로 달성된다.
일 실시예에 따라, SRAM 제조 방법은, 기판을 제공하는 단계 및 상기 기판 위에 제1 더미 패널을 형성하는 단계를 포함한다. 상기 제1 더미 패턴의 적어도 일 측벽을 따라 제1 스페이서가 형성된다. 상기 제1 더미 패턴이 제거되며 상기 스페이서들에 의해 덮여지지 않은 상기 기판의 영역들을 제거함으로써 상기 SRAM의 제1 핀이 형성된다.
다른 일 실시예에 따르면, 반도체 장치 제조 방법은 핀을 제공하는 단계 및 상기 핀 위에 게이트 유전체 층 및 게이트 전극 층을 형성하는 단계를 포함한다. 상기 게이트 전극 층 위에 제1 더미 패턴이 형성되며, 상기 제1 더미 패턴의 측벽들을 따라 제1 스페이서들이 형성된다. 상기 제1 스페이서들을 유지하면서 상기 제1 더미 패턴이 제거되며, 상기 제1 스페이서들을 마스크로 사용하여 상기 제1 유전체 층 및 상기 게이트 전극 층이 패터닝된다.
다른 일 실시예에 따르면, 반도체 장치 제조 방법은 기판을 제공하는 단계 및 복수의 핀들을 형성하기 위해 상기 기판을 패터닝하는 단계를 포함한다. 상기 기판을 패터닝하는 단계는 상기 기판 위에 제1 더미 패턴을 형성하는 단계, 상기 제1 더미 패턴의 측벽들을 따라 제1 스페이서들을 형성하는 단계, 상기 제1 더미 패턴을 제거하는 단계, 및 상기 기판의 노출 영역들을 제거하는 단계를 포함한다. 상기 복수의 핀들 위에 게이트 전극 층이 형성되며, 게이트 전극들을 형성하기 위해 상기 게이트 전극 층이 패터닝된다. 상기 게이트 전극 층을 패터닝하는 단계는 상기 게이트 전극 층 위에 제2 더미 패턴을 형성하는 단계, 상기 제2 더미 패턴의 측벽들을 따라 제2 스페이서들을 형성하는 단계, 제2 더미 패턴을 제거하는 단계, 및 상기 게이트 전극 층의 노출 영역들을 제거하는 단계를 포함한다.
실시예의 이점은 포토리소그래피 공정에 내재된 제약들을 넘어서 상기 구조의 치수들을 감소시키는 것을 포함한다.
본 발명 및 그것의 이점들에 대한 보다 완전한 이해를 위해, 이하에서는 첨부된 도면들과 연계한 이하의 설명들이 참조된다.
도 1은 일 실시예에 따른 메모리 장치를 도시한다.
도 2a-2i는 일 실시예에 따른 핀 형성 공정 단계들을 도시한다.
도 3a-3m은 일 실시예에 따른 메모리 장치 형성의 공정 단계들을 도시한다.
도 4는 일 실시예에 따른 핀들 형성시 3개 더미 층들의 사용을 도시한다.
도 5a-5c는 일 실시예에 따른, 10개 트랜지스터가 있는 싱글-포트 SRAM에 대한 회로도, 평면도, 및 연결도를 각각 도시한다.
도 6a-6c는 일 실시예에 따른, 8개 트랜지스터가 있는 2-포트 셀 구조에 대한 회로도, 평면도, 및 어레이 도면을 각각 도시한다.
상이한 도면들에서 대응하는 번호들 및 기호들은 다르게 지시되지 않는 한 일반적으로 대응하는 부분들을 가리키는 것이다. 상기 도면들은 실시예들에 대해 관련된 관점들을 명확히 보이기 위해 도시된 것이며 그 크기는 반드시 실제와 같지는 않다.
이하에서는 본 발명의 실시예들에 대한 제조 및 사용이 설명된다. 하지만, 그 실시예들은 폭넓은 특정 항목들로 구체화될 수 있는 많은 응용 가능한 발명적 개념들을 제공한다. 설명되는 특정 실시예들은 단지 본 발명을 제조하고 사용하는 특정 방법들에 대한 예시적인 것에 불과하며 본 발명의 범위를 제한하는 것은 아님을 이해해야 한다.
특정 대상 즉, SRAM 셀 레이아웃(cell layout)에 관하여 실시예들이 설명될 것이다. 하지만, 실시예들은 다른 셀 레이아웃들에도 적용될 수 있다.
도 1을 참조하면, 일 실시예에 따른 메모리 장치(100)의 개략도가 보여진다. 제1 풀-업 트랜지스터(first pull-up transistor: 105), 제1 풀-다운 트랜지스터(first pull-down transistor: 109), 제2 풀-업 트랜지스터(second pull-up transistor: 107), 및 제2 풀-다운 트랜지스터(second pull-down transistor: 111)가 전기적으로 연결되어 2개의 크로스-커플 인버터(cross-coupled inverter)를 형성한다. 제1 풀-다운 트랜지스터(109) 및 제1 풀-업 트랜지스터(105)의 드레인들은 제2 풀-업 트랜지스터(107) 및 제2 풀-다운 트랜지스터(111)의 게이트들에 전기적으로 연결되며, 제2 풀-업 트랜지스터(107) 및 제2 풀-다운 트랜지스터(111)의 드레인들은 제1 풀-업 트랜지스터(105) 및 제1 풀-다운 트랜지스터(109)의 게이트들에 전기적으로 연결된다.
메모리 장치(100)는 제1 패스-게이트 트랜지스터(first pass-gate transistor: 101) 및 제2 패스-게이트 트랜지스터(second pass-gate transistor: 115)를 또한 포함한다. 일 실시예에서, 제1 패스-게이트 트랜지스터(101) 또는 제2 패스-게이트 트랜지스터(115)와 같은 패스-게이트 트랜지스터들은 제1 풀-다운 트랜지스터(109) 또는 제2 풀-다운 트랜지스터(111)와 같은 풀-다운 장치들에 비해 보다 긴 게이트 길이(gate length)를 가질 수 있다. 메모리 셀을 읽고 쓰기 위해(이 기능들은 아래에서 설명된다), 패스-게이트 트랜지스터들의 게이트들은 메모리 셀(100)에의 접속을 제어하는 워드 라인(word line: WL)에 연결된다. 제1 패스-게이트 트랜지스터(101)는 비트 라인(bit line: BL)에 연결되며 제2 패스-게이트 트랜지스터(115)는 상보적 비트 라인(complementary bit line: RBL)에 연결된다. 제1 패스-게이트 트랜지스터(101)는 제1 풀-다운 트랜지스터(109)와 제1 풀-업 트랜지스터(105) 간의 공통 노드(common node)에 연결된다. 제2 패스-게이트 트랜지스터(115)는 제2 풀-다운 트랜지스터(111)와 제2 풀-업 트랜지스터(107) 간의 공통 노드에 연결된다.
도 1에 도시된 실시예에서, 워드 라인(WL)에 고전압을 가하여 제1 패스-게이트 트랜지스터(101) 및 제2 패스-게이트 트랜지스터(115)를 턴온(turn-on)시킴으로써 메모리 장치(100)가 기록된다. 패스-게이트 트랜지스터들이 열릴 때, 비트 라인(BL) 및 상보적 비트 라인(RBL)은 모두 메모리 장치(100)에 기록하기 위해 사용될 수 있다.
본 실시예로부터 읽기 위해, 고전압이 워드 라인(WL)에 가해져 제1 패스-게이트 트랜지스터(101) 및 제2 패스-게이트 트랜지스터(115)를 턴온(turn-on)시킨다. 패스-게이트 트랜지스터들이 열릴 때, 비트 라인(BL) 및 상보적 비트 라인(RBL)은 메모리 장치(100)를 읽기 위해 사용될 수 있다.
도 2a는 반도체 기판(202)의 단면도를 도시한다. 상기 기판(202)은 도핑된(doped) 또는 비도핑된(undoped) 벌크 실리콘(bulk silicon), 또는 SOI(silicon-on-insulator) 기판의 활성 층(active layer)을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium-on-insulator), 또는 그것들의 조합들과 같은 반도체 물질로 이루어진 하나의 층(layer)을 포함한다. 사용 가능한 다른 기판들은 멀티층 기판들, 증감(gradient) 기판들, 또는 하이브리드 배향(hybrid orientation) 기판들을 포함한다.
도 2b 및 2c는 제1 더미 층(first dummy layer: 207), 제2 더미 층(second dummy layer: 209) 및 제1 스페이서들(first spacers: 211)의 형성에 대한 단면도 및 평면도를 각각 도시한다. 제1 더미 층(207) 및 제2 더미 층(209)은 그것들이 차후 형성되는 핀들(215)(도 2f를 참조하여 후술함)의 치수들을 규정하도록 각각 형성된다. 그리하여, 제1 더미 층(207) 및 제2 더미 층(209)은 서로 평행하게 형성될 수 있으며 예로써 약 0.08 ㎛와 같이 약 0.02 ㎛ 내지 약 0.2 ㎛ 사이의 제1 폭(w1)을 유사하게 가질 수 있다. 추가적으로, 제1 더미 층(207) 및 제2 더미 층(209)은 약 0.1 ㎛와 같이 0.05 ㎛ 내지 약 1 ㎛ 사이의 제1 거리(d1) 만큼 서로 이격될 수 있다.
제1 더미 층(207) 및 제2 더미 층(209)은 CVD, PECVD, 등과 같은 적합한 성형 공정을 사용하여 형성되는 제1 초기 유전체 층(first initial dielectric layer)(미도시)을 패터닝(patterning)함으로써 형성될 수 있다. 제1 초기 유전체 층은 옥사이드(oxide), 나이트라이드(nitride), 실리콘 옥시나이트라이드(silicon oxynitride), 이들의 조합들 등과 같은 유전체 물질로 형성될 수 있으며, 약 500 Å과 같이 약 200 Å 내지 약 2,000 Å 사이의 두께를 갖도록 형성될 수 있다. 초기 유전체 층이 형성되고 나면, 초기 유전체 층은 제1 더미 층(207) 및 제2 더미 층(209)을 형성하도록 패터닝될 수 있다. 이러한 패터닝은 포토리소그래피 및 에칭 공정과 같은 적합한 마스킹 및 제거(masking and removal) 공정을 사용함으로써 수행될 수 있으며, 물론 다른 적합한 공정이 사용될 수도 있다.
제1 더미 층(207) 및 제2 더미 층(209)의 측벽들을 따라 제1 스페이서들(211)이 형성된다. 제1 스페이서들(211)은 이전에 형성된 구조 위에 스페이서 층(미도시)을 블랭킷 증착(blanket depositing)함으로써 형성될 수 있다. 상기 스페이서 층은 SiN, 옥시나이트라이드(oxynitride), SiC, SiON, 옥사이드 등을 포함할 수 있으며 CVD(chemical vapor deposition), PECVD(plasma enhanced CVD), 스퍼터(sputter), 및 종래에 공지된 다른 방법들과 같은 통상적으로 사용되는 방법들에 의해 형성될 수 있다. 스페이서 층은 약 30 Å과 같이 약 10 Å 내지 약 700 Å 사이의 두께로 형성될 수 있다. 이후, 상기 구조의 수평 표면들로부터 스페이서 층을 이방성으로 에칭하여 제거하는 것과 같은 방법에 의해, 제1 스페이서들(211)이 패터닝된다.
도 2c는 유닛 셀(unit cell: 213)의 평면도이며, 상기 유닛 셀(213) 안으로 상기 메모리 장치(200)가 제조된다. 이 도면에서 유닛 셀(213)은 점선으로 표현된다. 하지만, 유닛 셀(213)의 경계는 최종 제품에서 그리 명확할 수 없음을 유념해야 한다. 단지, 유닛 셀(213)은 메모리 에러이들을 설계하기 위한 기초적인 건축 블럭(building block)을 규정하는 것이다. 메모리 장치들은 전형적으로 하나 이상의 메모리 어레이들을 갖는다. 유닛 셀(213)은 다양한 양의 데이타를 저장할 수 있는 메모리를 생성하기 위해 반복적으로(예로써, 수 천, 수 백만, 수 십억, 수 조, 또는 그 이상) 복제될 수 있다. 유닛 셀(213)은 약 0.2 ㎛와 같이 약 0.05 ㎛ 내지 약 0.3 ㎛ 사이의 제2 폭(w2)을 가질 수 있으며, 약 0.5 ㎛와 같이 약 0.1 ㎛ 내지 약 1.1 ㎛ 사이의 제1 길이(l1)를 가질 수 있다.
도 2d 및 2e는 제1 스페이서들(211)의 형성 이후 제1 더미 층(207) 및 제2 더미 층(209)이 제거된 단면도 및 평면도를 각각 도시한다. 일 실시예에서 제1 더미 층(207) 및 제2 더미 층(209)은 습식 에칭(wet etch)을 사용하여 제거될 수 있으며, 물론 건식 에칭(dry etch)과 같은 다른 적합한 에칭 기술이 대안적으로 사용될 수 있다. 예를 들어, 제1 더미 층(207) 및 제2 더미 층(209)을 형성하기 위해 실리콘 옥사이드가 사용된다면, 제1 스페이서들(211)중 일부를 상당히 제거함 없이 제1 더미 층(207) 및 제2 더미 층(209)을 제거하기 위해 HF와 같은 에칭액이 사용될 수도 있다.
이런 방식으로 제1 스페이서들(211)을 형성함으로써, 제1 스페이서들(211)의 형성은 리소그래피의 사용 없이 그리고 그것에 내재된 제약들 없이 수행될 수 있다. 제1 스페이서들(211)을 위한 리소그래피 공정을 벗어남으로써, 제1 스페이서들(211)은 리소그래피 공정에 포함된 제약들에 의해 구속받지 않는다. 이들 제약들 없이, 제1 스페이서들(211)을 형성하기 위해 리소그래피 공정들이 사용될 경우 허용되는 경우에 비하여 제1 스페이서들(211)은 보다 작은 수치들로 형성될 수 있다.
도 2f-2g는 기판(202)(도 2d 참조)으로부터 핀들(215)을 형성하는 것에 대한 단면도 및 평면도를 도시한다. 일 실시예에서는 각각의 제1 스페이서들(211) 하측에 핀들(215)을 형성하기 위해 각각의 제1 스페이서들(211)은 마스크로서 사용되며, 상기 핀들(215)은 앞서 제1 더미 층(207) 및 제2 더미 층(209)에 의해 규정된 바 있다. 핀들(215)이 되어질 기판(202)의 영역들을 보호함으로써 핀들(215)이 형성되며, 이때 기판(202)의 비보호 영역들은 예로써 반응 이온 식각(reactive ion etch: RIE) 공정과 같은 건식 에칭을 사용하여 제거된다. 이러한 제거 공정은 핀들(215)이 약 600 Å과 같이 약 200 Å 내지 약 5,000 Å 사이의 제1 높이(first height)를 가질 때까지 계속될 수 있다. 도 2h 및 2i는 제1 스페이서들(211)을 제거하고 핀들(215) 중 2개를 식각하여 불연속 핀들(217)을 형성하는 것에 대한 단면도 및 평면도를 각각 도시한다. 스페이서 물질에 선택적인 습식 에칭을 사용하여 제1 스페이서들(211)이 제거됨으로써 다른 노출된 물질을 상당량 제거함 없이 습식 에칭에 의해 제1 스페이서들(211)이 제거될 수 있다. 예를 들어, 스페이서 물질로서 실리콘 나이트라이드가 사용된다면, 제1 스페이서들(211)을 선택적으로 제거하기 위해 NO4와 같은 에칭액이 사용될 수 있다. 하지만, 제1 스페이서들(211)을 제거하기 위해, 추가적인 리소그래피 단계를 사용하여 제1 스페이서들(211)을 선택적으로 제거하는 방법과 같은 다른 적합한 제거 공정이 대안적으로 사용될 수 있다.
추가적으로, 도 2i는 핀들(215) 중 2개를 추가 패터닝하여 불연속 핀들(217)(도 2i에서 불연속성은 점선(219)으로 표현됨)을 형성하는 것을 도시한다. 불연속 핀들(217)은 바람직하지 않은 단일의 연속 핀이 존재하지 않는 유닛 셀(213)로 메모리 장치(100)를 형성함에 있어 유용하다. 이 공정에서는 핀들(215)의 형성에서만큼 크기 감소가 중요한 것은 아니기 때문에, 이러한 핀들(215)에 대한 패터닝은, 포토리소그래피 및 에칭 공정과 같은, 전술한 바와 유사한 공정 또는 적합한 마스킹 및 제거 공정을 사용하여 수행될 수 있다. 일 실시예에서, 불연속 핀들(217)은 약 0.15 ㎛와 같이 약 0.02 ㎛ 내지 약 1 ㎛ 사이의 불연속성을 갖도록 형성된다.
대안적으로, 핀들(15)을 형성하기 이전에 불연속 영역들(219) 내에 배치된 핀들(215) 영역들로부터 제1 스페이서들(211)을 제거함으로써, 핀들(215)을 형성하는 도중 불연속 핀들(217)의 패터닝이 수행될 수 있다. 제1 스페이서들(211)이 제거된 경우에, 불연속 영역들 내에 배치된 핀들(215) 영역들은 핀들(215)이 형성될 때 제거됨으로써, 핀들(215)과 함께 불연속 핀들(217)이 형성된다.
선택적으로, 핀 구조들을 서로에 대해 더욱 고립시키기 위해, 핀들(215) 및 불연속 핀들(217) 사이에 옥사이드와 같은 유전체 물질(미도시)이 증착될 수 있다. 일 실시예에서는 CVD와 같은 공정을 사용하여 유전체 물질이 증착되고 이후 핀들(215)의 높이까지 화학적 기계적 연마(CMP: chemically mechanically polishing)가 수행된다. 평탄화 이후, 추가 공정을 위해 핀들(215) 및 불연속 핀들(217)을 유전체 물질 위로 연장시키기 위해, 유전체 물질은 예로써 습식 에칭을 사용하여 오목해질 수 있다.
도 3a-3b는 핀들(215) 및 불연속 핀들(217) 위에 게이트 유전체 층(301), 게이트 전극 층(303), 및 제3 더미 층(305)을 형성하는 것에 대한 단면도 및 평면도를 도시하며, 이때 도 3a는 도 3b의 A-A' 선을 통한 단면도이다. 게이트 유전체 층(301)은 열적 산화(thermal oxidation), 화학 기상 증착, 스퍼터링, 또는 게이트 유전체 형성을 위해 종래 알려지고 사용되는 다른 어떤 방법들을 사용하여 형성될 수 있다. 게이트 유전체 형성 기술에 따라, 핀들(215)의 상측에서 게이트 유전체 층(301)의 두께는 핀들(215)의 측벽에서 게이트 유전체 두께와 다를 수 있다. 게이트 유전체 층(301)은 실리콘 디옥사이드(silicon dioxide) 또는 실리콘 옥시나이트라이드(silicon oxynitride), 또는 하이(high) K 유전체, 또는 이들의 조합들과 같은 물질을 포함하며 그 두께는 약 10 Å 이하와 같이 약 3 Å 내지 약 100 Å의 범위일 수 있다. 게이트 유전체 층(301)은 대안적으로 란타늄 옥사이드(La2O3), 알루미늄 옥사이드(Al2O3), 하프늄 옥사이드(HfO2), 하프늄 옥시나이트라이드(HfON), 또는 지르코늄 옥사이드(ZrO2), 또는 이들의 조합들과 같은 높은 투과성(하이-K) 물질(예로써, 약 5 이상의 상대 투과성을 지님)로부터 형성될 수 있으며, 약 10 Å 이하와 같이 약 3 Å 내지 약 100 Å에 해당하는 동등한 옥사이드 두께를 가질 수 있다.
게이트 전극 층(303)은 게이트 유전체 층(301) 위에 형성된다. 게이트 전극 층(303)은 전도성 물질을 포함하며 폴리크리스탈린-실리콘(polycrystalline-silicon: poly-Si), 폴리-크리스탈린 실리콘-게르마늄(poly-crystalline silicon-germanium: poly-SiGe), 메탈릭 나이트라이드들(metallic nitrides), 메탈릭 실리사이드들(metallic silicides), 메탈릭 옥사이드들(metallic oxides), 및 금속들(metals)로 이루어진 그룹으로부터 선택될 수 있다. 메탈릭 나이트라이드들의 예들은 텅스텐 나이트라이드(tungsten nitride), 몰리브덴 나이트라이드(molybdenum nitride), 티타늄 나이트라이드(titanium nitride), 및 탄탈륨 나이트라이드(tantalum nitride), 또는 그것들의 조합들을 포함한다. 메탈릭 실리사이드의 예들은 텅스텐 실리사이드(tungsten silicide), 티타늄 실리사이드(titanium silicide), 코발드 실리사이드(cobalt silicide), 니켈 실리사이드(nickel silicide), 플라티늄 실리사이드(platinum silicide), 에르븀 실리사이드(erbium silicide), 또는 그것들의 조합들을 포함한다. 메탈 옥사이드들의 예들은 루테늄 옥사이드(ruthenium oxide), 인듐 옥사이드(indium tin oxide), 또는 그것들의 조합들을 포함한다. 금속의 예들은 텅스텐, 티타늄, 알루미늄, 구리, 몰리브덴, 니켈, 플라티늄(백금), 등을 포함한다.
게이트 전극 층(303)은 화학 기상 증착(CVD), 스퍼터 증착(sputter deposition), 또는 도전성 물질들을 증착을 위해 종래에 알려지고 사용되는 다른 기술들에 의해 증착될 수 있다. 게이트 전극 층(303)의 두께는 약 100 Å 내지 약 4,000 Å의 범위일 수 있다. 게이트 전극 층(303)의 상면은 통상적으로 비평탄(non-planar) 상면을 가지며, 게이트 전극 층(303)의 패터닝 또는 게이트 에칭 이전에 평탄화될 수 있다. 이 시점에 게이트 전극 층(303) 내로 이온들이 투입될 수도 있고 투입되지 않을 수도 있다. 이온들은 예로써, 이온 주입(ion implantation) 기술들에 의해 투입될 수 있다.
제3 더미 층(305)은 게이트 전극 층(303) 위에 형성되며 바람직한 최종 게이트 전극들을 형성하기 위해 사용된다. 그리하여, 제3 더미 층(305)은 유닛 셀(213) 내에 배치된 핀들(215) 및 불연속 핀들(217) 각각의 일부분을 덮는 가장자리들(edges)을 갖는다. 예를 들어, 약 0.2 ㎛의 제2 폭(w2)을 갖는 유닛 셀에서, 제3 더미 층(305)은 바람직한 제1 게이트 전극 및 바람직한 제2 게이트 전극(도 3g-3h를 참조하여 후술함) 사이에서 약 0.07 ㎛와 같이 약 0.02 ㎛ 내지 약 0.3 ㎛의 제3 폭(w3)을 갖는다.
제3 더미 층(305)은 제1 더미 층(207) 및 제2 더미 층(209)에서와 유사한 물질로부터 그리고 유사한 공정들을 사용하여 형성될 수 있다. 예를 들어, 제3 더미 층(305)은, 단일 물질 또는 물질들의 조합으로 이루어진 초기 유전체 층(미도시)을 증착하고, 이후 희망하는 패턴을 얻기 위해 마스킹 및 에칭 공정으로 상기 유전체 층을 패터닝함으로써 형성될 수 있다. 하지만, 이들 물질들 및 공정들은 단지 예시적인 것이지 제한적 의도는 없으며, 제3 더미 층(305)을 형성하기 위한 다른 적절한 공정 및 물질이 대안적으로 사용될 수도 있다.
도 3c 및 3d는 제3 더미 층(305)의 측벽들을 따라 제2 스페이서들(307)을 형성하는 것에 대한 단면도 및 평면도를 각각 도시하며 여기서 도 3c는 도 3d의 A-A' 선을 통하는 단면도이다. 제2 스페이서들(307)은 제1 스페이서들(211)(도 2b를 참조하여 전술함)에서와 유사한 물질 및 유사한 공정에 의해 형성될 수 있다. 예를 들어, 제2 스페이서들(307)은 CVD를 사용하여 SiN, SiO2, 등으로 이루어진 스페이서 층(미도시)를 블랭킷 증착(blanket depositing)하고 이후 제2 스페이서들(307)을 형성하기 위해 상기 스페이서 층을 이방성 에칭함으로써 형성될 수 있다.
도 3e-3f는 제2 스페이서들(307) 사이로부터 제3 더미 층(305)을 제거하는 것에 대한 단면도 및 평면도를 각각 도시하며 여기서 도 3e는 도 3f의 A-A' 선을 통하는 단면도이다. 제1 더미 층(207) 및 제2 더미 층(209)의 제거와 유사하게, 제3 더미 층(305)은 습식 에칭을 사용하여 제거될 수 있으며, 물론 건식 에칭과 같은 다른 적합한 에칭 기술이 대안적으로 사용될 수 있다. 단지 예시적으로, 제3 더미 층(305)을 형성하기 위해 실리콘 옥사이드가 사용된다면, 이후 제2 스페이서들(307) 중 일부를 상당량 제거함 없이 제3 더미 층(305)을 제거하기 위해 HF와 같은 에칭액이 사용될 수 있다.
이러한 방식으로 제2 스페이서들(307)을 형성함으로써, 제1 스페이서들(211)을 형성할 때와 유사하게, 제2 스페이서들(307)은 리소그래피 공정을 사용하지 않는다. 리소그래피의 사용을 회피함으로써, 제2 스페이서들(307)의 크기는 리소그래피 공정의 제약들을 마찬가지로 회피할 수 있다. 그리하여, 제2 스페이서들(307)은 일반적인 리소그래피 공정이 허용하는 것에 비하여 보다 작은 크기들을 갖도록 형성될 수 있다.
도 3g-3h는 게이트 전극 층(303)과 게이트 유전체 층(301)(도 3a-3e 참조)을 패터닝하여 게이트 전극(309)과 게이트 유전체(311)를 형성하는 것에 대한 단면도 및 평면도를 각각 도시하며, 여기서 도 3g는 도 3h의 A-A' 선을 통하는 단면도이다. 게이트 전극 층(303) 및 게이트 유전체(301)는 마스크로서 제2 스페이서들(307)을 사용하여 제거되며, 그리하여 제2 스페이서들(307)의 폭이 하측의 게이트 전극(309) 및 게이트 유전체(311)에 전달된다. 이러한 경우, 게이트 유전체(311) 및 게이트 전극(309)은 약 0.15 ㎛와 같이 약 0.05 ㎛ 내지 약 0.3 ㎛ 사이의 제4 폭(w4)을 가질 수 있다.
도 3i-j는 게이트 유전체(311) 및 게이트 전극(309)으로부터 제2 스페이서들(307)을 제거한 것을 도시하며 여기서 도 3i는 도 3j의 A-A'을 통하는 단면도이다. 제1 스페이서들(211)(도 2h-i를 참조하여 전술함)의 제거와 유사하게, 제2 스페이서들(307)은 스페이서 물질에 선택적인 습식 에칭을 사용하여 제거될 수 있으며, 이때 습식 에칭에 의해 다른 노출된 물질이 크게 제거됨 없이 스페이서 물질이 제거될 것이다. 예를 들어, 실리콘 나이트라이드가 스페이서 물질로 사용된다면, 제2 스페이서들(307)을 선택적으로 제거하기 위해 H3NO4와 같은 에칭액이 사용될 수 있다. 하지만, 게이트 전극(309)과 게이트 유전체(311)는 유지하면서 제2 스페이서들(307)을 제거하기 위해 다른 적절한 제거 공정이 대안적으로 사용될 수 있다.
메모리 장치(100)는 영구적인 스페이서들(미도시), 소스/드레인 영역들(미도시), 및 실리사이드 접촉부들(silicide contacts, 미도시)의 형성을 통해 완성될 수 있다. 영구적인 스페이서들은 게이트 전극(309)의 반대편 측면들 상에 형성될 수 있다. 영구적인 스페이서들은 전형적으로, 이전에 형성된 구조 상에서 스페이서 층(미도시)을 블랭킷 증착함으로써 형성된다. 스페이서 층은 SiN, 옥시나이트라이드, SiC, SiON, 옥사이드 등을 포함할 수 있으며, 화학 기상 증착(CVD), PECVD, 스퍼터링, 및 종래 공지된 다른 방법들과 같은, 층 형성에 사용되는 방법들에 의해 형성될 수 있다. 영구 스페이서들은 이후, 상기 구조의 수평면들로부터 상기 스페이서 층을 제거하기 위한 이방성 에칭을 통해 패터닝된다.
적절한 도펀트들(dopants)을 주입하여 핀들(215) 내에 도펀트들을 보충함으로써 핀들(215)의 노출 영역들에서 소스/드레인 영역들(미도시)이 형성될 수 있다. 예를 들어, PMOS 장치를 형성하기 위해 보론, 갈륨, 인듐 등과 같은 p-타입 도펀트들이 주입될 수 있다. 대안적으로, NMOS 장치를 형성하기 위해 인, 비소, 안티몬(antimont) 등과 같은 n-타입 도펀트들이 주입될 수 있다. 이러한 소스/드레인 영역들은 마스크로서 게이트 전극(309) 및 영구 스페이서들을 사용하여 주입될 수 있다. 이러한 소스/드레인 영역들을 형성하기 위해 다른 많은 공정들, 단계들 등이 사용 가능하다는 것을 해당 기술분야의 당업자들이라면 인지한다는 점을 유념할 것이다. 예를 들어, 특정 용도에 적합한 특정 형상 또는 특성을 갖는 소스/드레인 영역들을 형성하기 위해 다양한 스페이서들 및 라이너들(liners)의 조합들을 사용하여 복수의 주입들(implants)이 수행될 수 있음을 당업자는 인지할 것이다. 이들 공정들 중 일부는 소스/드레인 영역들을 형성하기 위해 사용될 수 있으며, 이전 설명은 실시예들을 전술한 단계들로 제한하는 의도는 아니다.
소스/드레인 영역들이 형성된 이후, 소스 및 드레인 영역들 위에서 핀들(215)의 상측 및 측벽들 중 하나 이상을 따라 실리사이드 접촉부들을 형성하기 위해 선택적 실리사이드 공정(optional silicide process)이 사용될 수 있다. 실리사이드 접촉부의 쇼트키 베리어 높이(Schottky barrier height)를 감소시키기 위해 실리사이드 접촉부들은 니켈, 코발트, 플라티늄, 또는 에르븀을 포함할 수 있다. 하지만, 티타늄, 팔라듐(palladium), 등과 같은 통상적으로 사용되는 다른 금속들이 또한 사용될 수 있다. 종래에 공지된 바와 같이, 실리사이드화(silicidation)는 적절한 금속층의 블랭킷 증착에 의해 수행될 수 있으며, 상기 증착 이후 하측의 노출된 실리콘과 상기 금속이 반응하도록 하는 어닐링 단계가 이어진다. 비반응 금속은 이후 선택적 에칭 공정과 같은 방법에 의해 제거된다. 실리사이드 접촉부들의 두께는 약 5 nm 내지 약 50 nm 사이일 수 있다.
도 3k는 제1 패스-게이트 트랜지스터(101), 제2 패스-게이트 트랜지스터(115), 제1 풀-업 트랜지스터(105), 제1 풀-다운 트랜지스터(109), 제2 풀-업 트랜지스터(107), 및 제2 풀-다운 트랜지스터(111) 간의 연결과 함께 게이트 전극들(309)의 형성에 대한 평면도를 도시한다. 다른 트랜지스터들을 분리하기 위해(예로써, 제1 풀-업 트랜지스터 105로부터 제2 패스-게이트 트랜지스터 115를 분리), 게이트 전극들(311)이 패터닝된다. 게이트 전극들(309)을 분리하고 핀들(215) 및 불연속 핀들(217) 상에 6개의 트랜지스터들을 형성하기 위해, 포토리소그래피 마스킹 및 에칭과 같은 마스킹 및 제거를 사용하여 상기 게이트 전극들(309)이 패터닝될 수 있다.
도 3k에 도시된 바와 같이, 제1 풀-업 트랜지스터(105)의 소스(source)는 플러그(313)를 통해 전원(VCC)에 전기적으로 연결되며, 제2 풀-업 트랜지스터(107)의 소스는 플러그(315)를 통해 전원(VCC)에 전기적으로 연결된다. 제1 풀-다운 트랜지스터(109)의 소스는 플러그(317)를 통해 그라운드(VSS)에 전기적으로 연결되며, 제1 풀-다운 트랜지스터(109)의 드레인은 핀(215)을 통해 제1 패스-게이트 트랜지스터(101)의 드레인에 전기적으로 연결된다. 제2 풀-다운 트랜지스터(111)의 소스는 플러그(319) 통해 그라운드(VSS)에 전기적으로 연결되며, 제2 풀-다운 트랜지스터(111)의 드레인은 핀(215)을 통해 제2 패스-게이트 트랜지스터(115)에 전기적으로 연결된다.
제1 패스-게이트 트랜지스터(101)의 소스는 플러그(321)를 통해 비트 라인(BL)(도 1 참조)에 전기적으로 연결된다. 제1 패스-게이트 트랜지스터(101)는 핀(215)을 통해 제1 풀-다운 트랜지스터(109)의 드레인에 비트 라인(BL)을 전기적으로 연결시킨다. 제1 패스-게이트 트랜지스터(101)의 게이트(311)는 플러그(323)를 통해 워드 라인에 전기적으로 연결된다.
이러한 도 3k에 도시된 실시예의 전기적 연결성을 더 살펴보면, 제2 패스-게이트 트랜지스터(115)의 소스는 플러그(325)를 통해 상보적 비트 라인(RBL)(도 1 참조)에 전기적으로 연결된다. 제2 패스-게이트 트랜지스터(115)는 핀(215)을 통해 제2 풀-다운 트랜지스터(111)의 드레인에 상보적 비트 라인(RBL)을 전기적으로 연결시킨다. 제2 패스-게이트 트랜지스터(115)의 게이트 전극(311)은 플러그(327)를 통해 워드 라인(WL)에 전기적으로 연결된다.
제1 풀-업 트랜지스터(105)의 드레인, 제1 풀-다운 트랜지스터(109)의 드레인, 제1 패스-게이트 트랜지스터(101)의 드레인 및 제2 풀-업 트랜지스터(107)와 제2 풀-다운 트랜지스터(111)의 게이트 전극들(311)은 인트라-셀 연결부(intra-cell connection)(미도시) 및 플러그들(329, 331)을 통해 전기적으로 연결된다. 유사하게, 제2 풀-업 트랜지스터(107)의 드레인, 제2 풀-다운 트랜지스터(11)의 드레인, 제2 패스-게이트 트랜지스터(115)의 드레인, 및 제1 풀-업 트랜지스터(105)와 제1 풀-다운 트랜지스터(109)의 게이트 전극(311)은 인트라-셀 연결부(미도시) 및 플러그들(333, 335)을 통해 전기적으로 연결된다. 상기 인트라-셀 연결부들은 구리로 구성될 수 있으나, 대안적으로 텅스텐(W), 알루미늄/구리(Al/Cu) 합금, Al, 굴절성(refractory) 금속 또는 금속 합금, 금속 실리사이드(metal silicide), 이들의 조합들 등일 수 있다.
도 3ℓ은 단일 메모리 장치(100)를 각각 포함하는 유닛 셀들(213)의 어레이를 도시한다. 명확성을 위해, 도 3ℓ은 유닛 셀(213)의 2행 및 2열만을 도시한다. 하지만, 행과 열에 대한 어떤 개수도 채택 가능할 것이며, 완전히 기능하는 장치를 위해 전형적으로는 2행 및 2열 이상이 사용된다. 도시된 바와 같이, 불연속 핀들(217)은 두 개의 다른 유닛 셀들(213) 사이에서 연장될 수 있는 한편, 핀들(215)은 4 개의 유닛 셀들(213) 또는 그 이상의 훨씬 많은 유닛 셀들을 가로질러 연장될 수 있다.
도 3m은 메모리 장치(100)를 연결하는 비트 라인들(BL), 워드 라인들(WL), VSS 라인들, 및 VCC 라인들을 도시한다. 도시된 바와 같이, 비트 라인들(BL) 및 VCC 라인은 핀들(215) 및 불연속 핀들(217)에 평행한 한편, 워드 라인(WL) 및 VSS 라인들은 핀들(215) 및 불연속 핀들(217)에 수직하고 게이트 전극들(311)에는 평행하다.
도 4는 불연속 핀들(217) 두 개 모두를 형성하기 위해 단일의 제4 더미 패턴(401)이 사용되는 다른 일 실시예를 도시한다. 이러한 실시예에서는, 도 2a-2i를 참조하여 앞서 설명된 것과 유사한 공정을 통하여 제4 더미 패턴(401)의 측벽들을 따라 제1 풀-업 트랜지스터(105) 및 제2 풀-업 트랜지스터(107)(도 3k 참조)를 위한 두 개의 불연속 핀들(217)을 형성하기 위해 제4 더미 패턴(401)의 측벽들이 사용된다. 이러한 실시예에서, 제4 더미 패턴(401)은 약 0.1 ㎛와 같이 약 0.05 ㎛ 내지 약 1 ㎛ 사이의 제2 길이(l2)를 가질 수 있으며, 약 0.2 ㎛와 같이 약 0.05 ㎛ 내지 약 0.3 ㎛ 사이의 제5 폭(w5)을 가질 수 있다.
추가적으로, 제5 더미 패턴(403) 및 제6 더미 패턴(405)은 유닛 셀(213)의 반대편 단부들에 배치될 수 있다. 이러한 실시예에서 제4 더미 패턴(403)은, 그 일부분이 유닛 셀(213) 내에 배치되고 다른 일부분이 유닛 셀(213)의 외측에(예로써, 인접한 유닛 셀(213) 내에) 배치되도록, 배치된다. 이와 유사하게, 제5 더미 패턴(403)에 대해 유닛 셀(213)의 반대편 측면에 배치된 제6 더미 패턴(405)은 부분적으로 유닛 셀(213) 내에 배치되며 유닛 셀(213)의 외측에 (예로써, 인접한 유닛 셀(213) 내에) 부분적으로 배치될 수 있다. 이러한 실시예에서, 제5 더미 패턴(403) 및 제6 더미 패턴(405)은 각각 단일 핀(215)을 형성하기 위해 사용되며, 제4 더미 패턴(401)을 사용하여 형성되는 두 개의 연속 핀들(215) 중에서, 한 핀(215)은 제5 더미 패턴(403)을 사용하여 형성되고 다른 한 핀(215)은 제6 더미 패턴(405)을 사용하여 형성된다.
단일 핀(215)을 형성하기 위해 사용될 때 제5 더미 패턴(403) 및 제6 더미 패턴(405)은 약 0.12 ㎛과 같이 약 0.04 ㎛ 내지 약 0.6 ㎛ 사이의 제3 길이(l3)를 가질 수 있다. 추가적으로, 제5 더미 패턴(403)과 제6 더미 패턴(405)은 약 0.1 ㎛와 같이 약 0.05 ㎛ 내지 약 1 ㎛ 사이의 제2 거리(d2) 만큼 제4 더미 패턴(401)로부터 이격될 수 있다. 그런 이격은 유닛 셀(213) 전체의 보다 작은 공간을 허용한다.
도 5a-5c는 10개 트랜지스터가 있는 단일-포트 SRAM의 일 실시예에 대한 회로도, 더미 층들의 평면도, 및 연결도를 각각 도시한다. 이러한 실시예에서는, 제1 패스-게이트 트랜지스터(101)에 평행하게 연결된 제3 패스-게이트 트랜지스터(501), 제2 패스-게이트 트랜지스터(115)에 평행하게 연결된 제4 패스-게이트 트랜지스터(503), 제1 풀-다운 트랜지스터(109)에 평행하게 연결된 제3 풀-다운 트랜지스터(505), 및 제2 풀-다운 트랜지스터(111)과 평행하게 연결된 제4 풀-다운 트랜지스터(507)가 존재한다.
도 5b는, 이러한 실시예에서, 단일 유닛 셀(213) 내에서 두 개의 핀들(215)을 형성하기 위해 제5 더미 패턴(403) 및 제6 더미 패턴(405)이 각각 사용될 수 있으며(대신 도 4를 참조하여 설명한 바와 같이 각각 단일 핀을 형성하기 위해 사용될 수 있음), 그 결과 유닛 셀(213) 내에 총 4개의 핀들(215) 및 2개의 불연속 핀들(217)이 배치될 수 있음을 도시한다. 이러한 실시예에서 제5 더미 패턴(403) 및 제6 더미 패턴(405)은 약 0.04 ㎛와 같이 약 0.01 ㎛ 내지 약 0.2 ㎛ 사이의 제4 길이(l4)를 갖도록 형성될 수 있다.
도 5c는 본 실시예에서의 여러 트랜지스터들의 연결관계를 도시한다. 도시된 바와 같이, 제3 패스-게이트 트랜지스터(501)는 제1 패스-게이트 트랜지스터(101)와 공통의 게이트 전극(311)을 공유하며 제4 패스-게이트 트랜지스터(503)는 제2 패스-게이트 트랜지스터(115)와 공통의 게이트 전극(311)을 공유한다. 추가적으로, 제3 풀-다운 트랜지스터(505)는 제1 풀-다운 트랜지스터(109)와 공통의 게이트 전극을 공유하며, 제4 풀-다운 트랜지스터(507)는 제2 풀-다운 트랜지스터(111)와 공통의 게이트 전극을 공유한다.
도 6a-6c는 8개 트랜지스터가 있는 2-포트 셀 구조를 사용하는 다른 하나의 실시예에 대한 회로도, 평면도, 및 어레이 도면을 각각 도시한다. 도 6a에 도시된 바와 같이, 제2 풀-다운 트랜지스터(111)의 드레인은 리드-포트(read-port: 500)에 연결된다. 상기 리드 포트는 VSS 및 리드 비트 라인(read bit line: RBL)(515) 사이에서 직렬 연결된 제3 풀-다운 트랜지스터(501) 및 제3 패스 게이트(503)를 포함한다. 이러한 실시예에서 본래의(original) 비트 라인 및 상보적 비트-라인은 메모리 장치(100)에 기록하기 위해 사용되는 한편 리드-포트(500)는 메모리 장치(100)를 읽기 위해 사용된다.
도 6b는, 이러한 실시예에서, 단일 유닛 셀(213) 내에서 두 개의 핀들(215)을 형성하기 위해 제5 더미 패턴(403)은 단일 핀(215)를 형성하기 위해 사용되고 제6 더미 패턴(405)은 두 개의 핀들(215)을 형성하기 위해 사용될 수 있으며(대신 도 4를 참조하여 설명한 바와 같이 각각 단일 핀을 형성하기 위해 사용될 수 있음), 그 결과 총 5개의 핀들(215)이 유닛 셀(213) 내에 배치될 수 있음을 도시한다. 이러한 실시예에서 제5 더미 패턴(403)은 약 0.12 ㎛와 같이 약 0.04 ㎛ 내지 약 0.6 ㎛ 사이의 제5 길이(l5)를 갖도록 형성될 수 있으며, 제6 더미 패턴(405)은 약 0.1 ㎛와 같이 약 0.04 ㎛ 내지 약 0.4 ㎛ 사이의 제6 길이(l6)를 갖도록 형성될 수 있다.
도 6c는 8개 트랜지스터가 있는 2-포트 셀 구조를 위한 게이트 전극들(309)의 형성 및 패터닝에 대한 평면도를 도시한다. 도시된 바와 같이, 제4 패스-게이트 트랜지스터(513), 제2 패스-게이트 트랜지스터(115), 및 제1 풀-업 트랜지스터(105)의 게이트 전극(309)을 분리하도록 게이트 전극들(309) 중 하나에 두 개의 불연속부들(도 6c에서 점선들(601)로 표시됨)이 만들어진다. 추가적으로, 제5 풀-다운 트랜지스터(511)의 소스는 플러그(603)를 통해 VSS에 연결되고, 제5 풀-다운 트랜지스터(511)는 제4 패스-게이트 트랜지스터(513)와 공통의 드레인을 공유하며, 제3 패스-게이트 트랜지스터(503)는 플러그(604)를 통해 리드 비트-라인(RBL)에 연결된 드레인을 갖는다. 제4 패스-게이트 트랜지스터(513)의 게이트 전극(309)은 플러그(607)를 통해 워드 라인(WL)에 연결된다.
본 발명 및 그것의 이점들이 상세하게 기술되었으나, 첨부된 청구항들에 의해 정의된 본 발명의 사상 및 범위를 벗어남 없이 여러 가지 수정들, 치환들 및 변경들이 가능함을 이해해야 할 것이다. 예를 들어 여러 개의 핀들, 게이트 유전체들, 및 게이트 전극들을 형성하기 위해 특정 개수의 더미 패턴들이 사용될 수 있는데, 여기 설명된 실시예들에 기재된 더미 패턴들의 개수는 유일하게 유용 가능한 더미 패턴들을 의미하는 것은 아니다.
더욱이, 본 출원의 범위는 명세서에서 기술되어진 공정, 기계, 제조, 물질의 조합, 수단, 방법들 및 단계들에 관한 특정 실시예들에 제한되도록 하려는 것은 아니다. 해당 분야의 당업자는 본 발명이 개시하는 것으로부터, 현존하는 또는 이후 개발될, 앞서 기술된 대응하는 실시예들과 동일한 기능을 실질적으로 수행하거나 실질적으로 동일한 결과를 달성하는 공정, 기계, 제조, 물질의 조합, 수단들, 방법들, 또는 단계들이 본 발명에 따라 유용될 수 있음을 이해할 것이다. 따라서, 첨부된 청구항들은 그 범위 내에서 그와 같은 공정들, 기계들, 제조, 물질의 조합, 수단들, 방법들, 또는 단계들을 포함하도록 의도되어진다.

Claims (10)

  1. 기판을 제공하는 단계;
    상기 기판 위에 제1 더미 패턴을 형성하는 단계;
    상기 제1 더미 패턴의 적어도 하나의 측벽을 따라 제1 스페이서를 형성하는 단계;
    상기 제1 더미 패턴의 적어도 하나의 측벽을 따라 상기 제1 스페이서와는 다른 제2 스페이서를 형성하는 단계;
    상기 제1 더미 패턴을 제거하는 단계;
    상기 제1 스페이서에 의해 덮여지지 않은 상기 기판의 영역들을 제거함으로써 SRAM의 제1 핀을 형성하는 단계;
    상기 제2 스페이서에 의해 덮여지지 않은 상기 기판의 영역들을 제거함으로써 상기 SRAM의 제2 핀을 형성하는 단계;
    상기 기판 위에 제2 더미 패턴을 형성하는 단계;
    상기 제2 더미 패턴의 상기 측벽들을 따라 제3 스페이서들을 형성하는 단계;
    상기 제2 더미 패턴을 제거하는 단계;
    상기 제3 스페이서들에 의해 덮여지지 않은 상기 기판의 영역들을 제거함으로써 상기 SRAM의 제3 핀 및 제4 핀을 형성하는 단계로서, 상기 제1 핀, 상기 제2 핀, 및 상기 제3 핀은 서로 평행한, 제3 핀 및 제4 핀을 형성하는 단계; 및
    상기 제1 핀, 상기 제2 핀, 상기 제3 핀, 및 상기 제4 핀 위에 게이트 전극들을 형성하는 단계;를 포함하며,
    상기 게이트 전극들을 형성하는 단계는,
    상기 제1 핀, 상기 제2 핀, 상기 제3 핀, 및 상기 제4 핀 위에 게이트 전극 층을 형성하는 단계;
    상기 게이트 전극 층 위에 게이트 더미 패턴을 형성하는 단계;
    상기 게이트 더미 패턴의 측벽들을 따라 게이트 스페이서들을 형성하는 단계;
    상기 게이트 더미 패턴을 제거하는 단계; 및
    상기 게이트 스페이서들에 의해 덮여지지 않은 상기 게이트 전극 층의 영역들을 제거하는 단계;를 포함하며,
    상기 제1 핀은 제1 풀-다운 채널 영역 및 제1 패스-게이트 채널 영역을 포함하고, 상기 제2 핀은 제1 풀-업 채널 영역을 포함하며, 상기 제3 핀은 제2 풀-업 채널 영역을 포함하며, 상기 제4 핀은 제2 풀-다운 채널 영역 및 제2 패스-게이트 채널 영역을 포함하며, 상기 제2 핀 및 상기 제3 핀은 상기 제1 핀보다 짧은 길이를 갖는 SRAM 제조 방법.
  2. 삭제
  3. 기판을 제공하는 단계;
    상기 기판 위에 제1 더미 패턴을 형성하는 단계;
    상기 제1 더미 패턴의 적어도 하나의 측벽을 따라 제1 스페이서를 형성하는 단계;
    상기 제1 더미 패턴을 제거하는 단계;
    상기 제1 스페이서에 의해 덮여지지 않은 상기 기판의 영역들을 제거함으로써 SRAM의 제1 핀을 형성하는 단계;
    상기 기판 위에 제2 더미 패턴을 형성하는 단계;
    상기 제2 더미 패턴의 적어도 하나의 측벽을 따라 제2 스페이서를 형성하는 단계;
    상기 제2 더미 패턴을 제거하는 단계;
    상기 제2 스페이서에 의해 덮여지지 않은 상기 기판의 영역들을 제거함으로써 제2 핀을 형성하는 단계;
    상기 제1 더미 패턴의 일 측벽 상에 제3 스페이서를 형성하는 단계;
    상기 제2 더미 패턴의 일 측벽 상에 제4 스페이서를 형성하는 단계로서, 상기 제1 스페이서, 상기 제2 스페이서, 상기 제3 스페이서 및 상기 제4 스페이서는 상기 SRAM의 동일한 유닛 셀 내에 모두 배치되는, 제4 스페이서를 형성하는 단계; 및
    제3 더미 패턴을 형성하는 단계로서, 상기 제1 더미 패턴, 상기 제2 더미 패턴, 및 상기 제3 더미 패턴은 각각 상기 SRAM의 하나의 유닛 셀 내에 배치된 적어도 두 개의 가장자리를 포함하는, 제3 더미 패턴을 형성하는 단계;를 더 포함하는 SRAM 제조 방법.
  4. 기판을 제공하는 단계;
    상기 기판 위에 제1 더미 패턴을 형성하는 단계;
    상기 제1 더미 패턴의 적어도 하나의 측벽을 따라 제1 스페이서를 형성하는 단계;
    상기 제1 더미 패턴을 제거하는 단계;
    상기 제1 스페이서에 의해 덮여지지 않은 상기 기판의 영역들을 제거함으로써 SRAM의 제1 핀을 형성하는 단계;
    상기 제1 스페이서의 분리된 일 측벽을 따라 상기 제1 스페이서와는 다른 제2 스페이서를 형성하는 단계;
    제1 측면을 구비한 제2 더미 패턴을 형성하는 단계로서, 상기 제1 측면은 상기 SRAM의 유닛 셀 내에 배치된 상기 제2 더미 패턴의 유일한 측면인, 제2 더미 패턴을 형성하는 단계;
    제2 측면을 구비한 제3 더미 패널을 형성하는 단계로서, 상기 제2 측면은 상기 SRAM의 상기 유닛 셀 내에 배치된 상기 제3 더미 패턴의 유일한 측면인, 제3 더미 패턴을 형성하는 단계;
    상기 제1 측면을 따라 제3 스페이서를 형성하는 단계; 및
    상기 제2 측면을 따라 제4 스페이서를 형성하는 단계;를 더 포함하는 SRAM 제조 방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
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