KR20050095581A - 역방향 ＦｉｎＦＥＴ 박막트랜지스터를 이용한ＦｉｎＦＥＴ 정적 메모리 셀 - Google Patents

역방향 ＦｉｎＦＥＴ 박막트랜지스터를 이용한ＦｉｎＦＥＴ 정적 메모리 셀 Download PDF

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Abstract

정적 메모리(SRAM) 셀(130)과 같은 집적 회로는 역방향 FinFET 트랜지스터(P2)와 FinFET 트랜지스터(N3)를 포함한다. 역방향 FinFET 트랜지스터는 기판상 반도체 구조물(100)에 의해 형성된 제1 게이트 영역(108)과, 제1 게이트 영역과 제1 채널 영역의 양쪽 측면을 형성하는 소스(110)와 드레인(114)에 배치된 제1 채널 영역(112)을 갖는 반도체 층(104)으로 형성된 제1 바디 영역을 포함한다. FinFET 트랜지스터(N3)는 역방향 FinFET 트랜지스터와 결합되어 있으며, 제2 채널 영역(118)과 제2 채널 영역의 양쪽 측면을 형성하는 소스(116)와 드레인(120)과 제2 채널 영역에 배치된 반도체 층으로 형성된 제2 게이트 영역(122)을 갖는 반도체 구조물(102)에 의해 형성된 제2 바디 영역을 포함한다.

Description

역방향 ＦｉｎＦＥＴ 박막트랜지스터를 이용한 ＦｉｎＦＥＴ 정적 메모리 셀{FINFET SRAM CELL USING INVERTED FINFET THIN FILM TRANSISTORS}
본 발명은 일반적으로 집적 회로에 관한 것이다. 더욱 상세하게는, 본 발명은 역방향 FinFET 박막트랜지스터와 역방향 FinFET 박막트랜지스터를 이용하여 형성된 정적 메모리 (Static Random Access Memory - SRAM) 셀에 대한 것이다.
정적 메모리 셀의 한가지 중요한 특징은 집적 회로 칩의 셀을 형성하기 위한 표면 공간이다. 정적 메모리 셀의 크기를 줄임으로써, 고밀도 정적 메모리 셀의 제작이 가능해진다. 비록 많은 기술들이 성공적으로 고밀도 정적 메모리들을 제공하는데 성공하였으나, 점점 더 초고밀도 정적 메모리를 원하는 요구는 줄어들지 않고 있다. 따라서, 점점 더 작은 정적 메모리 셀의 제작이 계속해서 요구되고 있다.
이하의 발명의 다양한 측면들에 대한 상세한 설명과 그에 따라 첨부된 도면들을 통해 본 발명의 여러가지 특징들을 보다 쉽게 이해할 수 있을 것이다.
도 1은 종래의 FinFET 박막트랜지스터의 단면도이다.
도 2는 도 1의 FinFET 박막트랜지스터의 평면도이다.
도 3은 본 발명에 따른 역방향 FinFET 박막트랜지스터의 단면도이다.
도 4는 본 발명에 따른 역방향 FinFET 박막트랜지스터의 평면도이다.
도 5는 본 발명에 따른 p-채널 역방향 FinFET 박막트랜지스터의 세부 단면도이다.
도 6은 본 발명에 따른 핀 언더패스(underpass)의 단면도이다.
도 7은 종래의 6-트랜지스터 정적 메모리 셀의 개략도이다.
도 8은 본 발명에 따라 형성된, 도 7에서 표시된 6-트랜지스터 정적 메모리 셀의 P2, N1과 N3 트랜지스터의 사시도이다.
도 9는 본 발명에 따라 형성된 6-트랜지스터 정적 메모리 셀의 개략도이다.
도 10내지 도 26은 본 발명에 따른 p-채널 역방향 FinFET 트랜지스터 (P-IFinFET), 핀 언더패스 (UP), n-채널 FinFET 트랜지스터 (FinFET)와 핀-베이스드 베리드 콘택트 (fin-based buried contact:BC)를 형성하기 위한 과정의 흐름을 나타내고 있다.
도 27은 본 발명에 따라 제작된 정적 메모리 셀의 레이아웃을 나타내고 있다.
상기 도면들은 단지 개략적인 표현에 불과하며 발명의 특정한 파라미터들을 나타내려는 의도가 아님을 주의하여야 할 것이다. 상기 도면들은 단순히 발명의 예시적인 측면들을 나타내려고 하는 것이므로 발명의 범위를 제한하는 것으로 고려되어서는 안 될 것이다. 도면들에서 동일한 도면부호는 동일한 구성요소를 나타낸다.
본 발명은 역방향 FinFET 박막트랜지스터와 역방향 FinFET 박막트랜지스터를 이용하여 형성된 정적 메모리 (Static Random Access Memory - SRAM) 셀을 제공한다. 상기 정적 메모리 (SRAM) 셀은 레이아웃을 단순화시키고 표면 공간을 상당히 줄임으로써 고밀도 정적 메모리 (SRAM)가 제작될 수 있도록 한다.
본 발명의 제1 측면은 제1 트랜지스터와 상기 제1 트랜지스터와 결합한 제2 트랜지스터를 포함하며, 상기 제1 트랜지스터는 기판 위에 반도체 구조물로 형성된 제1 게이트 영역과; 제1 게이트 영역에 배치된 제1 채널 영역과, 제1 채널 영역의 양쪽 측면에 형성된 소스와 드레인을 갖는 반도체 층으로 형성된 제1 바디 영역을 포함하고, 상기 제2 트랜지스터는, 제2 채널 영역과 상기 제2 채널영역의 양쪽 측면 중 한쪽에 형성된 소스와 드레인을 갖는 반도체 구조물로 형성된 제2 바디영역과; 제2 채널 영역에 배치된 반도체 층으로 형성된 제2 게이트 영역을 포함하는 집적 회로를 제공한다.
본 발명의 제2 측면은 제1 및 제2 트랜지스터와; 소스, 드레인, 제1 트랜지스터의 채널과 제2 트랜지스터의 게이트를 형성하는 단일 반도체 층을 포함하는 집적 회로를 제공한다.
본 발명의 제3 측면은 반도체 핀, 역방향 FinFET 트랜지스터 및 제1 FinFET 트랜지스터를 포함하며. 상기 핀은 역방향 FinFET 트랜지스터의 게이트를 형성하고, 제1 FinFET 트랜지스터의 소스, 드레인 및 채널을 형성하며 역방향 FinFET 트랜지스터의 게이트는 제1 FinFET 트랜지스터의 드레인에 연결된 집적 회로를 제공한다.
본 발명의 제4 측면은 핀의 일부가 역방향 FinFET 트랜지스터의 게이트 영역과 FinFET 트랜지스터의 바디 영역을 형성하는 반도체 핀을 기판상에 제공하는 단계와; 역방향 FinFET 트랜지스터의 소스, 드레인, 채널과 FinFET 트랜지스터의 게이트 영역을 형성하며, 역방향 FinFET 트랜지스터의 게이트 영역과 FinFET 트랜지스터의 바디 영역 위에 반도체 층을 적용하는 단계와; 역방향 FinFET 트랜지스터의 소스, 드레인, 채널을 형성하기 위한 제1 도펀트(dopant) 타입과 FinFET 트랜지스터의 게이트 영역을 형성하기 위한 제2 도펀트 타입으로 반도체 층을 도핑하는 단계를 포함하는 방법을 제공한다.
본 발명의 제5 측면은 풀-업 역방향 FinFET 트랜지스터와 풀-다운 FinFET 트랜지스터를 포함하는 각각의 인버터가 십자결합된 한 쌍의 인버터와; 비트라인 또는 비트라인의 보충물과 십자결합된 인버터를 각각 결합시키는 한 쌍의 결합 FinFET 트랜지스터를 포함하는 6 디바이스 정적 메모리 (SRAM) 셀을 제공한다.
본 발명의 상기 예시적인 측면은 본 명세서에서 설명한 문제점이나 논의되지 않은 문제점들을 해결하기 위해 디자인되었으며, 이는 당업자에 의해 인식될 수 있다.
본 발명은 역방향 FinFET 박막트랜지스터와 역방향 FinFET 박막트랜지스터를 이용하여 형성된 정적 메모리(Static Random Access Memory - SRAM) 셀을 제공함으로써 상기에서 언급된 문제점들과 그 밖의 다른 문제점들을 처리한다.
종래의 FinFET 트랜지스터(10)의 단면도는 도 1에 도시되어 있다. FinFET 트랜지스터(10)의 평면도는 도 2에 도시되어 있다. 이 실시예에서 FinFET 트랜지스터(10)는 절연층(12)(예를 들면, SiO2층)에 형성되어 있다. FinFET 트랜지스터(10)는 일반적으로 실리콘 또는 다른 적당한 반도체 물질로 형성된 핀(14)과, 폴리실리콘 또는 다른 적당한 반도체 물질로 형성되며 핀(14)을 덮는 게이트(16)를 포함한다. 채널(18)은 게이트(16) 아래로 확장한 핀(14)의 일부에 형성되어 있다. 도 2에서 도시된 바와 같이, FinFET 트랜지스터(10)의 소스(20)와 드레인(22)은 핀(14)의 양쪽 끝에 위치하고 있다. 상기 FinFET 트랜지스터(10)는 채널(18)을 둘러싸는 "더블 게이트(double gate)" 구조로 인하여 작은 크기, 전력소모 감축, 보다 빠른 스위칭 타임과 같은 이득을 제공한다.
본 발명에 따른 역방향 FinFET 박막트랜지스터(30)의 단면도가 도 3에 도시되어 있다. 역방향 FinFET 박막트랜지스터(30)의 평면도가 도 4에 도시되어 있다. 도시된 바와 같이, 역방향 FinFET 트랜지스터(30)의 핀(32)은 일반적으로 실리콘 또는 다른 적당한 반도체 물질로 형성되며, 전형적인 FinFET 트랜지스터의 경우와 같이 바디, 소스, 드레인으로 작동하는 것이 아니라 트랜지스터의 게이트(34)로 작동한다(예를 들면, 도 1 내지 2에 도시되어 있음). 폴리실리콘 또는 다른 적당한 반도체 물질로 형성된 층(36)은 핀(32)을 가로지르며, 전형적인 FinFET 트랜지스터의 경우와 같이 게이트라기보다는 역방향 FinFET 트랜지스터(30)의 채널(38), 소스(40)와 드레인(42)을 형성한다(예를 들면, 도 1 내지 2에 도시되어 있음). 당업자에게 알려진 다른 반도체와 전도성 물질들이 상기 핀(32)과 층(36)을 형성하는데 사용될 수 있을 것이다.
본 발명에 따른 p-채널 역방향 FinFET 트랜지스터(50)의 상세도가 도 5에 도시되어 있다. 이 실시예에서 p-채널 역방향 FinFET 트랜지스터(50)는 트랜지스터(50)의 게이트(54)로 작동하는 n+ 도핑된 실리콘 핀(52)을 포함한다. 게이트(54)는 게이트 절연체(예를 들면, SiO2) 층(56)으로 덮여있다. 폴리실리콘 층(58)은 핀(52)을 가로지르며 트랜지스터(50)의 바디 영역(60)을 형성한다. 바디 영역(60)은 트랜지스터(50)의 p+ 도핑된 소스(62), p+ 도핑된 드레인(64)과 채널(72)을 포함한다. 채널(72)은 게이트의 양쪽 측면과, 트랜지스터(50)의 양쪽 측면에 형성된 스페이서(68)의 아래에 약간의 p 도핑된 공간을 포함하고, 예를 들면 SiO2, Si3N4 등을 포함한다. p+ 도핑된 소스(62)와 드레인(64)과 게이트(54) 위에 위치한 바디 영역(60)의 p+ 도핑된 영역(70)은 채널(72)에 p-타입 캐리어를 공급한다. p-채널 역방향 FinFET 트랜지스터(50)에 대해 좀 더 상세히 설명하자면, 채널(72)을 포함하는 다결정의 실리콘으로 인하여 조금은 동작이 퇴화할 수 있으며, 정적 메모리(SRAM) 셀에 있어서 풀-업 디바이스로 유용하다. p-채널 역방향 FinFET 트랜지스터와 도 6을 고려하여 설명된 핀 언더패스(80)의 사용은 종래의 CMOS 기술을 이용하여 디자인된 정적 메모리(SRAM) 셀과 비교하면 정적 메모리(SRAM) 셀의 레이아웃(다시 말하면, 표면) 공간을 상당히 줄인다.
도 6에 도시된 바와 같이, 핀 언더패스(80)는 상기에서 설명한 p-채널 역방향 FinFET 트랜지스터(50)와 비슷한 구조로 되어있다. 예를 들면, 핀 언더패스(80)는 SiO2와 같은 게이트 절연체의 절연층(84)으로 덮여있는 n+ 도핑된 실리콘 핀(82)을 포함한다. 그러나, p-채널 역방향 FinFET 트랜지스터(50)와 다르게 핀(82)을 덮는 폴리실리콘 층(86)은 n+ 도핑되어있다. 상기 n+ 도핑된 폴리실리콘 층(86)은 절연층(84)에 의해 n+ 도핑된 핀(82) 위를 절연되어 통과한다.
종래의 6-트랜지스터 정적 메모리(SRAM) 셀(90)의 개략도가 도 7에 도시되어 있다. 당해 기술분야에서 알려진 바와 같이, 정적 메모리(SRAM) 셀(90)은 데이터 비트 상태를 저장하기 위해 십자결합된 한 쌍의 인버터(92, 94)와, 십자결합된 인버터(92, 94)와 비트라인(BL, BL(BAR))간의 데이터 비트를 읽고 쓰기 위한 한 쌍의 n-채널 결합 트랜지스터(N1, N2)를 포함한다. 인버터(92)는 p-채널 풀-업 트랜지스터(P1)와 n-채널 풀-다운 트랜지스터(N3)를 포함한다. 이와 유사하게, 인버터(94)는 p-채널 풀-업 트랜지스터(P2)와 n-채널 풀-다운 트랜지스터(P4)를 포함한다. 정적 메모리(SRAM) 셀(90)의 동작은 잘 알려져 있으므로 상세히 설명하지는 않을 것이다. 예를 들어, 공업 규격 100nm 노드(예를 들면, Brighten et al, "Integration of High Performance, Low Leakage and Mixed Signal Features into a 100 nm CMOS Technology," 2002 Symposium on VLSI Technology, Digest of Technical papers P62-3, June 2002)에 보여진다)를 사용하여 6-트랜지스터 정적 메모리(SRAM) 셀을 제작할 때, 결과물 규격 정적 메모리(SRAM) 셀의 크기는 약 1.26㎛2이다. 그러나, 본 발명의 프로세스를 사용하면, 공업 규격 100 nm 노드를 사용하여 제작된 규격 정적 메모리(SRAM) 셀 크기의 약 65%의 크기로 정적 메모리(SRAM) 셀을 제작할 수 있다.
본 발명에 따른 p-채널 역방향 FinFET 트랜지스터를 이용한 트랜지스터 P2, N1과, N3(도 7)와 2개의 n-채널 FinFET 트랜지스터 각각의 형성이 도 8에 도시되어 있다. 핀 언더패스와 핀-베이스드 베리드 콘택트뿐 아니라 역방향 FinFET 트랜지스터와 FinFET 트랜지스터를 형성하기 위한 프로세스 과정은 이하에서 상세히 설명될 것이다.
도 8에 도시된 바와 같이, 실리콘 핀(100, 102)은 기판 위에 동일한 프로세스 과정을 통해 형성된다. 실리콘 핀(100, 102)은 분리된 핀들을 포함할 수 있으며, 동일한 핀의 다른 부분들을 포함할 수 있다. 폴리실리콘 층(104)은 핀(100)과 핀(102) 사이에 확장되어 핀의 측면과 상단을 통과한다. 폴리실리콘 층(106)은 폴리실리콘 층(104)과 동일한 프로세스 과정을 통해 형성되며, 핀(100)의 측면과 상단을 통과한다.
p-채널 역방향 FinFET 트랜지스터(P2)를 형성하기 위하여, 트랜지스터(P2)의 게이트(108)를 제작하기 위하여 실리콘 핀(100)의 일부는 n+ 도핑되며, 반면에 트랜지스터(P2)의 소스(110), 채널(112)과 드레인(114)을 포함하는 바디 영역을 형성하기 위하여 폴리실리콘 층(104)의 일부는 p+ 도핑된다. 트랜지스터(P2)의 채널(112)은 게이트(108)를 통과한다. 트랜지스터(P2)의 소스(110)와 드레인(114)은 게이트(108)의 양쪽 측면에 위치하며 채널(112)에 의해 연결된다.
소스(116), 채널(118)과, 드레인(120)을 포함하는 n-채널 FinFET 트랜지스터(N3)의 바디 영역은 핀(102)의 약간 도핑된 일부를 이용하여 형성된다. 트랜지스터(N3)의 게이트(122)는 폴리실리콘 층(104)의 n+ 도핑된 일부를 이용하여 형성된다. 따라서, 폴리실리콘 층(104)은 트랜지스터(N3)의 게이트(122)와 트랜지스터(P2)의 소스(110), 채널(112)과, 드레인(114)을 형성하는데 이용된다. 또한, 폴리실리콘 층(104)은 트랜지스터(N3)의 게이트(122)를 트랜지스터(P2)의 드레인(114)에 연결시킨다. CoSi2와 같은 자기정렬 금속 실리사이드(도시되어 있지는 않음)는 게이트(122)로 부터 드레인(114)으로의 좋은 전기 전도성을 확보하기 위하여 폴리실리콘 층(104)의 n+와 p+ 접합을 브릿지하는데 사용될 수 있다.
드레인(124), 채널(126)과 소스(128)를 포함하는 n-채널 FinFET 트랜지스터(N1)의 바디 영역은 핀(100)의 약간의 도핑된 일부를 이용하여 형성된다. 트랜지스터(N1)의 게이트(129)는 폴리실리콘 층(126)의 n+ 도핑된 일부를 이용하여 형성된다. 따라서, 핀(100)은 트랜지스터(P2)의 게이트(108)와 트랜지스터(N1)의 드레인(124), 채널(126)과, 소스(128)를 형성하는데 이용된다. 또한, 핀(100)은 트랜지스터(P2)의 게이트(108)를 트랜지스터(N1)의 드레인(124)에 연결시킨다.
본 발명에 따른 6-트랜지스터 정적 메모리(SRAM) 셀(130)은 도 9에 도시되어 있다. 정적 메모리(SRAM) 셀(130)은 종래 방법에 따라 작동한다. 정적 메모리(SRAM) 셀(130)은 두 개의 p-채널 역방향 FinFET 트랜지스터(P1, P2)와, 네 개의 n-채널 FinFET 트랜지스터(N1, N2, N3, N4)와, 2개의 핀 언더패스(UP1, UP2)와, 다섯 개의 핀-베이스드 베리드 콘택트(BC1, BC2, BC3, BC4, BC5)를 이용하여 형성된다. 정적 메모리(SRAM) 셀(130)에서, 언더패스(UP1)는 트랜지스터(N1)의 드레인과 핀-베이스드 베리드 콘택트(BC1)사이의 전도성 통로가 핀-베이스드 베리드 콘택트(BC3)와 핀-베이스드 베리드 콘택트(BC5)사이의 전도성 통로의 아래를 절연적으로 통과할 수 있도록 한다. 이와 유사하게, 언더패스(UP2)는 핀-베이스드 베리드 콘택트(BC5)와 핀-베이스드 베리드 콘택트(BC2)사이의 전도성 통로가 핀-베이스드 베리드 콘택트(BC1) 핀-베이스드 베리드 콘택트(BC4)사이의 전도성 통로의 아래를 절연적으로 통과할 수 있도록 한다. 이러한 독창적인 구조의 조합을 이용함으로써, 정적 메모리(SRAM) 셀(130)의 레이아웃이 단순화되며, 종래 기술을 이용하여 제작된 스탠다드 정적 메모리(SRAM) 셀의 크기와 이와 유사한 미니멈 피쳐 사이즈(minimum feature size)의 크기와 비교하였을 때 상기 정적 메모리(SRAM) 셀(130)의 크기가 상당히 줄어든다. 본 발명의 정적 메모리(SRAM) 셀(130)의 레이아웃을 설명하기 전에, 본 발명에 따른 p-채널 역방향 FinFET 트랜지스터, n-채널 FinFET 트랜지스터, 핀 언더패스, 핀-베이스드 베리드 콘택트의 대표적인 제작 프로세스 과정이 도 10 내지 26을 고려하여 설명될 것이다.
이하에서 p-채널 역방향 FinFET 트랜지스터, n-채널 FinFET 트랜지스터, 핀 언더패스, 핀-베이스드 베리드 콘택트를 제작하기 위한 대표적인 프로세스 과정의 예시적인 설명에는 마스킹, 패터닝, 에칭,스트라이핑(stripping), 그로잉(growing), 디포지팅(depositing)과, 임플랜팅(implanting) 과정이 일반적인 용어로 설명되어 있다. 상기 과정들을 수행하기 위해서는 특정한 세부사항들이 필요하지만, 이러한 세부사항들은 반도체 프로세싱 분야의 당업자에게는 잘 알려져 있으므로 간결함과 명확함을 위하여 생략되었다는 것을 주의하여야 한다. 또한, p-채널 역방향 FinFET 트랜지스터, n-채널 FinFET 트랜지스터, 핀 언더패스, 핀-베이스드 베리드 콘택트의 형성에 사용되는 각각의 물질에는 당업자에게 알려진 대체 물질이 존재할 수 있다는 것을 주의하여야 한다. 또한, 이하에서는 p-채널 역방향 FinFET 트랜지스터, n-채널 FinFET 트랜지스터, 핀 언더패스, 핀-베이스드 베리드 콘택트의 정적 메모리(SRAM) 셀에 있어서의 이용에 대하여 설명하고 있으나, 개별적으로 또는 다른 반도체 디바이스에 있어서의 다른 조합들로 이용될 수 있다. 이러한 구조에 대한 도핑은 달라질 수도 있다. 예를 들면, n-채널 역방향 FinFET 트랜지스터는 n-타입 도핑 장소에 반대로 p-타입 도핑을 이용함으로써 형성될 수도 있다.
처음에는, 도 10에 도시된 바와 같이, SOI(Silicon-On-Insulator) 웨이퍼(140)상에 SiO2 층(142)과 Si3N4 마스킹 층(144)이 형성된다. SOI 웨이퍼(140)는 실리콘 기판(146)과, 베리드 산화물(BOX) 층(148)과, 약 30nm에서 170nm의 두께를 갖는 실리콘 층(150)을 포함한다. Si3N4 층은 약 5nm에서 30nm의 폭을 갖는 Si3N4 형태(152)를 제공하기 위하여 패터닝되고 에칭된다.
Si3N4 형태(152)를 마스크로 사용하여, 도 11에 도시된 바와 같이 SiO2 층(142)은 SiO2 형태(154)를 형성하기 위하여 패터닝되고 에칭된다. SiO2 층(142)은 이방성 에칭을 이용하여 제1 에칭된다. 이것은 SiO2 형태(154)의 최종 폭을 조정하기 위하여 이방성 산화물 에칭에 따른다.
도 12에서, Si3N4 형태(152)의 스트라이핑이 있은 후, SiO2 형태(154)는 실리콘 층(150)의 이방성 에칭을 하는동안 마스크로 사용된다. 에칭은 BOX 층(148)의 표면에서 정지한다. 결과물인 실리콘 핀(156A, 156B, 156C, 156D)은 약 1nm에서 30nm의 폭을 가지며, p-채널 역방향 FinFET 트랜지스터(P-IFinFET), 핀 언더패스(UP), n-채널 FinFET 트랜지스터(FinFET)와 핀-베이스드 베리드 콘택트(BC)의 핀 일부를 형성하기 위하여 사용된다. 희생(sacrificial) SiO2 층(158)은 약 1.5nm에서 6nm의 두께를 가지며, 실리콘 핀(156A내지 156D)의 측면에서 성장된다. SiO2 층(158)은 이어지는 주입 과정중에서 우선적으로 실리콘 핀(156A)을 보호한다.
이후에는 포토레지스트 마스크 층(160)이 도 13에 도시된 바와 같이 핀(156A, 156B, 156D)을 선택적으로 노출시키기 위하여 적용되며 패터닝된다. 핀(156C)은 마스크 층(160)에 의해 덮여서 남아있다. 그리고 인 또는 비소와 같은 n-타입 불순물(161)이 이온주입법을 통해서 노출된 핀(156A, 156B, 156D)에 주입된다. 핀(156C)은 남아있는 마스크 층(160)때문에 도핑되지 않고 남아있다. 주입이 이뤄진 후에는, 남아있던 마스크 층(160)과 희생 SiO2 층(158)은 제거된다. SiO2와 같은 게이트 절연체의 층(162)은 도 14에 도시된 바와 같이, 핀(156A, 156B, 156C, 156D) 위에 성장/증착 되어진다. 이후, 도핑되지 않은 폴리실리콘 층(164)은 약 10nm에서 75nm까지의 두께로 증착 되어진다. 도핑되지 않은 폴리실리콘 층(164)의 두께는 실리콘 층(150)과 SiO2 층(142)의 두께를 합한 것보다 작다(도 10). SiO2 와 같은 스페이서 물질의 층(166)은 약 5nm에서 75nm의 두께이며, 도핑되지 않은 폴리실리콘 층(164) 위에 증착 되어진다. 도 15에 도시된 바와 같이, 스페이서 층(166)은 도핑되지 않은 폴리실리콘 층(164) 위의 측벽 스페이서(168)를 형성하기 위하여 이방성으로 에칭되어진다. 프로세스 과정중 현 시점에서, 핀(156A, 156B, 156D)은 n+ 도핑되어 있는 반면에, 핀(156C)은 도핑 되어있지 않다.
도 16에서, 포토레지스트 마스크 층(170)은 p-채널 역방향 FinFET 트랜지스터가 형성되기 위한 핀(156A) 주변의 P-IFinFET 영역을 선택적으로 마스크 하기 위하여 적용되며 패터닝된다. 핀(156B, 156C, 156D)의 옆에 있는 노출된 측벽 스페이서(168)은 등방성으로 에칭되어진다. 그 후에, 도 17에 도시된 바와 같이, 핀-베이스드 베리드 콘택트(BC) 영역을 제외한 모든 영역이 핀-베이스드 베리드 콘택트(BC) 포토레지스트 마스크(172)에 의해 선택적으로 마스킹되어진다. 노출된 핀-베이스드 베리드 콘택트(BC) 영역의 폴리실리콘 층(164)은 에칭되며, 핀(156D)의 양쪽 측면에 있는 게이트 산화물의 노출된 층(162)은 제거된다. 마스크(172)가 제거된후에, 도 18에 도시된 바와 같이, 도핑되지 않은 폴리실리콘의 박막(174)은 증착되어진다. 폴리실리콘 층(174)은 마스크(도시되어 있지는 않음)에 의해 선택적으로 에칭되며 핀(156A)의 옆에 있는 측벽 스페이서(168)가 노출될 때까지 선택적으로 다른 구조들을 덮는다.
프로세스의 다음 과정은 도 19에 도시되어있다. 특별히, 포토레지스트 마스크 층(176)은 P-IFinFET, UP, FinFET, BC 영역을 덮기 위하여 증착되고 패터닝되어진다. 폴리실리콘 층(164, 174)의 마스킹되지 않은 영역은 제거된다. 그 다음, 마스크 층(176)은 도 20에 도시된 바와 같이 제거된다. 도 20에 대응하는 상면도가 도 21에 제공되어있다. 프로세스 과정중 현 시점에서 핀(156A, 156B, 156D)은 모두 n+ 도핑되어있으며, 핀(156C)은 도핑되어있지 않으며, 폴리실리콘 층(164, 174)도 도핑되어있지 않다.
도 22에 도시된 바와 같이, n-주입 포토레지스트 마스크 층(178)은 P-IFinFET 영역을 선택적으로 덮기 위하여 증착되고 패터닝되어진다. 인 또는 비소와 같은 n-타입 불순물(180)이 이온주입법을 통해서 UP, FinFET과 BC 영역의 도핑되지 않은 폴리실리콘 층(164, 174)에 주입된다. 주입이 이뤄진 후에는, 마스크 층(178)은 제거된다.
도 22에 대응하는 상면도가 도 23에 제공되어있다. 프로세스 과정중 현 시점에서, 핀(156A, 156B, 156D)은 n+ 도핑되어있으며, 핀(156C)은 약간 n 도핑되어있으며, UP와 FinFET과 BC 영역의 폴리실리콘 층(164, 174)은 n+ 도핑되어있으며, P-IFinFET 영역의 폴리실리콘 층(164)은 도핑되지 않고 남아있다. 본 발명의 정적 메모리(SRAM) 셀(130)에 사용되는 UP, FinFET과, BC의 형성이 완성되었다.
도 24에 도시된 바와 같이, p-주입 포토레지스트 마스크 층(182)은 UP, FinFET, BC 영역을 선택적으로 덮기 위하여 증착되고 패터닝되어진다. 붕소와 같은 p-타입 불순물(184)이 이온주입법을 통해서 P-IFinFET 영역의 도핑되지 않은 폴리실리콘 층(164)에 주입된다. 주입이 이뤄진 후에는, 도 25에 도시된 바와 같이 마스크 층(182)은 제거된다. 프로세스 과정중 현 시점에서, 핀(156A, 156B, 156D)은 n+ 도핑되어있으며, 핀(156C)은 약간 n 도핑되어있으며, UP와 FinFET과 BC 영역의 폴리실리콘 층(164, 174)은 n+ 도핑되어있으며, P-IFinFET 영역의 폴리실리콘 층(164)은 p+ 도핑(측벽 스페이서(168)의 밑으로 약간 도핑됨)되어있다. 광 산화(약 1nm에서 6nm의 두께)에 따른다. 도 25에 대응하는 상면도가 도 26에 제공되어있다. 스페이서, 선택적 실리콘, 소스/드레인과 케이트 콘택트가 종래의 FinFET 프로세싱과 다름없이 적용(도시되어 있지는 않음)된다.
도 27은 본 발명에 따라 제작된 정적 메모리(SRAM) 셀(130)(예를 들면, 도 9에 도시되어 있음)의 레이아웃(200)을 도시하고 있다. 정적 메모리(SRAM) 셀(130)의 레이아웃은 각각이 도 10내지 26에서 상세히 밝힌 프로세스 과정에 따라 형성된, 2개의 p-채널 역방향 FinFET 트랜지스터(P1, P2)와 4개의 n-채널 FinFET 트랜지스터(N1, N2, N3, N4)와, 2개의 핀 언더패스(UP1, UP2)와, 5개의 핀-베이스드 베리드 콘택트(BC1, BC2, BC3, BC4, BC5)를 포함한다. 실리콘 핀(예를 들면, 도 8에서의 핀(100, 102)과 도 26에서의 핀(156A-D))은 도 27에서는 "핀"으로 표시되어있다. 폴리실리콘 층(예를 들면, 도 8에서의 폴리실리콘 층(104, 106)과 폴리실리콘 층(164, 174))은 도 27에서는 "폴리"로 표시되어있다. 본 발명에 따라 제작된 레이아웃(200)은 종래 알려진 CMOS 기술을 사용하여 디자인된 정적 메모리(SRAM) 셀보다 간단하며, 더욱 조밀하다.
앞서 말한 본 발명의 다양한 측면들에 대한 서술은 예시와 설명의 목적으로 나타내었다. 상기 서술은 정확한 형성을 밝힘으로서 발명의 모든면을 망라하거나 또는 제한하려는 의도가 아니며, 명백하게 많은 변경과 변화들이 가능하다. 당업자에게 명백할 수 있는 변경과 변화들은 첨부한 청구항들에 의해 정의된 발명의 범위에 포함될 수 있도록 할 것이다.
본 발명은 집적 회로 프로세싱에 유용하며, 더욱 상세하게는 역방향 FinFET 박막트랜지스터를 제작하거나 역방향 FinFET 박막트랜지스터를 이용한 고밀도 정적 메모리 (Static Random Access Memory - SRAM)를 제작하는데 유용하다.

Claims (24)

  1. 집적 회로에 있어서,
    기판위에 반도체 구조물(100)로 형성된 제1 게이트 영역(108)과,
    상기 제1 게이트 영역에 배치된 제1 채널 영역(102)과,
    상기 제1 채널 영역의 양쪽 측면에 형성된 소스(110)와 드레인(114)을 갖는 반도체 층(104)으로 형성된 제1 바디 영역을 포함하는 제1 트랜지스터(P2); 및
    제2 채널 영역(118)과,
    상기 제2 채널영역의 양쪽 측면중 한쪽에 형성된 소스(116)와 드레인(120)을 갖는 반도체 구조물(102)로 형성된 제2 바디영역과,
    상기 제2 채널 영역에 배치된 반도체 층(104)으로 형성된 제2 게이트 영역(122)을 포함하며 상기 제1 트랜지스터와 결합한 제2 트랜지스터(N3)
    를 포함하는 집적 회로.
  2. 제1항에 있어서, 상기 반도체 구조물(100, 102)이 실리콘 핀을 포함하는 집적 회로.
  3. 제2항에 있어서, 상기 제1 트랜지스터(P2)가 역방향 FinFET 트랜지스터를 포함하고, 상기 제2 트랜지스터(N3)가 FinFET 트랜지스터를 포함하는 집적 회로.
  4. 제1항에 있어서, 상기 제1 트랜지스터(P2)의 드레인(114)과 상기 제2 트랜지스터(N3)의 게이트(122)가 상기 반도체 층(104)에 의해 연결된 집적 회로.
  5. 제1항에 있어서, 제3 트랜지스터(N1)를 더 포함하고, 상기 제 3 트랜지스터는,
    제3 채널 영역(126)과, 상기 제3 채널 영역의 양쪽 측면을 형성하는 소스(128)와 드레인(124)을 갖는 상기 반도체 구조물(100)로 형성된 제3 바디 영역과,
    상기 제3 채널 영역에 배치된 반도체 층(106)으로 형성된 제3 게이트 영역(129)을 포함하는 집적 회로.
  6. 제5항에 있어서, 상기 제1 트랜지스터(P2)의 게이트(108)와 상기 제3 트랜지스터(N1)의 드레인(124)이 상기 반도체 구조물(100)에 의해 연결된 집적 회로.
  7. 제5항에 있어서, 상기 제1 트랜지스터(P2)가 역방향 FinFET 트랜지스터를 포함하며, 상기 제2 및 제3 트랜지스터(N3, N1)가 FinFET 트랜지스터를 포함하는 집적 회로.
  8. 제1항에 있어서, 제1 도핑 타입을 갖는 반도체 구조물(82)의 일부가 제1 도핑 타입을 갖는 반도체 층(86)의 일부의 아래를 절연적으로 통과할 수 있도록 하는 언더패스(80)를 더 포함하는 집적 회로.
  9. 제1항에 있어서, 상기 제1 트랜지스터(P2)가 정적 메모리(SRAM) 셀의 풀-업 트랜지스터를 포함하며, 상기 제2 트랜지스터(N3)가 정적 메모리(SRAM) 셀의 풀-다운 트랜지스터를 포함하는 집적 회로.
  10. 집적 회로에 있어서,
    제1 및 제2 트랜지스터(P2, N3)와,
    소스(110), 드레인(114) 및 상기 제1 트랜지스터의 채널(112)과 제2 트랜지스터의 게이트(122)를 형성하는 단일 반도체 층(104)을 포함하는 집적 회로.
  11. 제10항에 있어서, 상기 제1 트랜지스터(P2)의 드레인(114)과 상기 제2 트랜지스터(N3)의 게이트(122)가 연결된 집적 회로.
  12. 제10항에 있어서, 제3 트랜지스터(N1)를 더 포함하고, 단일 반도체 구조물(100)이 상기 제1 트랜지스터(P2)의 게이트(108)와 상기 제3 트랜지스터의 채널(126), 소스(128), 드레인(124)을 형성하는 집적 회로.
  13. 제12항에 있어서, 상기 제1 트랜지스터(P2)의 게이트(108)와 상기 제3 트랜지스터(N1)의 드레인(124)이 연결된 집적 회로.
  14. 제10항에 있어서, 상기 제1 트랜지스터(P2)가 역방향 FinFET 트랜지스터를 포함하며, 상기 제2 트랜지스터(N3)가 FinFET 트랜지스터를 포함하는 집적 회로.
  15. 제14항에 있어서, 상기 반도체 층(104)이 폴리실리콘을 포함하는 집적 회로.
  16. 제10항에 있어서, 상기 제1 트랜지스터(P2)가 정적 메모리(SRAM) 셀(130)의 풀-업 트랜지스터를 포함하며, 상기 제2 트랜지스터(N3)가 정적 메모리(SRAM) 셀의 풀-다운 트랜지스터를 포함하는 집적 회로.
  17. 집적 회로에 있어서,
    반도체 핀(100)과,
    역방향 FinFET 트랜지스터의 게이트(108)를 형성하는 핀이 있는 역방향 FinFET 트랜지스터(P2)와,
    제1 FinFET 트랜지스터(N1)를 포함하고,
    상기 핀은 FinFET 트랜지스터의 채널(126), 소스(128) 및 드레인(124)을 형성하고 역방향 FinFET 트랜지스터의 게이트와 제1 FinFET 트랜지스터의 드레인이 연결되어 있는 집적 회로.
  18. 제17항에 있어서,
    제2 FinFET 트랜지스터(N3)와,
    반도체 층(104)을 포함하고,
    상기 반도체 층은 상기 역방향 FinFET 트랜지스터의 채널(112), 소스(110)와 드레인(114) 및 상기 제2 FinFET 트랜지스터의 게이트(122)를 형성하며 상기 역방향 FinFET 트랜지스터의 드레인이 상기 제2 FinFET 트랜지스터의 게이트와 연결되어 있는 집적 회로.
  19. 제18항에 있어서, 상기 역방향 FinFET 트랜지스터(P2)가 정적 메모리(SRAM) 셀(130)의 풀-업 트랜지스터를 포함하며, 상기 제2 FinFET 트랜지스터(N3)가 정적 메모리(SRAM) 셀의 풀-다운 트랜지스터를 포함하는 집적 회로.
  20. 핀의 일부가 역방향 FinFET 트랜지스터(P2)의 게이트 영역(108)과 FinFET 트랜지스터(N3)의 바디 영역을 형성하는 기판상의 반도체 핀(100, 102)을 제공하는 단계와,
    역방향 FinFET 트랜지스터의 채널(112), 소스(110), 드레인(114) 및 FinFET 트랜지스터의 게이트(122)를 형성하며, 역방향 FinFET 트랜지스터의 게이트 영역과 FinFET 트랜지스터의 바디 영역을 덮는 반도체 층(104)을 적용하는 단계와,
    상기 역방향 FinFET 트랜지스터의 채널, 소스와 드레인을 형성하기 위해 제1 불순물 타입으로 상기 반도체 층을 도핑하고, 상기 FinFET 트랜지스터의 게이트 영역을 형성하기 위해 제2 불순물 타입으로 상기 반도체 층을 도핑하는 단계를 포함하는 방법.
  21. 제20항에 있어서, 상기 역방향 FinFET 트랜지스터(P2)의 드레인(114)과 상기 FinFET 트랜지스터(N3)의 게이트(122)가 연결되어 있는 방법.
  22. 제20항에 있어서, 상기 역방향 FinFET 트랜지스터(P2)가 정적 메모리(SRAM) 셀(130)의 풀-업 트랜지스터를 포함하며, 상기 제2 FinFET 트랜지스터(N3)가 정적 메모리(SRAM) 셀의 풀-다운 트랜지스터를 포함하는 방법.
  23. 6 디바이스 정적 메모리(SRAM) 셀에 있어서,
    풀-업 역방향 FinFET 트랜지스터(P1, P2)와 풀-다운 FinFET 트랜지스터(N3, N4)를 포함하는 각각의 인버터가 십자결합된 한 쌍의 인버터(92, 94)와,
    비트라인(BL) 또는 비트라인의 보충물(BL(BAR))과 십자결합된 인버터를 각각 결합시키는 한 쌍의 결합 FinFET 트랜지스터(N1, N2)를 포함하는 6 디바이스 정적 메모리(SRAM) 셀(130).
  24. 제23항에 있어서, 상기 풀-다운 역방향 FinFET 트랜지스터(P1, P2)는 p-채널이며, 상기 풀-다운 FinFET 트랜지스터와 결합 FinFET 트랜지스터(N3, N4)는 n-채널인 정적 메모리(SRAM) 셀.
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