KR100977261B1 - 상이한 접지 전위를 갖는 고립된 멀티게이트 전계 효과트랜지스터 회로 블록 - Google Patents

상이한 접지 전위를 갖는 고립된 멀티게이트 전계 효과트랜지스터 회로 블록 Download PDF

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Abstract

고립된 다중 게이트 전계 효과 트랜지스터 회로 블록을 구비한 반도체 기판 상의 전자 회로가 개시된다. 일부 실시예에서, 전자 회로는 매립된 산화물 절연 영역을 갖는 기판을 구비한다. MuGFET 장치는 상기 매립된 산화물 영역 상부에 형성될 수 있으며, 기준 전위를 갖는 제 1 소스에 결합될 수 있다. 반도체 장치는 상기 기판 상부에 형성될 수 있으며, 기준 전위를 갖는 제 2 소스에 결합될 수 있다. 결합 네트워크는 상기 MuGFET 장치를 상기 반도체 장치에 결합하도록 형성될 수 있다.
다중 게이트, 전계 효과 트랜지스터, 회로 블록, 전자 회로

Description

상이한 접지 전위를 갖는 고립된 멀티게이트 전계 효과 트랜지스터 회로 블록{ISOLATED MULTIGATE FET CIRCUIT BLOCKS WITH DIFFERENT GROUND POTENTIALS}
본 발명에 기술된 다양한 실시예는 멀티게이트 전계 효과 트랜지스터 장치를 포함하는 반도체 회로에 관한 것이다.
멀티게이트 전계 효과 트랜지스터 장치는 흔히 낮은 공급 전압에서 동작하는 축소된 극히 작은 장치를 구비한 애플리케이션용으로 설계된다.
일부 애플리케이션에서는, 장치들이 높은 공급 전압에서 동작하는 다른 장치에 결합될 필요가 있다.
본 발명의 제 1 특징에 따른 장치는 매립된 산화물 절연 영역을 구비하는 기판; 상기 매립된 산화물 영역 상부에 형성되며, 기준 전위를 갖는 제 1 소스에 결합되는 MuGFET 장치; 상기 기판 상부에 형성되며, 기준 전위를 갖는 제 2 소스에 결합되는 반도체 장치; 및 상기 MuGFET 장치 및 상기 반도체 장치를 결합하는 결합 네트워크를 포함한다.
본 발명의 제 2 특징에 따른 장치는 매립된 산화물 절연 영역을 구비하는 기판; 게이트 전극에서 입력을 수신하도록 상기 매립된 산화물 영역 상부에 형성되며, 하나의 소스/드레인 영역이 기준 전위를 갖는 제 1 소스에 결합되며 나머지 다른 하나의 소스/드레인 영역이 제 1 전원에 결합되는 MuGFET 장치; 상기 MuGFET 장치의 상기 나머지 다른 하나의 소스/드레인 영역에 결합되는 입력 단자를 구비한 상태로 상기 기판 상부에 형성되며, 기준 전위를 갖는 제 2 소스에 결합되는 또 다른 단자 및 제 2 전원에 연결되는 추가 단자를 구비하는 반도체 장치; 및 상기 MuGFET 장치의 상기 나머지 다른 하나의 소스/드레인 영역 및 상기 반도체 장치의 입력 단자를 결합하는 결합 소자를 포함한다.
본 발명의 제 3 특징에 따른 방법은 기준 전위를 갖는 제 1 소스에 결합하기 위해 기판의 매립된 산화물 영역 상부에 MuGFET 장치를 형성하는 단계; 기준 전위를 갖는 제 2 소스에 결합하기 위해 상기 기판의 상부에 반도체 장치를 형성하는 단계; 및 상기 MuGFET 장치를 상기 반도체 장치에 결합하기 위해 결합 네트워크를 형성하는 단계를 포함한다.
본 발명의 제 4 특징에 따른 장치는 매립된 산화물 절연 영역을 구비하는 기판; 상기 매립된 산화물 영역 상부에 형성되며, 기준 전위를 갖는 제 1 소스에 결합되는 MuGFET 장치; 상기 기판 상부에 형성되며, 기준 전위를 갖는 제 2 소스에 결합되는 반도체 장치; 및 상기 MuGFET 장치 및 상기 반도체 장치를 결합하기 위한 수단을 포함한다.
본 발명에서는 소정의 결합 소자를 사용하여 낮은 공급 전압에서 동작하는 축소된 극히 작은 장치인 멀티게이트 전계 효과 트랜지스터 장치가 높은 공급 전압에서 동작하는 다른 장치에 결합되어 사용될 수 있다.
이하의 상세한 설명은 예시적인 방식으로 본 발명이 실현될 수 있는 구체적인 상세 및 실시예를 보여주는 첨부 도면을 참조한다. 이러한 실시예들은 당업자가 본 발명을 실시할 수 있을 정도로 충분히 상세하게 기술된다. 기타 다른 실시예들이 사용될 수 있으며, 구조적, 논리적, 그리고 전기적인 변경이 본 발명의 범위를 벗어남이 없이 이루어질 수 있다. 일부 실시예가 새로운 실시예를 형성하도록 하나 이상의 다른 실시예와 결합될 수 있기 때문에, 다양한 실시예는 반드시 서로 배타적일 필요는 없다.
이하에서 기술하는 상세한 설명에 있어서, 용어 "웨이퍼" 및 "기판"은 일반적으로 집적 회로(integrated circuits)가 형성되는 임의의 구조를 지칭하며 또한 집적 회로 제조의 여러 단계가 행해지는 동안 만들어진 그러한 구성체를 지칭하는 것으로 상호 교환가능하게 사용될 수 있다. 용어 "기판"은 반도체 웨이퍼를 포함하는 것으로 이해된다. 용어 "기판"은 또한 처리 중인 반도체 구조를 지칭하는 것으로 사용되며, 반도체 구조 상에 제조된 기타 다른 층을 포함할 수 있다. "웨이퍼" 및 "기판"은 모두 도핑 및 미도핑된 반도체(doped and undoped semiconductors), 베이스 반도체 또는 절연체에 의해 지지되는 에피텍셜 반도체층, 및 본 발명 기술 분야의 당업자에게 잘 알려진 기 타 다른 반도체 구조를 포함한다.
용어 "다중 게이트 전계 효과 트랜지스터(multiple gate field effect transistor)"(MuGFET)는 기판의 매립된 산화물층 상에 형성된 전계효과 트랜지스터를 구비한 반도체 장치의 일반적인 클래스(class)에 대해 본 명세서에서 FinFET와 상호 교환 가능하게 사용된다.
용어 "도체"는 일반적으로 n형 및 p형 반도체를 포함하는 것으로 이해되며, 용어 "절연체" 또는 "유전체"는 "도체"로 지칭되는 물질보다 전기 전도성이 더 작은 임의의 물질을 포함하는 것으로 정의된다. 따라서, 이하의 상세한 설명은 제한적인 의미를 갖는 것으로 간주되지 않는다.
이하의 개시 내용은 일반적으로 일부가 MuGFET 장치를 포함하는 다중 회로 블록을 사용하는 구조의 동작을 위해 제공하는 것에 관한 것이다. 다중 MuGFET 장치는 단일 기판의 매립된 산화물 영역 상에 형성되며, 기판에 의해 지지된다. MuGFET 장치는 상기 매립된 산화물 영역 상에 형성됨으로써 기판으로부터 그리고 서로에 대해 전기적으로 절연되어 있기 때문에, 개별 장치는 기준 전위를 갖는 개별 소스(sources) 및 개별 전원 공급부에 연결될 수 있다. 기타 다른 반도체 장치는 또한 상기 매립된 산화물 영역에 의해 절연되지 않은 영역 내의 기판 상에 형성되며 기판에 의해 지지될 수 있다. 기준 전위를 갖는 상이한 소스에 동작 가능하게 연결되어 있음에도 불구하고, 다양한 회로 블록이 적합한 결합 소자 또는 결합 네트워크에 의해 서로 결합될 수 있다. 일부 실시예에서, 회로 블록은 상이한 전원으로부터 구동된다.
본 발명의 일부 실시예가 도 1 및 도 2에 도시되어 있다. 도 1은 기판 상에 형성된 2개의 회로 블록(20,30)이 결합 소자 또는 네트워크(40)에 의해 서로에 대해 전기적으로 결합되는 전자 회로(10)의 단순화된 개략적인 도면이다. 도 2는 회로 블록(20,30) 및 회로 블록(20)을 회로 블록(30)에 결합하는 결합 네트워크(40)가 기판(70)의 매립된 산화물 영역(60) 상에 형성되는 도 1의 회로(10)의 3차원 시각화 도면이다.
도 2에는 전자 회로의 일부 소자만이 도시되어 있다. 회로 블록들 간의 상호 연결은 도시되어 있지 않으며, 일부 실시예에서 회로 블록(20,30) 및 결합 소자 또는 네트워크(40)를 덮는 절연 물질은 도시되어 있지 않다.
일부 실시예에서, 매립된 산화물 영역(60)은 실질적으로 기판(70)의 전체 표면에 걸쳐 연장된다. 일부 실시예에서, 매립된 산화물 영역(60)은 기판(70)의 전체 영역보다 적은 영역에 걸쳐 연장되며, 회로 블록(20,30)의 일부는 기판의 상부 및/또는 기판 내에 형성된다.
도 1에 도시된 일부 실시예에서, 비록 기타 다른 실시예가 다중 MuGFET를 가질 수 있지만, 전자 회로 블록(20)은 단일 MuGFET(120)와 함께 도시되어 있다. 일부 실시예에서, MuGFET는 다른 전자 부품과 결합된 회로 블록(20 또는 30)에서 사용될 수 있다.
MuGFET(120)의 하나의 소스/드레인 영역(121)은 기준 전위(122)를 갖는 국부 소스(local source) 또는 공통 기준 전위(124) 상부의 VGNDA 전압으로 도 1에 도시된 국부 접지 A에 결합된다.
마찬가지로, 회로 블록(30)에서, MuGFET(130)의 소스/드레인 영역(125)은 기준 전위(126)를 갖는 국부 소스 또는 임의의 공통 기준 전위(124) 상부의 VGNDB 전압인 국부 접지 B에 결합된다. 일부 실시예에서, 회로 블록(30)은 매립된 산화물 영역(60)에 의해 기판(70)으로부터 절연되지 않은 표면의 일부 내의 기판(70)의 상부에 형성된 CMOS 장치이다.
일부 실시예에서, 회로 블록(20)은 매립된 산화물 영역(60)에 의해 기판(70)으로부터 절연된 MuGFET이고, 회로 블록(30)은 기판(70)으로부터 절연되지 않은 CMOS와 같은 반도체 장치이다. 이들 실시예에서, 2개의 회로 블록 각각은, MuGFET 회로 블록(20)이 매립된 산화물 영역(60)에 의해 CMOS 회로 블록(30)으로부터 절연되어 있기 때문에, 기준 전위를 갖는 상이한 소스와 함께 여전히 동작할 수 있다. 이러한 실시예에서, 회로 블록(30)에 대한 회로 블록(20)의 결합은 여전히 결합 소자(40)를 통해 이루어진다.
입력 신호인 Vin이 MuGFET(120)의 입력 또는 게이트 단자(gate terminal: 127)에 인가된다. MuGFET(120)의 나머지 하나의 소스/드레인 단자(128)로부터의 출력 신호는 결합 네트워크(40)에 의해 MuGFET(130)의 입력 또는 게이트 단자(129)에 결합된다.
결합 네트워크 또는 결합 소자(40)의 다양한 실시예는 이하에서 논의되며 도 3 내지 도 6에 도시되어 있다. 일부 실시예에서, 회로 블록(20)은 제 1 전원인 V1에 연결되며, 회로 블록(30)은 제 2 전원인 V2에 연결된다. 다양한 실시예에서, 제 1 전원은 기준 전위 VGNDA를 갖는 국부 소스 상부에서 전압 V1을 제공하고, 제 2 전원은 기준 전위 VGNDB를 갖는 국부 소스 상부에서 전압 V2를 제공한다.
일부 실시예에서, 제 1 전원의 전압 크기인 V1 및 입력 신호 Vin은 상대적으로 높지만, VGNDA의 접지 전위를 임의의 공통 기준 전위보다 높게 설정하면 MuGFET(120)의 입력 게이트 단자(127) 사이에 인가된 전압이 상대적으로 낮은 최대로 허용된 전압을 초과하지 못하도록 한다. 일부 실시예에서, 제 2 전원의 출력 전압은 제 1 전원의 출력 전압을 상당히 초과한다.
도 2에 도시된 바와 같이, 회로 블록(20,30)은 기판(70)의 매립된 산화물 영역(60) 상부에 형성된다. 명확성을 기하기 위해, 회로 블록(20,30)과 결합 네트워크(40) 간의 상호 연결이 도시되어 있지 않다. 마찬가지로, 일부 실시예에서 회로 블록(20,30) 및 결합 네트워크(40)를 보호하기 위해 인가되는 절연 물질은 도시되어 있지 않다. 일부 실시예에서, 추가적인 회로 블록 및 결합 소자는 또한 기판(70) 상부에 형성된다.
도 2에서, 결합 네트워크(40)는 추가적으로 상세히 예시됨이 없이 단순히 블록으로 도시되어 있다. 결합 네트워크(40)의 일부 추가적인 실시예는 도 3 내지 도 6의 개략적인 도면에 제공되어 있다.
일부 실시예에서, 기준 전위(122)를 갖는 제 1 국부 소스의 VGNDA 전압은 기준 전위(126)를 갖는 제 2 국부 소스의 VGNDB 전압과 비교하여 상이한 값을 가질 수 있다. 애플리케이션 및 VGNDA 전압과 VGNDB 전압에 따라, 결합 회로(40)의 몇 가지 실시예는 회로 블록(20,30) 사이의 신호들을 결합하는데 사용된다.
일부 실시예에서, 회로(20)는 도전성 또는 저항성 결합(conductive or resistive coupling: 미도시)에 의해 회로(30)에 직접 결합된다. 또 다른 실시예에서, 용량성 결합(capacitive coupling)은 도 3에 도시된 바와 같이 제공되고, 변압기 결합(transformer coupling)은 도 4에 도시되며, 일부 실시예에서 반도체 결합 소자가 도 5에 도시된 바와 같이 제공된다. 다양한 결합 소자 또는 네트워크는 이하에서 추가로 논의된다.
도 3은 도 1 및 도 2의 결합 소자 또는 네트워크(40)의 일부 실시예에 사용되는 용량성 결합 소자 또는 네트워크(340)의 일부 실시예의 개략적인 다이어그램이다. 커패시터(capacitor)(342)는 MuGFET(120)의 소스/드레인(128)에 결합되는 플레이트 및 MuGFET(130)의 게이트(129)에 결합되는 또 다른 플레이트를 구비한다. 결합 소자(340)는 회로 블록(20)으로부터 회로 블록(30)으로의 교류(AC) 신호의 결합을 제공하는 한편, 직류(DC) 신호가 이들 회로 블록(20) 및 회로 블록(30) 사이에서 결합되지 않도록 차단한다. 일부 실시예에서, 추가적인 커패시터 및 회로 소자가 제공된다.
도 4는 도 1 및 도 2의 결합 소자 또는 네트워크(40)의 일부 실시예에서 사용되는 변압기 용량성 결합 소자 또는 네트워크(440)의 일부 실시예의 개략적인 다 이어그램이다. 변압기(440)는 회로 블록(20)으로부터 회로 블록(30)으로의 교류(AC) 신호의 결합을 제공하는 한편, 직류(DC) 신호가 이들 회로 블록(20) 및 회로 블록(30) 사이에서 결합되지 않도록 차단한다. 1차 및 2차 변압기 권선 중 "낮은" 쪽이 기준 전위(122 및 126)를 갖는 국부 소스에 결합된다. 일부 실시예에서, 추가적인 회로 소자가 제공된다.
도 5는 매립된 산화물 영역(60) 상부에 형성되는 MuGFET 결합 소자 또는 네트워크(540)의 일부 실시예의 개략적인 다이어그램이다. MuGFET는 도 1 및 도 2의 결합 소자 또는 네트워크(40)의 일부 실시예에서 사용된다. MuGFET(542)는 적합한 바이어스 전압(bias voltage)이 게이트(544)에 인가될 때, 회로 블록(20,30) 간의 신호를 연결하는데 사용된다. 바이어스 전압은 MuGFET(542)를 통전 상태로 바이어스하도록 선택되며, V1, V2, VGNDA, 및 VGNDB 상대적인 크기에 좌우된다. 일부 실시예에서, 추가적인 회로 소자가 제공된다.
도 6은 도 1 및 도 2의 결합 소자 또는 네트워크(40)의 일부 실시예에서 사용되는 광결합 소자 또는 네트워크(640)의 일부 실시예의 개략적인 다이어그램이다. 일부 실시예에서, 광결합기(642)는 회로 블록(20)의 출력 신호를 수신하고, 변환기(transducer)(643)에 의해 수신된 출력 신호를 광출력(644)으로 변환한다. 광신호는 회로 블록(20)으로부터의 구동 신호(drive signal)의 크기에 비례한다. 일부 실시예에서, 변환기(643)는 발광 다이오드(LED)이다. 일부 실시예에서, 광출력(644)은 광수신 변환기(645)에 의해 수신되어 회로 블록(30)의 출력에서 전기 신호를 생성하는데, 전기 신호는 수신된 광신호에 비례한다. 일부 실시예에서, 광수신 변환기(645)는 광전지(photocell)이다. 일부 실시예에서, 추가적인 회로 소자가 MuGFET 회로 블록(20)을 반도체 회로 블록(30)에 결합하기 위한 결합 네트워크를 형성하도록 제공된다.
도 7은 기준 전위를 갖는 상이한 소스와 함께 동작하는 기판 상부의 2개의 회로 블록을 형성하는 방법(700)의 일부 실시예의 플로우차트이다. 일부 실시예의 경우, 본 발명의 프로세스는 박스(702) 내의 기준 전위를 갖는 제 1 소스에 결합하기 위해 기판의 매립된 산화물 영역 상부에 MuGFET 장치를 형성하는 단계를 포함한다. 박스(704)에서, 본 발명의 프로세스는 기준 전위를 갖는 제 2 소스에 결합하기 위해 기판의 상부에 반도체 장치를 형성하는 단계를 포함한다. 박스(706)에서, 본 발명의 프로세스는 MuGFET 장치를 반도체 장치에 결합하기 위한 결합 네트워크를 형성하는 단계를 포함한다.
일부 실시예에서, 반도체 장치를 형성하는 단계(702)는 기준 전위를 갖는 제 2 소스를 결합하기 위해 기판의 매립된 산화물 영역 상부에 추가 MuGFET 장치를 형성하는 단계를 포함한다.
일부 실시예에서, MuGFET 장치(제 1 MuGFET 장치)를 형성하는 단계(702) 및 추가 MuGFET 장치(제 2 MuGFET 장치)를 형성하는 단계(704)는 또한 제 1 MuGFET 장치용 제 1 기준 단자 및 제 2 MuGFET 장치용 제 2 기준 단자를 형성하는 단계를 포함하되, 여기서 제 1 기준 단자 및 제 2 기준 단자는 절연되어 있으며 또한 서로에 대해 고립되어 있다.
일부 실시예에서, 상술한 방법에 따라 제조된 전자 회로 블록들 중 적어도 하나는 평탄형(planar) CMOS FET, 2개의 도전성 평판(MOSFET 채널)을 포함하는 핀형(fin) FET, 및 3,4 또는 5개의 도전 평판(conducting planes)을 포함하는 멀티게이트 FET 중 적어도 하나를 포함한다.
본 명세서에 기술된 본 발명의 방법은, 특정 순서가 요구되는 것으로 달리 구체화된 경우가 아니면, 반드시 기술된 순서대로 또는 임의의 특정 순서로 실행될 필요가 없다는 점에 유의하여야 한다. 나아가, 달리 구체화된 경우가 아니면, 본 명세서에서 확인되는 본 발명의 방법과 관련하여 기술된 다양한 동작들이 반복적인 방식, 동시 방식, 순차적 방식 또는 병렬 방식으로 실행될 수 있다.
본 명세서의 일부를 형성하는 첨부 도면은, 예시적인 방식으로 그리고 제한 목적이 아닌 방식으로, 본 발명의 대상이 실시될 수 있는 구체적인 실시예들을 도시한다. 예시된 실시예들은 당업자가 본 명세서에 개시된 교시 내용(teachings)을 실시할 수 있도록 충분히 상세하게 기술되어 있다. 기타 다른 실시예들이 사용되고 또한 유추될 수 있어서, 구조적 및 논리적 대체 및 변경이 본 개시 내용의 범위를 벗어남이 없이 이루어질 수 있다. 따라서, 본 발명의 상세한 설명은 제한적인 의미를 갖는 것이 아니며, 다양한 실시예의 범위는 첨부된 청구된 청구범위의 자격이 주어질 수 있는 균등물의 전체 범위와 함께 청구범위에 의해서만 정해질 수 있다.
본 발명의 대상의 실시예들은, 단지 편의를 위해 그리고 하나 이상의 발명 또는 발명적 개념이 실제로 개시되는 경우 본 출원의 범위를 임의의 단일 발명 또는 발명적 개념으로 자발적으로 제한하고자 하는 의도가 없이, 본 명세서에서 개별 적으로 및/또는 집합적으로 용어 "발명"으로 지칭될 수 있다. 따라서, 비록 특정 실시예들이 본 명세서에 예시되고 기술되었지만, 동일한 목적을 달성하도록 의도된 설비가 도시된 특정 실시예 대신 대체될 수 있다. 본 발명의 개시 내용은 다양한 실시예의 임의의 그리고 모든 개변 또는 변경을 포괄하도록 의도된 것이다. 상술한 실시예들의 조합, 및 본 명세서에 구체적으로 기술되지 않은 기타 다른 실시예들은 상기 상세한 설명의 기술 내용을 검토하면 당업자에게 자명하다. 이전의 논의 내용 및 청구범위에서, 용어 "포함하는(including)" 및 "포함하는(comprising)"은 개방형 방식(opne-ended fashion)으로 사용되며, 따라서 "포함하지만, 제한되지 않는" 것을 의미하도록 해석되어야 한다.
본 발명의 개시 내용의 요약서는 독자들이 기술적 개시 내용의 특징을 신속하게 확인하도록 허용하는 요약서를 요구하는 37 연방 규정 코드(C.F.R.) 섹션 1.72(b)와 일치하도록 제공된다. 요약서는 청구범위의 범위 및 의미를 해석하거나 제한하는데 사용되지 않는 것으로 이해되도록 제출된다. 또한, 상술한 상세한 설명에서, 다양한 특징이 개시 내용을 간소화하기 위한 목적으로 단일의 실시예 내에 함께 그룹화된다는 것을 알 수 있다. 이러한 개시 방법은 청구범위에 청구된 실시예가 각 청구범위에 명시적으로 언급된 것보다 더 많은 특징을 요구하기 위한 의도를 반영하는 것으로 해석되어서는 아니된다. 오히려, 후술하는 청구범위가 반영하는 바와 같이, 본 발명의 대상은 단일의 개시된 실시예의 모든 특징들보다 더 적은 상태를 나타낸다. 따라서, 후술하는 청구범위는 상세한 설명에 일체로 포함되어, 각각의 청구범위가 개별적인 실시예로서 독립적인 지위를 갖는다.
도 1은 기판 상에 형성된 2개의 전자 회로 블록을 보여주는 일부 실시예의 단순화된 개략적인 다이어그램이다.
도 2는 기판 상에 형성된 2개의 전자 회로 블록 및 결합 네트워크를 보여주는 기판의 일부 실시예의 3차원 시각화 도면이다.
도 3은 커패시터를 구성하는 결합 소자(coupling element)의 일부 실시예의 개략적인 다이어그램이다.
도 4는 변압기(transformer)를 구성하는 결합 소자 또는 네트워크의 일부 실시예의 개략적인 다이어그램이다.
도 5는 다중 게이트(multiple gate) 전계 효과 트랜지스터를 구성하는 결합 소자 또는 네트워크의 일부 실시예의 개략적인 다이어그램이다.
도 6은 광결합 장치(optical coupled device)를 구성하는 결합 소자 또는 네트워크의 일부 실시예의 개략적인 다이어그램이다.
도 7은 기준 전위를 갖는 상이한 전원으로 동작하는 기판 상부의 2개의 회로 블록을 형성하는 방법의 일부 실시예의 플로우차트이다.

Claims (26)

  1. 매립된 산화물 절연 영역을 구비하는 기판;
    상기 매립된 산화물 영역 상부에 형성되며, 기준 전위를 갖는 제 1 소스에 결합되는 MuGFET 장치;
    상기 기판 상부에 형성되며, 기준 전위를 갖는 제 2 소스에 결합되는 반도체 장치; 및
    상기 MuGFET 장치 및 상기 반도체 장치를 결합하는 결합 네트워크
    를 포함하고,
    상기 MuGFET 장치는 제 1 전원에 연결되며, 상기 반도체 장치는 제 2 전원에 연결되는
    장치.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제 2 전원의 출력이 상기 제 1 전원의 전압을 초과하는 장치.
  4. 제 1항에 있어서,
    상기 결합 네트워크가 커패시터인 장치.
  5. 제 1항에 있어서,
    상기 반도체 장치는 상기 기판 상부에 형성된 CMOS 장치인 장치.
  6. 제 1항에 있어서,
    상기 결합 네트워크는 광결합 회로를 포함하는 장치.
  7. 제 1항에 있어서,
    상기 반도체 장치는 추가 MuGFET 장치인 장치.
  8. 제 1항에 있어서,
    상기 결합 네트워크는 상기 매립된 산화물 영역 상부에 형성된 또 다른 MuGFET를 포함하는 장치.
  9. 제 1항에 있어서,
    상기 결합 네트워크는 추가 MuGFET를 포함하는 장치.
  10. 제 1항에 있어서,
    상기 기준 전위를 갖는 제 1 소스 및 상기 기준 전위를 갖는 제 2 소스는 서로에 대해 고립되는 장치.
  11. 제 1항에 있어서,
    상기 결합 네트워크는 변환기(transformer)를 포함하는 장치.
  12. 매립된 산화물 절연 영역을 구비하는 기판;
    게이트 전극에서 입력을 수신하도록 상기 매립된 산화물 영역 상부에 형성되며, 하나의 소스/드레인 영역이 기준 전위를 갖는 제 1 소스에 결합되며 나머지 다른 하나의 소스/드레인 영역이 제 1 전원에 결합되는 MuGFET 장치;
    상기 MuGFET 장치의 상기 나머지 다른 하나의 소스/드레인 영역에 결합되는 입력 단자를 구비한 상태로 상기 기판 상부에 형성되며, 기준 전위를 갖는 제 2 소스에 결합되는 또 다른 단자 및 제 2 전원에 연결되는 추가 단자를 구비하는 반도체 장치; 및
    상기 MuGFET 장치의 상기 나머지 다른 하나의 소스/드레인 영역 및 상기 반도체 장치의 입력 단자를 결합하는 결합 소자
    를 포함하고,
    상기 기준 전위를 갖는 제 1 소스 및 상기 기준 전위를 갖는 제 2 소스는 서로에 대해 고립되는
    장치.
  13. 제 12항에 있어서,
    상기 기준 전위를 갖는 제 2 소스 및 상기 제 2 전원 간의 전압의 크기는 상기 기준 전위를 갖는 제 1 소스 및 상기 제 1 전원 간의 전압을 초과하는 장치.
  14. 제 12항에 있어서,
    상기 결합 소자가 커패시터인 장치.
  15. 제 14항에 있어서,
    상기 커패시터는 상기 MuGFET 장치의 상기 소스 영역 및 상기 드레인 영역 중 하나에 연결되는 하나의 플레이트 및 상기 반도체 장치의 상기 입력 단자에 연결되는 또 다른 플레이트를 구비하는 장치.
  16. 제 12항에 있어서,
    상기 반도체 장치는 상기 기판에 의해 지지되는 CMOS 장치인 장치.
  17. 제 12항에 있어서,
    상기 결합 소자는 광결합 회로를 포함하는 장치.
  18. 제 12항에 있어서,
    상기 반도체 장치는 추가 MuGFET 장치인 장치.
  19. 제 18항에 있어서,
    상기 결합 소자는 상기 매립된 산화물 영역 상부에 형성된 또 다른 MuGFET를 포함하는 장치.
  20. 제 12항에 있어서,
    상기 결합 소자는 추가 MuGFET를 포함하는 장치.
  21. 삭제
  22. 제 12항에 있어서,
    상기 결합 소자는 변환기(transformer)를 포함하는 장치.
  23. 기준 전위를 갖는 제 1 소스에 결합하기 위해 기판의 매립된 산화물 영역 상부에 MuGFET 장치를 형성하는 단계;
    기준 전위를 갖는 제 2 소스에 결합하기 위해 상기 기판의 상부에 반도체 장치를 형성하는 단계; 및
    상기 MuGFET 장치를 상기 반도체 장치에 결합하기 위해 결합 네트워크를 형성하는 단계
    를 포함하고,
    상기 MuGFET 장치는 제 1 전원에 연결되며, 상기 반도체 장치는 제 2 전원에 연결되는
    전자 회로 제조 방법.
  24. 제 23항에 있어서,
    상기 반도체 장치를 형성하는 단계는 기준 전위를 갖는 제 2 소스에 결합하기 위해 기판의 매립된 산화물 영역 상부에 추가 MuGFET 장치를 형성하는 단계를 포함하는 전자 회로 제조 방법.
  25. 제 23항에 있어서,
    상기 MuGFET 장치를 형성하는 단계 및 상기 추가 MuGFET 장치를 형성하는 단계는 또한 상기 MuGFET 장치용 제 1 기준 단자 및 상기 추가 MuGFET 장치용 제 2 기준 단자를 형성하는 단계를 포함하되, 상기 제 1 기준 단자 및 상기 제 2 기준 단자는 서로에 대해 고립되는 전자 회로 제조 방법.
  26. 매립된 산화물 절연 영역을 구비하는 기판;
    상기 매립된 산화물 영역 상부에 형성되며, 기준 전위를 갖는 제 1 소스에 결합되는 MuGFET 장치;
    상기 기판 상부에 형성되며, 기준 전위를 갖는 제 2 소스에 결합되는 반도체 장치; 및
    상기 MuGFET 장치 및 상기 반도체 장치를 결합하기 위한 수단
    을 포함하고,
    상기 MuGFET 장치는 제 1 전원에 연결되며, 상기 반도체 장치는 제 2 전원에 연결되는
    장치.
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