WO2016042971A1 - 半導体装置 - Google Patents

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智子 掛川
和田　真一郎
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株式会社日立パワーデバイス
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device effective when applied to a circuit device having an output circuit composed of a high-side transistor and a low-side transistor, such as an inverter IC.
  • Non-Patent Document 1 when a pulse voltage is applied to the gate of a semiconductor device formed on a bulk Si substrate and a semiconductor device insulated and separated by a trench, the temperature rises by 20 degrees at a pulse length of 20 ⁇ s due to the formation of the trench.
  • an inverter circuit that converts DC power into AC power.
  • a high-side transistor and a low-side transistor are connected by connecting a high-side transistor and a low-side transistor in series between the power source and the ground, and applying a predetermined control signal from the control circuit to the gate electrodes of both transistors. AC voltage is output from the output terminal connected to.
  • a power IC in which a high-side transistor and a low-side transistor and circuits for driving, controlling and protecting them are integrated on a single semiconductor substrate.
  • a substrate used for a power IC there is an SOI substrate in which a Si layer (SOI (Silicon On On Insulator) layer) is formed on an oxide film layer (buried insulating layer) formed on a Si substrate.
  • SOI substrates can increase the breakdown voltage of devices and are widely used in high voltage power ICs such as inverter circuits that can handle power supply voltages exceeding 100V.
  • Transistors having different functions formed on this SOI substrate are electrically insulated and separated by a trench in which an insulating layer is embedded. As a result, each transistor can be completely isolated from the Si substrate, so that it is possible to form a high-side transistor, which is difficult with PN junction isolation, and to prevent the parasitic transistor from operating.
  • Fig. 7 shows a plan view of a lateral MOSFET that constitutes a conventional inverter circuit.
  • the high-side transistor and the low-side transistor are separated by trench isolation.
  • the structure represented by Patent Document 1 includes a trench insulation isolation portion provided in a semiconductor layer of an SOI substrate, and the high side transistor and the low side transistor of the inverter circuit are separated by the trench insulation isolation. .
  • Non-Patent Document 1 when a pulse voltage is applied to the gate of a semiconductor device formed on a bulk Si substrate and the semiconductor device insulated and isolated by a trench, the temperature is 20 at a pulse length of 20 ⁇ s because the trench is formed. Rise.
  • the reduction in chip size is effective in reducing costs, and further miniaturization is required, but in order to maintain the insulation of the trench, the size is reduced by reducing the distance between the drain region / trench and the distance between the source region / trench. There is an upper limit to reduction.
  • the semiconductor device of the present invention is, for example, a semiconductor device including a high-side circuit including at least one transistor and a low-side circuit including at least one transistor.
  • the side circuit and the low side circuit are comprehensively surrounded by a common trench.
  • the present invention it is possible to provide a semiconductor device capable of reducing the chip size and improving the heat dissipation of the element during operation.
  • FIG. 4 is a cross-sectional view taken along the line A-A ′ of FIGS. 2 and 3. It is a top view which shows the diffusion layer of the semiconductor device which concerns on Example 2 which is the 2nd Embodiment of this invention. It is a fragmentary sectional view of the semiconductor device concerning Example 2 which is the 2nd embodiment of the present invention. It is a top view of the semiconductor device which comprises the conventional inverter circuit.
  • the semiconductor device of the present invention is a semiconductor device including a plurality of transistors, and is characterized in that a high-side transistor and a low-side transistor are surrounded by a common trench element isolation region.
  • the semiconductor device is used as a high-side and low-side output element formed on the same chip, and the high-side transistor used as the high-side output element has a drain inside and a source outside.
  • the low-side transistor used as the low-side output element is formed so that the drain region surrounds the source region so that the source is inside and the drain is outside. .
  • the P-type well diffusion layer of the high-side transistor reaches the buried oxide film, and the P-type well diffusion layer and the drain drift region of the low-side transistor have a portion in contact with each other through a PN junction.
  • the source region and the drain region of the low-side transistor are connected by a common electrode.
  • a high side transistor and a low side transistor are driven alternately.
  • heat generated in the high-side transistor can be released to the low-side transistor without being blocked by trench isolation, and heat generated in the low-side transistor can be released to the high-side transistor. This makes it possible to improve heat dissipation and reduce the chip size.
  • a first embodiment of a semiconductor device according to the present invention will be described with reference to the drawings. Before describing the configuration of the semiconductor device according to the first embodiment, first, an inverter circuit including the semiconductor device will be described.
  • FIG. 1 is a diagram showing an outline of a circuit configuration of an inverter circuit incorporated in an inverter module.
  • the inverter circuit 110 is provided between the high-voltage DC power supply 100 and the motor 102, converts DC power supplied from the high-voltage DC power supply 100 into AC power, and supplies the AC power to the motor 102.
  • the inverter circuit 110 includes six semiconductor devices 111-116. Six semiconductor devices are mounted on one SOI substrate, and are composed of one chip. Each of the transistors 111 to 116 employs a lateral N-type MOSFET. A gate control signal is applied to the gate of each transistor from an inverter drive circuit (not shown).
  • the inverter circuit 110 includes a U-phase arm, a V-phase arm, and a W-phase arm that are connected in parallel between the high-voltage wiring 101H and the low-voltage wiring 101L of the high-voltage DC power supply 100.
  • the U-phase arm is composed of transistors 111 and 112 connected in series via an intermediate node N1.
  • the V-phase arm is composed of semiconductor devices 113 and 114 connected in series via an intermediate node N2.
  • the W-phase arm is composed of semiconductor devices 115 and 116 connected in series via an intermediate node N3.
  • Each intermediate node N1 to N3 is connected to each phase output line Uout, Vout, Wout.
  • Each phase output line Uout, Vout, Wout is connected to one end of each phase coil of the three-phase motor 102. The other end of each phase coil is commonly connected to the neutral point.
  • the motor 102 in this example has three phases, the technique disclosed in this specification can be applied to various AC motors without limiting the number of phases.
  • the MOSFETs of the high-side transistor 111 and the low-side transistor 112 are alternately driven, and the MOSFETs of the high-side transistor 113 and the low-side transistor 114 are alternately driven.
  • the MOSFET of the high-side transistor 115 and the MOSFET of the low-side transistor 116 are alternately driven.
  • each of the six semiconductor devices 111 to 116 is composed of an N-type MOSFET, and includes a high-side transistor 111 and a low-side transistor 112, a high-side transistor 113 and a low-side transistor 114, and a high-side transistor.
  • the transistor 115 and the low side transistor 116 have a common form.
  • two semiconductor devices of a high-side transistor and a low-side transistor among the six semiconductor devices constituting the inverter circuit will be specifically described.
  • FIG. 2 is a plan view illustrating the diffusion layers of the high-side transistor and the low-side transistor of the semiconductor chip in this embodiment
  • FIG. 3 is a plan view in which electrode wiring is provided on FIG.
  • FIG. 4 is a cross-sectional view taken along the line A-A ′ of FIG. 3.
  • a trench insulating isolation 25 penetrating the semiconductor layer 205 is provided in the semiconductor layer 205 of the SOI substrate.
  • the trench isolation / separation part 25 makes a circuit between the high-side transistor region 300 and the low-side transistor region 301.
  • the high side transistor region 300 is provided so that the n + type source region 22 makes a circuit around the n + type drain region 23, and the low side transistor region 301 is provided so that the n + drain region 23 makes a circuit around the n + source region 24. .
  • the p-type well diffusion layer in the high-side transistor region 300 and the drain drift region 206 in the low-side transistor region 301 are in contact with each other. As shown in FIG. 3, the n + -type source region 22 in the high-side transistor region 300 and the n + -type drain region 23 in the low-side transistor region 301 are electrically short-circuited by the wiring 29.
  • FIG. 4 is a cross-sectional view corresponding to the line AA ′ in FIG.
  • the SOI substrate 210 includes a support substrate 203, a buried insulating layer 201, and a semiconductor layer 205.
  • the support substrate 203 is formed of single-crystal silicon into which n-type or p-type impurities are introduced at a high concentration
  • the buried insulating layer 201 is formed of silicon oxide
  • the semiconductor layer 205 is formed of a low concentration of n-type impurities. It is made of introduced single crystal silicon.
  • the semiconductor layer 205 is formed with a high-side transistor region 300 where the high-side transistor 111 is formed and a low-side transistor region 301 where the low-side transistor 112 is formed.
  • a drain drift region 206 is provided in a predetermined range in the semiconductor layer 205 region, the p-type well diffusion layer 20 reaching the buried oxide film in the drift region 206, and the n + -type source region 22 in the p-type well diffusion layer 20 And a p + contact region 24 is formed.
  • an n + -type drain region 23 formed with a predetermined distance from the p-type well diffusion layer 20 is formed.
  • a gate electrode 26 is provided on the n + type source region 22, the p type well diffusion layer 20, and the drain drift region 206 via an insulating film, and a source electrode 28 is provided on the n + type source region 22 and the p + contact region 24.
  • the drain electrode 27 is provided in the n + -type drain region 23, and the source electrode 28 and the drain electrode 27 are insulated from each other by the LOCOS oxide film 204 and the insulating layer 202.
  • the gate electrode 26 is configured as a field plate electrode.
  • n + -type drain region 23 of the high-side transistor region 300 and the n + -type drain region 23 of the low-side transistor region 301 are separated by the p-type well diffusion layer 20, and the source electrode 28 of the high-side transistor region 300 and the low side
  • the drain electrodes 27 in the transistor region 301 are electrically short-circuited by the metal wiring 29.
  • the device size can be reduced as compared with the conventional structure in which each device is individually surrounded, The heat dissipation can be improved.
  • FIGS. 5 and 6 are diagrams showing a semiconductor device according to Example 2 which is the second embodiment of the present invention.
  • FIG. 5 is a plan view
  • FIG. 6 is a cross-sectional view.
  • the present embodiment is a modification of the first embodiment, in which a plurality of high-side transistor and low-side transistor pairs (transistor pairs) of the first embodiment are arranged in parallel in the same direction, and the high-side transistor region The low-side transistor region is surrounded by one trench, but the other points are the same as in the first embodiment.
  • heat generated in the high-side transistor can be released to the low-side transistor without being blocked by trench isolation, and the heat generated in the low-side transistor can be released. Can escape. This makes it possible to improve heat dissipation and reduce the chip size.

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Abstract

　複数のトランジスタを持つ半導体装置においてチップサイズの縮小と放熱性の向上を図る。半導体層205に横型NMOSFETからなるハイサイド・トランジスタ300とローサイド・トランジスタ301が形成され、ハイサイド・トランジスタ300はソース領域22がドレイン領域23を取囲み、ローサイド・トランジスタ301はドレイン領域23がソース領域22を取囲む。さらに、ハイサイド・トランジスタのP型ウェル拡散層20はSOI基板に達し、前記P型ウェル拡散層とローサイド・トランジスタのドレインドリフト領域206はPN接合を以て接する部分を有し、かつ、共通の電極により短絡されるよう半導体装置を構成する。

Description

半導体装置
　本発明は、半導体装置に関し、特に、例えばインバータICのようにハイサイド・トランジスタとローサイド・トランジスタからなる出力回路を有する回路装置に適用して有効な半導体装置に関する。
　従来、ハイサイド・トランジスタとローサイド・トランジスタを同一チップに形成し、各素子間が絶縁層を有する素子分離領域によって隔てられている半導体装置があった（例えば、特許文献１参照）。
　また、従来、バルクSi基板に形成された半導体装置とトレンチで絶縁分離された半導体装置のゲートにパルス電圧を印加した場合、トレンチが形成されることでパルス長20μsでは温度が20度上昇することが知られていた（例えば、非特許文献１参照）。
特開２００５－６４４７２号公報
IEEE 2009 「Necessity of Pulse Hot Carrier Evaluation in Suppressing Self-Heating Effect for SOI Smart Power」Fig.6
　スイッチング用の半導体素子が1つの半導体層に搭載された半導体装置として、例えば、直流電力を交流電力に変換するインバータ回路がある。インバータ回路は、電源とグランド間にハイサイド・トランジスタとローサイド・トランジスタを直列に接続し、制御回路から両トランジスタのゲート電極に所定の制御信号を印加することにより、ハイサイド・トランジスタとローサイド・トランジスタに接続された出力端子から交流電圧を出力する。
　近年、インバータ回路を小型化するため、ハイサイド・トランジスタとローサイド・トランジスタとこれらを駆動、制御および保護する回路を1つの半導体基板上に集積したパワーICが開発されている。パワーICに使われる基板として、Si基板上に形成された酸化膜層(埋め込み絶縁層)上にSi層(SOI(Silicon On Insulator)層)が形成されたSOI基板がある。SOI基板は、デバイスの高耐圧化が可能であり、100Vを越える電源電圧に対応したインバータ回路などの高耐圧パワーICに広く使われている。このSOI基板上に形成される異なる機能を有するトランジスタ間は絶縁層を埋め込んだトレンチにより電気的に絶縁分離される。これにより、Si基板に対して各トランジスタを完全に絶縁分離できるため、PN接合分離では困難であるハイサイド・トランジスタの形成を可能とし、寄生トランジスタが動作するのを防ぐことができる。
　図７に従来のインバータ回路を構成する横型MOSFETの平面図を示す。トレンチ絶縁分離によって、ハイサイド・トランジスタとローサイド・トランジスタが分離されている。また、特許文献1で代表される構造は、SOI基板の半導体層にトレンチ絶縁分離部が設けられており、そのトレンチ絶縁分離によって、インバータ回路のハイサイド・トランジスタとローサイド・トランジスタは分離されている。
　このようなSOI基板とトレンチ分離を組み合わせた半導体装置は寄生容量の低減、高耐圧化が可能である反面、埋め込み絶縁膜およびトレンチは熱伝導率が低く、トランジスタで発生した熱が拡散しにくいという問題がある。非特許文献1に示すようにバルクSi基板に形成された半導体装置とトレンチで絶縁分離された半導体装置のゲートにパルス電圧を印加した場合、トレンチが形成されることでパルス長20μsでは温度が20度上昇する。このため、従来のインバータICのようにハイサイド・トランジスタとローサイド・トランジスタが各々トレンチで分離されている場合、トランジスタ動作により発生する熱が周囲に拡散せずに、温度が瞬間的に増大し、これによって、トランジスタのオン抵抗の増大や、トランジスタの信頼性が低下するという問題がある。
　さらに、チップサイズの縮小はコスト低減に有効であり、より一層の小型化が求められるが、トレンチの絶縁性を保つため、ドレイン領域/トレンチ間距離やソース領域/トレンチ間距離の縮小によるサイズの縮小には上限がある。
　したがって、チップサイズの縮小と、動作時の素子の放熱性向上とを可能とする半導体装置を提供することが課題となる。
　上記課題を解決するために、本発明の半導体装置の代表的なものの一例を示せば、以下の通りである。すなわち、本発明の半導体装置は、例えば、少なくとも１つのトランジスタを含んで構成されるハイサイド回路と、少なくとも１つのトランジスタを含んで構成されるローサイド回路とを備えた半導体装置であって、前記ハイサイド回路と前記ローサイド回路とが共通のトレンチで包括的に囲まれていることを特徴とする。
　本発明によれば、チップサイズの縮小および動作時の素子の放熱性向上が可能な半導体装置を提供することができる。
インバータモジュールに組み込まれているインバータ回路の回路構成の概略を示す図である。 本発明の第１の実施形態である実施例１に係る半導体装置の拡散層を示す平面図である。 本発明の第１の実施形態である実施例１に係る半導体装置の電極配線を示す平面図である。 図２および図３のA-A’断面図である。 本発明の第２の実施形態である実施例２に係る半導体装置の拡散層を示す平面図である。 本発明の第２の実施形態である実施例２に係る半導体装置の部分断面図である。 従来のインバータ回路を構成する半導体装置の平面図である。
　本発明の半導体装置は、複数のトランジスタを有して構成される半導体装置であって、ハイサイド・トランジスタとローサイド・トランジスタが共通のトレンチ素子分離領域によって囲まれていることを特徴とする。
　より具体的には、同一チップ上に形成されたハイサイドとローサイドの出力素子として用いられる半導体装置であって、ハイサイドの出力素子として用いられるハイサイド・トランジスタは、ドレインが内側、ソースが外側となるように、ソース領域がドレイン領域を取囲み、ローサイドの出力素子として用いられるローサイド・トランジスタはソースが内側、ドレインが外側となるように、ドレイン領域がソース領域を取囲むように形成される。
　また、前記ハイサイド・トランジスタのP型ウェル拡散層は該埋め込み酸化膜に達し、該P型ウェル拡散層とローサイド・トランジスタのドレインドリフト領域はPN接合を以て互いに接する部分を有し、ハイサイド・トランジスタのソース領域とローサイド・トランジスタのドレイン領域は共通の電極により接続される。
　インバータ回路では通常、ハイサイド・トランジスタとローサイド・トランジスタが交互に駆動する。本発明よれば、ハイサイド・トランジスタで発生した熱をトレンチ絶縁分離で遮ることなく、ローサイド・トランジスタに逃がすことができ、ローサイド・トランジスタで発生した熱をハイサイド・トランジスタに逃がすことができる。これにより、放熱性の向上とチップサイズの縮小が可能となる。
　以下、本発明の半導体装置の実施形態について、各実施例として、図面を参照しながら詳細に説明する。
　本発明に係る半導体装置の第1の実施形態について図面に基づき説明する。第1実施例に係る半導体装置の構成ついて説明する前に、まず、当該半導体装置を備えたインバータ回路について説明する。
　図１は、インバータモジュールに組み込まれているインバータ回路の回路構成の概略を示す図である。インバータ回路110は、高圧直流電源100とモータ102の間に設けられており、高圧直流電源100から供給される直流電力を交流電力に変換し、その交流電力をモータ102に供給する。
　図１に示されるように、インバータ回路110は、6つの半導体装置111～116を備えている。6つの半導体装置は1つのSOI基板に搭載されており、1チップで構成されている。各トランジスタ111～116には横型のN型MOSFETが採用されている。各トランジスタのゲートには、図示しないインバータ駆動回路からゲート制御信号が印加されている。
　図１に示されるように、インバータ回路110は高圧直流電源100の高圧配線101Hと低圧配線101Lの間に並列に接続されているU相アーム、V相アーム、W相アームを備えている。U相アームは、中間ノードN1を介して直列に接続されたトランジスタ111、112で構成されている。V相アームは、中間ノードN2を介して直列に接続された半導体装置113、114で構成されている。W相アームは、中間ノードN3を介して直列に接続された半導体装置115、116で構成されている。
　各中間ノードN1～N3は、各相出力線Uout、Vout、Woutに接続されている。各相出力線Uout、Vout、Woutは、3相モータ102の各相コイルの一端に接続されている。各相コイルの他端は、中性点に共通接続されている。なお、この例のモータ102は3相であるが、本明細書で開示される技術は、相数を限定することなく様々な交流電動機に適用可能である。
　図１に示されるようなインバータ回路では、通常、ハイサイド・トランジスタ111のMOSFETとローサイド・トランジスタ112のMOSFETが交互に駆動し、ハイサイド・トランジスタ113のMOSFETとローサイド・トランジスタ114のMOSFETが交互に駆動し、ハイサイド・トランジスタ115のMOSFETとローサイド・トランジスタ116のMOSFETが交互に駆動する。
　上述したように、6つの半導体装置111～116はいずれも、N型のMOSFETで構成されており、ハイサイド・トランジスタ111とローサイド・トランジスタ112、ハイサイド・トランジスタ113とローサイド・トランジスタ114、ハイサイド・トランジスタ115とローサイド・トランジスタ116はそれぞれ共通した形態を備えている。以下、図２、3、4を参照して、インバータ回路を構成する6つの半導体装置のうち、ハイサイド・トランジスとローサイド・トランジスタの2つの半導体装置を具体的に説明する。
　図２は、本実施形態における半導体チップのハイサイド・トランジスタとローサイド・トランジスタの拡散層を例示する平面図であり、図３は図２上に電極配線を施した平面図である。さらに、図４は図３のA-A’断面図である。
　図２に示すようにSOI基板の半導体層205には、半導体層205を貫通するトレンチ絶縁分離部25が設けられる。トレンチ絶縁分離部25は、ハイサイド・トランジスタ領域300とローサイド・トランジスタ領域301を一巡している。
　ハイサイド・トランジスタ領域300はn+型ソース領域22がn+型ドレイン領域23を一巡するように設けられ、ローサイド・トランジスタ領域301はn+ドレイン領域23がn+ソース領域24を一巡するように設けられている。一巡する形状は特に限定されるものではない。ハイサイド・トランジスタ領域300におけるp型ウェル拡散層とローサイド・トランジスタ領域301におけるドレインドリフト領域206は接している。図３に示すように、ハイサイド・トランジスタ領域300におけるn+型ソース領域22とローサイド・トランジスタ領域301におけるn+型ドレイン領域23は配線29により電気的に短絡されている。
　図４に図３のA-A’線に対応した断面図を示す。図４に示すようにSOI基板210は支持基板203と埋め込み絶縁層201と半導体層205を備えている。支持基板203はn型またはp型の不純物が高濃度に導入された単結晶のシリコンで形成され、埋め込み絶縁層201は酸化シリコンで形成され、半導体層205は、ｎ型の不純物が低濃度に導入された単結晶のシリコンで形成されている。
　図４に示すように、半導体層205にはハイサイド・トランジスタ111が形成されているハイサイド・トランジスタ領域300とローサイド・トランジスタ112が形成されているローサイド・トランジスタ領域301が形成されている。
　半導体層205領域内には所定の範囲において、ドレインドリフト領域206を設け、そのドリフト領域206に埋め込み酸化膜に達するp型ウェル拡散層20と、p型ウェル拡散層20内にn+型ソース領域22とp+コンタクト領域24が形成されている。前記ドリフト領域206にはp型ウェル拡散層20と所定の距離を有して形成されるn+型ドレイン領域23が形成されている。
　n+型ソース領域22とp型ウェル拡散層20及び、ドレインドリフト領域206上には絶縁膜を介して、ゲート電極26を設け、n+型ソース領域22およびp+コンタクト領域24にはソース電極28を設け、n+型ドレイン領域23にドレイン電極27を設けており、ソース電極28とドレイン電極27はLOCOS酸化膜204、絶縁層202によって、互いに絶縁されている。また、LOCOS酸化膜204上にはゲート電極26がフィールドプレート電極として構成されている。
　前記ハイサイド・トランジスタ領域300のn+型ドレイン領域23と前記ローサイド・トランジスタ領域301のn+型ドレイン領域23は、p型ウェル拡散層20により分離され、ハイサイド・トランジスタ領域300のソース電極28とローサイド・トランジスタ領域301のドレイン電極27は互いに金属配線29により電気的に短絡されている。
　本実施例によれば、ハイサイド・トランジスタ領域300とローサイド・トランジスタ領域301を共通のトレンチで囲むことで、各素子を個別に囲んでいた従来構造と比べ、素子サイズ縮小が実現でき、また、放熱性の向上を図ることができる。
　図５、図６は本発明の第２の実施形態である実施例２に係る半導体装置を示す図である。図５が平面図であり、図６が断面図である。本実施例は実施例１の変形例であって、実施例１のハイサイド・トランジスタとローサイド・トランジスタとの対（トランジスタ対）が互いに等しい向きに並列に複数配置され、ハイサイド・トランジスタ領域とローサイド・トランジスタ領域とが1つのトレンチで囲まれる点が特徴であるが、それ以外の点は実施例１と同様である。
　本実施例によれば、一つ一つのトランジスタ対の発熱が分散されるため、より放熱性に優れた半導体装置を提供することができる。
　以上、本発明の上記各実施例よれば、ハイサイド・トランジスタで発生した熱をトレンチ絶縁分離で遮ることなく、ローサイド・トランジスタに逃がすことができ、ローサイド・トランジスタで発生した熱をハイサイド・トランジスタに逃がすことができる。これにより、放熱性の向上とチップサイズの縮小が可能となる。
　20 p型ウェル拡散層
　22 n+型ソース領域
　23 n+型ドレイン領域
　24 p+型コンタクト領域
　25 トレンチ
　26 ゲート電極
　27 ドレイン電極
　28 ソース電極
　29 金属配線
　100 高圧直流電源
　101H 高圧配線
　101L 低圧配線
　102 3相モータ
　110 インバータ
　111、112、113、114、115、116 半導体装置
　201埋め込み絶縁層
　202 絶縁層
　203 支持基板
　204 LOCOS酸化膜
　205 半導体層
　206ドレインドリフト領域
　210 SOI基板
　300 ハイサイド・トランジスタ領域
　301 ローサイド・トランジスタ領域

Claims (9)

  1. 　少なくとも１つのトランジスタを含んで構成されるハイサイド回路と、少なくとも１つのトランジスタを含んで構成されるローサイド回路とを備えた半導体装置であって、
    　前記ハイサイド回路と前記ローサイド回路とが共通のトレンチで包括的に囲まれている
    ことを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記ハイサイド回路を構成するトランジスタおよび前記ローサイド回路を構成するトランジスタがNMOSトランジスタである
    ことを特徴とする半導体装置。
  3. 　請求項１に記載の半導体装置において、
    　前記ハイサイド回路を構成するトランジスタおよび前記ローサイド回路を構成するトランジスタがIGBTトランジスタである
    ことを特徴とする半導体装置。
  4. 　SOI基板上に形成された、ハイサイド回路およびローサイド回路を含んで成る出力回路を備えた半導体装置であって、
    　前記ハイサイド回路および前記ローサイドはいずれもNMOSトランジスタを含んで構成され、
    　前記ハイサイド回路のNMOSトランジスタはソース領域がドレイン領域を取囲み、
    　前記ローサイド回路のNMOSトランジスタはドレイン領域がソース領域を取囲み、
    　前記ハイサイド回路のNMOSトランジスタのP型ウェル拡散層は前記ローサイド回路のNMOSトランジスタのドレインドリフト領域とPN接合を以て互いに接する部分を有し、
    　前記ハイサイド回路のソース領域のP型ウェル拡散層はSOI基板の埋め込み酸化膜に達していて、前記PN接合を電気的に短絡する電極が形成されている
    ことを特徴とする半導体装置。
  5. 　請求項４に記載の半導体装置において、
    　前記ハイサイド回路および前記ローサイド回路を構成するトランジスタは共通のトレンチで包括的に囲まれている
    ことを特徴とする半導体装置。
  6. 　請求項４に記載の半導体装置において、
    　前記ハイサイド回路は複数のトランジスタが互いに並列に接続されて成るハイサイド・トランジスタ群を含んで構成され、
    　前記ローサイド回路は複数のトランジスタが互いに並列に接続されて成るローサイド・トランジスタ群を含んで構成され、
    　前記ハイサイド・トランジスタ群と前記ローサイド・トランジスタ群とは共通のトレンチで包括的に囲まれている
    ことを特徴とする半導体装置。
  7. 　SOI基板上に形成された、ハイサイド回路およびローサイド回路を含んで成る出力回路を備えた半導体装置であって、
    　前記ハイサイド回路および前記ローサイド回路はいずれもIGBTトランジスタを含んで構成され、
    　前記ハイサイド回路のIGBTトランジスタはエミッタ領域がコレクタ領域を取囲み、
    　前記ローサイド回路のIGBTトランジスタはコレクタ領域がエミッタ領域を取囲み、
    　前記ハイサイド回路のIGBTトランジスタのP型ウェル拡散層は前記ローサイド回路のIGBTトランジスタのドリフト領域とPN接合を以て互いに接する部分を有し、
    　前記ハイサイド回路のエミッタ領域のP型ウェル拡散層はSOI基板の埋め込み酸化膜に達していて、前記PN接合を電気的に短絡する電極が形成されている
    ことを特徴とする半導体装置。
  8. 　請求項７に記載の半導体装置において、
    　前記ハイサイド回路および前記ローサイド回路を構成するトランジスタは共通のトレンチで包括的に囲まれている
    ことを特徴とする半導体装置。
  9. 　請求項７に記載の半導体装置において、
    　前記ハイサイド回路は複数のトランジスタが互いに並列に接続されて成るハイサイド・トランジスタ群を含んで構成され、
    　前記ローサイド回路は複数のトランジスタが互いに並列に接続されて成るローサイド・トランジスタ群を含んで構成され、
    　前記ハイサイド・トランジスタ群と前記ローサイド・トランジスタ群とは共通のトレンチで包括的に囲まれている
    ことを特徴とする半導体装置。
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