CN105336788A - 半导体器件 - Google Patents

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Abstract

一种半导体器件，包括：衬底，所述衬底具有第一端子区、第二端子区、从第一端子区向第二端子区延伸的第一延伸区、从第二端子区向第一端子区延伸的第二延伸区、第一和第二延伸区之间的沟道区；栅极导体，上覆于衬底的沟道区，所述栅极导体被配置为控制沟道区的导通；第一控制导体，上覆于第一延伸区的至少一部分，所述第一控制导体被配置为控制第一延伸区的导通；以及第二控制导体，上覆于第二延伸区的至少一部分，第二控制导体被配置为控制第二延伸区的导通，其中在所述半导体器件中，第一和第二控制导体与栅极导体电隔离。

Description

半导体器件
技术领域
本公开涉及一种半导体器件，例如，一种用于电压转换器的延伸漏极场效应管。
发明内容
根据第一方面，提供了一种半导体器件，包括：
衬底，具有
第一端子区
第二端子区；
第一延伸区，从第一端子区向第二端子区延伸；
第二延伸区，从第二端子区向第一端子区延伸；和
沟道区，在第一和第二延伸区之间；
栅极导体，上覆于(overly)衬底的沟道区，或者沿衬底的沟道区延伸，栅极导体被配置为控制沟道区的导通；
第一控制导体，上覆于第一延伸区的至少一部分，或者沿第一延伸区的至少一部分延伸，第一控制导体被配置为控制第一延伸区的导通；以及
第二控制导体，上覆于第二延伸区的至少一部分，或者沿第二延伸区的至少一部分延伸，第二控制导体被配置为控制第二延伸区的导通，其中在所述半导体器件中，第一和第二控制导体与栅极导体电隔离。
在所述半导体器件中，第一控制导体可以与第二控制导体电隔离。第一控制导体可以与第二控制导体相分离或者相接。第一控制导体可以与第二控制导体电隔离。在所述半导体器件中，第一控制导体可以与第一端子区电隔离。在所述半导体器件中，第二控制导体可以与第二端子区电隔离。
衬底可具有对称平面。衬底可具有穿过沟道区的中心的对称平面。第一延伸区的布局可以与第二延伸区的布局成镜像。第一延伸区的掺杂浓度可以与第二延伸区的掺杂浓度相近。第一延伸区的掺杂量可以与第二延伸区的掺杂量相近。
栅极导体可以上覆于沟道区。栅极导体可以上覆于第一延伸区的外围上。栅极导体可以上覆于第二延伸区的外围。栅极导体和第一控制导体、第二控制导体可以包括相同材料。栅极导体和第一、第二控制导体可以由多晶硅或金属制成。第一和第二控制导体可以包括与栅极导体不同的材料。
第一控制导体和第二控制导体各包括多晶硅层、金属层和将多晶硅层连到金属层的一个或多个通孔。相应多晶硅层可以包括第一和第二控制导体的上部。相应金属层可包括第一和第二控制导体的下部。多晶硅层可以至少部分上覆于金属层。栅极层可以完全包括在绝缘层中。场极板的金属层可以暴露于绝缘层的表面。
半导体器件可以是晶体管。晶体管可以是场效应晶体管。
根据本发明的另一个方面，提供了一种电路，包括：
根据前述任一项权利要求所述的半导体器件；以及
驱动电路，被配置为
向第一控制导体提供第一控制电压；
向第二控制导体提供第二控制电压；以及
向栅极控制导体提供栅极控制电压。
第一控制电压可以与第二控制电压相同。第一控制电压可以独立于第二控制电压。
驱动电路还可以被配置为，在半导体器件的导通状态期间，将第一控制电压设置为高于栅极电压。驱动电路还可以被配置为，在半导体器件的截止状态期间，将第一控制电压设置为以下之一：(1)0，(2)负值，(3)比栅极电压低的电压。驱动电路还可以被配置为，在半导体器件的截止状态期间，设置第二控制电压为以下之一：(1)0，(2)负值，(3)比栅极电压低的电压。
驱动电路可以包括栅极操控逻辑电路。栅极操控逻辑电路可以被配置为，比较半导体器件的第一区域处的第一测量电压和半导体器件的第二区域处的第二测量电压。栅极操控逻辑电路可以被配置为，根据该比较来确定器件的极性。器件的极性可以与第一控制导体和第二控制导体中哪一个与源极延伸区相关联以及哪一个与漏极延伸区相关联有关。栅极操控逻辑电路可以被配置为，根据器件的状态和/或器件的极性，设置第一控制导体和第二控制导体的控制电压。器件的状态可取决于输入信号。例如，驱动电路可以被配置为，在截止状态中，将与源极区相关联的控制电压设置为高并且将与漏极侧相关联的控制电压设置为低或负，以提供高反向偏置(highreversebias)能力。驱动电路可以被配置为，在截止状态中，将第一控制电压和第二控制电压设置为高，以提供低反向偏置能力。
根据本发明的另一个方面，提供了一种包括上述半导体器件或电路的电容性电压转换器。
还公开了一种操作本文所述的半导体器件的方法，所述方法包括：
向第一控制导体提供第一控制电压；
向第二控制导体提供第二控制电压；以及
向栅极控制导体提供栅极控制电压。
第一控制电压可以与第二控制电压相同。第一控制电压可以独立于第二控制电压。
所述方法还可以包括，在半导体器件的导通期间，设置第一控制电压高于栅极电压。所述方法可以包括，在半导体器件的截止期间，设置第一控制电压为0、负值或者低于栅极电压的电压中的一个。
所述方法可以包括，比较半导体器件的第一区域处的第一测量电压和半导体器件的第二区域处的第二测量电压。所述方法还可以包括，基于第一控制导体和第二控制导体中的哪一个与源极延伸区相关联以及哪一个与漏极延伸区相关联，来确定器件的极性。所述方法还可以包括，根据器件的状态，设置第一控制导体和第二控制导体的控制电压。所述方法还可以包括，根据器件的极性，设置第一控制导体和第二控制导体的控制电压。
附图说明
现在作为示例并参考附图，描述本发明的实施例，其中：
图1示出了半导体器件；
图2至6示出了各种半导体器件，其中每个半导体器件除了栅极板以外还具有两个场极板；
图7a和7b示出了图2至6的半导体器件的驱动电路；
图8示出了与图2至6所示相似的半导体器件在图7a或7b的驱动电路驱动下的导通电阻情况；以及
图9示出了操作半导体器件的方法。
具体实施方式
在高压(HV)漏极延伸金属氧化物半导体(EDMOS)器件的许多应用中，希望在不降低器件处理高压(例如超过30V的电压)的性能的情况下，能够选择交换源极和漏极的连接。在源极和漏极区对称布置的器件中，可以提供可交换的源极和漏极区。
图1示出了提供漏极延伸金属氧化物场效应管(EDMOSFET)的半导体器件100。例如，半导体器件100可以是基于绝缘体上硅(SOI)的晶体管、鳍式场效应管(FET)或沟式(trench)FET。
图1的场效应管包括衬底102和设置衬底表面(顶部)105上的端子部104。
衬底102具有第一区域106和第二区域108，它们都与衬底102的表面105相邻。第一和第二区域106、108也可称为第一端子和第二端子区。如下文所述，在本示例中，第一和第二区域106、108提供可交换的源极区和漏极区。第一延伸区110在衬底102中从第一区域106向第二区域108延伸。第二延伸区112在衬底102中从第二区域108向第一区域106延伸。沟道区114设置在衬底102中的第一和第二延伸区110、112之间。也就是说，沟道区114可以位于第一延伸区110的远端(相对于第一区域106的远端)和第二延伸区112的远端(相对于第二区域108的远端)之间。
第一和第二延伸区110、112也可称为漂移区，具有低于第一和第二端子区106、108的掺杂浓度。掺杂浓度的不同使延伸区110、112具有比对应的第一和第二端子区106、10更高的电阻性(较低的导电性)。因此，在导通状态中每个延伸区上存在更高的电压降，在截止状态中可以承受更高的电压。第一和第二区域106、108以及第一和第二延伸区110、112可通过常规半导体工艺技术形成。例如，可通过合适的注入掺杂在衬底102中产生区域106、108、110、112。
根据半导体器件100的操作模式，第一端子区105和相关联的延伸区110可提供源极区和漏极区之一。第二端子区108和相关联的延伸区112提供源极区和漏极区中的另一个。在第一和第二区域106、108中，具有更高电势(对p型半导体来说是更高的正电压，对n型半导体来说是更高的负电压)的区域被认为是源极，而另一个区域被认为是漏极。
在这个示例中，衬底102可具有穿过沟道区114的对称平面120。对称平面垂直于衬底102的表面105。对称使得第一区域106与第二区域108镜像对称，并且第一延伸区110与第二延伸区112镜像对称。
端子部102可以是包括多个子层的层叠。在端子部104中设置作为层或极板的栅极导体116。端子部104还可以包括绝缘材料。在这个示例中，端子部104的其余部分包括绝缘材料。绝缘材料可位于栅极导体116的两个相对面中的一个或二者之上，使得绝缘材料位于栅极导体116和衬底102的顶面105之间。
栅极端子118与栅极导体116电连接，并且被配置为从外部电源/组件接收栅极电压并向栅极导体116提供该电压。还可以设置用于形成到第一区域106的电连接的第一端子(未示出)，第一端子可以是源极或漏极端子。还可以设置用于形成到第二区域108的电连接的第二端子(未示出)，第二端子可以是源极和漏极端子中的另一个。
栅极导体116沿与衬底102的沟道区114相连的衬底102的沟道区114延伸。通过绝缘材料的一部分，栅极导体116与沟道区114分离，在这个示例中，绝缘材料是端子部104中的栅极氧化物层107。栅极导体116可被认为上覆于衬底102的表面105上。因此，端子部104中的栅极导体116通过栅极氧化物层与衬底102的沟道区114电隔离。也就是说，栅极导体116和沟道区114不直接电连接，因而在栅极导体116和沟道区114之间基本没有电流流过。然而，栅极导体116与沟道区114相邻，使得栅极导体116被配置为利用场效应控制沟道区114的导通，这是已知的技术。
在示出的示例中，栅极导体116在衬底的沟道区114以及第一延伸区110和第二延伸区112的远端上延伸。第一延伸区110和第二延伸区112的远端部分是相对它们的关联端子区106、108而言的远端。栅极导体116和延伸区110、112的这种重叠使得能够借助场效应在延伸区110、112之间提供低电阻路径。当从衬底平面上考虑时(即从图1所示图的上方观看)，栅极导体116的占位(footprint)的一部分外围(边缘)可以与沟道区114的占位的一部分外围(边缘)相邻接(coterminous)，或者可以基本相对应。
DC-DC转换器是对称型半导体器件的应用示例。电容性电压转换器(一种多比率DC-DC转换器)中可存在大量晶体管开关和电容。开关可切换为“接通”或“断开”以加载或卸载电容性电压转换器中的电容器。每个晶体管开关可以正向或反向导通，这取决于转换器的操作状态。每个晶体管的电压依赖于该特定晶体管在电容性电压转换器装置中的位置。然而，在一些电压转换器中，所有晶体管开关可以都通过以装置中的最低电压为基准的单栅极电压来驱动。当最低电压在特定晶体管的漏极处时，使用不对称器件将难以将该晶体管切换至导通。已知在一些DC-DC转换器应用中对称开关器件是有利的，并且可以实现更高的设计自由度或者提高电路效率。
通过在需要高电压处理性能的漏极延伸区中提供降低的掺杂浓度，可以实现半导体器件的高电压性能。低掺杂部分引入了高电阻。在对称结构中，例如图1的半导体器件100，设置从两个端子106、108起延伸的低掺杂浓度延伸区110、112，使得漏极可以与源极交换。这种布置提供了源极和漏极可交换的应用中所需的高电压耐受性能。然而，在源极和漏极侧同时设置低掺杂浓度区可使器件的接通状态电阻相比源极侧没有低掺杂区的不对称实现有实质增加。
图2至6示出了设置场极板以控制第一和第二延伸区导通的各实施例。场极板可独立于栅极导体地进行操作。这些实施例涉及在源极和漏极侧具有高电压性能的对称延伸漏极晶体管。在这些实施例中，场极板是控制导体的示例，控制导体利用场效应与延伸区相互作用，以提供使用改善的导通电阻来处理高电压的对称性半导体器件。通过降低作为源极操作的至少低掺杂延伸区的电阻，可以获得相对较低的导通电阻。在一些示例中，可以独立于源极区而对漏极区的电阻进行控制，并维持在所需水平。
图2至6的半导体器件除了具有图1的器件的全部特征以外，还包括两个控制导体，以下参考图2进行描述。
图2示出了半导体器件200，其包括设置在端子部204中的第一场极板和第二场极板。与参考图1所述相似，端子部还包括绝缘材料。端子部204可被认为包括绝缘层(未单独示出)和极板的堆叠。第一和第二场极板是第一和第二控制导体230、232的示例。
第一控制导体230沿衬底202中第一延伸区210的一部分延伸，并垂直布置或上覆于该部分上。在这个示例中，第一控制导体230是与第一延伸区210平行的极板。第一控制导体230的相对边(其中一条边面对第一区域206，另一条边面对沟道区214)都在第一延伸区210的范围/占位内。也就是说，第一控制导体230整个上覆于第一延伸区210的占位，并且在第一延伸区210的占位内。第一和第二氧化物层(未示出)也设置在与各控制导体230、232相关联的端子部204内。第一控制导体230通过第一氧化物层与第一延伸区210相分离，因此第一控制导体230与第一区域206和第一延伸区210电隔离或绝缘，即在器件200内它们不直接电接触。第一控制导体230被配置为利用场效应控制第一延伸区210的导通。第一控制端子236与第一控制导体230电连接，并被配置为从外部组件/源接收第一控制电压并向第一控制导体230提供第一控制电压。
第二控制导体232沿衬底202中第二延伸区212的一部分延伸，并垂直布置或上覆于该部分上。在这个示例中，第二控制导体232是与第二延伸区212平行的极板。第二控制导体232的相对边(其中一条边面对第二区域208，另一条边面对沟道区214)都在第二延伸区212的范围/占位内。也就是说，第二控制导体232整个上覆于第二延伸区212的占位上，并且在第二延伸区212的占位内。第二控制导体232通过第二氧化物层与第二延伸区212相分离，因此第二控制导体232与第二区域208和第二延伸区212电隔离或绝缘，即在器件200内它们不直接电接触。第二控制导体232被配置为利用场效应控制第二延伸区212的导通。第一控制端子238与第二控制导体232电连接，并被配置为从外部组件/源接收第二控制电压并向第二控制导体232提供第二控制电压。
在这个示例中，第一、第二控制导体230、232和栅极导体216设置在相同材料层中。然而，在器件200中，第一、第二控制导体230、232与栅极导体216电隔离，并且彼此之间电隔离。通过这种方式，第一、第二控制导体230、232和栅极导体216中的每一个都可以独立地由偏置电压供电。可以独立于施加在第一、第二区域206、208和栅极导体216上的电压，对第一、第二控制导体230、232中的一个施加电压。也就是说，因为例如泄露通过第一和第二氧化物层的小电流导致的在第一、第二控制导体230、232上施加的电压不会使第一、第二区域206、208处的电压发生改变。这是因为第一和第二氧化物层提供了端子部204中第一、第二控制导体230、232与相应第一、第二区域206、206之间的绝缘。在一些实现中，可能存在从第一、第二控制导体230、232，经过端子部204中第一、第二控制导体230、232和栅极导体216之间的绝缘而到达栅极导体216的一些漏电流。然而，在这些示例中，仍然可以认为独立于施加在第一、第二区域206、208和栅极导体216上的电压，对第一或第二控制导体230、232施加电压。因为可以独立于施加在第一、第二区域206、208和栅极导体216上的电压而对第一和第二控制导体230、232施加电压，所以施加在第一、第二控制导体230、232中每一个的电压可以高于或低于施加在栅极导体216上的电压。因此，可以增加第一和第二延伸区230、232中掺杂水平，以在不降低反向偏置耐受性能的情况下可以降低器件的导通电阻，
通过半导体器件200的漂移掺杂浓度，可以确定半导体器件200的漂移电阻。一般地，为了具有高击穿电压，半导体器件的漂移掺杂浓度不得不较低。然而，这种低掺杂引入高导通状态电阻。因为可以使第一和第二延伸区230、232(其提供源极和漏极漂移区)的掺杂水平更高，所以可以在不降低其击穿电压的情况下降低半导体器件200的导通状态电阻。由于源极和漏极延伸区中可选择的增加的导电性以及相关联的导通电路的改善，半导体器件200可称为“升压晶体管”(boosttransistor)。
通过对导通状态和截止状态中的第一或第二控制导体230、232施加合适的电压，半导体器件200的导通电阻可降低至实质更低的水平。
在半导体器件200的导通状态中，通过对栅极导体216施加电压，可导通栅极导体216。这使得电流能够经过第一、第二延伸区210、212和沟道区214在第一区域206和第二区域208之间流动。半导体器件200的导通状态电阻的主要部分由延伸区210、212引起。在导通状态中，通过对与延伸区相邻的控制导体施加电压，可以利用场效应来降低与延伸区相关联的电阻。因此，第一、第二控制导体230、232可用作半导体器件200的现用(active)部分以降低半导体器件的导通状态电阻。具体地，在导通状态中，通过对延伸区上第一和第二控制导体230、232中的任一个施加高电压，可以在对应的延伸层中形成降低导通电阻的累积层(accumulationlayer)。导通状态中施加于第一或第二控制导体230、232的电压可以高于导通状态中施加于栅极导体216的电压。
通过关断第一或第二控制导体230、232上的电压并对栅极导体216提供低电压或0电压，半导体器件200进入截止状态。在半导体器件200的截止状态中，由于栅极被关断，第一和第二区域206、208之间没有电流流过。在半导体器件200的截止状态期间，第一或第二控制导体230、232可以接地或者连接到负电压。通过在半导体器件200的截止状态期间将第一或第二控制导体230、232接地，漏极延伸区可以在截止状态中更容易耗尽，并且半导体器件200仍可以在较高漏极延伸掺杂处支持高电压。
如果在截止状态中对第一或第二控制导体230、232施加负电压，仍可以在漏极延伸区中使用较高掺杂浓度以降低导通状态电阻。截止状态中对第一或第二控制导体230、232施加的负电压水平依赖于控制导体230、232和延伸区210、212之间的绝缘层的厚度。截止状态中对第一或第二控制导体230、232施加的负电压可以是，例如，-300V/微米绝缘体厚度。例如，截止状态中对第一或第二控制导体230、232施加的负电压可以是-30V/100nm绝缘体厚度。
通过对控制导体230、232施加合适的电压，可以控制器件，使得(1)通过对场极板(源极侧)施加高电压，使源极侧延伸为低欧姆(low-ohmic)；(2)通过对场极板(漏极侧)施加高电压，使漏极侧延伸为低欧姆；(3)通过使两个场极板偏置为高，使源极侧延伸和漏极侧延伸低欧姆。
在用于导通状态期间操作半导体器件200的示例性方案中：
●通过栅极电压端子218对栅极导体216施加正栅极电压；
●对与源极区相关联的控制导体230、232施加比栅极电压更大的正控制电压；
●对与漏极区相关联的控制导体230、232施加负电压或接地电压。
在这个方案中，对控制导体230、232进行偏置，使得源极被偏置为高(使源极延伸为低欧姆)且漏极被偏置为低(仍可以承受高电压)。在这个示例中，第一控制导体230可在半导体器件200中与第二控制导体232电隔离，使得控制导体230、232可相互独立地操作。
截止状态期间，栅极导体216和第一、第二控制导体230、232可接地或连接到负电压。可以理解，术语正和负可根据半导体器件200的极性而相反，并且可称为第一极性和第二极性。例如，PMOS器件具有与NMOS器件相反的极性。
在用于操作半导体器件200的另一个示例性方案中，当半导体器件200处于导通状态中时，可以同时对控制导体230、232施加正控制电压。在该示例中，第一控制导体230可在半导体器件200中与第二控制导体232电连接，甚至接触。也就是说，第一控制导体230和第二控制导体232可以是单个整体组件。
半导体器件(例如功率晶体管)的占位一般通过导通状态的电阻和截止状态的反向偏置性能来确定，因为较宽的延伸区可用于降低导通电阻，并且较长的延伸区可提供较高的反向偏置性能。通过在导通状态中使用一个或两个延伸区作为累积层/区，半导体器件的导通电阻可以大大降低。累积层的电阻可以与施加在关联控制导体上的电压逆相关。因此，对控制导体施加较高电压将导致累积层电阻降低。因此，由于如上文所述可以降低导通电阻，参考图2描述的具有分离的控制导体的半导体器件可制成为比具有电连接到栅极的场极板层的器件小得多。因此，通过提升控制导体电压来降低导通电阻对于晶体管的尺寸具有实质影响。尽管可能需要额外空间用于能够生成多个驱动电压的驱动电路，仍然可以降低晶体管电路的总空间要求。
第一和第二延伸区和场极板配置可以是对称或不对称的，这取决于半导体器件的关联应用只在漏极区还是在两个可交换的源极区和漏极区需要高电压处理能力。
场效应应用在用作源极的一侧引起的升压效应可以强于用作漏极一侧的升压效应(因为源极侧串联电阻比漏极侧串联电阻降低了更多的电流驱动)。控制导体和衬底之间的氧化物厚度为350nm的仿真器件的结果表明20％的驱动改善，即，由于降低了电阻，当器件处于导通状态时电流增加了20％。在控制导体和衬底之间具有更薄的氧化物层的器件可提供甚至更好的驱动改善。
图3示出了与图2相似的半导体器件器件300，其中第一和第二控制导体330、332设置在端子部304的第一层中，并且栅极导体216设置在不同的第二层中。附图中相应的一系列附图标记用于描述相似的组件。已参考前图描述过的组件不需要再描述。
在这个示例中，栅极导体316的位置比第一和第二控制导体330、332更靠近衬底302的顶面。设置用于栅极和控制导体316、330、332的不同层的优点在于，相比图2所示情形(其中栅极和控制导体316、330、332设置在单层中，因此相互邻近)，可以增加可施加在栅极导体316上的电压。控制导体330、332和栅极导体316之间的重叠避免了延伸的高欧姆部分(没有引入场效应的累积)。控制导体330、332和栅极导体316在相分离层中的布置可以降低控制导体330、332的边缘处的电场尖峰。
一般地，每个栅极和控制导体316、330、332可通过金属或多晶硅材料提供。
图4示出了与图3相似的半导体器件400，其中每个第一和第二控制导体均包括内部部件430a、432a和外部部件430b、432b。
第一控制端子436与第一控制导体的外部部件430b电连接，并且被配置为从外部组件/源接收第一控制电压并向第一控制导体提供第一控制电压。第二控制端子438与第二控制导体的外部部件432b电连接，并且被配置为从外部组件/源接收第二控制电压并向第二控制导体提供第二控制电压。第三控制端子439与第一控制导体的内部部件430a电连接，并且被配置为从外部组件/源接收第三控制电压并向第一控制导体提供第三控制电压。第四控制端子441与第二控制导体的内部部件432a电连接，并且被配置为从外部组件/源接收第四控制电压并向第二控制导体提供第四控制电压。通过这种方式，可以对各控制导体的内部部件和外部部件430a、432a、430b、432b施加分离的偏置电压。这些偏置电压可以彼此相同或者彼此不同。例如，第一和第三电压可以相同或不同，并且第二和第四电压要也可以相同或不同。
内部部件430a、432a比外部部件430b、432b更靠近衬底402的表面405。内部部件430a、432a可被认为是下部部件，并且外部部件430b、432b可被认为是上部部件。外部部件430b、432b可布置在连接端子404的外表面上，并且可以暴露于半导体器件400的外部。内部部件430a、432a被掩埋也就是完全封闭在连接端子404的绝缘材料中。在这个示例中，内部部件430a、432a小于外部部件430b、432b，并且当从上方查看时，每个内部部件430a、432a的占位都完全包含在其对应的外部部件430b、432b的占位内，从而降低了电极边缘处的电场尖峰。内部部件430a、432a和栅极导体416具有相似的厚度。设置在内部部件430a、432a和各延伸区410、412之间的氧化物层比设置栅极导体416和沟道区414之间的更厚。在内部部件430a、432a和延伸区410、412之间设置更厚的氧化物层使得在给定施加电压下内部部件430a、432a边缘处的电场得到降低。
在每个相应内部部件430a、432a和对应的延伸区410、412之间设置第一绝缘层。在每个相应内部部件430a、432a和对应外部部件430b、432b之间设置第二绝缘层。外部部件430b、432b可以设有与内部部件430a、432a不同的材料。例如，外部部件430b、432b可包括金属，而内部部件430a、432a可包括多晶硅。
图5示出了与图4相似的半导体器件500，并且包括可选的通孔540、542。第一通孔540设置在第一控制导体的内部部件530a和外部部件530b之间。第二通孔542设置在第二控制导体的内部部件532a和外部部件533b之间。在这个示例中，第一和第二控制导体的内部部件530a、532a以及栅极导体516通过单个不连续的材料层提供，例如多晶硅。由于外部部件530b、532b与控制导体的内部部件530a、532a和栅极导体516之间的相应间隙相重叠，半导体器件500可以提供电场中从栅极导体516的边缘到控制导体的边缘的平滑过渡。外部部件530b、532b和延伸区510、512之间相对较厚的绝缘层可以避免或降低第一和第二控制导体的530b、532b部分的边缘处的电场尖峰，并且可以允许器件500呈现更高的击穿电压。也就是说，通过比内部部件530a、532a和衬底502的顶面505之间的绝缘材料区更厚的绝缘材料区，将外部部件530b、532b与衬底502的顶面505间隔开。
图6示出了与图5相似的半导体器件600，其中在每个第一和第二延伸区610、612中设置浅沟终止(STI)或者硅的局部氧化(LOCOS)区644、646。STI或LOCOS区644、646形成为与衬底602的表面605邻接的屏障层。延伸区610、612的各漂移区设置在STI和LOCOS区644、646下方。通过这种方式，STI和LOCOS区644、646将漂移区与第一和第二控制导体的内部部件630a、632a相分离。STI或LOCOS增加了绝缘体厚度，这便允许在控制导体的边缘处提供更平滑的电场。因此，STI或LOCOS提供了电场中从多晶(栅)到金属控制导体的渐变台阶(step)。
图7a和7b示出了用于驱动与参考图2至6所描述的半导体器件相似的半导体器件700的电路720、721。电路包括驱动电路760、762。半导体器件700被示为建模成三个分离的FET，各FET的栅极端子分别表示到第一控制导体730、栅极导体716和第二控制导体732的连接。相应FET的导通沟道分别表示第一延伸区710、栅极沟道区714和第二延伸区712。三个FET的导通沟道串联在第一区域端子731和第二区域端子733之间。
通过上文讨论的方式，第一和第二控制导体730、732被配置为利用场效应控制相应第一和第二延伸区710、712的导通。第一延伸区730与第一区域端子731相连，并且第二延伸区732与第二区域端子733相连。第一区域端子731经由负载754与电压源+V相连。第二区域端子与地相连。可以理解，第一和第二区域端子731、733的极性可以相反。
驱动电路760可以和半导体器件700实现在相同的集成电路(1C)中以节省IC空间。备选地，出于一些应用的安全理由，可能需要将驱动电路760实现在与半导体器件700分离的IC芯片中。
图7a示出了用于根据输入信号IN向第一和第二控制导体730、732提供共用控制信号的驱动电路762。驱动电路760包括栅极操控逻辑电路762和可选的放大器768。放大器768被配置为从驱动电路760接收控制信号，并提供合适的信号以驱动第一和第二控制导体730、732。栅极操控逻辑电路762还被配置为提供栅极导体716的驱动信号。
图7b示出了用于根据输入信号IN向第一和第二控制导体730、732提供独立控制信号的驱动电路764。驱动电路764包括栅极操控逻辑电路766、可选的第一放大器770和可选的第二放大器772。第一放大器770被配置为驱动第一控制导体730。第二放大器772被配置为驱动第二控制导体732。在这个示例中，第一和第二控制导体730、732可以彼此分离或独立地被驱动。栅极操控逻辑电路766还被配置为驱动栅极导体716。
图7b的栅极操控逻辑电路766可被配置为，确定第一和第二控制导体730、732中的哪一个与漏极延伸区有关以及哪一个与源极延伸区有关，即，确定器件的极性。通过比较第一区域端子731处的电压和第二区域端子733处的电压，栅极操控逻辑电路766可以执行该确定。栅极操控逻辑电路766可对源极控制导体施加不同于漏极控制导体的电压。
例如，栅极操控逻辑电路766可被配置为，在器件的导通状态中：
●对栅极导体716施加第一极性栅极电压；
●对被确定为与源极区关联的控制导体施加大于栅极电压的第一极性控制电压；以及
●对被确定为与漏极区关联的控制导体施加以下中的一个：(i)第二极性电压，其中第一极性和第二极性相反；(ii)接地电压；(iii)0电压。
栅极操控逻辑电路766可以连续或不连续地比较第一和第二端子731、733处的电压，以重新评估半导体器件700的极性。不连续的比较可以是周期性的。
在另一个示例中，栅极操控逻辑电路766可被配置为，在器件的导通状态中：
●对栅极导体716施加第一极性栅极电压；
●对第一和第二控制导体730、732同时施加大于栅极电压的第一极性控制电压。
图8示出了与图2相似的半导体器件的电阻在器件的导通-截止-导通循环期间如何变化。图8的纵轴表示半导体器件的导通电阻。图8的横轴表示分为阶段I、II和III的时间。半导体器件在阶段I和III期间导通，并且在阶段II期间截止。
当半导体器件操作在升压模式(其中施加在各控制导体上的源极或漏极控制电压之一或者二者为高)中时，半导体器件的电阻降低或者为低。
阶段I包括两个子阶段IA和IB。在子阶段IA中，半导体器件处于升压模式中。具体地，施加在漏极控制导体上的漏极控制电压VFP高于施加在栅极导体上的栅极控制电压VG。因此，半导体器件的电阻为低，处于第一水平802。在子阶段IB，施加在漏极控制导体上的漏极控制电压VFP被设置为0，并且半导体器件的电阻增加至高于第一水平802的第二水平804。
阶段II中，半导体器件被截止，并且施加在栅极导体上的栅极电压VG和施加在漏极控制导体上的漏极控制电压VFP被设置为0(或者负)。因此，半导体器件的电阻从第二水平804增加到更高的第三水平806。
阶段III包括两个子阶段IIIA和IIIB。在子阶段IIIA中，施加在漏极控制导体上的漏极控制电压VFP被设置为0(或者负)，并且半导体器件的电阻从第三水平806下降到第二水平804。在子阶段IIIB中，半导体器件200处于升压模式中。施加在漏极控制导体上的漏极控制电压高于施加在栅极导体上的栅极电压，因此，半导体器件200的电阻降低到第一水平802。
可通过与漏极控制导体相似的方式来控制源极控制导体。
可以提供本文所述的半导体器件作为包括在功率器件中的半导体IC芯片的一部分，所述功率器件用于车辆或照明应用、或者计算设备，例如智能手机、平板计算机、膝上型计算机等。半导体器件可包括n沟道金属氧化物半导体(NMOS)器件或p沟道金属氧化物半导体(PMOS)器件，其中PMOS器件相比NMOS器件具有相反的掺杂和电压水平。
图9示出了操作诸如参考图2至6所述的半导体器件的方法900。方法900包括：步骤902，向第一控制导体提供第一控制电压，步骤904，向第二控制导体提供第二控制电压，以及步骤906，向栅极控制导体提供栅极控制电压。如上所述，该控制有利地实现了器件导通电阻的充分降低，而不论该半导体器件是如何偏置的。
可以理解，本文所描述或示出的耦合或相连的任何组件可以直接或间接耦合或相连。即，在能够实现所需功能的情况下，声称为耦合或相连的两个组件之间可以存在一个或多个组件。
贯穿本说明书，有关相对方向和位置的描述符，例如“水平”、“垂直”、“底部”、“侧面”是以附图所示半导体器件的方向而论的。然而，这些描述符并不意图以任何方式对所描述和请求保护的发明的预期用途加以限制。

Claims (15)

1.一种半导体器件，包括：
衬底，具有
第一端子区；
第二端子区；
第一延伸区，从第一端子区向第二端子区延伸；
第二延伸区，从第二端子区向第一端子区延伸；和
沟道区，在第一和第二延伸区之间；
栅极导体，上覆于衬底的沟道区，所述栅极导体被配置为控制沟道区的导通；
第一控制导体，上覆于第一延伸区的至少一部分，第一控制导体被配置为控制第一延伸区的导通；以及
第二控制导体，上覆于第二延伸区的至少一部分，第二控制导体被配置为控制第二延伸区的导通，其中在所述半导体器件中，第一和第二控制导体与栅极导体电隔离。
2.根据权利要求1所述的半导体器件，其中在所述半导体器件中，第一控制导体与第二控制导体电隔离。
3.根据权利要求1或2所述的半导体器件，其中衬底具有穿过沟道区的中心的对称平面。
4.根据前述任一项权利要求所述的半导体器件，其中栅极导体上覆于沟道区、第一延伸区的外围和第二延伸区的外围。
5.根据前述任一项权利要求所述的半导体器件，其中栅极导体和第一控制导体、第二控制导体由相同材料制成。
6.根据权利要求1至4中任一项所述的半导体器件，其中第一控制导体和第二控制导体由与栅极导体不同的材料制成。
7.根据权利要求1至4中任一项所述的半导体器件，其中第一控制导体和第二控制导体各包括多晶硅层、金属层、以及将多晶硅层连到金属层的通孔。
8.根据权利要求7所述的半导体器件，其中相应多晶硅层包括第一控制导体和第二控制导体的上部，相应金属层包括第一控制导体和第二控制导体的下部，其中多晶硅层至少部分上覆于金属层。
9.根据前述任一项所述的半导体器件，其中所述半导体器件是晶体管。
10.一种电路，包括：
根据前述任一项权利要求所述的半导体器件；以及
驱动电路，被配置为
向第一控制导体提供第一控制电压；
向第二控制导体提供第二控制电压；以及
向栅极控制导体提供栅极控制电压。
11.根据权利要求10所述的电路，其中第一控制电压与第二控制电压相同。
12.根据权利要求10所述的电路，其中第一控制电压独立于第二控制电压。
13.根据权利要求10至12中任一项所述的电路，其中驱动电路还被配置为：
在所述半导体器件的导通状态期间，将第一控制电压设置为高于栅极电压；以及
在所述半导体器件的截止状态期间，将第一控制电压设置为以下之一：(1)0，(2)负值，(3)比栅极电压低的电压。
14.根据权利要求10至13中任一项所述的电路，其中所述驱动电路包括栅极操控逻辑电路，所述栅极操控逻辑电路被配置为：
比较半导体器件的第一区域处的第一测量电压和半导体器件的第二区域处的第二测量电压；
根据所述比较，基于第一控制导体和第二控制导体中的哪一个与源极延伸区相关联以及哪一个与漏极延伸区相关联，来确定所述半导体器件的极性；以及
根据所述半导体器件的状态和/或所述半导体器件的极性，设置第一控制导体和第二控制导体的控制电压。
15.一种电容性电压转换器，包括根据权利要求1至9中任一项所述的半导体器件或者根据权利要求10至14中任一项所述的电路。
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