CN103367358A - 具有并联整流器元件的集成开关装置 - Google Patents

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Abstract

本发明涉及具有并联整流器元件的集成开关装置。一种集成电路包括：半导体本体，具有第一半导体层以及在半导体本体的垂直方向与第一半导体层相邻的第二半导体层。所述集成电路进一步包括开关装置和整流器元件，所述开关装置具有控制端以及位于第一负载端和第二负载端之间的负载路径，所述整流器元件与所述负载路径的至少一部分并联。所述开关装置被集成在所述第一半导体层内，并且所述整流器元件被集成在所述第二半导体层内。

Description

具有并联整流器元件的集成开关装置
技术领域
本发明的实施方式涉及一种集成开关装置和一种并联整流器元件，更具体地，涉及一种具有至少一个晶体管和一个并联整流器元件的开关装置。
背景技术
集成开关装置（比如，功率晶体管，尤其是功率MOS晶体管）广泛地用于工业、汽车或用电设备应用中，比如，功率转换器电路或用于不同负载类型的负载驱动电路，比如，灯具或电机。存在具有需要将整流器元件（比如，二极管）与开关装置并联的应用。该整流器元件可用作空转元件（freewheeling element），当在用来驱动电感负载的电路中采用开关装置时，这种空转元件尤其有用。
普通的功率MOSFET具有耦接在源极端和漏极端之间的集成本体二极管（integrated body diode）。每次MOSFET被反向偏置时，所述本体二极管允许电流流过MOSFET。比如，当在源极端和漏极端之间施加正电压时，n型MOSFET被反向偏置。MOSFET的集成本体二极管由MOSFET的本体区、漂移区和漏极区形成。本体二极管的电性能取决于这些装置区域的性能。本体区、漂移区以及漏极也影响到MOSFET的电性能，从而不能单独地设计MOSFET和本体二极管的电性能。
存在以下应用，其中，期望将MOSFET的负载路径（漏极-源极路径）两端的电压限制为低于MOSFET的电压阻断容量，以防止MOSFET在雪崩模式下操作。这可通过将齐纳二极管或雪崩二极管并联连接至MOSFET，使得二极管被设计成其击穿电压低于MOSFET的电压阻断容量来获得。该二极管在击穿（雪崩）模式下进行操作时，需要能够使能量消散。因此，该二极管必须设被计成具有很大的体积，以防止二极管在击穿模式下操作时被损坏。
发明内容
一个实施方式涉及一种集成电路，该集成电路具有：半导体本体，具有第一半导体层以及在半导体本体的垂直方向与第二半导体层相邻的第二半导体；开关装置，具有控制端以及位于第一负载端和第二负载端之间的负载路径；以及整流器元件，与所述负载路径的至少一部分并联。所述开关装置被集成在所述第一半导体层内，并且所述整流器元件被京城在所述第二半导体层内。
在阅读以下详细描述以及看到附图之后，本领域的技术人员会认识到其他特征和优点。
附图说明
现在将参照附图来说明实例。附图用于示出基本原理，从而仅示出理解基本原理所需要的方面。附图没有按比例绘制。在图中，相同的参考标号表示相似的特征。
图1示出具有开关装置以及与开关装置的负载路径并联的整流器元件的集成电路的电路图。
图2示出了具有包括第一开关元件的开关装置的集成电路的电路图；
图3示出了具有包括第一开关元件和多个第二开关元件的开关装置的集成电路的电路图。
图4示出了根据另一个实施方式的集成电路的电路图。
图5示意性地示出了根据第一实施方式的具有集成电路的半导体本体的垂直截面图。
图6示意性地示出了根据第一实施方式的具有集成电路的半导体本体的垂直截面图。
图7示出了图6中所示的连接器的一个实施方式。
图8示意性地示出了根据第二实施方式的具有集成电路的半导体本体的垂直截面图。
图9示意性地示出了根据第三实施方式的具有集成电路的半导体本体的垂直截面图。
图10示意性地示出了根据第三实施方式的具有集成电路的半导体本体的垂直截面图。
图11示意性地示出了根据另一实施方式的具有集成电路的半导体本体的垂直截面图。
图12示意性地示出了根据第一实施方式的第一开关元件的垂直截面图。
图13A至图13C示出了实施为FINFET的一个第二半导体装置的第一实施方式。
图14A至图14C示出了实施为FINFET的一个第二半导体装置的第二实施方式。
图15示出了根据第一实施方式的半导体本体的垂直截面图，其中，一个第一半导体装置和多个第二半导体装置实施在一个半导体片（semiconductor fin）中。
图16示出了根据第二实施方式的半导体本体的垂直截面图，其中，一个第一半导体装置和多个第二半导体装置实施在一个半导体片内。
图17示出了根据第三实施方式的半导体本体的顶视图，其中，实施了均包括几个FINFET单元的一个第一半导体装置和多个第二半导体装置。
图18示出了包括几个并联的FINFET单元的一个第二半导体装置的垂直截面图。
图19A至图19C示出了包括几个并联的FINFET单元的一个第二半导体装置的另一个实施方式。
图20示出了串联的图19中所示的类型的两个第二半导体装置。
具体实施方式
在以下详细描述中，将参考构成描述的一部分的附图，其中附图以示出了可实践本发明的具体实施方式的方式示出。关于此，参考将描述的附图的方位使用诸如“顶部”，“底部”，“正向”，“后向”，“前端”，“后端”等的方向术语。由于实施方式的部件可定位在不同的方向上，因此方向术语用于示例的目的，而不是限制性的。应当理解的是，在不脱离本发明的范围的情况下，可采用其他的实施方式并且可以进行结构或逻辑改变。因此，以下的详细描述不具有限制意义，并且本发明的范围由所附权利要限定。应当理解的是，除非有特别注明，否则这里所描述的各种示例性实施方式的特征可彼此相结合。
图1为包括开关装置1的集成电路的电路图，所述开关装置具有控制端11和位于第一负载端12和第二负载端13之间的负载路径。在图1中，开关装置1仅示意性地示出为电路模块。开关装置1为可控的开关装置，并且可通过可施加至控制端11的控制或驱动信号而被导通和断开。当开关装置1导通时，其在第一负载端12和第二负载端13之间提供低欧姆导电路径。当开关装置断开时，第一负载端12和第二负载端13之间的导电路径被中断，从而第一负载端12和第二负载端13之间的路径具有极高的欧姆。在各种工业、汽车或用电设备应用中，图1的开关装置1可用作电子开关。
参照图1，集成电路进一步包括整流器元件40，其与开关装置1的负载路径的至少一部分并联。仅为了示出的目的，图1的整流器元件40与开关装置1的整个负载路径并联。然而，这仅为一个实例。根据另一个实例，开关装置1的负载路径包括两个或多个串联的负载路径部分，其中，整流器部分40与这些部分中的一个并联或者与这些部分中的几个并联，但是不与整个负载路径并联。
根据一个实施方式，整流器元件40被实施为齐纳二极管或雪崩二极管。在图1中所示的实施方式中，二极管40的正极与开关装置1的第一负载端12连接，而负极与第二负载端13连接。被实施为齐纳二极管或雪崩二极管的整流器元件40具有两个功能：首先，当第一负载端12和第二负载端13之间的电压具有某个极性时，其允许电流在第一负载端12和第二负载端13之间流动，而不依赖于开关装置1的开关状态。在图1中所示的实施方式中，当在第一负载端12和第二负载端13之间施加正电压时，整流器元件40始终允许电流在第一负载端12和第二负载端13之间流动。第二，整流器元件40将第一负载端12和第二负载端13之间的电压限制为由二极管40的击穿电压给定的最大值。因此，二极管40用作空转元件（freewheeling element）并且用作保护元件，在要控制穿过电感负载的电流的应用中，需要这种空转元件，保护元件用于保护开关装置1免受高于二极管40的击穿电压的电压。
开关装置1可以多种不同的方式来实施。存在的具有集成二极管（本体二极管）的开关装置，例如MOSFET。然而，与图1中所示的另外二极管40不同，MOSFET的本体二极管的电性能不能独立于MOSFET本身的电性能而设计。
图2示出了根据第一实施方式的开关装置1。在这个实施方式中，开关装置1包括第一开关元件2，其具有与开关装置1的控制端11连接的控制端21、与开关装置1的第一负载端12连接的第一负载端22以及与开关装置1的第二负载端13连接的第二负载端23。图2的第一开关元件2被实施为晶体管，具体而言，为MOSFET。在这种情况下，控制端21为MOSFET的栅极端，第一负载端22为源极端，并且第二负载端23为漏极端。众所周知，MOSFET为压控半导体装置，其可与压控电子开关相似地操作。具体而言，通过在栅极端（比如，图2中的栅极端21）和源极端（比如，图2的源极端22）之间施加适当的驱动电压，可导通和断开MOSFET。图2中所示的MOSFET为n型增强型MOSFET。然而，这仅仅为一个实例。也可以使用p型MOSFET而不是n型MOSFET。此外，第一开关元件2也可以被实施为IGBT。
图2的MOSFET2具有与整流器元件（二极管）40并联的集成本体二极管（未示出）。此外，MOSFET2具有电压阻断容量。电压阻断容量由MOSFET在被断开时能够承受（而不击穿）的最大电压限定。根据一个实施方式，二极管40的击穿电压低于MOSFET2的电压阻断容量。在这种情况下，二极管40防止了第二负载端13和第一负载端12之间的电压达到MOSFET2的击穿电压。
图3示出了开关装置1的第二实施方式。在这个实施方式中，开关装置包括第一开关元件2和多个第二开关元件31-3n。第一开关元件2的控制端与开关装置1的控制端连接，并且第一开关元件2的负载路径22-23与第二开关元件31-3n的负载路径串联。具有第一开关元件2和多个第二开关元件31-3n的负载路径的串联电路连接在开关装置1的第一负载端12和第二负载端13之间。在图3的实施方式中，第一开关元件2的第一负载端22与开关装置1的第一负载端连接。
与图2的第一开关元件一样，根据图3的第一开关元件2被实施为晶体管，具体而言，为MOSFET，其中，控制端21为栅极端，并且第一负载端22和第二负载端23分别为源极端和漏极端。
在图1中以及在以下的附图中，带有下标的参考数字“3”表示各个第二开关元件。各个第二开关元件的相同部分（比如，控制端和负载端）具有带下标的相同的参考字符。比如，31表示第二开关元件中的第一个，其具有控制端311和第一负载端321和第二负载端331。在下文中，当参考第二开关元件中的任意一个或参考多个第二开关元件时，并且在各个第二开关元件之间的差异不需要进行区分时，使用没有下标的参考数字3、31、32、33表示第二开关元件及其各个部分。
第二开关元件3被实施为图1中所示的实施方式中的晶体管，并且在下文中被称为第二晶体管，同时第一开关元件在下文中被称为第一晶体管。每个第二晶体管3具有控制端31和位于第一负载端32和第二负载端33之间的负载路径。第二开关元件的负载路径32-33彼此串联，从而使得一个第二晶体管的第一负载端与相邻的第二晶体管的第二负载端连接。此外，第二晶体管3的负载路径与第一开关元件2的负载路径22-23串联，从而使得第一开关元件2和多个第二晶体管3构成共源共栅式电路（cascode-like circuit）。
参照图3，存在n个第二晶体管3，n>1。在这n个第二晶体管3中，第一个第二晶体管31为被设置为最靠近具有n个第二晶体管3的串联电路中的第一开关元件2的第二晶体管，并且其负载路径321-331与第一开关元件2的负载路径22-23直接连接。第n个第二晶体管3n为被设置为距离具有n个第二晶体管3的串联电路中的第一开关元件2最远的第二晶体管。在图3中所示的实施方式中，存在n=4个第二晶体管3。然而，这仅为一个实例，可任意地选择第二晶体管3的数量n，即，取决于开关元件配置的期望的电压阻断容量。这在下文中将进行更加详细的描述。
每个第二开关元件3的控制端31与第二开关元件3中的另一个的一个负载端连接或者与第一开关元件2的一个负载端连接。在图3中所示的实施方式中，第一个第二晶体管31的控制端311与第一开关元件2的第一负载端22连接。每个其他第二晶体管32-3n-1的控制端312-31n与在第一开关元件2的方向上在串联电路内相邻的第二晶体管的第一负载端321-323连接。为了说明的目的，假设3i为第二晶体管32-3n中的一个，而非第一个晶体管31。在这种情况下，这个第二晶体管（上部第二晶体管）3i的控制端31i与一个相邻的第二晶体管（下部第二晶体管）3i-1的第一负载端32i-1连接。与上部第二晶体管3i的控制端连接的下部第二晶体管3i-1的第一负载端32i-1没有与这个上部第二晶体管3i的负载端32i、33i中的一个直接连接。根据另一个实施方式（未示出），一个第二晶体管3i的控制端31i没有与和第二晶体管3i直接连接的第二晶体管3i-1的第一负载端31i-1连接，而是与离该晶体管更远的第二晶体管3i-k的负载端32i-k连接，k>1。例如，如果k=2，则第二晶体管3i的控制端31i与作为在串联电路内在第一开关元件的方向上距离第二晶体管3i两个第二晶体管的第二晶体管3i-2的第一负载端连接32i-2。
参照图3，第一开关元件2和第二开关元件3可被实施为MOSFET。这些MOSFET中的每个具有作为控制端21、31的栅极端、作为第一负载端22、32的源极端以及作为第二负载端23、33的漏极端。MOSFET为压控装置，其可由施加在栅极端和源极端（控制端和第一负载端）之间的电压控制。因此，在图3中所示的配置中，第一个第二晶体管31通过与第一开关元件2的负载路径电压对应的电压控制，而其他第二晶体管3i通过第二晶体管3i-1或3i-2中至少一个的负载路径电压控制。一个MOSFET的“负载路径”电压为这个MOSFET的第一负载端和第二负载端（漏极端和源极端）之间的电压。
在图3中所示的实施方式中，第一开关元件2为常闭型（normally-off）（增强型）晶体管，而第二晶体管3为常开型（normally-on）（耗尽型）晶体管。然而，这仅为一个实例。第一开关元件2和第二晶体管3中的每个可被实施为常开型晶体管或常闭型晶体管。各个晶体管可被实施为n型晶体管或实施为p型晶体管。
将第一开关元件2和第二晶体管3实施为MOSFET仅为一个实例。可以使用任何类型的晶体管来实施第一开关元件2和第二晶体管3，比如，MOSFET、MISFET、MESFET、IGBT、JFET、FINFET、纳米管装置、HEMT等。独立于用于实施第一开关元件2和第二晶体管3的装置的类型，这些装置被连接为使得第二晶体管3中的每个由串联电路中的至少一个其他的第二晶体管3或第一开关元件2的负载路径电压来控制。
具有被实施为晶体管的第一开关元件2和均被实施为晶体管的第二开关元件3的开关装置1可以像普通的晶体管那样通过向第一开关元件2施加适合的驱动电压来被切换为导通或断开。第一开关元件2的控制端21形成了开关装置的控制端11，并且第一开关元件2的第一负载端21和第n个第二晶体管3n的第二负载端分别形成开关装置的第一负载端12和第二负载端13。
在下文中将说明图3的开关装置1的操作原理。仅为了说明的目的，假设第一半导体装置2被实施为n型增强型MOSFET，第二晶体管3被实施为n型耗尽型MOSFET或n型JFET，并且各个装置2、3如图3中所示的那样互连。然而，基本的操作原理也适用于以其他类型的第一半导体装置和第二半导体装置实施的开关装置1。
众所周知，可以被用来实施第二晶体管3的耗尽型MOSFET或JFET为这样的开关元件，即，当施加大约为0的驱动电压（栅极-源极电压）时处于导通状态，而当驱动电压的绝对值高于装置的夹断电压时MOSFET或JFET处于断开状态。“驱动电压”为该装置的栅极端和源极端之间的电压。在n型MOSFET或JFET中，夹断电压为负电压，而在p型MOSFET或JFET中，夹断电压为正电压。
当在第二负载端13和第一负载端12之间施加（正）电压时且当第一晶体管2通过将适当的驱动电位施加至控制端11而导通时，第一个第二晶体管31导电（处于导通状态），第一晶体管2的负载路径22-23两端的电压的绝对值太低，而使得第一个第二晶体管31夹断。因此，由第二晶体管31的负载路径电压控制的第二晶体管32也开始导电，等等。换言之，晶体管2和每个第二晶体管3最终导电，从而开关装置1处于导通状态。当开关装置1处于导通状态时，并且当第一晶体管2断开时，第一晶体管2的负载路径两端的压降增大，从而使得当负载路径电压的绝对值达到第二晶体管3中第一个的夹断电压时，第一个第二晶体管31开始断开。当在开关装置1的第二负载端13和第一负载端12之间施加正电压时，第一晶体管2的第二负载端23和第一负载端22之间的电压在第一开关元件2断开时也为正电压。在这种情况下，第一个第二晶体管31的栅极-源极电压为适合于将这个晶体管31夹断的负电压。
当第一个第二晶体管31断开时，其负载路径两端的压降增大，从而使得第二个第二晶体管32断开，从而断开第三个第二晶体管等等，直到每个第二晶体管3断开并且开关装置1最终处于稳定的断开状态。施加在第二端13和第一端12之间的外部电压根据需要将尽可能多的第二晶体管从导通状态切换成断开状态，以在第一开关元件2和第二晶体管3上分配外部电压。施加低的外部电压时，一些第二晶体管仍处于导通状态，而其他第二晶体管处于断开状态。随着外部电压增大，处于断开状态的第二晶体管的数量增多。因此，当施加处于开关装置1的电压阻断容量的范围内的高的外部电压时，第一晶体管2和每个第二开关元件3处于断开状态。
当开关装置1处于断开状态时，并且第一晶体管2导通时，第一晶体管2的负载路径两端的压降减小，从而使得第一个第二晶体管31导通，这由此使得第二个第二晶体管32导通，以此类推。这一直持续，直到每个第二晶体管3再次导通。
与第一开关元件2串联的第二开关元件3的开关状态取决于晶体管2的开关状态并且跟随第一开关元件2的开关状态。因此，开关装置1的开关状态由第一开关元件2的开关状态限定。当第一开关元件2处于导通状态时，开关装置1处于导通状态，而当第一开关元件2处于断开状态时，开关装置1处于断开状态。
开关装置1在其处于导通状态时在第一负载端12和第二负载端13之间具有低电阻，而在其处于断开状态时，在第一负载端12和第二负载端13之间具有高的电阻。在导通状态中，第一负载端12和第二负载端13之间的欧姆电阻与第一开关元件2和第二开关元件3的导通电阻RON的总和对应。作为在雪崩击穿开始之前当开关装置1处于关断状态时施加在第一负载端12和第二负载端13之间的最大电压的阻挡功能的电压对应于阻挡第一开关元件2和第二开关元件3的功能的电压的总和。第一开关元件2和各个第二开关元件可具有相对低的电压阻断容量，比如，3V和50V之间的电压阻断容量，然而，根据第二开关元件3的数量n，可获得高达几百V（比如600V或以上）的高的总电压阻断容量。
开关装置1的电压阻断容量和导通电阻分别由第一开关元件2和第二开关元件3的电压阻断容量和第一开关元件2和第二开关元件3的导通电阻限定。当实施远远大于两个的第二开关元件（n>>2），比如，实施大于5、大于10、或者甚至大于20的第二开关元件3时，开关装置1的电压阻断容量和导通电阻主要由具有第二开关元件3的配置30限定。开关装置1可与普通功率晶体管一样进行操作，其中，在普通功率晶体管内，集成漂移区主要限定导通电阻和电压阻断容量。因此，具有第二开关元件3的配置30具有等同于普通功率晶体管中的漂移区的功能。因此，具有第二晶体管30的配置30将被称为有源漂移区（active drift region，ADR）。当第一开关元件1被实施为MOSFET时，图1的开关装置1可被称为ADZ晶体管或ADR晶体管（ADZ晶体管）或者称为ADRFET（ADZFET）。
开关装置1处于断开状态时，施加在第一负载端12和第二负载端13之间电压被分配为使得该电压的一部分在第一开关元件2的负载路径22-23两端下降，而同时该电压的其他部分在第二开关元件3的负载路径两端下降。然而，存在以下情况：对于第二开关元件3不存在该电压的相等的分配。而是，更靠近第一开关元件的那些第二开关元件3可以比远离第一开关元件2的那些第二开关元件3具有更高的电压负载。
为了将电压更均等地分布给第二开关元件3，开关装置可选地包括限压装置101-10n，所述限压装置被配置成限制或钳制第二开关元件3的负载路径两端的电压。可选地，钳制元件100也与第一开关元件2的负载路径（位于源极端和漏极端之间）并联。可通过多种不同的方式来实施这些电压钳制装置100-10n。仅为了示例的目的，图3中所示的这些电压钳制装置100-10n包括齐纳二极管100-10n，每个齐纳二极管100-10n与第二开关元件3中的一个的负载路径并联，可选地，与第一开关元件的负载路径并联。
取代齐纳二极管100-10n，也可使用隧道二极管、PIN二极管、雪崩二极管等。根据另一个实施方式（未显示），当第二开关元件3为n型MOSFET时，各个钳制元件100-10n被实施为晶体管，比如，p型MOSFET。这些钳制MOSFET中的每个的栅极端与其漏极端连接，并且每个MOSFET的负载路径（漏极-源极路径）与一个第二开关元件3的负载路径并联。
各个钳制元件，比如，图3中所示的齐纳二极管100-10n，可像第一开关元件2和第二开关元件3那样集成在同一个半导体本体内。然而，这些钳制元件也被实施为设置在半导体本体外面的外部装置。
图4示出了其中二极管40仅与开关装置1的负载路径的一部分并联电路的实施方式。图4的开关装置与之前图3中所说明的开关装置对应，并且包括一个第一开关元件2和多个第二开关元件3。参照图4，二极管40与包括几个第二开关元件3的负载路径的串联电路并联。在图4的实施方式中，二极管40与包括第二开关元件32、33、3n的串联电路并联。然而，这仅为一个实例。二极管40可仅与第一开关元件2和第二开关元件3中的一个并联或者可与包括串联的一组开关元件2、3的两个或多个负载路径的任何串联电路并联。
图5示出了其中集成了开关装置1和整流器元件40的半导体本体的垂直截面图。半导体本体包括开关装置1集成在其中的第一半导体层100以及整流器元件40集成在其中的第二半导体层200。第二半导体层200在半导体本体的垂直方向上与第一半导体层100相邻。半导体本体的“垂直方向”为分别与第一半导体层100以及半导体本体的第一表面101垂直的方向。在图5仅仅作为电路模块示意性示出的开关装置1集成在半导体层100的第一表面101的区域中。在第一表面101，可接近控制端11和第一负载端12和第二负载端13。在图5中仅示意性地示出了这些端。第一负载端12和第二负载端13在为平行于第一表面101的方向的横向上隔开。
第一半导体层100具有第一掺杂类型的基本掺杂或者是本征的。第一开关元件（图2、图3和图4中的2）或可选的第二开关元件（图3和图4中的3）的有源区（比如，当开关元件被实施为MOSFET时的源极区、本体区和漏极区）集成在靠近第一表面101的第一半导体层100内。下面将说明用来实施至少具有第一开关元件2的开关装置1的实施方式。第一开关元件2和可选的第二开关元件3为横向装置（lateral device），这表示这些装置的负载路径（漏极-源极路径）主要在第一半导体层100的横向上延伸，该横向为与第一表面101平行的方向。
参照图5，二极管40为垂直半导体装置，二极管40的负载路径主要在半导体本体的垂直方向上延伸。二极管40由第二半导体层200的三个局部层，即，第一掺杂类型的第一局部层210、与第一局部层210相邻的第二局部层220以及与第二局部层220相邻并且具有第二掺杂类型的第三局部层230形成。第一局部层210形成二极管40的第一发射极，第二局部层220形成二极管40的基极，并且第三局部层230形成第二发射极。在图5中所示的实施方式中，第一掺杂类型为p型，从而第一局部层210形成二极管的p发射极（正极），而第二掺杂类型为n型，从而第三局部层230形成二极管40的n发射极（负极）。基极区42为第一掺杂类型、第二掺杂类型或者为本征的。基极区42的掺杂浓度低于第一发射极区41和第二发射极区43的掺杂浓度。根据一个实施方式，基极区42的掺杂浓度低于1E15cm-3，并且尤其低于1E14cm-3，或者甚至低于5E13cm-3。
二极管40的电性能（比如，击穿电压或导通电阻）分别由各个局部层210、220、230或发射极和基极区的掺杂浓度限定，并且由基极区42的长度限定。基极区42的长度由第二局部层220的厚度限定，其中，厚度为第二局部层220的垂直尺寸。可独立于第一半导体层100内的开关装置1来可设计这些参数，即，掺杂类型、掺杂浓度以及基极区42的长度。此外，这个电路可以以空间节省的方式来实施，这是因为开关装置1和二极管在同一半导体本体（即，包括第一半导体层100和第二半导体层200的半导体本体）中一个在另一个上集成。
在图5中所示的实施方式中，第一局部层210形成与第一表面101相对的半导体本体的第二表面。此外，第二半导体层200，具体地，第三局部层230，与第一半导体层100相邻。形成二极管40的第一发射极41的第一局部层210与第一负载端12电连接，而形成二极管40的第二发射极区43的第三局部层230与第二负载端13电连接。为了将第二负载端13连接至第三局部层230，连接器45在第一表面101被连接至第二负载端13，并且在垂直方向穿过第一半导体层100，延伸至或进入第三局部层230。连接器45是导电的或者包括导电芯（见以下所说明的图7的实施方式）。根据一个实施方式，连接器45为与第三局部层230具有相同的掺杂类型的掺杂半导体区，因此与第一半导体层100的掺杂类型互补。连接器45的掺杂浓度比如为1020cm-3或以上。图5中仅示意性地示出了第二负载端13和连接器45之间的电连接。该连接可以以使用例如金属喷镀等的传统范式来实施。
仅在图5中示意性地示出了第一局部层210和第一负载端12之间的电连接。可以以使用金属喷镀、接合线（bond wire）等的传统方式来实施该电连接。根据一个实施方式，半导体本体的第二表面202被设置至导电载体（未示出）（比如，引线框架），并且第一负载端12使用比如接合线与所述载体电连接。
在图5中所示的实施方式中，第二半导体层200与第一半导体层100相邻，从而在第一半导体层100和第二半导体层200的第三局部层230之间形成了pn结。可通过多种不同的方式来形成具有第一半导体层100和第二半导体层200的半导体本体。
根据一个实施方式，提供了形成第一局部层210的高掺杂的基板。第二局部层220和第三局部层230以及第一半导体层100为形成在该实施方式的基板上的外延层。根据另一个实施方式，提供了具有与第二局部层220的掺杂浓度对应的基本掺杂的基板。在该基板上，通过外延生长工艺，形成第三局部层230和第一半导体层100，而使用诸如和/或扩散工艺，形成第一局部层210。取代将第三局部层230形成为外延层，可以在形成第一半导体层100之前，通过将掺杂剂原子注入和/或扩散到基板内来可选地形成第三局部层。根据又一个实施方式，分开第一半导体层100和具有三个局部层210、220、230的第二半导体层200，并且然后使用晶片接合工艺将它们连接。
图6示出了根据另一个实施方式的半导体本体的垂直截面图。图6的半导体本体与图5的半导体本体的不同之处在于，第二半导体层200与第一半导体层100不相邻，而是通过绝缘层（insulation layer）300（比如，氧化层）与第一半导体层100分离。导体45穿过绝缘层300，延伸至或进入第三局部层230。可以使用晶片接合工艺来形成具有第一半导体层100、绝缘层300以及第二半导体层200的半导体本体。在该工艺中，分开形成第一半导体层100和第二半导体层200，然后，氧化第二半导体层200的一个表面（即，面向第一半导体层100的表面）和第一半导体层100的一个表面（即，定向（phasing）第二半导体层200的表面）。然后，在热处理中，第一半导体层100和第二半导体层200的表面上的氧化层接触并连接在一起，从而使得这两个氧化层形成绝缘层300。然后，形成开关装置1和连接器45。当然，在接合工艺中形成的并不是单个半导体本体（芯片），而是包括最终被单个化的多个半导体本体的晶片。
参照图5和图6中的虚线所示，在图5和图6的实施方式中，以及在下面所说明的实施方式中，在第一半导体层100内可形成两个对称的开关装置1，其中，这些开关装置1中的每个具有与第一负载端12连接的第一负载端以及与负载端13连接的第二负载端。
图5和图6中仅示意性地示出了将第二负载端13和第三局部层230连接的连接器45。参照之前的说明，连接器45可包括与第一半导体层100的周围半导体材料形成pn结的掺杂的半导体材料。根据另一个实施方式，如图7中所示，连接器可包括与周围的半导体材料电绝缘的导电芯。
图7为其中实施了连接器45的第一半导体层100的一部分的截面图。在这个实施方式中，连接器45包括导电芯451，该导电芯通过绝缘层452与半导体层100电绝缘并且将第二负载端与第三局部层230电连接。绝缘层比如为氧化层或氮化层。导电芯包括比如高掺杂的单晶或多晶半导体材料或金属。图7中所示的连接器可在之前和下述每个实施方式中实施。
图8示出了作为图5中所示的集成电路的变形的集成电路的一个实施方式。在图8的实施方式中，去除了一部分半导体层100，从而露出一部分第三局部层230。在图8中，参考标号231表示露出区域中的第三局部层230的表面。第二负载端13与第三局部层230的表面231电连接。可以以使用例如金属喷镀等的传统方式来获得电连接。
图9示出了集成电路的另一个实施方式。图9的实施方式与图5的实施方式的不同之处在于，形成二极管40的第一发射极41的第一局部层210通过第二连接器47与第一负载端12电连接。第二连接器47在半导体本体的垂直方向上穿过第一半导体层100、第三局部层230以及第二局部层220延伸至或进入第一局部层210。在本实施方式中，第二连接器47包括导电芯471（比如，高掺杂的多晶或单晶半导体材料、或金属）以及将导电芯471和周围的半导体层100、230、220绝缘的绝缘层472。在这个实施方式中，第一局部层210在表面202处是不可接近的（accessible），从而在这个实施方式中，第二半导体层200可包括用作载体的第四局部层240，或者设置具有第一局部层210、第二局部层220、第三局部层230以及第一半导体层100的配置。第四局部层240的掺杂类型可与第一局部层210的掺杂类型对应，可与第一局部层210的掺杂类型互补，或者可为本征的。
图10示出了图9的集成电路的变形。在图10的集成电路内，第一局部层210和第三局部层230的位置发生变化，从而第一局部层210与第一半导体层100相邻。在这个实施方式中，第二导体47仅穿过第一半导体层100延伸到或进入第一局部层210，而第一导体45穿过第一半导体100、第一局部层210以及第二局部层220延伸到或进入第三局部层230。第一导体45例如被实施为如图7中所示。第二导体47例如被实施为如图9中所示。在一个可选的实施方式中，省略第二导体47的绝缘层472。在这个实施方式中，导电核心471包括比如高掺杂的单晶半导体材料。
在图9和图10的实施方式中，第二半导体层200和第一半导体层100相邻。根据图6中所示的实施方式，可将图9和图10的实施方式变形为在第一半导体层100和第二半导体层200之间包括绝缘层，比如，氧化层。在图10中所示的实施方式中，连接器45可被实施为参照图7所说明的，即，具有导电芯并且具有在半导体本体的横向上包围的电绝缘材料。
图11为根据另一个实施方式的集成电路的垂直截面图。图11的实施方式基于图10的实施方式，具体而言，基于第四局部层240位于第三局部层230之下的实施方式，并且另外包括第三连接器48，所述第三连接器与第一负载端12电连接并且延伸穿过第一半导体100和第一局部层210、第二局部层220以及第三局部层230，进入第二半导体层200的第四局部层240。第四局部层240具有与第一局部层210的掺杂类型互补的掺杂类型，从而在第四局部层240和第一局部层210之间形成另一个pn结。该pn结形成另一个二极管或者为第三连接器48和第一连接器45之间，并且因此为第一负载端12和第二负载端13之间的另一个二极管的一部分。图11中还示出了该另一个二极管的电路符号。可选地，第二半导体层200包括第五局部层，其掺杂类型与第一局部层210的掺杂类型互补并且其掺杂度高于第四局部层240。第三连接器48延伸到或进入第五局部层250。在这个实施方式中，第五局部层250和第一局部层形成所述另一个二极管的发射极区，并且第四局部层240形成所述另一个二极管的基极区，其中，在这个实施方式中，第四局部层240具有比第五局部层250低的掺杂浓度或者是本征的。
可选地（在图11中未示出），可以使用外部配线，比如，从第一负载端12到引线框架（lead frame），而实现第一负载端12和第四局部层240之间的连接，第四局部层240或可选的第五局部层250安装在引线框架中。接合线可用于将第一负载端12连接至上述引线框架。
第三导体48被实施为图7的导体45，并且包括导电芯481和电绝缘层482，所述电绝缘层在半导体本体的横向上将所述芯与周围的半导体材料绝缘。
两个二极管（即，由第一局部层210、第二局部层220和第三局部层230形成的第一二极管以及由第一局部层210、第四局部层240和可选的第五局部层250形成的第二二极管）并联在第一负载端12和第二负载端13之间，并且可具有相同的阻断容量或相似的电压阻断容量。当第一二极管的第一电压阻断容量和第二二极管的第二电压阻断容量之间的比率在0.7到1.3之间、0.8到1.2之间或者0.9到1.1之间时，电压阻断容量相似。第二晶体管的电压阻断容量可以通过第四局部层240的掺杂浓度和第三导体48的导电芯471被连接至第四局部层240或第五局部层250的位置与第一局部层210之间的距离来调节。第五局部层250可与第二表面202相邻并且可使用注入和/或扩散工艺来形成。
在图11的集成电路内，第一负载端12可经由第二表面202被接触，这表示通过电接触第二表面202。
图12示出了包括第一开关元件2的开关装置1的一个可能的实施方式。图12示出了在实施了第一开关元件2的第一表面101的区域中的第一半导体层100的垂直截面图。第一开关元件2被实施为横向MOSFET并且包括在半导体本体100的横向上隔开的源极区61和漏极区62。MOSFET进一步包括形成pn结的漂移区69和本体区63，其中，本体区63将源极区61和漂移区69分开，并且漂移区69位于漏极区62和本体区63之间。栅电极64与本体区63相邻，并且通过栅极电介质65与本体区63介电绝缘。栅电极64与控制端11电连接，源极区61和本体区63与第一负载端（源极端）12电连接，并且漏极端62与第二负载端（漏极端）13电连接。
栅电极64被实施为在第一表面101上的平面栅电极（planar gateelectrode）。然而，这仅仅为一个实例。栅电极64也可以被实施为位于沟槽内的沟槽电极，所述沟槽在垂直方向上从第一表面101延伸进入第一半导体层100中。
连接器45可位于漏极区62之下，从而该连接器从漏极区62延伸进入第一半导体层100内。根据另一个实施方式（用虚线示出），连接器45被设置成在半导体层100的横向上与漏极区62隔开，并且与第二负载端13电连接。仅示意性地示出了第二负载端13和连接器45之间的电连接。
参照图12，本体区63和漂移区69嵌入在第一半导体层100内，从而使得本体区63和漂移区69由半导体层100的具有第一掺杂类型的基本掺杂的半导体区包围。本体区63具有第一掺杂类型，并且因此掺杂类型与该第一半导体层100的基本掺杂相同，而漂移区69和源极区61具有与第一掺杂类型互补的第二掺杂类型。当第二开关元件2被实施为MOSFET时，漏极区62具有相同的掺杂类型，或者当第二开关元件2被实施为IGBT时，漏极区62具有第一掺杂类型。
图13A至图20示出了用来实施如图3和图4中所示的集成电路中的第一开关元件2和第二开关元件3的一些示例性实施方式。
图13A至图13C示出了实施在第一半导体层100内的第二开关元件3的第一实施方式。图13A示出了第二开关元件3的透视图。图13B示出了该第二开关元件的垂直截面图，并且图13C示出了该第二开关元件3的水平截面图。图13A、图13B、图13C仅示出了第一半导体层100中的实施了第二开关元件3的那部分。并未示出第一开关元件2的有源区和相邻的第二开关元件的有源区。基本上，可以与第二开关元件相似的方式来实施第一开关元件2。比如，这在下面参照图15中进行了说明。
根据图13A至图13C的第二开关元件3被实施为MOSFET，具体而言，被实施为FINFET，并且包括均设置在片状半导体部52（下文中也称为“半导体片”）中的源极区53、漏极区54以及本体区55。半导体片52可以通过在第一半导体层100的第一表面101内形成两个平行的沟槽而形成。半导体片52下面的半导体区51在下文中称为基板51。基板的掺杂类型和浓度可与第一半导体层100的基本掺杂的掺杂类型和掺杂浓度对应，或者可与第一半导体层100的基本掺杂的掺杂类型和/或掺杂浓度不同。
在第一水平方向，源极区53和漏极区54从半导体片52的第一侧壁522延伸到第二侧壁523。在与第一方向垂直的第二方向上，源极区53和漏极区54彼此分开，并且由本体区55隔开。栅电极56（由图13A中的虚线所示）通过栅极电介质57与半导体片52介电绝缘，并且在半导体片52的侧壁522、523上以及顶部表面521上与本体区55相邻。
图14A至图14C示出了实施为FINFET的一个第二开关元件3的另一个实施方式。图14A示出了透视图，图14B示出了垂直剖面E-E内的垂直截面图，并且图14C示出了水平剖面D-D内的水平截面图。垂直剖面E-E垂直于半导体片52的顶部表面521并且在半导体片52的纵向上延伸。水平剖面D-D与半导体片的顶部表面521平行地延伸。半导体片52的“纵向”与第二水平方向对应，并且为源极区53和漏极区54彼此隔开的方向。
根据图14A至图14C的开关元件3被实施为U型环绕栅极FINFET。在该开关元件中，源极区53和漏极区54在第一水平方向上从半导体片52的第一侧壁522延伸到第二侧壁523，并且在与第一水平方向垂直的第二水平方向（半导体片52的纵向）彼此隔开。参照图14A和图14B，源极区53和漏极区54由从半导体片的顶部521延伸进入本体区55并且在第一水平方向上从侧壁522延伸至侧壁523的沟槽分离。在半导体片52内，本体区55设置在源极区53、漏极区54以及沟槽之下。栅电极56在沟槽内与本体区55相邻并且沿着半导体片52的侧壁522、523，并通过栅极电介质57与本体区55和源极区53、漏极区54介电绝缘。在作为栅电极56没有相邻于本体区55设置的区域的沟槽的上部区域中，栅电极56可由绝缘或介电材料58覆盖。
图13A至图13C以及图14A至图14C的第二开关元件例如被实施为耗尽型晶体管，例如，n型或p型耗尽型晶体管。在这种情况下，源极区53、漏极区54和本体区55具有相同的掺杂类型。本体区55通常具有比源极区53、漏极区54低的掺杂浓度。本体区55的掺杂浓度比如为大约2E18cm-3。为了能够完全中断源极区53和漏极区54之间的本体区55中的导电通道，沿着半导体片52的侧壁522、523的栅电极56在第二水平方向（纵向）上完全沿着半导体片52延伸。在垂直方向，沿着侧壁522、523的栅电极56从源极区53、漏极区54延伸为至少低于沟槽。
参照图13A和图14A，源极区53与第一负载端（源极端）32连接，漏极区54与第二负载端（漏极端）33连接，并且栅电极56与控制端（栅极端）31连接。图13A和图14A仅示意性地示出了这些端子。
作为在第一水平方向上的半导体片的尺寸的半导体片52的厚度以及本体区55的掺杂浓度被调节为使得由栅电极56控制的耗尽区可从侧壁522延伸到侧壁523，以完全中断源极区53和漏极区54之间的导电通道，并且将第二开关元件3断开。在n型耗尽型MOSFET中，当在栅电极56和源极区53之间或在栅极端31和源极端32之间施加负控制（驱动）电压时，耗尽型区在本体区55内扩展。参照图1中所提供的说明，该驱动电压取决于第一半导体装置2的负载电压，或者取决于第二开关元件3中的另一个的负载电压。耗尽型区垂直于侧壁522、523扩展多远也取决于栅极端31和源极端32之间施加的控制电压的大小。因此，也根据在操作半导体装置设置的过程中出现的控制电压的大小，来设计半导体片52的厚度和本体区55的掺杂浓度。
在图13A至图13C以及图14A至图14C中所示的将FINFET实施为U型环绕栅极FINFET，其中，通道（本体区）55为U形并且栅电极56也设置在半导体片52侧壁522、523上和顶部表面521上，这仅仅为一个实例。这些FINFET也可以被修改（未示出）为，使得栅电极56被实施为具有设置在半导体片52的侧壁522、523上而没有设置在顶部表面521上的两个栅电极部分。这种FINFET可称为双栅极型FINFET。上述和下述每个FINFET可以被实施为U型环绕栅极FINFET或双栅极型FINFET。甚至可以将各个两个开关元件3在一个集成电路中实施为不同类型的MOSFET或FINFET。
第二开关元件3和第一开关元件2中的每个可被实施为FINFET。各个FINFET可以不同的方式被实施以形成开关装置1。
图15示出了其中设置了第一开关元件2和n个第二开关元件3的有源区的半导体片52的垂直截面图。在这个实施方式中，第一开关元件2和第二开关元件被实施为U型环绕栅极FINFET或双栅极型FINFET。在图15中，相似的参考标号用来表示与图13A至图13C以及图14A至图14C中相似的特征。在图15中，不同的第二开关元件31-3n中的相似特征的参考标号具有不同的下标（1，2，3，n）。
参照图15，相邻的第二开关元件3的有源区通过在半导体片52的垂直方向上延伸的介电层59彼此绝缘。这些介电层59可向下延伸到或向下延伸进入基板51。此外，介电层59在半导体片52的侧壁之间延伸。然而，这在图15中并未示出。第一开关元件2的有源区通过同样在半导体片52的垂直方向上延伸的另一个介电层66与第一个第二开关元件31的有源区介电绝缘。在第一开关元件2内，源极区61和漏极区62由本体区63分离。设置在沟槽内的栅电极64（并且在半导体片的侧壁上的位置由虚线表示）沿着本体区63从源极区61延伸到漏极区62。源极区61与形成半导体配置1的第一负载端12的第一负载端22连接，漏极区62与第二负载端23连接，并且栅电极64与形成半导体配置1的控制端11的控制端21连接。本体区63也与第一负载端22连接。
第一开关元件2比如被实施为增强型MOSFET。在这种情况下，本体区63被与源极区61和漏极区62互补地掺杂。在n型MOSFET内，源极区61和漏极区62为n掺杂，而本体区63为p掺杂，而在p型MOSFET内，源极区61和漏极区62为p掺杂，而本体区63为n掺杂。
根据一个实施方式，基板51被与第二开关元件3的有源区以及第一开关元件2的源极区61和漏极区62互补地掺杂。在这种情况下，在各个第二开关元件3之间存在结绝缘。比如，当第一开关元件2和第二开关元件3为n型MOSFET时，基板51可被p掺杂。在这个实施方式中，基板51可具有与第一半导体层100的基本掺杂对应的掺杂。
根据另一个实施方式（由虚线表示），基板51包括半导体基板511和半导体基板511上的绝缘层512。半导体片52设置在绝缘层512上。在这个实施方式中，在基板51内，在各个第二开关元件3之间存在介电层。在这个实施方式中，半导体基板511的掺杂可与第一半导体层100的基本掺杂对应。
根据又一个实施方式，如图16中所示，基板51具有与第二开关元件3的有源区相同以及与第一开关元件2的源极区61和漏极区62相同的掺杂类型。在这个实施方式中，第一开关元件2的栅电极56延伸到基板，从而当第一开关元件2处于导通状态时，在源极区61和基板51之间的本体区内存在导电路径。在这个实施方式中，基板51具有的掺杂类型与第一半导体层100的基本掺杂的掺杂类型互补。基板51与第一掺杂类型的具有基本掺杂的第一半导体层100的区域相邻。
此外，基板51通过与基板51具有相同的掺杂类型的接触区67连接至半导体配置的第二负载端13。接触区67比基板51具有更高的掺杂，并且从半导体片52的第一表面521延伸到基板。接触区67可与第n个第二开关元件3的漏极区54n相邻。接触区67为可选的。第二负载端13和基板51之间的连接也可以通过第二开关元件3n的漏极区54n本体区55n提供。
在图16的半导体配置内，基板51形成与通过第二开关元件3的电流路径平行或者与ADZ平行的电流路径。基板51与传统的功率开关元件内的漂移区相似。在这个实施方式中，各个第二开关元件3的本体区55与漂移区51耦接。
根据另一个实施方式（由图16中的虚线所示），基板51包括半导体层513，该半导体层被与基板51的剩余部分以及第二开关元件3的本体区55互补地掺杂。这个层513设置在第二开关元件3的本体区55和基板的用作漂移区的那些部分之间，并且在基板51内的各个第二开关元件3之间提供结绝缘。
第一开关元件2和第二开关元件3中的每个（在下文中称为装置）可包括多个相同的并联单元（晶体管单元）。这些单元中的每个可以像第一开关元件2或像第二开关元件3那样实施，如图13和图14中所示。在一个装置内设置多个并联的单元，有助于提高电流承载能力并且减小各个装置的导通电阻。
图17示出了根据第一实施方式的半导体设置的顶视图，其包括一个第一开关元件2和多个第二开关元件3，这些装置中的每个具有多个（示出了其中的三个）并联的单元。一个装置的各个单元被实施在不同的半导体片52I、52II、52III内。这些单元中的每个具有在图17中另外标有“S”的源极区61、53以及在图17中另外标有“D”的漏极区62、54。通过将一个装置的源极区连接在一起并且通过将一个装置的漏极区连接在一起，而将一个装置的单元并联。图17中用粗线示意性地示出了这些连接以及不同装置的负载端之间的连接。图17中没有示出不同装置的控制端（栅极端）和负载端之间的连接。单元以及不同装置之间的连接可以通过使用设置在半导体本体上方的传统配线设置并经由其接触各个有源区（源极区和漏极区）来实施。这些配线设置是众所周知的，从而在这方面不需要进一步进行说明。一个装置2、31、32、33、3n的各个单元具有设置在各个半导体片的U性沟槽中以及各个片之间的沟槽中的共用的栅电极64、561、562、563、56n。这些“片之间的沟槽”为沿着片的纵向沟槽。所有的栅极64、561、562、563、56n通过电介质66和59彼此电绝缘。
图18示出了用于以多个晶体管单元实施一个第二开关元件3的另一个实施方式。在这个实施方式中，第二开关元件3的多个晶体管单元实施在一个半导体片内。在半导体片52的纵向上，源极区53和漏极区54交替地设置，源极区53和相邻的漏极区54由容纳栅电极56的一个（U形）沟槽分开。源极区53与第一负载端22连接，并且漏极区54与第二负载端23连接，从而使得各个晶体管单元并联。栅电极56对各个晶体管单元是共用的并且在纵向上沿着半导体片52的侧壁延伸。每个源极区53和每个漏极区54（除了设置在半导体片52的纵端的源极区和漏极区以外）对两个相邻的晶体管单元是共用的。
在图18中说明的在一个半导体片内设置几个晶体管单元的概念当然也可适用于第一开关元件2的实施。
参照图19A至图19C，一个第二开关元件3可包括多个半导体片52IV、52V、52VI、52VII，每个半导体片52IV-52VII包括多个晶体管单元（这些单元中的一个在图19A中由虚线框突出示出）。图19A示出了一个第二开关元件3的顶视图，图19B示出通过不同片内的源极区切割的剖面F-F中的垂直截面图，并且图19C示出了通过在不同的片内具有栅电极56的沟槽的剖面G-G中的垂直截面图。参照图19A，各个晶体管单元的源极区与第一负载端22连接，并且各个晶体管单元的漏极区与第二负载端23连接，从而各个晶体管单元并联。图19A中仅示意性地示出了这些连接。
在图19A至图19C中说明的设置多个半导体片（每个半导体片包括多个晶体管单元）的概念当然也可适用于第一开关元件2的实施。
尽管图19A中仅示出了20个晶体管单元，即，四个晶体管片52IV-52VII中的每个均具有五个单元，但是一个第二开关元件3或第一开关元件2可包括高达几千或者甚至高达几千万或几亿个并联的晶体管单元。各个晶体管单元形成并联的晶体管单元矩阵。具有以矩阵形式设置的多个晶体管单元的装置（第一开关元件2或第二开关元件3）在下文中被称为矩阵装置。
图20示出了被实施为矩阵装置的第二开关元件是如何能够串联连接的。为了示例的目的，在图20中仅示出了两个第二开关元件3i、3i+1。为了将这两个开关元件串联，第二开关元件3i+1的源极区被连接至开关元件3i的漏极区。第二开关元件3i的源极区被连接至第二开关元件3i+1（未示出）的漏极区，并且第二开关元件3i+1的漏极区连接至第二开关元件3i+2（未示出）的源极区。
为了便于进行描述，使用“在…下方”、“在…之下”、“下部”、“上方”、“上部”等空间上相关的术语，来说明一个元件相对于第二元件的配置。这些术语除了包括与图中所描述的方向不同的方向之外，还包括该装置的不同方向。此外，“第一”、“第二”等术语也用于描述不同的元件、区域、部分等等，并不意在进行限制。在整个说明书中，相似的术语表示相似的元件。
如本文中所使用的，术语“具有”、“包含”、“包括（including）”、“包括（comprising）”等等为表示所述元件或特征的存在的开放式术语，但并不排除其他元件或特征。冠词“一个（a）”、“一个（an）”、“所述（the）”意在包括复数和单数，除非上下文中另有明确表示。
记住上述变形和应用，应理解的是，本发明不受到上述描述的限制，也不受到附图的限制。而是，本发明仅仅由以下权利要求及其法律上的等同物限制。

Claims (23)

1.一种集成电路，包括：
半导体本体，具有第一半导体层以及被设置为在所述半导体本体的垂直方向与所述第一半导体层相邻的第二半导体层；
开关装置，具有控制端以及位于第一负载端和第二负载端之间的负载路径；
整流器元件，与所述负载路径的至少一部分并联连接；以及
其中，所述开关装置被集成在所述第一半导体层内，并且所述整流器元件被集成在所述第二半导体层内。
2.根据权利要求1所述的集成电路，其中，所述第二半导体层包括：
第一掺杂类型的第一局部层；
与第一掺杂类型互补的第二掺杂类型的第二局部层；以及
其中，所述第一局部层与所述第一负载端电耦接，并且所述第二局部层与所述第二负载端电耦接。
3.根据权利要求2所述的集成电路，其中，所述第二半导体层进一步包括：
第三局部层，设置在所述第一局部层和所述第二局部层之间并且比所述第一局部层和所述第二局部层具有更低的掺杂浓度或者为本征的。
4.根据权利要求2所述的集成电路，其中，所述第一半导体层为第一掺杂类型。
5.根据权利要求1所述的集成电路，其中，所述第二半导体层与所述第一半导体层相邻。
6.根据权利要求2所述的集成电路，其中，所述第二局部层与所述第一半导体层相邻。
7.根据权利要求2所述的集成电路，其中，所述第一局部层与所述第一半导体层相邻。
8.根据权利要求1所述的集成电路，进一步包括绝缘层，设置在所述第一半导体层和所述第二半导体层之间。
9.根据权利要求2所述的集成电路，进一步包括：
第一连接器，穿过所述第一半导体层垂直地延伸到所述第二半导体层内的所述第二局部层并且与所述第二负载端连接。
10.根据权利要求9所述的集成电路，其中，所述第一连接器包括：
掺杂类型与所述第一半导体层的掺杂类型互补的掺杂的半导体区。
11.根据权利要求9所述的集成电路，其中，所述第一连接器包括：
导电区；以及
绝缘区，将所述导电区和所述第一半导体层绝缘。
12.根据权利要求2所述的集成电路，进一步包括：
沟槽，穿过所述第一半导体层延伸到所述第二半导体层内的所述第二局部层；以及
连接器，与所述沟槽内的所述第二局部层连接并且与所述第二负载端连接。
13.根据权利要求2所述的集成电路，进一步包括：
第二连接器，穿过所述第一半导体层垂直延伸到所述第二半导体层内的所述第一局部层并且与所述第二负载端连接。
14.根据权利要求13所述的集成电路，其中，所述第二连接器包括：
所述第一半导体层的掺杂类型的掺杂的半导体区。
15.根据权利要求13所述的集成电路，其中，所述第二连接器包括：
导电区；以及
绝缘区，将所述导电区和所述第一半导体层绝缘。
16.根据权利要求1所述的集成电路，其中，所述开关装置进一步包括：
第一开关元件，具有耦接在所述开关装置的所述第一负载端和所述第二负载端之间的负载路径，并且具有与所述开关装置的所述控制端耦接的控制端。
17.根据权利要求16所述的集成电路，其中，所述开关装置进一步包括：
多个第二开关元件，每个具有在第一负载端和第二负载端之间的负载路径以及控制端；以及
其中，所述多个第二开关元件的负载路径串联连接并且与所述第一开关元件的所述负载路径串联连接；其中，每个第二开关元件的控制端与其他第二开关元件中的一个的负载端连接；以及
其中，所述第二开关元件中的一个的控制端与所述第一开关元件的所述负载端中的一个连接。
18.根据权利要求16所述的集成电路，其中，所述第一开关元件为增强型MOSFET。
19.根据权利要求17所述的集成电路，
其中，所述第一开关元件为增强型MOSFET；以及
其中，所述第二开关元件为耗尽型MOSFET。
20.根据权利要求19所述的集成电路，其中，所述增强型MOSFET为FINFET。
21.根据权利要求19所述的集成电路，其中，所述增强型MOSFET包括多个并联连接的晶体管单元。
22.根据权利要求19所述的集成电路，其中，每个耗尽型MOSFET为FINFET。
23.根据权利要求22所述的集成电路，其中，每个耗尽型MOSFET包括多个并联连接的晶体管单元。
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