CN109841666A - 用于针状单元沟槽mosfet的布局 - Google Patents

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Abstract

用于针状单元沟槽MOSFET的布局。功率半导体管芯（100）包括具有多个柱状沟槽单元（120）的有源区（110），其中每个柱状沟槽单元（120）包括：第一导电类型的漂移区域（111）的区段、第二导电类型的沟道区域（112）的区段以及第一导电类型的源极区域（113）的区段，其中该沟道区域区段（112）电连接至前侧负载端子（101）并且使源极区域区段（113）与漂移区域区段（111）隔离；以及在控制沟槽（121）中具有至少一个控制电极（122）的控制区段，其中该控制区段被配置成在沟道区域区段（112）内引起反型沟道以用于负载电流的传导。

Description

用于针状单元沟槽MOSFET的布局
技术领域
本说明书针对具有多个柱状沟槽单元的功率半导体管芯的实施例以及加工这样的功率半导体管芯的方法的实施例。特别地，本说明书针对其中柱状沟槽单元与边缘终止区的前侧区域隔离的功率半导体管芯的实施例，以及加工这样的功率半导体管芯的方法的实施例。
背景技术
在汽车、消费者和工业应用中的现代器件的许多功能（诸如转换电能和驱动电动机或电机）依赖功率半导体器件。
例如，绝缘栅双极型晶体管（IGBT）、金属氧化物半导体场效应晶体管（MOSFET）和二极管（举几个示例）已被用于各种应用，所述各种应用包括但不限于电源和功率转换器中的开关。
功率半导体器件通常包括被配置成沿着器件的两个负载端子之间的负载电流路径传导负载电流的功率半导体管芯。前侧负载端子（例如源极端子）可以被布置在管芯的前侧，并且后侧负载端子（例如漏极端子）可以被布置在管芯的后侧。管芯可以包括在功率半导体器件的封装内，其中这样的封装可以提供至负载端子的电连接。
进一步地，该负载电流路径可借助于控制电极（有时被称为栅极电极）来控制。例如，在从例如驱动器单元接收到对应控制信号时，控制电极可以将功率半导体管芯设置在传导状态和阻断状态之一中。
为了传导负载电流，功率半导体管芯可以具有一个或多个功率单元，其可以被布置在功率半导体器件的所谓有源区中。例如，在该有源区内，一个或多个功率单元电连接至前侧负载端子。该有源区可以被配置有条纹图案（stripe pattern），功率单元根据该条纹图案以类似条纹方式延伸通过整个有源区，或者该有源区可以被配置有蜂窝图案，功率单元根据该蜂窝图案来展示柱状设计（也被称为“针状设计”）并且分布在该有源区内。
该功率半导体管芯在横向上可受管芯边缘限制，并且在管芯边缘和有源区之间，可以在那里布置边缘终止区。就功率半导体管芯来说，这样的边缘终止区也被称为“高电压终止结构”，并且它可以例如通过影响电场在半导体管芯内的进程（course）来起到支撑功率半导体管芯的电压处理能力的目的，例如以便确保功率半导体管芯的可靠阻断能力。
为此，该边缘终止区可以包括布置在半导体本体内的一个或多个部件、并且还有布置在半导体本体的表面上的一个或多个部件。例如，该边缘终止区可以包括前侧区域，在功率半导体管芯的操作期间该前侧区域展示后侧负载端子的电位。
特别地，在功率半导体管芯的阻断状态期间（其中在前侧负载端子和后侧负载端子之间可能存在高的电压差），应该避免泄漏电流。
发明内容
根据本文中描述的一些实施例，隔离沟槽结构包围包括多个柱状沟槽单元的有源区，其中该隔离沟槽布置被配置用于降低在管芯前侧处（即在前侧区域（例如展示漏极电位）和柱状沟槽单元区段（例如展示源极电位）之间）的泄漏电流。
根据实施例，一种功率半导体管芯被配置成传导在功率半导体管芯的前侧负载端子和后侧负载端子之间的负载电流。该功率半导体管芯包括具有多个柱状沟槽单元的有源区，其中每个柱状沟槽单元包括：第一导电类型的漂移区域的区段、第二导电类型的沟道区域的区段以及第一导电类型的源极区域的区段，其中该沟道区域区段电连接至前侧负载端子并且使源极区域区段与漂移区域区段隔离；以及在控制沟槽中具有至少一个控制电极的控制区段，其中该控制区段被配置成在沟道区域区段内引起反型沟道以用于负载电流的传导。该功率半导体管芯进一步包括：管芯边缘；在管芯边缘和有源区之间的边缘终止区，所述边缘终止区包括被配置成展示与前侧负载端子的电位不同的电位的前侧区域；以及布置在前侧区域与电连接至前侧负载端子的沟道区域之间的隔离沟槽结构。
根据另一实施例，提出一种加工功率半导体管芯的方法。该功率半导体管芯被配置成传导在功率半导体管芯的前侧负载端子和后侧负载端子之间的负载电流。该功率半导体管芯包括具有多个柱状沟槽单元的有源区，其中每个柱状沟槽单元包括：第一导电类型的漂移区域的区段、第二导电类型的沟道区域的区段以及第一导电类型的源极区域的区段，其中该沟道区域区段电连接至前侧负载端子并且使源极区域区段与漂移区域区段隔离；以及在控制沟槽中具有至少一个控制电极的控制区段，其中该控制区段被配置成在沟道区域区段内引起反型沟道以用于负载电流的传导。该功率半导体管芯进一步包括管芯边缘和在该管芯边缘和有源区之间的边缘终止区，所述边缘终止区包括被配置成展示与前侧负载端子的电位不同的电位的前侧区域。该方法包括提供在前侧区域与电连接至前侧负载端子的沟道区域之间布置的隔离沟槽结构。
在阅读下面的详细描述并且在查看附图时，本领域技术人员将会认识到附加特征和优点。
附图说明
图中的各部分不一定按照比例，替代地将重点放在图示本发明的原理上。此外，在图中，相似的参考数字指定对应的部分。在绘图中：
图1示意性且示例性地图示根据一些实施例的功率半导体管芯的水平投影的截面（section）；
图2示意性且示例性地图示根据一个或多个实施例的功率半导体管芯的垂直截面的截面；
图3示意性且示例性地图示根据一些实施例的功率半导体管芯的水平投影的截面；
图4示意性且示例性地图示根据一个或多个实施例的功率半导体管芯的垂直截面的截面；
图5示意性且示例性地图示根据一些实施例的功率半导体管芯的垂直截面的截面。
具体实施方式
在下面的详细描述中，对附图进行参考，所述附图形成本文的一部分并且其中通过图示的方式示出可以在其中实施本发明的特定实施例。
在这个方面，诸如“顶部”、“底部”、“前”、“后”、“背面”、“领先”、“落后”、“在……以下”、“在……以上”等之类的方向术语可以参考正被描述的图的取向来使用。因为实施例的部分能够定位在多个不同取向中，所以方向术语被用于说明的目的，并且决不是限制性的。要理解的是，在不脱离本发明的范围的情况下，可以利用其他实施例并且可以作出结构或逻辑改变。因此，不以限制性意义来理解下面的详细描述，并且由所附权利要求来限定本发明的范围。
现在将详细地对各种实施例进行参考，所述各种实施例中的一个或多个示例在图中图示。每个示例通过解释来提供，并且不旨在作为本发明的限制。例如，图示或描述为一个实施例的一部分的特征能够关于其他实施例或结合其他实施例来使用以产生还有的另外的实施例。旨在本发明包括这样的修改和变化。使用特定语言来描述示例，所述特定语言不应解释为限制所附权利要求的范围。绘图不按比例并且仅用于说明目的。为了清楚，如果没有另外声明，则已经在不同绘图中通过相同参考指定相同元件或制造步骤。
如在本说明书中使用的术语“水平”旨在描述与半导体衬底或半导体结构的水平表面基本上平行的取向。这可以例如是半导体晶圆或管芯或芯片的表面。例如，下面提到的（第一）横向方向X和（第二）横向方向Y两者能够为水平方向，其中第一横向方向X和第二横向方向Y可以彼此垂直。
如在本说明书中使用的术语“垂直”旨在描述基本上与水平表面垂直（即平行于半导体晶圆/芯片/管芯的表面的法线方向）布置的取向。例如，下面提到的延伸方向Z可以是与第一横向方向X和第二横向方向Y两者垂直的延伸方向。
在本说明书的上下文中，术语“处于欧姆接触”、“处于电接触”、“处于欧姆连接”和“电连接”旨在描述在本文中描述的器件的两个区、区段、区域、部分或各部分之间存在低欧姆电连接或低欧姆电流路径。另外，在本说明书的上下文中，术语“接触”旨在描述在相应半导体器件的两个元件之间存在直接物理连接；例如彼此接触的两个元件之间的过渡可以不包括另外的中间元件等；即所述两个元件可以处于彼此接触中。
另外，在本说明书的上下文（context）中，如果没有另外声明，则在其通常有效的理解的上下文中使用术语“电绝缘”，并且因此旨在描述将两个或更多部件彼此分开地定位，并且不存在连接那些部件的欧姆连接。然而，彼此电绝缘的部件不过也可以彼此耦合，例如机械耦合和/或电容耦合和/或电感耦合。举个示例，电容器的两个电极可以彼此电绝缘，并且同时彼此机械和电容耦合，例如借助于绝缘（例如，电介质）。
在本说明书中，n掺杂被称为“第一导电类型”，而p掺杂被称为“第二导电类型”。替换地，能够采用相反的掺杂关系，以使得第一导电类型能够为p掺杂并且第二导电类型能够为n掺杂。
本说明书中描述的特定实施例（在没有对其进行限制的情况下）属于功率半导体管芯（例如可以在功率转换器或电源内使用的功率半导体管芯）。例如，本文中描述的功率半导体管芯被配置成在功率整流器内或在功率逆变器（power inverter）内采用，例如在同步功率整流器或功率逆变器内。例如，这样的整流器/逆变器被用作电动机驱动的一部分。因此，在实施例中，本文中描述的功率半导体管芯可以被配置成载送要被馈送至负载和/或相应地由电源提供的电流的一部分。
因此，如在本说明书中使用的术语“功率半导体管芯”旨在描述具有高电压阻断和/或高电流载送能力的单个管芯。换言之，这样的功率半导体管芯意图用于通常处于安培范围中的高电流（例如高达5或300安培）和/或通常高于15V、更通常高达400V及以上（例如高达至少500V或多于500V（例如至少600V））的电压。进一步地，本文中描述的功率半导体管芯可以被配置用于高切换频率，例如用于至少100kHz且高达2MHz的切换频率。
例如，以下描述的功率半导体管芯可以是被配置成在低、中和/或高电压应用中要采用作为功率部件的管芯。例如，如在本说明书中使用的术语“功率半导体管芯”不针对用于例如存储数据、计算数据和/或其他类型的基于半导体的数据处理的逻辑半导体器件。
例如，该管芯可以包括一个或多个有源功率单元，诸如单片集成的二极管单元、和/或单片集成的晶体管单元、和/或单片集成的IGBT单元、和/或单片集成的RC-IGBT单元、和/或单片集成的MOS栅控二极管（MGD）单元、和/或单片集成的MOSFET单元和/或其衍生物。多个这样的功率单元可被集成在管芯中。
根据本文描述的实施例，该功率半导体管芯包括属于柱状沟槽单元类型的功率单元。例如，该功率单元不是条纹沟槽类型。该柱状沟槽单元每个可以包括至少一个针状沟槽。例如，根据这样的柱状配置，每个单元沿着第一横向方向X和第二横向方向Y中的每一个的总横向延伸总计达沿着功率半导体管芯的第一横向方向X和第二横向方向Y的总横向延伸的仅一小部分。例如，相应柱状单元的总横向延伸总计小于功率半导体管芯沿着第一横向方向X和第二横向方向Y中的一个的总延伸的1%、或者甚至小于其0.05%。例如，具有沿着第一横向方向X的近似4mm的边长以及近似2μm的典型单元节距的管芯导致该管芯沿着第一横向方向X的总延伸的近似2/4000=0.05%的相应柱状单元的总横向延伸。进一步地，每个柱状沟槽单元可以展示平行于XY平面的矩形（例如方形）水平截面（例如具有圆角的矩形水平截面）、或椭圆水平截面、或圆形水平截面、或多边形（例如八边形或六边形）水平截面。在实施例中，每个柱状沟槽单元具有最大横向延伸和最小横向延伸，其中最大横向延伸小于最大垂直延伸的1/3、1/4或1/5。
图1示意性且示例性地图示根据一个或多个实施例的功率半导体管芯100的水平投影的截面。图2示意性且示例性地图示根据一个或多个实施例（例如图1中图示的实施例）的功率半导体管芯100的垂直截面的截面。在图1中，仅示意性地指示柱状沟槽单元120，其中图2示出关于柱状沟槽单元120的示例性配置的一些细节。在下文中，它将参考图1和图2两者。
该功率半导体管芯100可以例如是MOSFET，例如配置有至少15V的阻断电压和/或用于至少50kHz的切换频率的MOSFET。
该功率半导体管芯100被配置成传导前侧负载端子101和后侧负载端子102之间的负载电流。该前侧负载端子101可以是源极端子，并且后侧负载端子102可以是漏极端子。例如，该功率半导体管芯100被配置成传导至少10A的负载电流。
该前侧负载端子101可以被布置在功率半导体管芯100的前侧处，并且该后侧负载端子102可以被布置在功率半导体管芯100的后侧处，该后侧被布置成与前侧相对。因此，该功率半导体管芯100可以展示垂直配置，根据该垂直配置来传导平行于垂直方向Z的负载电流。
该功率半导体管芯100的前侧可以例如至少关于有源区110和边缘终止区130来构造。例如，该前侧负载端子101仅被布置在有源区110内。相比之下，根据实施例，该功率半导体管芯100的后侧没有被构造；更确切地说，例如通过在管芯后侧处均匀布置的后侧金属化来形成后侧负载端子102。
半导体本体190耦合至前侧负载端子101和后侧负载端子102两者。在实施例中，该半导体本体190被布置在前侧负载端子101和后侧负载端子102之间，例如在三明治（sandwich）配置中。
如所指示的，该功率半导体管芯100包括有源区110。该边缘终止区130被布置在管芯的外边缘140和有源区110之间。该管芯边缘140可借助于晶圆切割加工步骤来形成。
根据实施例，该边缘终止区130完全包围有源区110。该边缘终止区130的最小宽度W可以总计达至少管芯100的节距宽度P的倍数，例如达至少8μm。例如，当包围有源区110时，该边缘终止区130至少展示沿着其整个进程的此最小宽度W。
如本文中使用的，术语“有源区”和“边缘终止区”与它们相应的典型技术含义相关联。因此，该功率半导体管芯100的负载电流至少主要例如专门由有源区110来传导，而边缘终止区130不会传导负载电流或相应地仅传导其微不足道的量。该边缘终止区130可以构成或相应地包括高电压终止结构。该边缘终止区130的主要目的是形成从有源区110至管芯边缘140的鲁棒的（robust）过渡，例如关于功率半导体管芯100的电压阻断能力的鲁棒的过渡。它可以被设计成使得适当地影响例如在功率半导体管芯100的阻断状态期间半导体本体190内存在的电场的进程。
在下文中，将关于图1和图2两者来简略地解释有源区110的示例性方面。此后，还将关于剩下的绘图来解释终止区130的示例性方面。
该有源区110具有多个柱状沟槽单元120。例如，该柱状沟槽单元120中的每个被配置成当功率半导体管芯100处于传导状态中时传导负载电流的一部分。因此，每个柱状沟槽单元120可以是有源的柱状沟槽单元120。
如上面解释的，该柱状沟槽单元120中的每个可以包括至少一个针状沟槽。根据实施例，每个柱状沟槽单元120可以包括场板沟槽127，其中每个场板沟槽127包括场板沟槽电极128，其中该场板电极可以展示针状设计并且可以通过场板沟槽绝缘体126与半导体本体190电绝缘。该场板沟槽127可以是针状沟槽，例如具有多边形水平截面面积的针状沟槽。
在图1中，为了图示的目的，仅借助于相应场板沟槽绝缘体126的外部轮廓并且借助于可以用于在前侧负载端子101和场板沟槽电极128之间建立电连接的相应场板接触插塞1015来描绘每个单元。
例如，每个场板沟槽127具有比有源区110的水平截面面积显著更小的水平截面面积。在实施例中，每个场板沟槽127具有多边形水平截面面积，例如如在图1中指示的八边形水平截面面积。但是，本文中描述的实施例不限于这样的示例性沟槽设计。例如，在另一实施例中，每个场板沟槽127具有矩形（例如方形）水平截面（例如具有圆角的矩形水平截面）、或椭圆水平截面、或圆形水平截面。然而，根据本文中描述的所有实施例，该单元120不展示条纹配置。例如，不会在条纹沟槽内提供场板沟槽电极128。
例如，该有源区110包括至少一千个柱状沟槽单元120，至少一万个柱状沟槽单元120或甚至多于一百万个柱状沟槽单元120。该功率半导体管芯的蜂窝图案可以通过场板沟槽127的布置来限定。例如，每个柱状沟槽单元120包括被设计为针状沟槽的一个场板沟槽127。该针状场板沟槽127可以以由行和列限定的类似矩阵的图案来布置，并且此图案可以存在于整个有源区110内，并且还至少部分地在边缘终止区内。
如所图示的，该柱状沟槽单元120不会被配置为条纹单元（其将具有基本上对应于有源区110的总横向延伸的总横向延伸）。
该半导体本体190包括第一导电类型的漂移区域111。例如，该漂移区域111是弱的n掺杂区域。在后侧处，该漂移区域111可以例如借助于衬底108耦合至后侧负载端子102，其可以是第一导电类型的并且其可以以与漂移区域111相比更高的浓度来掺杂。
每个柱状沟槽单元210可以包括漂移区域111的区段、第二导电类型的沟道区域112的区段和第一导电类型的源极区域113的区段。该沟道区域112可以是p掺杂的，其中沟道区域112的掺杂剂浓度可以例如沿着垂直方向Z来变化。该源极区域113可以是n掺杂的并且可以展示比漂移区域111的掺杂剂浓度更高并且例如还比衬底108的掺杂剂浓度更大的掺杂剂浓度。
在有源区110内，该沟道区域112电连接至前侧负载端子101。为此，可以采用从前侧负载端子101延伸至半导体本体190中的多个台面接触插塞1011，以便接触柱状沟槽单元120的每一个中的沟道区域区段112。如所图示的，该台面接触插塞1011还可以例如通过接触源极区域区段113而在源极区域区段113和前侧负载端子101之间建立电连接。该沟道区域区段112使源极区域区段113与漂移区域区段111隔离。沟道区域112和漂移区域111之间的过渡形成pn结114。该pn结114可以延伸到每个柱状沟槽单元120中。
在实施例中，沟道区域112由以柱状沟槽单元120的部件局部相交的均匀p层来形成。因此，关于柱状沟槽单元120，声明了每个柱状沟槽单元120包括沟道区域112的区段。类似地，源极区域113可以由以柱状沟槽单元120的部件局部相交的均匀n+层来形成。因此，关于柱状沟槽单元120，声明了每个柱状沟槽单元120包括源极区域113的区段。类似地，漂移区域111可以由均匀n层来形成，并且柱状沟槽单元120的部件可以与此n层局部相交。因此，关于柱状沟槽单元120，声明了每个柱状沟槽单元120包括漂移区域111的区段。应该指出，使用相同的参考数字112来指定整个沟道区域以及一个或多个沟道区域区段两者，并且使用相同的参考数字113来指定整个源极区域以及一个或多个源极区域区段两者，并且使用相同的参考数字111来指定整个漂移区域以及一个或多个漂移区域区段两者。
每个柱状沟槽单元120进一步包括用于控制相应柱状沟槽单元120的控制区段。每个控制区段可以包括至少一个控制电极122，其可以至少部分地布置在控制沟槽121中。该控制电极122可以是绝缘控制电极122。例如，为了在半导体本体190和控制电极122之间提供绝缘，将控制沟槽绝缘体123布置在每个控制沟槽121内。该控制区段被配置成在沟道区域区段112内引起反型沟道以用于负载电流的传导。
例如，每个控制电极122电连接至驱动器部件（未示出）的输出。例如，该驱动器部件在其输出与前侧负载端子101之间提供控制电压，并且取决于控制电压的值，控制电极122将功率半导体管芯100设置在传导状态或阻断状态中。在传导状态期间，在每个沟道区域区段112内引起反型沟道。在阻断状态期间，这样的反型沟道的形成受到了抑制。如所图示的，控制电极122沿着垂直方向Z与源极区域区段113和沟道区域区段112中的每一个重叠。在实施例中，每个控制电极122沿着垂直方向Z与pn结114相比延伸更远。
根据实施例。如上面已经声明的，每个柱状沟槽单元120可以进一步包括场板沟槽127，其中每个场板沟槽包括以场板沟槽绝缘体126电绝缘的场板沟槽电极128。该场板沟槽127可以是针状沟槽，例如具有多边形水平截面面积的针状沟槽。
例如，在每个柱状沟槽单元120中，该场板沟槽绝缘体126被相应柱状沟槽单元120的源极区域区段113和沟道区域区段112包围。例如，该场板沟槽127形成相应柱状沟槽单元120的中心。因此，台面接触插塞1011还可以具有使得包围场板沟槽的上部分并且接触源极区域区段113和沟道区域区段112的设计，如在图2的垂直截面中以及还在图3的水平投影中图示的。
例如，每个场板沟槽电极128电连接至前侧负载端子101，其中，为此，如所图示的，可以采用所述场板接触插塞1015。
每个场板沟槽127沿着垂直方向Z的总延伸可以显著大于每个控制沟槽123的总延伸，例如是5倍。而且，每个场板沟槽电极128沿着垂直方向Z的总延伸可以显著大于每个控制电极122的总延伸，例如是5倍。例如，每个控制沟槽123沿着垂直方向Z延伸到半导体本体109中达至少1μm，并且每个场板沟槽127沿着垂直方向Z延伸到半导体本体109中达至少5μm。
进一步地，为了在相应场板接触插塞1015和相应场板沟槽电极128之间建立电连接，可以使用粘附促进剂1016，其中该粘附促进剂1016可以由包括钛、氮化钛（例如钛/氮化钛堆叠）、铂、多晶硅、钨中的至少一个的材料制成和/或可以展示在10至500nm的范围内的厚度。
可以采用导电耦合层1012来提供接触插塞1011、1015与前侧负载端子101之间、以及半导体本体190和导电耦合层1012之间的电连接，如在图2中图示的，可以在那里布置隔离层104。
沿着每个柱状沟槽单元120的第一横向方向X的节距宽度P可以在1μm至10μm的范围内。例如，沿着每个柱状沟槽单元120的第二横向方向Y的宽度也可以在1μm至10μm的范围内。如已经在上面指示的，每个柱状沟槽单元120可以具有最大横向延伸和最大垂直延伸，其中该最大横向延伸小于最大垂直延伸的1/3、1/4或1/5。
现在更详细地参考图1，如已经在上面描述的，该有源区110可以被边缘终止区130包围。例如，该边缘终止区130从管芯边缘114延伸到有源区110。
在实施例中，该边缘终止区130不包括任何（有源）柱状沟槽单元120。然而，该边缘终止区130可以包括多个非有源柱状沟槽单元129。例如，这样的非有源柱状沟槽单元129类似地被配置为（有源）柱状沟槽单元120，不同之处在于例如该非有源柱状沟槽单元129的半导体区不会电连接至前侧负载端子101和/或该非有源柱状沟槽单元129没有装配有控制区段，例如非有源柱状沟槽单元129中不包括控制沟槽122和/或非有源柱状沟槽单元129没有装配有源极区域。
例如，可以以如在图2中图示的方式来配置非有源柱状沟槽单元129，其中不提供用于接触半导体本体190的台面接触插塞1011和/或其中不提供控制沟槽121和/或其中不提供源极区域区段113。
根据实施例，每个非有源柱状沟槽单元129可以包括场板沟槽127，其可以以与上述相同的方式来配置。例如，对于每个非有源柱状沟槽单元129，提供场板沟槽接触插塞1115以便使非有源柱状沟槽单元129的场板沟槽电极128与前侧负载端子101电连接。
例如，该非有源柱状沟槽单元129没有被配置成传导负载电流或其一部分。然而在边缘终止区130中，通常根本不传导电流，在实施例中，有源区110内的非有源柱状沟槽单元129可以被配置成如果管芯100以由沟道区域112和漂移区域100形成的二极管以正向方向偏置的方式操作则传导可能形成的电流；在这样的操作模式中，电流可以在存在于有源区110内的非有源柱状沟槽单元129中流动。
存在于有源区110内的单元图案（例如单元行和/或单元列）可以至少部分地在边缘终止区130内继续，其中存在于边缘终止区130内的单元不被配置用于负载电流传导。例如，单元图案在有源区110外部的继续可以允许更均匀地执行制造工艺。此外，该非有源柱状沟槽单元129还可以增强功率半导体管芯100的操作。例如，该非有源柱状沟槽单元129可以例如通过促成从不想要的污染物（例如钠离子（Na+））可以进入它们损害的有源区110的地方到区的距离的增加而改进管芯100的可靠性。
进一步地，该有源区110还可以包括多个非有源柱状沟槽单元129。因此，不是有源区110的每个单元必须是有源柱状沟槽单元120。将在下面进一步更详细地描述此可选方面。
该边缘终止区130包括前侧区域131。该前侧区域131被配置成展示与前侧负载端子101的电位不同的电位；例如，该前侧区域131展示例如至少在功率半导体管芯100的某些操作状态期间（例如在功率半导体管芯100的阻断状态期间）后侧负载端子102的电位，例如漏极端子的电位。
应该指出，如在本文中使用的术语“前侧区域”131不一定针对边缘终止区130的具体设计的部件。更确切地说，归因于整个管芯100的结构，可能发生在其期间接近边缘终止区130的前侧表面的区域可临时展示后侧负载端子102的电位的情形，其中此区域的空间尺度（dimension）可变化。例如，根据实施例，该前侧区域131不是周围的漏极沟槽或具体设计的接触等等。
例如，该前侧区域131（例如可以临时（例如在阻断状态期间）展示后侧负载端子102的电位的接近边缘终止区130的前侧表面的区域）包围有源区110。该前侧区域131可以进一步包围边缘终止区的非有源柱状沟槽单元129。该前侧区域131可以是半导体区域（例如第二导电类型的半导体区域），其中该半导体区域可以从绝缘层104沿着垂直方向Z（例如与沟道区域112相比至少一样远或者甚至更远）来延伸。如所指示的，存在于边缘终止区130内的此半导体区域可以例如至少在管芯100的阻断状态期间展示后侧负载端子102的电位。
与图1中示例性且示意性的图示形成对比，应该理解，该前侧区域131不一定必须包围有源区110并且不准是毗连区域。例如，该边缘终止区130可以包括例如至少在管芯100的阻断状态期间展示后侧负载端子102的电位的多个前侧区域131。
根据实施例，该功率半导体管芯100包括隔离沟槽结构150，其被布置在前侧区域131与电连接至前侧负载端子101的沟道区域112之间。例如，在隔离沟槽结构150和管芯边缘140之间的区中，在沟道区域112和前侧负载端子101之间不存在电连接，即在隔离沟槽结构150和管芯边缘140之间的整个区没有在沟道区域112和前侧负载端子11之间的任何电连接。
例如，该沟道区域112电连接至仅仅在有源区110内的前侧负载端子101。该隔离沟槽结构150可以包围电连接至前侧负载端子101的沟道区域112。例如，如在图1中图示的，该隔离沟槽结构150是封闭的毗连结构。如在图4中进一步指示的，该隔离沟槽结构150可以是具有连续且不中断地包围电连接至前侧负载端子101的沟道区域112的沟槽绝缘体153的隔离沟槽。
在实施例中，该功率半导体管芯100的所有有源柱状沟槽单元120被包括在被隔离沟槽结构150完全地包围的区中，其中此区可以是有源区110。例如，该隔离沟槽结构150可以使有源区110与边缘终止区130分离。
如本文中使用的，术语“隔离沟槽结构”应该意指沟槽结构150被配置用于降低或相应地避免前侧区域131（其可以展示后侧负载端子102的电位）与电连接至有源区110内的前侧负载端子101的区域（例如沟道区域112）之间的横向泄漏电流。例如，该隔离沟槽结构150增加这两个区域131、112之间的路径的总欧姆电阻。
在实施例中，该隔离沟槽结构150提供使电连接至前侧负载端子101的最外面沟道区域区段112与前侧区域131隔离的垂直氧化物势垒，其中该前侧区域131可以展示比前侧负载端子101更高的电位，例如后侧负载端子102的电位，例如漏极电位。这可以允许避免出现例如至少接近边缘终止区130的前侧表面的泄漏电流。因此，在实施例中，该隔离沟槽结构150可以提供关于沿着硅前侧表面并且沿着本体体积向下到（例如由隔离沟槽结构150的深度限定的）最大深度流动的电流的隔离。
进一步地，在隔离沟槽结构150和前侧区域131之间沿着横向方向（例如第一横向方向X、第二横向方向Y或这些横向方向X和Y的线性组合）的最小距离D可以总计达柱状沟槽单元120中的每一个的节距宽度P的至少两倍。
现在另外地参考图3，沿着在前侧区域131和隔离沟槽结构150之间的距离D，可以布置至少两个、至少十个、或甚至比十个更多的非有源柱状沟槽单元129。例如，该前侧区域131不会延伸到边缘终止区130的包括边缘终止区130的大多数或甚至所有非有源柱状沟槽单元129的子区域中，如在图1中图示的。
该隔离沟槽结构150可以与沟道区域112的边缘部分相交。例如，如在图3中图示的，该沟道区域112的小的剩余部分1121可以布置在终止区130内，其中沟道区域112的此小的剩余部分1021不会电连接至前侧负载端子101；更确切地说，剩余部分1021可以是电浮置的（electrically floating）。相比之下，该沟道区域112的布置在有源区110内的主要部分例如借助于上面提到的台面接触插塞1011而电连接至前侧负载端子101。
如在图4中示例性图示的，该隔离沟槽结构150可以比pn结114更深地延伸到半导体本体190中。例如，在pn结114和隔离沟槽结构150的底部159之间沿着垂直方向Z的最小距离DZ总计达至少40nm。
该隔离沟槽结构150可以包括所述沟槽绝缘体153，其中该沟槽绝缘体153可以被布置成与沟道区域112接触。如在图4中指示的，在不存在隔离沟槽结构150的情况下，该沟道区域112通常可以展示具有从pn结114延伸直到其到达隔离层104的弯曲进程（由两条点线来指示）的边缘部分。根据实施例，该隔离沟槽结构150使沟道区域112的边缘部分（或者相应地沟道区域112的边缘部分的切口）中断。并且根据实施例，最终沟道区域112的面向到终止区130或相应地形成其一部分的剩余部分1121不会电连接至前侧负载端子101而是是电浮置的。如借助于图4中的上点线示意性图示的，应该理解，根据另一实施例，沟道区域的这样的剩余部分1121不存在于终止区130内。
根据实施例，pn结114和隔离沟槽结构150的沟槽绝缘体153之间的交叉角α在80°至100°的范围内；例如交叉角α总计达90°。例如，在有源区110内，pn结114基本上水平地延伸，例如沿着第一横向方向X并且沿着第二横向方向Y。该隔离沟槽结构150的侧壁154可以基本上垂直地延伸。例如，在pn结114与沟槽绝缘体153相交的点处，pn结114至少基本上水平延伸，例如平行于由两个横向方向X和Y限定的平面。
进一步地，在有源区110内，pn结114在第一级别下基本上水平地延伸，其中该沟槽绝缘体153在第一级别的90%至150%的范围内的级别下与pn结114相交。然而，为了充分利用其隔离功能，隔离沟槽结构150比第一级别更深地延伸可以是适当的；例如，相交级别可以在第一级别的100%至150%的范围内。例如，该第一级别是有源区110内的pn结114的中间垂直级别。
例如，可以因此采用该隔离沟槽结构150以便破坏沟道区域112的边缘部分的弯曲进程。由此，可以避免出现有时会与这样的弯曲进程相一致的过高的电场峰。
在实施例中，该沟道区域112借助于垂直延伸的沟道区域终止侧壁1122终止。例如，该沟道区域终止侧壁1122垂直于pn结114延伸，例如完全平行于垂直方向Z，例如具有至垂直方向Z的+/-5°的最大角度变化，或者甚至在至垂直方向Z的+/-1°的范围内。例如，垂直延伸的沟道区域终止侧壁1122完全包围电连接至有源区110内的前侧负载端子101的沟道区域112。如上面指示的，该隔离沟槽结构150的侧壁154可以与沟道区域终止侧壁1122接合。例如，该沟道区域终止侧壁1122接触侧壁154并且沿着其总的垂直延伸与其垂直重叠，其中该隔离沟槽结构150的侧壁154可以随着沟道区域终止侧壁1122沿着垂直方向Z进一步延伸例如至少更远10nm（参考图4中的距离DZ）。
该隔离沟槽结构150例如沿着第一横向方向X的横向宽度可以在100nm至1μm的范围内。
还在图5中示意性且示例性地图示隔离沟槽结构150的上述概念。如所图示的，该沟道区域112可以通过隔离沟槽结构150来终止。该pn结114水平延伸，直到它以直角与沟槽绝缘体153接合为止。
在实施例中，该隔离沟槽结构150基本上由完全利用绝缘材料填充的沟槽组成。在另一实施例中，该隔离沟槽结构150包括沟槽电极152。例如，此沟槽电极152还可以完全包围电连接至前侧负载端子101的沟道区域112。
该沟槽电极152可以电连接至前侧负载端子101或管芯100的另一端子，或者相应地该沟槽电极152是电浮置的。
在另一实施例中，该沟槽电极152电连接至柱状沟槽单元120的控制电极122中的一个或多个或所有。
例如，为了使隔离沟槽结构150的沟槽电极152与柱状沟槽单元120的控制电极122的一个或多个或所有连接，该功率半导体管芯100可以进一步包括使沟槽电极152与控制电极122的一个或多个或所有电连接的连接器结构160。
如已经在上面解释的，该有源区110可以不仅仅包括有源柱状沟槽单元120，而且还有非有源柱状沟槽单元129。在实施例中，该有源区110的至少每个最外面的单元是非有源柱状沟槽单元129。例如，这些非有源柱状沟槽单元129中的每一个与电连接至前侧负载端子101的沟道区域112相交。
根据实施例，该有源区110包括邻近隔离沟槽结构150并且关于隔离沟槽结构150同心布置的子区，其中该子区包括多个非有源柱状沟槽单元129。例如，从隔离沟槽结构150朝向有源区110的中心区垂直延伸的每个路径在通过（有源）柱状沟槽单元120中的一个之前通过（或相应地穿过）子区的非有源柱状沟槽单元129中的至少一个、至少两个或甚至多于两个。
根据实施例，该子区不包括控制沟槽121，其可允许提供具有降低的QGD电荷的管芯100。另外或替代地，该子区不会包括任何源极区域区段113。
在图3和5中示意性且示例性地图示上面阐述的子区的可选概念。例如，如在图5中图示的，该子区既不包括控制沟槽区段122也不包括源极区域区段113。如在图5中进一步表述的，从隔离沟槽结构150朝向有源区110的中心区垂直延伸的每个路径在通过（有源）柱状沟槽单元120中的一个之前通过（或相应地穿过）子区的非有源柱状沟槽单元129中的至少十个。
例如，该隔离沟槽结构150和有源柱状单元120的最外面的一些中的每一个之间的距离总计达至少两个节距宽度P，例如至少十个节距宽度P。
如上面指示的，该隔离沟槽结构150可以包括沟槽电极152，其中该沟槽电极152可以电连接至控制电极122中的一个或多个或全部。该沟槽电极152还可以电连接至上面提到的驱动器输出，其中，为此，可以采用沟槽电极插塞1501（参考图3）。
例如，为了建立至控制电极122中的一个或多个或所有的电连接，该沟槽连接器结构160包括远离沟槽结构150通过子区延伸到有源区110中的至少一个条纹沟槽161，其中该至少一个条纹沟槽161通过非有源柱状沟槽单元129中的至少一个直到它到达多个柱状沟槽单元120中的一个为止。如上面解释的，在实施例中，沿着多个柱状沟槽单元120的每个最外面的一个和隔离沟槽结构150之间的距离，该功率半导体管芯100包括非有源柱状沟槽单元129中的至少一个，并且非有源柱状沟槽单元129中的此至少一个可以由该条纹沟槽161通过。
如在图3中示例性图示的，该连接器结构160可以包括多个这样的条纹沟槽161。例如，该隔离沟槽结构150还展示条纹配置并且沿着第二横向方向Y延伸，其中该连接器结构160的条纹沟槽161垂直于其延伸，即沿着第一横向方向X。例如，该一个或多个条纹沟槽161横向贯穿整个有源区110延伸直到它们与隔离沟槽结构150的另一区段接合为止（例如参考图1），该一个或多个条纹沟槽161可以与沿着第二横向方向Y延伸的隔离沟槽结构150的两个相对部分互连。例如，可以存在对于有源区110的每个单元行的一个条纹沟槽161。在另一实施例中，提供更少的条纹沟槽161，例如针对两个或三个或四个邻近单元行的每组的一个条纹沟槽161。
例如，对于每行有源柱状沟槽单元120，存在沿着第二横向方向Y（例如贯穿整个有源区110）延伸的至少一个控制沟槽121。沿着它们的横向延伸，该控制沟槽121与条纹沟槽161相交，例如它们接合到一个或多个条纹沟槽161中。该一个或多个条纹沟槽161每个可以包括条纹沟槽电极（没有图示），并且包括在控制沟槽121中的控制电极122可以被布置成在控制沟槽121与一个或多个条纹沟槽161相交的位置处与条纹沟槽电极接触。
如上面解释的，根据实施例，在子区中，不存在控制沟槽。因此，在子区内不存在由条纹沟槽161和控制沟槽121形成的梯状配置。例如，在子区内，非有源柱状沟槽单元129的每个场板沟槽127（参考图2）仅被条纹沟槽161中的一个或两个通过，其中在有源区110的剩余部分中，柱状沟槽单元129的每个场板沟槽127（参考图2）被条纹沟槽161中的一个或两个并且被控制沟槽121中的一个或两个通过。
因此，根据上述一个或多个实施例，通过提供包围电连接至前侧负载端子101的最外面的沟道区域区段112的隔离沟槽结构150，至少接近前侧终止区130的泄漏电流降低或者甚至被完全抑制。如上面图示的，该隔离沟槽结构150可以包括可电连接至柱状沟槽单元120的控制电极122的沟槽电极152。本文中还提出一种使控制电极122与隔离沟槽结构150的沟槽电极152连接的具体方式。例如，根据一个或多个实施例，通过在沿着管芯100的不同位置处用插塞1501连接周围的沟槽电极152，通过接触冗余和沿着周围沟槽电极152的控制电极电流分布来减轻单个闭合接触的影响。例如，在有源区110内，不提供用于接触控制电极122的接触插塞（它将延伸通过绝缘层104）。例如，在不存在有源柱状沟槽单元120的有源区110的子区（但例如仅非有源柱状沟槽单元129）中，不提供可以产生降低的QGD电荷的控制沟槽121。
本文中还提出了一种加工功率半导体管芯的方法。该功率半导体管芯被配置成传导在功率半导体管芯的前侧负载端子和后侧负载端子之间的负载电流。该功率半导体管芯包括具有多个柱状沟槽单元的有源区，其中每个柱状沟槽单元都包括：第一导电类型的漂移区域的区段、第二导电类型的沟道区域的区段以及第一导电类型的源极区域的区段，其中该沟道区域区段电连接至前侧负载端子并且使源极区域区段与漂移区域区段隔离；以及在控制沟槽中具有至少一个控制电极的控制区段，其中该控制区段被配置成在沟道区域区段内引起反型沟道以用于负载电流的传导。该功率半导体管芯进一步包括管芯边缘和在该管芯边缘和有源区之间的边缘终止区，所述边缘终止区包括被配置成展示与前侧负载端子的电位不同的电位的前侧区域。该方法包括提供在前侧区域与电连接至前侧负载端子的沟道区域之间布置的隔离沟槽结构。
加工功率半导体管芯的方法的示例性实施例的特征可以对应于上面解释的功率半导体管芯100的示例性实施例的特征。因此，关于方法的示例性实施例，它可以参考前述内容。
在上文中，解释了关于功率半导体管芯以及对应加工方法的实施例。例如，这些半导体管芯基于硅（Si）。因此，单晶半导体区或层或区段（例如部件190、108、111、112、113）能够为单晶Si区或Si层。在其他实施例中，可采用多晶或非晶硅。
然而，应理解的是，半导体管芯能够由适合于制造半导体管芯的任何半导体材料制成。这样的材料的示例在没有对其进行限制的情况下包括以下各项：诸如硅（Si）或锗（Ge）的基本半导体材料、诸如碳化硅（SiC）或硅锗（SiGe）的IV族化合物半导体材料、诸如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化铟镓（InGaPa）、氮化铝镓（AlGaN）、氮化铝铟（AlInN）、氮化铟镓（InGaN）、氮化铝镓铟（AlGaInN）或磷化砷镓铟（InGaAsP）的二元、三元或四元III-V半导体材料、以及诸如碲化镉（CdTe）和汞碲化镉（HgCdTe）的二元或三元II-VI半导体材料，举几个示例。上述半导体材料也被称为“同质结半导体材料”。当组合两个不同的半导体材料时形成异质结半导体材料。异质结半导体材料的示例在没有对其进行限制的情况下包括以下各项：氮化铝镓（AlGaN）-氮化铝镓铟（AlGaInN）、氮化铟镓（InGaN）-氮化铝镓铟（AlGaInN）、氮化铟镓（InGaN）-氮化镓（GaN）、氮化铝镓（AlGaN）-氮化镓（GaN）、氮化铟镓（InGaN）-氮化铝镓（AlGaN）、硅-碳化硅（SixC1-x）以及硅-SiGe异质结半导体材料。针对功率半导体器件应用，当前主要使用Si、SiC、GaAs和GaN材料。
为了容易描述而使用空间相对术语（诸如“在……下面”、“在……以下”、“下”、“在……之上”、“上”等）来解释一个元件相对于第二元件的定位。这些术语旨在除了与在各图中描绘的那些取向不同的取向之外还包括相应设备的不同取向。进一步地，诸如“第一”、“第二”等的术语也被用来描述各种元件、区、区段等，并且也不旨在是限制性的。遍及本描述，相似的术语指的是相似的元件。
如本文中使用的，术语“具有”、“含有”、“包含”、“包括”、“展示”等为开端术语，其指示所声明的元件或特征的存在，但是不排除附加的元件或特征。
考虑到变化和应用的以上范围，应该理解的是，本发明并不被前述描述限制，其也不被附图限制。替代地，本发明仅被所附权利要求和它们的法律等同物限制。

Claims (19)

1.一种功率半导体管芯（100），其被配置成传导在功率半导体管芯（100）的前侧负载端子（101）和后侧负载端子（102）之间的负载电流，并且包括：
- 具有多个柱状沟槽单元（120）的有源区（110），其中每个柱状沟槽单元（120）包括：
- 第一导电类型的漂移区域（111）的区段、第二导电类型的沟道区域（112）的区段以及第一导电类型的源极区域（113）的区段，其中该沟道区域区段（112）电连接至前侧负载端子（101）并且使源极区域区段（113）与漂移区域区段（111）隔离；以及
- 在控制沟槽（121）中具有至少一个控制电极（122）的控制区段，其中该控制区段被配置成在沟道区域区段（112）内引起反型沟道以用于负载电流的传导；
- 管芯边缘（140）；
- 在管芯边缘（140）和有源区（110）之间的边缘终止区（130），所述边缘终止区（130）包括被配置成展示与前侧负载端子（101）的电位不同的电位的前侧区域（131）；
- 布置在前侧区域（131）与电连接至前侧负载端子（101）的沟道区域（112）之间的隔离沟槽结构（150）。
2.根据权利要求1所述的功率半导体管芯（100），其中该隔离沟槽结构（150）包围电连接至前侧负载端子（101）的沟道区域（112）。
3.根据权利要求1或2所述的功率半导体管芯（100），其中在隔离沟槽结构（150）与管芯边缘（140）之间的整个区没有在沟道区域（112）和前侧负载端子（11）之间的任何电连接。
4.根据前述权利要求中的一项所述的功率半导体管芯（100），其中该隔离沟槽结构（150）包括布置成与电连接至前侧负载端子（101）的沟道区域（112）接触的沟槽绝缘体（153）。
5.根据前述权利要求中的一项所述的功率半导体管芯（100），其中该沟道区域（112）和漂移区域（111）之间的过渡形成pn结（114），并且其中该隔离沟槽结构（150）沿着垂直方向（Z）比pn结（114）延伸更远。
6.根据权利要求4和5所述的功率半导体管芯（100），其中该pn结（114）与沟槽绝缘体（153）之间的交叉角（α）在80°至100°的范围内。
7.根据前述权利要求4至6中的一项所述的功率半导体管芯（100），其中在有源区（110）内，该pn结（114）基本上以第一级别水平延伸，并且其中该沟槽绝缘体（153）以在第一级别的90%至150%的范围内的级别与pn结（114）相交。
8.根据前述权利要求中的一项所述的功率半导体管芯（100），其中该沟道区域（112）借助于垂直延伸的沟道区域终止侧壁（1122）终止。
9.根据前述权利要求中的一项所述的功率半导体管芯（100），其中在前侧区域（131）和隔离沟槽结构（150）之间的距离（D）总计达柱状沟槽单元（120）的节距宽度（P）的至少两倍。
10.根据前述权利要求中的一项所述的功率半导体管芯（100），其中该前侧区域（131）是半导体区域，和/或其中该前侧区域（131）展示后侧负载端子（102）的电位。
11.根据前述权利要求中的一项所述的功率半导体管芯（100），其中该隔离沟槽结构（150）包括沟槽电极（152）。
12.根据权利要求11所述的功率半导体管芯（100），其中该沟槽电极（152）与柱状沟槽单元（120）的控制电极（122）中的至少一个或相应地与柱状沟槽单元（120）的至少一个控制电极（122）中的每一个电连接。
13.根据权利要求12所述的功率半导体管芯（100），进一步包括沟槽连接器结构（160），其使沟槽电极（152）与至少一个控制电极（122）或相应地与柱状沟槽单元（120）的至少一个控制电极（122）中的每一个电连接。
14.根据权利要求13所述的功率半导体管芯（100），其中该沟槽连接器结构（160）包括远离隔离沟槽结构（150）延伸到有源区（110）中的至少一个条纹沟槽（161），其中该至少一个条纹沟槽（161）通过至少一个非有源柱状沟槽单元（129）直到它到达多个柱状沟槽单元（120）中的一个为止。
15.根据权利要求14所述的功率半导体管芯（100），其中该至少一个条纹沟槽（161）沿着第一横向方向（X）延伸并且使隔离沟槽结构（150）的两个区段彼此连接。
16.根据权利要求14或15所述的功率半导体管芯（100），其中该柱状沟槽单元（120）的控制沟槽（121）沿着第二横向方向（Y）延伸并且接合到至少一个条纹沟槽（161）中。
17.根据前述权利要求14至16中的一项所述的功率半导体管芯（100），其中该控制区段的控制电极（122）被布置成与至少一个条纹沟槽（161）的条纹沟槽电极（162）接触。
18.根据前述权利要求中的一项所述的功率半导体管芯（100），其中沿着多个柱状沟槽单元（120）的每个最外面的一个与隔离沟槽结构（150）之间的距离，该功率半导体管芯（100）包括至少两个非有源柱状沟槽单元（129）。
19.一种加工功率半导体管芯（100）的方法，该功率半导体管芯（100）被配置成传导在功率半导体管芯（100）的前侧负载端子（101）和后侧负载端子（102）之间的负载电流，并且包括：
- 具有多个柱状沟槽单元（120）的有源区（110），其中每个柱状沟槽单元（120）包括：
- 第一导电类型的漂移区域（111）的区段、第二导电类型的沟道区域（112）的区段以及第一导电类型的源极区域（113），其中该沟道区域区段（112）电连接至前侧负载端子（101）并且使源极区域（113）与漂移区域区段（111）隔离；以及
- 在控制沟槽（121）中具有至少一个控制电极（122）的控制区段，其中该控制区段被配置成在沟道区域区段（112）内引起反型沟道以用于负载电流的传导；
- 管芯边缘（140）；
- 在管芯边缘（140）和有源区（110）之间的边缘终止区（130），所述边缘终止区（130）包括被配置成展示与前侧负载端子（101）的电位不同的电位的前侧区域（131）；
其中该方法包括：
- 提供布置在前侧区域（131）与电连接至前侧负载端子（101）的沟道区域（112）之间的隔离沟槽结构（150）。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019165182A (ja) * 2018-03-20 2019-09-26 株式会社東芝 半導体装置
JP7295052B2 (ja) * 2020-02-28 2023-06-20 株式会社東芝 半導体装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0508407D0 (en) * 2005-04-26 2005-06-01 Ami Semiconductor Belgium Bvba Alignment of trench for MOS
US20050167742A1 (en) * 2001-01-30 2005-08-04 Fairchild Semiconductor Corp. Power semiconductor devices and methods of manufacture
KR20090031221A (ko) * 2007-09-21 2009-03-25 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 고용량 다이오드를 형성하는 방법 및 그 구조
US20090079002A1 (en) * 2007-09-21 2009-03-26 Jaegil Lee Superjunction Structures for Power Devices and Methods of Manufacture
KR20110015788A (ko) * 2009-08-10 2011-02-17 (주) 트리노테크놀로지 트렌치 게이트 구조를 가지는 반도체 소자
US20120326207A1 (en) * 2011-06-08 2012-12-27 Rohm Co., Ltd. Semiconductor device and manufacturing method
US20170117397A1 (en) * 2015-10-22 2017-04-27 Infineon Technologies Ag Power Semiconductor Transistor Having Fully Depleted Channel Region
DE102016107203A1 (de) * 2016-04-19 2017-10-19 Infineon Technologies Austria Ag Leistungshalbleiterbauelementgraben mit Feldplatte und Gateelektrode

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6316806B1 (en) 1999-03-31 2001-11-13 Fairfield Semiconductor Corporation Trench transistor with a self-aligned source
US7084456B2 (en) 1999-05-25 2006-08-01 Advanced Analogic Technologies, Inc. Trench MOSFET with recessed clamping diode using graded doping
WO2010008617A1 (en) 2008-07-15 2010-01-21 Maxpower Semiconductor Inc. Mosfet switch with embedded electrostatic charge
US9337185B2 (en) 2013-12-19 2016-05-10 Infineon Technologies Ag Semiconductor devices
DE102016103384B4 (de) 2016-02-25 2024-02-08 Infineon Technologies Austria Ag Halbleitervorrichtung mit nadelförmigen Feldplattenstrukturen in einem Transistorzellengebiet und in einem inneren Abschlussgebiet

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050167742A1 (en) * 2001-01-30 2005-08-04 Fairchild Semiconductor Corp. Power semiconductor devices and methods of manufacture
GB0508407D0 (en) * 2005-04-26 2005-06-01 Ami Semiconductor Belgium Bvba Alignment of trench for MOS
KR20090031221A (ko) * 2007-09-21 2009-03-25 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 고용량 다이오드를 형성하는 방법 및 그 구조
US20090079002A1 (en) * 2007-09-21 2009-03-26 Jaegil Lee Superjunction Structures for Power Devices and Methods of Manufacture
KR20110015788A (ko) * 2009-08-10 2011-02-17 (주) 트리노테크놀로지 트렌치 게이트 구조를 가지는 반도체 소자
US20120326207A1 (en) * 2011-06-08 2012-12-27 Rohm Co., Ltd. Semiconductor device and manufacturing method
US20170117397A1 (en) * 2015-10-22 2017-04-27 Infineon Technologies Ag Power Semiconductor Transistor Having Fully Depleted Channel Region
DE102016107203A1 (de) * 2016-04-19 2017-10-19 Infineon Technologies Austria Ag Leistungshalbleiterbauelementgraben mit Feldplatte und Gateelektrode

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