CN103311304B - 半导体器件 - Google Patents

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Abstract

本发明涉及半导体器件。本文描述的是垂直功率晶体管的实施例，该垂直功率晶体管具有位于半导体基底的相同侧上的漏端和栅端，并在关断状态中能够耐受高电压，特别是超过100V的电压。

Description

半导体器件
技术领域
本发明的实施例涉及一种半导体器件，特别是一种具有接触在半导体基底的相对侧上的源极区和栅电极的半导体器件。
背景技术
垂直功率晶体管(特别是垂直MOS晶体管，诸如功率MOSFET(金属氧化物半导体场效应晶体管)或功率IGBT(绝缘栅双极晶体管))广泛使用在工业、汽车或消费应用上，诸如功率转换器电路或针对不同类型的负载的负载驱动电路，诸如灯或发动机。垂直功率晶体管包括半导体基底和沿半导体基底的垂直方向延伸的负载路径，使得负载端(源和漏端)位于半导体基底的相对侧上。
通常，垂直MOS晶体管的栅端与源端位于半导体基底的同一侧上。这是因为源极区和栅电极通常位于接近半导体基底的同一侧上的表面区域。然而，存在下述应用：其中，期望在半导体基底的一侧上只有源端(源敷金属)并且在相对侧上有漏端和栅端。例如，在半导体基底的一侧上只有源端对于其中将MOS晶体管用作低侧开关的那些应用来说是有益的，该低侧开关具有与具有低侧供给电势的端子(诸如，地)相连接的源端。该情况下，源敷金属可被直接焊接至接触表面，诸如引线框，该接触表面连接至低侧电势。当低侧电势为地时，引线框可被直接安装至冷却元件而不需在引线框和冷却元件之间提供电绝缘。这提供了MOS晶体管的高效冷却，其中，大部分热量在接近源极区处被消散，以及，因此，在接近源端所处的表面处被耗散。
存在下述需要：提供一种垂直功率晶体管，其具有位于半导体基底的同一侧上的漏和栅端，并能够在关断状态中耐受高电压，特别是超过100V的电压。
发明内容
本发明的一个实施涉及一种半导体器件，该半导体器件包括半导体基底，该半导体基底具有第一表面、与第一表面相对的第二表面、第一区域和在该半导体基底的横向方向上邻接第一区域的第二区域。该半导体器件进一步包括处于第一区域中的具有源极区、基底区、漂移区、漏极区和栅电极的至少一个器件单元。源电极与源极区连接并被布置在第一表面上，以及漏电极与漏极区连接并被布置在第二表面上。第一过孔位于邻近第二区域处，在半导体基底的垂直方向上延伸，与第二区域电绝缘，并与至少一个器件单元的栅电极电连接。栅接触电极被布置在第二表面上并与该过孔电连接。该半导体器件进一步包括处于第二区域中的边缘终止结构，该边缘终止结构包括与漂移区具有相同掺杂类型且在横向方向上邻接漂移区的第一终止区域和具有与第一半导体区域的掺杂类型互补的掺杂类型的第二终止区域。第二终止区域电耦合至源电极，被布置为在横向方向上远离漂移区和漏极区，并被布置为相比于与第一表面的距离更接近于第二表面。
本领域技术人员将在阅读以下详细描述时以及在查看附图时认识到附加特征和优点。
附图说明
现在将参照附图来说明示例。附图用于示意基本原理，从而仅示意了理解基本原理所必需的方面。附图不是按比例绘制的。在附图中，相同的参考标记指代相似的特征。
图1示意了包括半导体基底的第一区域内的至少一个器件单元、半导体基底的第二区域内的边缘终止结构、和连接在栅电极和栅端之间的栅极过孔的半导体器件的垂直横截面视图。
图2示意了根据第一实施例的单元区域的水平横截面视图。
图3示意了根据第二实施例的单元区域的水平横截面视图。
图4示意了图1所示的半导体器件的一个细节。
图5示意了根据第一实施例的具有过孔的半导体器件的水平横截面视图。
图6示意了根据第二实施例的具有栅极过孔的半导体器件的水平横截面视图。
图7示意了在第二区域内具有环形介电层的半导体器件的水平横截面视图。
图8示意了根据另一实施例的在第二区域内具有介电层的半导体器件的水平横截面视图。
图9示意了根据另一实施例的栅极过孔的垂直横截面视图。
图10示意了具有栅极过孔和深源极过孔的半导体器件的垂直横截面视图。
图11示意了图10中所示的结构的修改。
图12示意了根据另一实施例的具有栅极过孔和深源极过孔的半导体器件的水平横截面视图。
图13示意了在第二区域中具有补偿区域的半导体器件的垂直横截面视图。
图14示意了具有带有补偿区域的器件单元的半导体器件的垂直横截面视图。
图15示意了包括具有补偿区域的器件单元、具有补偿区域的第二区域和深源极过孔的半导体器件的垂直横截面视图。
图16示意了根据另一实施例的半导体器件的垂直横截面视图。
图17示意了根据又一实施例的半导体器件的垂直横截面视图。
图18示意了被实现为器件单元的晶体管单元的垂直横截面视图。
具体实施方式
在以下详细描述中，对附图进行了参照，这些附图形成以下详细描述的一部分，且在这些附图中，通过示意示出了在其中可实施本发明的特定实施例。在这一点上，参照所描述的附图的方向，使用了方向性术语，诸如“顶”、“底”、“前”、“后”、“首”、“尾”等。由于实施例的部件能够以多个不同方向定位，因此为了示意的目的使用方向性术语并且这些方向性术语决不进行限制。应当理解，在不背离本发明的范围的前提下，可以利用其它的实施例并且可以进行结构上或逻辑上的改变。因此，以下详细描述不应在限制的意义上采用，且本发明的范围由所附的权利要求限定。应当理解，可以将本文所描述的各个示例性实施例的特征与彼此结合，除非另有特别说明。
图1示意了根据第一实施例的半导体器件的垂直横截面视图。该半导体器件包括具有第一表面101和与第一表面101相对的第二表面102的半导体基底100。半导体基底100包括：第一区域110，其在下文也将被称作内部区域或单元区域；和第二区域120，在半导体基底100的横向方向上邻接第一区域110。下文中，第二区域120也将被称为边缘区域。半导体基底的“垂直方向”是垂直于第一和第二表面101、102的方向，而“横向方向”是平行于第一和第二表面101、102的方向。在图1中，仅示意了单元区域110和边缘区域120的部分。参照下面的说明，边缘区域120可以在水平平面内环绕单元区域110，该水平平面垂直于图1中所示的垂直截平面。
半导体基底100可包括传统的半导体材料，诸如例如，硅(Si)、碳化硅(SiC)、砷化镓(GaAs)等。
半导体器件被实现为晶体管，特别是MOS晶体管，并在单元区域110中包括至少一个晶体管单元11。根据一个实施例，单元区域110包括并联连接的多个晶体管单元11。该至少一个晶体管单元11包括具有第一掺杂类型的漂移区12、具有与第一掺杂类型互补的第二掺杂类型的基底区14、和具有第一掺杂类型的源极区13。基底区14被布置在源极区13和漂移区12之间。漂移区12位于基底区14和漏极区19之间。在具有多个晶体管单元(图1中示意了2个晶体管单元11)的实施例中，个体晶体管单元11共享该漂移区12和该漏极区19。此外，个体晶体管单元11的源极区13和基底区14共同连接至源电极21。通过这样，个体晶体管单元11并联连接在源电极21和连接至漏极区19的漏电极22之间。可选地，个体晶体管单元11的基底区14通过具有第二掺杂类型的接触区17连接至源电极21，该接触区17的掺杂比基底区14的掺杂更高，并且该接触区17在源电极21和基底区14之间提供低电阻。
每个晶体管单元11还包括栅电极15，该栅电极15被布置为邻近基底区14并通过栅极电介质16与基底区14介电绝缘。在图1中所示的实施例中，栅电极15为沟槽电极，其位于沟槽中并沿半导体基底100的垂直方向从源极区13延伸经过基底区14至漂移区12中。栅电极15通过绝缘层18与源电极21电绝缘。通常将具有沟槽电极的晶体管单元称为沟槽晶体管单元。然而，将晶体管单元11实现为沟槽晶体管单元只是示例。个体晶体管单元11也可以被实现为任何其它类型的传统晶体管单元，诸如，在半导体基底100的第一表面101之上具有栅电极的平面晶体管单元(未示出)。
图1的晶体管单元11可以被实现为增强型晶体管的单元或耗尽型晶体管的单元。在增强型晶体管中，当在栅端和源端之间施加非零栅-源电压时，在基底区14中存在导电沟道，而在耗尽型晶体管中，在0V的栅-源电压处已经存在导电沟道。可以通过沿栅电极15的基底区14的掺杂类型和掺杂浓度以及通过栅极电介质16中的(固定)电荷来调整阈值电压，阈值电压是导电沟道确立所处的栅-源电压。
如图1中所示将晶体管单元11实现为MOSFET单元仅是示例。此外，晶体管单元11也可以被实现为JFET(结型FET)单元。在图18中示意了被实现为JFET的晶体管单元的实施例。参照图18，在JFET单元中，栅电极15不与JFET的半导体区域介电绝缘，但电连接至半导体栅极区15”，该半导体栅极区15”被与基底区14互补地掺杂，并邻接基底区14，使得在基极区与基底区14之间形成pn结。在JFET中，基底区14的掺杂类型对应于源极区和漂移区13、12的掺杂类型，其中基底区14的掺杂浓度可以对应于漂移区12的掺杂浓度或者可以更高。
图1的半导体器件被实现为垂直半导体器件，这意味着源电极21和漏电极22之间的负载路径主要在半导体基底100的垂直方向上延伸。在图1中所示的实施例中，源电极21被布置在半导体基底100的第一表面101上，并且源极区和基底区13、14和栅电极15被实现为接近第一表面101，其中源极区13邻接第一表面101。漏电极22被布置在第二表面102上，并且漏极区19邻接第二表面102。基底区14和漏极区19之间的距离(也可以被称为漂移区12的长度)依赖于半导体器件的期望的电压阻挡能力和半导体基底100的半导体材料的类型。依经验法则，当将硅用作半导体材料时，漂移区12的长度约为10μm每100V期望电压阻挡能力。例如，当期望约600V电压阻挡能力时，漂移区12的长度约为60μm。
漂移区12的掺杂浓度例如处于1013cm-3和1017cm-3之间，基底区14的掺杂浓度例如处于1015cm-3和1018cm-3之间，以及源极区和漏极区13、19的掺杂浓度例如处于1018cm-3和1021cm-3之间。
被实现为MOS晶体管的半导体器件可以被实现为增强型晶体管或耗尽型晶体管。在增强型晶体管中，基底区14邻接栅极电介质16，而在耗尽型晶体管中，与源极区13和漂移区12具有相同掺杂类型的沟道区(未示出)沿栅极电介质16且在栅极电介质16和基底区14之间延伸。此外，半导体器件可以被实现为MOSFET或被实现在IGBT中。在MOSFET中，漏极区19与漂移区12具有相同掺杂类型，而在IGBT中，漏极区19被与漂移区12互补地掺杂。IGBT的漏极区(即，也被称为发射极)可以包括发射极短路区，其具有与漏极区的掺杂类型互补的掺杂并从漏电极22延伸穿过漏极区19至漂移区12或至漂移区12中。在图1中以虚线方式示意了一个这样的发射极短路。此外，半导体器件可以被实现为n型MOS晶体管或p型MOS晶体管。在n型MOS晶体管中，源极区13和漂移区12是n型的，而基底区14是p型的。在p型MOS晶体管中，源极区13和漂移区12是p型的，而基底区14是n型的。MOSFET也可以被实现为超结MOSFET，其在漂移区12内具有与漂移区12的掺杂类型互补的掺杂类型的补偿区域。在图14中示意了被实现为超结MOSFET的MOSFET的实施例，并且在下文中说明该实施例。
通过向栅电极15施加合适的驱动电势，可以像传统MOS晶体管那样接通和关断图1的MOS晶体管。然而，不像传统垂直MOS晶体管，只有形成源端S或与源端S连接的源电极21位于第一表面101上，而形成漏端D或与漏端D连接的漏电极22以及形成栅端或与栅端G连接的栅接触电极25位于与第一表面101相对的第二表面102上。半导体器件包括导电过孔24。过孔24在第二表面102上电连接至栅端电极25并延伸穿过半导体基底100至第一表面101。边缘区域120位于栅极过孔24和单元区域110之间。
被实现在第一表面101的区域中的个体晶体管单元11的栅电极15电连接至过孔24。通过与个体晶体管单元11的栅电极15连接的内部栅端15’以及通过连接在内部栅电极15’和过孔24之间的导体23来提供栅电极15和过孔24之间的电连接。通过绝缘层31使导体23与半导体基底100以及源电极21电绝缘。下文中，该导体23将被称为栅导体。
各个晶体管单元11的栅电极15可以以不同的方式连接至内部栅端15’。在图2和3中示意了两个不同的实施例，图2和3中的每一个示意了单元区域110和内部栅端15’的部分的水平横截面视图。
根据图2中所示的第一实施例，各个晶体管单元11具有带有格栅形状的共栅电极15。在该实施例中，内部栅端15’(在图1的实施例中，其也是位于沟槽中的电极)是格栅的一部分。如图2所示将栅电极实现为矩形格栅只是示例。栅电极15也可以利用任何其它格栅形状(诸如六边形格栅的形状或任何其它多边形格栅的形状)加以实现。
根据图3中所示的又一实施例，各个晶体管单元11的栅电极15为延长的电极，其通过被布置在与延长的栅电极15垂直地延伸且与内部栅端15’电连接的沟槽中布置的连接电极15”而与彼此电连接。
内部栅端15’可以包括与栅电极15相同的材料。栅电极15可以利用传统栅电极材料来加以实现，诸如金属或高掺杂多晶半导体材料，诸如多晶硅。导体23包括例如金属或高掺杂多晶半导体材料，诸如多晶硅。
参照图1，在第二区域120中使栅极过孔24与半导体基底100的半导体区域相绝缘的绝缘层26可以是传统绝缘层或介电层，诸如氧化层。根据绝缘层26的所需的介电强度来选择绝缘层26的厚度，其中，所需的介电强度依赖于栅极过孔24的电势和半导体基底100的在邻接绝缘层26的那些区域中的电势之间的最大电压差。由于厚绝缘层26可以导致半导体基底100中的机械应力，因此期望将绝缘层26实现为尽可能薄。然而，这就需要在MOS晶体管的每种操作模式下，过孔24的电势和半导体基底100的在邻接绝缘层26的区域中的电势之间仅存在低电压差。
漏端D和源端S之间的最大电压差依赖于MOS晶体管的电压阻挡能力。该电压差可以高至100V、高至几百V、或者甚至高至1kV或更高。该电压差依赖于当MOS晶体管处于操作时施加在漏端和源端D、S之间的电压。该电压差在当晶体管处于关断状态(被关断)时达到其最大值。栅端G和源端S之间的最大电压差例如处于10V和20V之间。该电压差依赖于MOS晶体管的特定类型，并依赖于在栅电极15处为了控制源极区13和漂移区12之间的基底区14中的导电沟道而需要的电势。例如，在n型增强型晶体管中，栅电极15的电势需要高于源端S处的电势，以接通晶体管，而栅电极15的电势可以对应于源端S处的电势，以关断晶体管。
在图1的半导体器件中，邻接绝缘层26的半导体区域的电势对应于源电势，该源电势是源端S和源电极21的电势。因此，跨越绝缘层26的最大电压对应于栅端G和源端S之间的电压，该电压至多为几十V，即使当半导体器件的电压阻挡能力为几百V时亦如此。因此，栅极过孔24对半导体器件的栅-漏电容没有贡献，该栅-漏电容是漏端D和栅端G之间的电容。在第二区域120中，半导体器件包括边缘终止结构，该边缘终止结构将接近绝缘层26的电势保持处于或接近源电势，并被配置为当半导体器件处于关断状态时耐受漏极区19的电势和接近绝缘层26的区域的电势之间的较高电压差。该边缘终止结构包括具有第一掺杂类型的第一边缘终止区域41，该第一掺杂类型为漂移区12的掺杂类型。在图1的实施例中，第一边缘终止区域41在横向方向上邻接漂移区12。在图1中所示的实施例中，第一边缘终止区域41从第一表面101到达第二表面102。然而，这只是示例。根据另一实施例(未示意)，具有第二掺杂类型的至少一个半导体区域被布置在第一边缘终止区域41与第一和第二表面101、102中的至少一个之间。第一边缘终止区域41的掺杂浓度可以对应于漂移区12的掺杂浓度。然而，根据其它实施例，第一边缘终止区域41的掺杂浓度高于或低于漂移区12的掺杂浓度。
该边缘终止结构进一步包括第二终止区域42，其具有与第一终止区域41的掺杂类型互补的掺杂类型。第二终止区域42被布置为在横向方向上远离漏极区19和漂移区12，被布置为相比于与第一表面101的距离更接近第二表面102，并且电耦合至源电极21。在图1中所示的实施例中，第二终止区域42邻接第二表面102。
参照图1，存在将第二终止区域42电耦合或电连接至源电极21的耦合结构50。在该实施例中，耦合结构50包括耦合区域52，耦合区域52具有与第一终止区域41的第一掺杂类型互补的第二掺杂类型。该耦合区域在第一表面101上连接至源电极21并在第二表面102上连接至连接电极54。可选地，具有第二掺杂类型且比耦合区域52更高掺杂的第一接触区域51位于源电极21和耦合区域52之间第一表面101的区域中。该第一接触区域51用于在源电极21和耦合区域52之间提供欧姆接触。可选地，具有第二掺杂类型且比耦合区域52更高掺杂的第二接触区域53被布置在耦合区域52和连接电极54之间。该第二接触区域53用于在连接电极54和耦合区域52之间提供欧姆接触。连接电极54将耦合区域52和/或可选的第二接触区域53连接至第二终止区域42。可选地，具有第二掺杂类型且比第二终止区域42更高掺杂的第三接触区域55被布置在连接电极54和第二终止区域42之间。该第三接触区域55在连接电极54和第二终止区域42之间提供欧姆接触。根据另一实施例(未示意)，省略了连接电极54并且第二终止区域42通过耦合区域52直接连接至源电极21。
在图1中所示的实施例中，耦合区域52在半导体基底100的横向方向上邻接第二终止区域42。然而，这只是示例。根据又一实施例(未示意)，这些半导体区域是远离的。
在图1的半导体器件中，源电极21包括延伸穿过绝缘层31至第一表面101的过孔21’，过孔21’在第一表面101处连接至耦合区域52和/或第一接触区域51。过孔21’与栅导体23电绝缘。图1示出了过孔21’的垂直横截面视图。在图1中所示的截平面内，过孔21’延伸穿过导体23。然而，源电极21的过孔21’未完全截断导体23。
参照图4，其示意了过孔21’和过孔21’的区域内的栅导体23的水平横截面视图，导体23可以被实现为在水平平面内环绕过孔21’的平面导体。在图4中以虚线方式示意了连接至导体23的过孔24以及绝缘层26的位置。
以下说明图1的半导体器件的操作原理。出于说明的目的，假设半导体器件为n型增强型MOS晶体管。当在栅和源端G、S之间施加高于阈值的正电压以使得在源极区13和漂移区12之间的基底区14中生成导电沟道(反型沟道)时，这种类型的MOS晶体管处于接通状态(被接通)。当栅和源端G、S之间的电压低于MOS晶体管的阈值电压以使得基底区14中的导电沟道被截断时，以及当在漏和源端D、S之间施加正电压时，MOS晶体管处于关断状态(被关断)。当在漏和源端D、S之间施加正电压时以及当MOS晶体管处于关断状态时，基底区14和漂移区12之间的pn结被反向偏置，使得耗尽区(空间电荷区)在pn结处开始在漂移区12中扩展。在边缘区域120中，在第二终止区域42和第一终止区域41之间存在pn结。当MOS晶体管处于关断状态时，耗尽区从该pn结沿半导体基底100的横向方向扩展，这是由于第二终止区域42的电势对应于源电势，而在横向方向上远离该第二终止区域42的漏极区19的电势高于源电势。具有第二终止区域42、耦合结构50和该第一终止区域41的边缘终止结构“保护”邻接绝缘层26的半导体区域免受在漏极区19处出现的高电势影响。当未采取附加措施时，该边缘终止结构的电压阻挡能力除其它的因素外还依赖于第一终止区域41的掺杂浓度以及第二终止区域42和漏极区19之间的距离。
根据一个实施例(在图1中以虚线方式示意)，该边缘终止结构包括每个都沿半导体基底100的垂直方向延伸的介电层61。这些介电层61可以沿半导体基底100的垂直方向从第一表面101延伸至第二表面102。这些介电层61有助于提高该边缘终止结构的电压阻挡能力，使得在给定电压阻挡能力下，当采用介电层61时，可以减小第二终止区域42和漏极区19之间的距离。通过这一点，可以实现节省空间的边缘终止结构。
边缘终止结构邻接单元区域110的“边缘”，单元区域110是在其中实现半导体器件的有源器件区域的区域。边缘终止结构不必须位于半导体基底100的边缘附近。作为代替，可以在同一个半导体基底100中实现具有诸如单元区域110之类的单元区域和诸如边缘区域120之类的边缘区域的多个半导体器件。个体半导体器件通过它们的边缘终止结构和具有绝缘层26的栅极过孔24而与彼此电绝缘。根据一个实施例(未示意)，个体半导体器件可以共享相同源电极21。
参照图5，其示意性地示出了半导体基底100的水平横截面视图，具有绝缘层26的栅极过孔24在水平平面内环绕单元区域110和边缘区域120。在图5中仅示意性地示出了单元区域110和边缘区域120。未示出单元区域110中的晶体管单元和边缘区域120中的边缘终止结构。参照图5，在水平平面内，边缘区域120环绕单元区域110。
图5进一步示出了第二终止区域42的实施例。在该实施例中，第二终止区域42具有矩形环的形状并环绕单元区域110。然而，这只是实施例。第二终止区域42也可以通过位于单元区域110周围边缘区域120内的具有第二掺杂类型的多个分离掺杂部分来加以实现。
在图5中，单元区域110被画为矩形，且栅极过孔24和第二终止区域42被画为矩形环。然而，这只是为了示意的目的。单元区域110也可以被实现为具有椭圆形、圆形或任何类型的多边形形状，而栅极过孔24和第二终止区域42可以利用对应的环形的形状加以实现。
图6示出了以下半导体器件的水平横截面视图，在该半导体器件中，栅极过孔24具有彼此远离地位于边缘区域120周围的多个过孔部分。在该实施例中，栅极过孔部分被嵌入到在水平平面内具有闭合环的形状且环绕单元区域110和边缘区域120的绝缘区域26中。根据另一实施例，该半导体器件只包括图6中所示的栅极过孔部分中的一个。该至少一个栅极过孔部分24被布置在围绕内部区域110和边缘区域120的绝缘层26的任意位置处，诸如拐角处。
参照图7，其示意性地示出了仅单元区域110和边缘区域120的水平横截面视图，可选的介电层61可以在水平平面内具有闭合环的形状，使得这些介电层61环绕单元区域110。在图7中，介电层61被画为矩形环。然而，这只是为了示意的目的。介电层61也可以被实现为椭圆形、圆形或任何类型的多边形环。
参照图8中所示的另一实施例，介电区域61可以从单元区域110沿径向向外延伸，其中这些介电层61和单元区域110的边缘之间的角度不为90°，诸如例如，小于30°。
在图1中仅示意性地示出的栅极过孔24可以以许多不同的方式加以实现。根据一个实施例，栅极过孔24包括金属或高掺杂的多晶半导体材料，诸如多晶硅。根据图9中示意性地示出的一个实施例，栅极过孔24包括单晶半导体材料。可选地，与栅极过孔24具有相同掺杂类型但更高掺杂的接触区域241、242分别将栅极过孔24连接至栅导体23和栅端电极25。绝缘层26可以是均质绝缘层，包括例如氧化物。在半导体基底100内，绝缘层26完全使过孔24与周围的半导体区域绝缘。绝缘区26可以在水平方向上完全地围绕过孔24，或可以包括远离的两个同心环形绝缘层，并且在它们两个之间布置了过孔24。
根据另一选项，半导体过孔24包括核244(以虚线方式示意)，核244包括金属或高掺杂多晶半导体材料，诸如多晶硅。核244有助于减小过孔24的欧姆电阻并可以从第一表面101上的栅导体23延伸至第二表面102上的栅接触电极25。根据另一实施例，核244与第一和/或第二表面101、102远离。
根据图9中所示的另一实施例，绝缘层26包括具有三个层的层堆叠，这三个层即邻接栅极过孔24的第一层261、邻接第一层261的第二层262和邻接第二层262的第三层263。根据一个实施例，第一和第三层261、263是电绝缘层，诸如氧化层，而第二层262可以是导电或电绝缘层或空隙。用于生产如图9中所示的栅极过孔24的工艺可以包括：从第一表面101向(单晶)半导体基底100中蚀刻深沟槽；在沟槽之间留下栅极过孔24；对沟槽的侧壁和底部进行氧化以形成第一和第三层261、263；和利用填充材料来填充残余的沟槽，得到第二层262。首先，沟槽不完全延伸穿过半导体基底100，并且因此，栅极过孔24不完全延伸穿过半导体基底100。最后使半导体基底100变薄或使其从第二表面102回蚀刻，以在第二表面102处露出栅极过孔24。在蚀刻深沟槽之后，可以将例如具有第一导电类型的掺杂剂引入到沟槽侧壁中，以提高过孔24的电导率。可以同时将掺杂剂引入到第一边缘区域41中，以形成横向场终止。在图9中，参考标记243指示可选的沿介电层26的侧壁延伸的更高掺杂的过孔区域，其源于在形成介电层26之前掺杂原子向沟槽侧壁中的注入，以及参考标记44指示沿第一边缘区域41中的介电层的场终止区，其源于掺杂原子向沟槽侧壁中的注入。
图10示意了根据又一实施例的边缘终止结构的垂直横截面视图。在图10中，仅示意了边缘终止结构的部分，即包括第二边缘区域42和栅极过孔24的部分。在本实施例中，耦合结构50包括另一过孔56，在下文中其将被称为深源极过孔。深源极过孔56从第一表面101延伸至第二表面102并在第一表面101上电连接至源极过孔21’以及在第二表面102上电连接至连接电极58。该深源极过孔56与栅极过孔24电绝缘并与第一边缘区域41电绝缘。在图10的实施例中，邻接栅极过孔24的绝缘层26也邻接深源极过孔56并使栅极过孔24与深源极过孔56绝缘。另一个绝缘层57使深源极过孔56与第一终止区域41绝缘。深源极过孔56经由连接电极58和可选的第三接触区域55将源电极21连接至第二终止区域42。在图10的实施例中，深源极过孔56被布置在栅极过孔24和半导体基底100的边缘区域120之间。
图11示意了与图10的实施例不同的另一实施例，不同之处在于：半导体基底100的部分130被布置在邻接栅极过孔24的绝缘层26和邻接深源极过孔56的另一绝缘层57之间。该绝缘层57在半导体基底100内使深源极过孔56与周围的半导体区域完全绝缘。
像栅极过孔24那样，深源极过孔56可以完全围绕内部区域110和边缘区域120，或可以包括被布置在围绕内部区域110和边缘区域120的绝缘层57内的一个或多个深源极过孔部分。
根据图12中所示的另一实施例，栅极过孔24和深源极过孔56交替地沿边缘区域120而布置。图12仅示出了包括栅极过孔24和深源极过孔56的结构的部分。像图5中示意的栅极过孔24那样，具有栅极过孔24和深源极过孔56的结构可以环绕边缘区域120。每个栅极过孔24连接至栅电极15且每个深源极过孔56连接至源电极21。
图13示意了根据另一实施例的边缘终止结构的垂直横截面视图。在图13中，示意了第二终止区域42和第一终止区域41。图13中未示意耦合结构50。前面所说明的任何耦合结构50都可以用在该边缘终止结构中。在图13的实施例中，该边缘终止结构包括具有与第二终止区域42相同的掺杂类型的掺杂半导体区域。下文中，这些半导体区域将被称为补偿区域。补偿区域43可以从第一表面101延伸至第二表面102。这些补偿区域43中的一个可以从第一表面101延伸至第二终止区域42。补偿区域43的掺杂浓度可以对应于第一终止区域41的掺杂浓度，或者可以更高或更低。补偿区域43的掺杂浓度可以在垂直方向上变化。
图14示意了可被实现在单元区域110中的晶体管单元的另一实施例。这些晶体管单元被实现为沟槽晶体管单元且每个都包括漂移区12中的补偿区域12’。补偿区域12’与基底区14具有相同的掺杂类型。补偿区域12’的掺杂浓度可以对应于漂移区12的掺杂浓度，或可以高于或低于漂移区12的掺杂浓度。
前面所说明的每一个器件单元可以与前面所说明的每一个终止结构以及每一个栅极过孔结构相结合。仅为了示意的目的，图15示意了包括具有如图14中所示的补偿区域的晶体管单元、具有如图13中所示的补偿区域43的边缘终止结构和具有如图10中所示的深源极过孔56的耦合结构50的半导体器件的垂直横截面视图。此外，栅极过孔24和深源极过孔56可以被实现为如参照图9所说明的单晶硅半导体区域。在图15中，参考标记561和562指示与深源极过孔56具有相同掺杂类型但更高掺杂的接触区域，以及571、572、573指示与具有前面所说明的层261、262、263的结构类似且使深源极过孔56与第一终止区域41绝缘的绝缘结构的层。这些接触区域561、562用于将深源极过孔56分别连接至源电极21和连接电极54。
参照图15，可以与在面向背离边缘区域120的侧上具有栅极过孔24的沟槽远离地布置从第一表面101到达第二表面102的附加沟槽140。可以利用电介质来填充该附加沟槽140，并且当包括多个相同半导体基底(管芯)的晶片被分成个体半导体基底时，该附加沟槽140可以充当切削截止部(chippingstopper)。
前面所说明的MOS晶体管可以被安装或焊接至具有第一表面101的接触表面和面向接触表面的源电极。在这样的配置中，第一表面101是半导体基底100的下表面，以及第二表面102是半导体基底100的上表面。然后，第二终止区域42位于上表面附近。因此，MOS晶体管可以被称为“源极下终止上”晶体管。
图16示意了根据另一实施例的半导体器件的垂直横截面视图。图16的半导体器件基于图1的半导体器件并且在边缘区域120中包括至少一个介电区域61。该至少一个介电区域61从第一表面101延伸至第二表面102并在水平平面内环绕内部区域110。在图16的实施例中，耦合结构50包括具有第一掺杂类型的耦合区域52，以及可选地包括具有第一掺杂类型且比耦合区域52更高掺杂的第一和第二连接区域51、53。耦合区域52的掺杂浓度可以对应于第一终止区域41的掺杂浓度，或可以高于或低于第一终止区域41的掺杂浓度。
除了第一和第二终止区域41、42外，该边缘终止结构可以包括附加终止区域，诸如图1和16的介电区域61或者图14的补偿区域43。然而，提供介电区域61或补偿区域43仅是示例。也可以采用其它传统终止结构，诸如第二掺杂类型的场环、场板、第二掺杂类型的VLD(横向变掺杂)区域、第二终止区域42和漂移区19之间沿第二表面102的的JTE(结终止延伸)。当然，也可以采用这些终止结构的结合。
图17示意了根据另一个实施例的半导体器件的垂直横截面视图。在本实施例中，省略了源电极过孔21’，并且耦合区域52连接至基底区延伸部58。基底区延伸部58沿第一表面101从基底区14延伸至耦合区域52。基底延伸部58的掺杂类型与基底区14的掺杂类型和耦合区域52的掺杂类型相对应。基底延伸部58的掺杂浓度可以与基底区14的掺杂浓度相对应，但是也可以高于或低于基底区14的掺杂浓度。
为了容易描述，使用诸如“在……下方”、“在……之下”、“下”、“在……上方”、“上”等的空间相对术语来说明一个元件相对于第二元件的定位。除与附图中所示的那些定向不同的定向外，这些术语还意在涵盖器件的不同定向。此外，还使用诸如“第一”、“第二”等的术语来描述各种元件、区、部分等，并且这些术语也不意在限制。在整个描述中，相似的术语指代相似的元件。
如本文所使用的那样，术语“具有”、“包含”、“包括”、“含有”等是指示存在所声明的元件或特征但不排除附加元件或特征的开放式术语。冠词“一”、“一个”和“该”意在包括复数以及单数，除非上下文另有清楚指示。
在想到变型和应用的以上范围的情况下，应当理解，本发明不受以上描述限制，其也不受附图限制。取而代之，本发明仅由以下权利要求及其合法等同物限定。

Claims (20)

1.一种半导体器件，包括：
半导体基底，包括第一表面、与第一表面相对的第二表面、第一区域和在半导体基底的横向方向上邻接第一区域的第二区域；
处于第一区域中的至少一个器件单元，包括源极区、基底区、漂移区、漏极区和栅电极；
与源极区连接并被布置在第一表面上的源电极，与漏极区连接并被布置在第二表面上的漏电极；
第一过孔，在半导体基底的垂直方向上延伸，与第二区域电绝缘，并与至少一个器件单元的栅电极电连接；
栅端电极，被布置在第二表面上并与该第一过孔电连接；
第二区域中的边缘终止结构，该边缘终止结构包括与漂移区具有相同掺杂类型且在横向方向上邻接漂移区的第一终止区域和具有与第一终止区域的掺杂类型互补的掺杂类型的第二终止区域；
其中第二终止区域电耦合至源电极，在横向方向上被布置为远离漂移区和漏极区并被布置为相比于与第一表面的距离更接近于第二表面。
2.如权利要求1所述的半导体器件，其中第二终止区域邻接第二表面。
3.如权利要求1所述的半导体器件，其中第二终止区域通过耦合结构电耦合至源电极，该耦合结构包括：
接触电极，处于第二表面上，电耦合至第二终止区域；和
耦合区域，具有与第二终止区域相同的掺杂类型，在第二表面的区域内电耦合至接触电极并在第一表面的区域内电耦合至源电极。
4.如权利要求3所述的半导体器件，其中具有与耦合区域相同的掺杂类型且比耦合区域更高掺杂的第一接触区域被布置在第一终止区域和接触电极之间，以及其中具有与耦合区域相同的掺杂类型且比耦合区域更高掺杂的第二接触区域被布置在第一终止区域和源电极之间。
5.如权利要求1所述的半导体器件，其中第二终止区域通过耦合结构电耦合至源电极，该耦合结构包括：
接触电极，处于第二表面上并电耦合至第二终止区域；和
第二过孔，在半导体基底的垂直方向上延伸，与第二区域绝缘，在第一表面的区域内电连接至源电极，并在第二表面的区域内电连接至接触电极。
6.如权利要求1所述的半导体器件，其中边缘终止结构进一步包括多个介电区域，该多个介电区域沿半导体基底的垂直方向延伸并在半导体基底的横向方向上位于漂移区和第二终止区域之间。
7.如权利要求6所述的半导体器件，其中至少一个介电区域从第一表面延伸至第二表面。
8.如权利要求6所述的半导体器件，其中至少一个介电区域环绕该第一区域。
9.如权利要求8所述的半导体器件，其中至少一个介电区域从第一表面延伸至第二表面，且其中第二终止区域通过耦合结构电耦合至源电极，该耦合结构包括：
接触电极，处于第二表面上，电耦合至第二终止区域；和
耦合区域，具有与第一终止区域相同的掺杂类型，在第二表面的区域内电耦合至接触电极并在第一表面的区域内耦合至源电极。
10.如权利要求6所述的半导体器件，其中该介电区域从第一区域向外延伸。
11.如权利要求1所述的半导体器件，其中源电极连接至基底区，且其中第二终止区域通过耦合结构电耦合至源电极，该耦合结构包括：
接触电极，处于第二表面上，电耦合至第二终止区域；和
耦合区域，具有与第二终止区域相同的掺杂类型，在第二表面的区域内电耦合至接触电极并在第一表面的区域内耦合至基底延伸部，该基底延伸部在基底区和耦合区域之间沿第一表面延伸。
12.如权利要求1所述的半导体器件，其中边缘终止结构进一步包括多个补偿区域，该补偿区域具有与第一终止区域的掺杂类型互补的掺杂类型，在半导体基底的垂直方向上延伸并在半导体基底的横向方向上位于漂移区和第二终止区域之间。
13.如权利要求12所述的半导体器件，其中至少一个补偿区域从第一表面延伸至第二表面。
14.如权利要求12所述的半导体器件，其中该补偿区域环绕该第一区域或呈桩形。
15.如权利要求1所述的半导体器件，其中该第一过孔环绕第一区域和第二区域。
16.如权利要求1所述的半导体器件，其中从第一表面延伸至第二表面的介电层环绕第一区域和第二区域，且其中第一过孔被布置在介电层中。
17.如权利要求16所述的半导体器件，其中该第一过孔包括在横向方向上远离的至少两个过孔部分。
18.如权利要求17所述的半导体器件，其中该至少两个过孔部分被布置在介电层中。
19.如权利要求1所述的半导体器件，其中至少一个器件单元被实现为MOSFET单元。
20.如权利要求1所述的半导体器件，其中至少一个器件单元被实现为JFET单元。
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