CN103137704A - 包括具有漂移区和漂控区的半导体器件的半导体器件布置 - Google Patents

包括具有漂移区和漂控区的半导体器件的半导体器件布置 Download PDF

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Abstract

本发明涉及包括具有漂移区和漂控区的半导体器件的半导体器件布置。半导体器件包括源区、漏区、体区以及漂移区。在半导体本体中，漂移区被布置在本体与漏极之间且本体被布置在源极与漂移区之间。栅电极邻近于本体且被栅极电介质与本体介电绝缘。漂移控制区邻近于漂移区且被漂移控制区电介质与漂移区介电绝缘。漏电极毗邻漏极。该器件还包括与漏极相同掺杂类型但被更缓慢地掺杂的注入控制区。该注入控制器毗邻漂移控制区电介质，沿着漂移控制器在第一方向上延伸，并且在第一方向上毗邻漏极且在不同于第一方向的第二方向上毗邻注入区。

Description

包括具有漂移区和漂控区的半导体器件的半导体器件布置
技术领域
本发明的实施例涉及包括具有漂移区和漂移控制区的半导体器件的半导体器件布置。
背景技术
相对新类型的功率半导体器件包括具有源区、漏区、体区、漂移区、栅电极和栅极电介质的常规MOSFET（金属氧化物半导体场效应晶体管）拓扑，并且还包括漂移控制区和在漂移区与漂移控制区之间的漂移控制区电介质。可以通过向栅电极施加适当的驱动电位来将半导体器件切换到导通状态或截止状态。
在半导体器件的操作中，漂移控制区被连接到偏置源，其在半导体器件处于导通状态时，使漂移控制区偏置，使得沿着漂移控制区电介质在漂移区中产生导电沟道。该导电沟道是反型沟道或累积沟道（accumulation channel），即取决于漂移区的掺杂类型，并帮助减小半导体器件的导通电阻（on-resistance）。
在半导体器件的截止状态下，空间电荷区（耗尽区）在漂移区和漂移控制区中扩展。当半导体器件从截止状态切换至导通状态时，必须将此耗尽区从漂移区去除。
需要提供一种具有漂移区和漂移控制区的半导体器件，其能够从截止状态快速切换至导通状态并在从截止状态到导通状态的过渡期间具有低损耗。
发明内容
第一实施例涉及具有半导体器件的半导体器件布置。该半导体器件包括源区、漏区、体区以及漂移区。该漂移区被布置在体区与漏区之间，并且该体区被布置在源区与漂移区之间。栅电极邻近于体区且被栅极电介质与体区介电绝缘，并且漂移控制区邻近于漂移区且被漂移控制区电介质与漂移区介电绝缘。该半导体器件还包括与漏区的掺杂类型互补的掺杂类型的注入区、与漏区和注入区电接触的漏电极、以及与漏区相同的掺杂类型但被更缓慢地掺杂的注入控制区。该注入控制区毗邻漂移控制区，沿着漂移控制区在第一方向上延伸，并在第一方向上毗邻漏区且在垂直于第一方向的方向上毗邻注入区。
第二实施例涉及包括半导体器件的半导体器件布置。该半导体器件包括源区、漏区、体区以及漂移区，在半导体本体中，漂移区被布置在体区与漏区之间且体区被布置在源区与漂移区之间、邻近于体区且被栅极电介质与体区介电绝缘的栅电极、邻近于漂移区且被漂移控制区电介质与漂移区介电绝缘的漂移控制区、与漏区的掺杂类型互补的掺杂类型的注入区、与漏区电接触的漏电极、以及与漏区相同掺杂类型但被更缓慢地掺杂的注入控制区。注入控制区毗邻漂移控制区电介质，沿着漂移控制区在第一方向上延伸，并且在第一方向上毗邻漏区和注入区。注入区在与漂移控制区电介质和漂移区之间的界面平行的方向上邻近于漏区。
第三实施例涉及包括半导体器件的半导体器件布置。该半导体器件包括源区、漏区、体区以及漂移区，在半导体本体中，漂移区被布置在体区与漏区之间且体区被布置在源区与漂移区之间、邻近于体区且被栅极电介质与体区介电绝缘的栅电极、邻近于漂移区且被漂移控制区电介质与漂移区介电绝缘的漂移控制区、与漏区的掺杂类型互补的掺杂类型的注入区、与漏区电接触的漏电极、以及与漏区相同掺杂类型但被更缓慢地掺杂的注入控制区。注入控制区毗邻漂移控制区电介质，沿着漂移控制区在第一方向上延伸，毗邻漏区和注入区，并具有与漂移区的掺杂浓度不同的掺杂浓度。
在阅读以下详细描述时和在观看附图时，本领域的技术人员将认识到附加特征和优点。
附图说明
现在将参考附图来解释示例。附图用于说明基本原理，使得仅说明了理解该基本原理所需的方面。附图并不按比例。在图中，相同的参考符号指示类似的特征。
图1图示了包括沟槽栅电极（trench gate electrode）、漏区、漂移控制区、注入区以及注入控制区的半导体器件的垂直横截面视图，并且图示了被耦合到漂移控制区的偏置源。
图2图示了根据第一实施例的偏置源。
图3图示了根据第二实施例的偏置源。
图4图示了包括平面栅电极的半导体器件的垂直横截面视图。
图5图示了根据另外实施例的包括沟槽栅电极的半导体器件的垂直横截面视图。
图6图示了根据另外实施例的包括沟槽栅电极的半导体器件的垂直横截面视图。
图7图示了包括具有纵向漂移区的器件单元（device cell）的半导体器件的水平横截面视图。
图8图示了包括具有六角形漂移区的器件单元的半导体器件的水平横截面视图。
图9图示了根据第一实施例的纵向漂移区的垂直横截面视图。
图10图示了根据第二实施例的纵向漂移区的垂直横截面视图。
包括图11A和11B的图11图示了注入区和注入控制区的工作原理。
图12图示了图1图示的注入区和注入控制区的修改。
包括图13A至13D的图13图示了根据第二实施例的注入区和注入控制区。
包括图14A至14C的图14图示了根据第三实施例的注入区和注入控制区。
包括图15A和15B的图15图示了根据第四实施例的注入区和注入控制区。
包括图16A和16B的图16图示了根据第五实施例的注入区和注入控制区。
具体实施方式
在以下详细描述中，对形成其一部分的附图进行参考，并且在附图中以图示的方式示出了其中可以实施本发明的具体实施例。在这方面，参考所描述的图的取向来使用方向术语，诸如“上”、“下”、“前”、“后”、“正面（leading）”、“背面（trailing）”等。由于可以使实施例的部件以许多不同的取向定位，所以出于图示的目的使用方向术语且其绝不是限制性的。应理解的是在不脱离本发明的范围的情况下，可以利用其他实施例，并且可以进行结构或逻辑改变。因此，不应以限制性意义来理解以下详细描述，并且由所附权利要求书来限定本发明的范围。应理解的是除非另外说明，可以将本文所述的各种示例性实施例的特征相互组合。
图1图示了根据第一实施例的半导体器件布置。该半导体器件布置包括半导体器件。该半导体器件被实现为MOSFET，具体地实现为图1的实施例中的垂直MOSFET。参考图1，垂直MOSFET是如下MOSFET，其中电流流动方向对应于其中实现了MOSFET的有源器件区的半导体本体100的垂直方向。半导体本体100的“垂直方向”是垂直于半导体本体100的第一表面101的方向。图1示出了MOSFET的垂直横截面视图，或者更确切地说，半导体本体100的垂直横截面视图。然而，下文中解释的基本工作原理不限于垂直MOSFET，而且还适用于其中电流流动方向对应于半导体本体的横向方向的横向MOSFET。
参考图1，MOSFET包括漂移区11、体区12、源区13以及漏区15。源区和漏区13、15在电流流动方向上远离地布置，该电流流动方向在本实施例中是半导体的垂直方向。体区12被布置在源区13与漂移区12之间，并且漂移区11被布置在体区12与漏区15之间。漏区15被电连接到漏电极16，其形成或被连接到漏极端子D（在图1中仅示意性地示出）。源区13和体区12被电连接到源电极14，其形成或其被连接到源极端子S。
漂移区11、体区12、源区13以及漏区15形成MOSFET的有源器件区并在半导体本体100中实现。有源器件区是根据一个实施例的单晶半导体区。漏电极16可以包括例如高度掺杂单晶半导体衬底、多晶半导体材料、硅化物或金属。源电极14可以包括多晶半导体材料、硅化物或金属。
MOSFET还包括栅电极17，其从源区13通过体区12延伸至或进入漂移区11。栅电极17被栅极电介质18与这些半导体区介电绝缘，并被连接到栅极端子G。栅极电介质18可以是常规栅极电介质，并且包括例如氧化物、氮化物或高k电介质。
可以将MOSFET实现为n型MOSFET或p型MOSFET。在n型MOSFET中，源区13和漏区15是n掺杂的，而体区12是p掺杂的。在p型MOFSET中，源区13和漏区15是p掺杂的，而体区12是n掺杂的。源区和漏区13、15的掺杂浓度例如在5E17 cm-3和1E21 cm-3之间的范围内。体区53的掺杂浓度在例如5E16cm-3和5E18 cm-3之间的范围内。
可以将MOSFET实现为增强（常关（normally-off））MOSFET或实现为耗尽（常开（normally-on））MOSFET。在增强MOSFET中，体区12延伸至栅极电介质18。在耗尽MOSFET中，至少沿着栅极电介质18的体区12包括与源区13相同掺杂类型的沟道区19（在图1中沿着栅电极17的一侧用虚线图示）。
在图1中所示的MOFSET类型中，漂移区11可以具有与源区13和漏区15相同的掺杂类型，但是还可以被与源区13和漏区15互补地掺杂，其中，下文中将解释的电介质层21与MOSFET的沟道区之间的漂移区11的至少一段可以具有与源区13相同的掺杂类型。MOSFET的“沟道区”是沿着栅极电介质18的体区13的区域，其中，栅电极17控制导电沟道。漂移区11的掺杂浓度例如在1E12 cm-3和1E15 cm-3之间的范围内。
参考图1，MOSFET还包括被电介质层21与漂移区11介电绝缘的漂移控制区31。下面将把电介质层21称为漂移控制区电介质21。漂移控制区电介质21在电流流动方向上延伸。因此，在图1所示的实施例中，漂移控制区电介质21是在半导体本体100的垂直方向是延伸的垂直电介质层。漂移控制区31被配置成在MOSFET处于导通状态时沿着漂移控制区电介质21在漂移区11中产生导电沟道。此导电沟道帮助减小MOSFET的导通电阻。当向栅极端子G施加沿着栅极电介质18在源区13与漂移区11之间的体区12中感应导电沟道时，并且当在漏极与源极端子D、S之间施加电压时，比如常规MOSFET的MOSFET处于导通状态。例如，在n型增强MOSFET中，将在栅极端子G与源极端子S之间施加的电压是正电压，并且将在漏极端子D与源极端子S之间施加的电压是正电压，以便使MOSFET处于导通状态。当漂移区11具有与源区和漏区13、15相同的掺杂类型时，沿着栅极控制区电介质21的导电沟道是累积沟道，并且当漂移区11被与这些源区和漏区13、15互补地掺杂时，导电沟道是反型沟道。
所述半导体器件布置还包括被耦合到漂移控制区31的偏置源40。偏置源40被配置成使漂移控制区31偏置，使得当MOSFET处于导通状态时，沿着栅极控制区电介质21在漂移区11中产生导电沟道。在具有n型MOSFET的布置中，偏置源40被配置成对漂移控制区31充电，使得当MOFSET处于导通状态时，漂移控制区31呈现比漂移区11的电位高的电位。在这种情况下，沿着漂移控制区电介质21在漂移区11中产生电子沟道（作为累积或反型沟道，取决于漂移区11的掺杂类型）。在具有p型MOSFET的布置中，偏置源40被配置成对漂移控制区31充电，使得漂移控制区31呈现比漂移区11的电位低的电位。可以以许多不同的方式来实现偏置源40。在图2和3中图示了两个可能示例。
参考图2，可以将偏置源40连接到栅极端子G且其可以包括连接在栅极端子G与漂移控制区31之间的整流器元件41，诸如二极管。图1所示的二极管的极性适用于n型MOSFET，其中，当MOFSET处于导通状态时，栅极端子具有比源区和体区13、12高的电位。在本实施例中，每当通过栅极驱动电路DRV（在图2中用虚线示出）对漂移控制区31充电时，栅极端子处的电位就高于（在n型MOSFET中）或低于（在p型MOSFET中）漂移控制区31的电位。
根据另一实施例（未示出），漂移控制区31例如经由电极34和可选半导体区33被连接到栅极端子G。在本实施例中，被连接到栅极端子并被配置成通过分别向栅极端子G和栅电极17施加适当驱动电位来将MOSFET接通和关断的栅极驱动电路DRV还充当偏置源，其每当MOSFET被接通时使漂移控制区31偏置。
在图3所示的实施例中，偏置源包括诸如耗尽MOSFET的耗尽晶体管43。耗尽晶体管43包括连接在MOSFET的漏极端子D和漂移控制区31与控制端子（栅极端子）之间的负载路径（漏极-源极路径）。控制端子被连接到用于参考电位的端子，诸如，例如源极端子S。在此偏置电路40中，耗尽晶体管43通过漏极端子D对漂移控制区31进行充电，直至漂移控制区31与参考端子（图3的实施例中的源极端子S）之间的电压对应于耗尽晶体管43的夹断电压。
参考图1至3，偏置电路40还可以包括耦合在漂移控制区31与用于参考电位的端子、诸如源极端子S之间的电容元件42，诸如电容器。该电容元件42用于在MOSFET处于截止状态时存储来自漂移控制区31的载流子（charge carrier）。在漂移控制区31中需要这些载流子以便在MOFSET处于导通状态时控制（产生）沿着漂移控制区电介质21的漂移区11的导电沟道。这将在下文中更详细地解释。在MOSFET的截止时段期间将电荷存储在电容器42中并在MOSEFT被接通时从电容器42提供这些电荷帮助减少开关损耗，该开关损耗特别是在高开关频率下是个问题。
此外，所述半导体器件布置可以包括连接在漏区15与漂移控制区31的漏极侧端之间的整流器元件44，诸如二极管。漂移控制区31在MOSFET的电流流动方向上沿着漂移区11延伸。漂移控制区31的“漏极侧端”是朝着MOSFET的漏区15（或漏电极16）定位的端。因此，漂移区31的“源极侧端”是朝着MOSFET的源区13（或源电极14）定位的端。可选地，整流器44被连接至连接区32，其具有与源区和漏区13、15相同的掺杂类型，使得连接区32在n型MOSFET中是n掺杂的且在p型MOSFET中是p掺杂的。连接区32具有比漂移控制区31高的掺杂浓度。连接区32的掺杂浓度例如在10E18 cm-3和10E21 cm-3之间的范围内。
MOSFET还可以包括与MOSFET的源区和漏区13、15互补地掺杂并在漂移控制区31的源极侧端处与漂移控制区31毗邻的半导体区33。在n型MOSFET中，半导体区33是p掺杂的，并且在p型MOSFET中，半导体区33是n掺杂的。偏置源40经由此可选半导体区33连接到漂移控制区31。参考图1至3，可以将偏置源40连接到接触电极34，该接触电极分别被连接到漂移控制区31或可选半导体区33。为了将漂移控制区31或可选半导体区33电连接至接触电极34，漂移控制区31或可选半导体区33分别地可以包括分别与漂移控制区31或可选半导体区33相同掺杂类型的更高度掺杂的接触区（未示出）。此接触区被接触电极34接触。
漂移控制区31的掺杂浓度可以对应于漂移区11的掺杂浓度。漂移控制区31的掺杂类型可以对应于漂移区11的掺杂类型，或者可以与漂移区11的掺杂类型互补。根据一个实施例，漂移控制区31和漂移区11是本征（intrinsic）的。
现在解释图1至3的半导体器件布置的基本工作原理。出于解释目的，假设MOSFET是具有n掺杂漂移区11的n型增强MOSFET，并且漂移控制区31具有与漂移区11相同的掺杂类型。在这种情况下，偏置源40被配置成当MOSFET处于导通状态时使漂移控制区31偏置以相对于源极端子S的电位（源电位）具有正电位。当施加于栅极端子G的驱动电位在源区13与漂移区11之间的体区12中产生导电沟道时，以及当在漏极与源极端子D、S之间施加正电压时，MOSFET处于导通状态。在导通状态下，具有比漂移区11高的电位的漂移控制区31沿着漂移控制区电介质21在漂移区11中产生累积沟道。与没有漂移控制区的MOSFET相比，此累积沟道显著地减小了MOSFET的导通电阻。当漂移区11被与源区和漏区13、15互补地掺杂时，漂移控制区31沿着漂移控制区电介质21在漂移区11中产生反型沟道。
当体区12中的沿着栅极电介质18的沟道被中断时，MOSFET处于截止状态。在这种情况下，耗尽区在体区12与漂移区11之间的pn结处开始的漂移区11中扩展。在漂移区11中扩展的耗尽区使耗尽区也在漂移控制区31中扩展，类似于漂移区11，该漂移控制区31可以包括单晶半导体材料。借助于在漂移区11中扩展的耗尽区和在漂移控制区31中扩展的耗尽区，限制了跨漂移控制区电介质21的电压。
在MOSFET的截止状态下，电容存储元件42用于在MOSFET处于其导通状态时存储在漂移控制区31中要求的电荷。这些电荷在n型MOSFET中是正电荷且可以由半导体区33提供。可以将电容存储元件42部分地或完全地集成在漂移控制区31或可选半导体区33中。
整流器元件44允许在漂移控制区31中热产生的载流子流向漏区15，以便防止漂移控制区31的电位以不受控制的方式增加。整流器元件44因此作为限压元件操作，该限压元件限制漂移控制区31和漏电极16的电位之间的电压差。此整流器元件44被连接起来，使得在MOSFET的导通状态下，漂移控制区31可以呈现比漏极端子D处的电位高的电位。
可以用蜂窝式结构来实现MOSFET，并且其可以包括并联连接的多个晶体管单元。每个晶体管单元包括源区13、体区12、漂移区11、漏区15、栅电极17、栅极电介质18、漂移控制区电介质21和漂移控制区31，其中，这些器件区中的每一个可以被两个或更多晶体管单元共享。在图1至3中，用实线图示了两个晶体管单元，这两个晶体管单元共同地具有一个栅电极17和一个漏区11。在这些图中用虚线图示了其他晶体管单元。单独的晶体管单元通过使它们的源区13被连接到公共源极端子S、通过使它们的漏区15连接到公共漏极端子D并通过使它们的栅电极17连接到公共栅极端子G而并联地连接。
在图1至3所示的示例中，栅电极17是布置在半导体本体100的沟槽中的沟槽电极，该沟槽在半导体本体100的垂直方向上从第一表面101延伸。然而，这仅仅是示例。还可以将栅电极17实现为半导体本体100的第一表面101之上的平面电极。
在图4中图示了用平面栅电极27实现的MOSFET的实施例。虽然在具有沟槽电极的MOSFET中，诸如图1至3所示的MOSFET，栅电极17和栅极电介质18在半导体本体100的垂直方向上延伸，使得在导通状态下，体区12中的导电沟道还在垂直方向上延伸，当栅电极17被实现为诸如图4所示的平面电极时，栅电极17和栅极电介质18在半导体本体100的水平方向上延伸。在这种情况下，漂移区11的段延伸到半导体本体100的第一表面101。
图5图示了具有另一栅电极结构的MOSFET的垂直横截面视图。在本实施例中，栅电极17被实现为漂移控制区31之上的沟槽电极。
图6图示了根据另外实施例的MOSFET的垂直横截面视图。在本实施例中，漂移控制区31或可选半导体区33毗邻栅电极17。在本实施例中，栅电极17包括单晶半导体材料。根据一个实施例，栅电极17的掺杂类型和掺杂浓度对应于漂移控制区31的掺杂类型和掺杂浓度。在本实施例中，栅电极17和漂移控制区31是由相同掺杂类型和掺杂浓度的邻近单晶半导体区形成的。在这种情况下，栅电极17是邻近于体区12的半导体区且漂移控制区31是邻近于漂移区11的半导体区。
根据另外的实施例，栅电极17具有与体区12相同的掺杂类型，其可以与漂移控制区31的掺杂类型互补。栅电极17的掺杂浓度可以对应于体区12的掺杂浓度。换言之，栅电极17的掺杂浓度可以对应于先前所解释的可选半导体区33的掺杂浓度。在这种情况下可以省略此半导体区33。
栅电极17用于控制体区12中的导电沟道，并且被栅极电介质18与体区12介电绝缘。图6的半导体器件的工作原理对应于图1至5的半导体器件的工作原理，差别在于在图6的半导体器件中，在器件被接通时通过栅电极17对漂移控制区31充电，并且通过栅电极17进行放电。所需的电荷是由栅极驱动电路提供的。相互毗邻的漂移控制区电介质21和栅极电介质18可以由一个电介质层形成，其在图6的实施例中是垂直电介质层。
在作为与半导体本体100的第一表面101平行的的平面的水平平面中，可以用许多不同的方式来实现单独的晶体管单元。在图7和8中图示了两个可能的实现。图7和8示出了切割通过根据图1至6的MOSFET的漂移区11、漂移控制区电介质21和漂移控制区31的剖面A-A中的半导体本体100的水平横截面视图。
参考图7，单独晶体管单元的漂移区11可以在水平平面中具有纵向（条）形状。一个漂移控制区31可以围绕单独的漂移区11。根据另外的实施例（在图7中用虚线示出），存在具有纵向形状的多个漂移控制区31，每个漂移控制区31在纵向端处被其他电介质层22终止。
参考图8，单独晶体管单元的漂移区11可以具有六角形形状。然而，还可以用其他形状来实现漂移区11，诸如椭圆形、矩形、八角形或还有其他多边形状。
参考图9，在具有纵向漂移区11的MOSFET中，可以经由第一表面101将整流器元件44连接到漂移控制区31。图9图示了图1所示的垂直剖面C-C中的一个漂移控制区31的垂直横截面视图。在本实施例中，漏电极16也被布置在漂移控制区31下面，但是被其他电介质层23与漂移控制区31介电绝缘。因此，漂移控制区31被布置在“电介质阱（dielectric well）”中，其包括漂移控制区电介质21（在图9中未示出）、在漂移控制区电介质21的纵向端处的电介质22（其中，在图9中仅图示了一个纵向端）和在其底部处的其他电介质层23。整流器元件44被连接在漏电极16与其他连接区34之间。其他连接区34具有与连接区23相同的掺杂类型，并且沿着纵向端处的电介质层22从第一表面101延伸至连接区23，从而将整流器元件连接至MOSFET的漏极侧端处的连接区23。可选半导体区33远离垂直连接区34。
根据图10所示的另外实施例，整流器元件44被连接在第一表面101处的接触区45与垂直连接区34之间。接触区45位于半导体本体100的边缘区域中。半导体本体100的边缘区是毗邻半导体本体100的垂直边缘103的区域。垂直边缘103在水平方向上终止半导体本体100。在本实施例中，其他电介质层23未延伸至垂直边缘，使得漏电极16与接触区45位于其中的边缘区域接触。
参考先前所提供的解释，当MOSFET处于导通状态时，沿着漂移控制区电介质21在漂移区11中产生导电沟道。为此，使漂移控制区31偏置，使得漂移控制区31的电位在n型MOSFET中在漂移区11的电位之上且在p型MOSFET中在漂移区11的电位之下。沿着漂移控制区电介质21产生导电沟道所需的漂移控制区31与漂移区11的电位之间的电压差取决于漂移控制区电介质21的厚度。此厚度例如在10nm和200nm之间的范围内。根据漂移区11的长度和负载电流，半导体器件的导通状态下的跨漂移区11的电压降例如在0.1V和3V之间的范围内。漂移区11的“长度”是在电流流动方向上的漂移区11的尺寸。
当半导体器件处于截止状态时，在漏极与源极端子D、S之间施加的电压主要跨漂移区11而下降。根据半导体器件的电压阻挡能力，此电压降可以高达几百伏。当半导体器件从截止状态切换到导通状态时，必须将耗尽区从漂移区11去除，使得漂移区11的电位减小。当将耗尽区从漂移区11去除时，漂移区11的电位首先在接近于体区12与漂移区11之间的pn结的区域中减小，并且随后在更接近于漂移区11的漏极侧端的区域中也减小。因此，当漂移控制区31被偏置时，首先在接近于体区12的区域中形成沿着漂移区控制电介质21的导电沟道。当电流在已沿着漂移控制区电介质21到漏区15的整个长度形成导电沟道之前流过漂移区11时，在漂移区11的其中不存在沿着漂移控制区电介质21的导电沟道的那些区域中可能发生高电压降。此电压降可能具有这样的效果，漂移控制区31的电位与漂移区11的电位之间的电压差并未高到足以沿着漂移控制区电介质21产生导电沟道，使得半导体器件不能被完全接通，这意味着器件不能达到其最小导通电阻。当器件处于导通状态时，半导体器件的导通电阻是源区和漏区13、15之间的电阻。当存在流过器件的高电流、使得跨漂移区11存在高电压降时，也可能发生此问题。即使在低负载电流下，此效果也导致接通之后的导通电阻的缓慢减小并因此引起增加的开关损耗。
为了使半导体器件从截止状态到导通状态的过渡加速，具体地以便在半导体器件已经被接通时减小漂移区11的漏极侧区域中的电位，半导体器件包括注入区50和注入控制区60。可以以如下文将解释的许多不同方式来实现注入区50和注入控制区60。
在图1中图示了并且还在图11A和11B中更详细地图示出注入区和注入控制区的第一实施例。图11A和11B还示出了图1的半导体器件的垂直横截面视图，其中，在图11A和11B中，仅详细地图示了半导体器件的漏极侧端处的器件结构。
注入区50被布置在漂移区11与漏电极16之间。根据一个实施例，注入区50毗邻漏电极16。在这种情况下，注入区50在漏电极16包括诸如金属、硅化物的导电材料或诸如多晶硅的高度掺杂多晶材料时被电连接到漏电极16，或者注入区50在漏电极16是具有比注入区50的掺杂浓度高的掺杂浓度的高度掺杂单晶半导体衬底时经由pn结被连接到漏电极16。
根据其他实施例，注入区50不毗邻漏电极16，而是经由漏区15或另一高度掺杂n型半导体区被耦合到漏电极16。根据一个实施例，漏电极16与注入区50之间的此n型半导体区是扩散区，并且漏电极16包括高度掺杂多晶材料。在这种情况下，将注入区50耦合到漏电极16的n型半导体区可以是源自掺杂剂原子（dopant atom）从漏电极16到注入区50中的扩散的半导体区。
注入区50具有与源区和漏区13、15的掺杂类型互补的掺杂类型，使得在n型MOSFET中，注入区50是p掺杂的，而在p型MOSFET中，注入区50是n掺杂的。仅仅出于图示和说明目的，假设MOSFET是具有p型注入区50的n型MOSFET。注入区50的掺杂浓度例如在1E14cm-3和1E21cm-3之间。注入控制区60毗邻漂移控制区电介质21并沿着漂移控制器电介质21在第一方向x上延伸。在图1及11A和11B所示的实施例中，第一方向x对应于半导体本体100的垂直方向。注入控制区60在第一方向x上毗邻漏区15并在不同于第一方向x的第二方向y上毗邻注入区50。在图11A和11B所示的实施例中，注入控制区60在第二方向y上布置在漂移控制区电介质21与注入区50之间。在本实施例中，第二方向y垂直于第一方向x且分别对应于半导体本体100或漂移区的第一水平方向。该第一水平方向分别垂直于漂移控制区电介质21或垂直于在漂移控制区电介质21与漂移区11之间的界面。根据一个实施例，漏区15也毗邻漂移控制区电介质21。
现在参考图11A和11B来解释注入区50和注入控制区60的工作原理。参考图11A，出于说明目的，假设半导体器件已被接通，使得载流子从源区13通过体区12（两者都在图11A和11B中的视图之外）及漂移区11和注入控制区60流到漏区15。然而，在漂移区11的漏极侧端处，漂移控制区31与漂移区11之间的电压差在阈值电压以下，该阈值电压是在漂移区11的此区域中沿着漂移控制区电介质21产生导电沟道所需的。在图11A中，示意性地图示了载流子（在本实施例中为电子）通过漂移区11到漏区15的流动。图11A中的短划线和点线示意性地图示了漂移区11中的边界。在此边界之上，这意味着在体区12（图11A中未示出）与此边界之间，沿着漂移控制区电介质21存在导电沟道，使得载流子在此导电沟道中沿着漂移控制区电介质21流动。此导电沟道具有比漂移区11低得多的低电阻，使得在边界之上的此区域中几乎没有载流子在远离漂移控制区电介质21的漂移区11中流动。在此边界下面，这意味着在其中沿着漂移控制区电介质21不存在导电沟道的漂移区11的漏极侧端处，载流子流过远离漂移控制区电介质21的漂移区11，并且还流过远离漂移控制区电介质21的注入控制区60。注入控制区60的掺杂浓度使得流过注入控制区60的载流子沿着注入控制区60引起电压降Vinj。根据一个实施例，注入控制区60的掺杂浓度在1E12cm-3和5E15cm-3之间。当此电压降Vinj在阈值电压之上时，该阈值电压在半导体本体100的半导体材料为硅时为约0.6V，邻近注入区50开始向漂移区11中注入载流子。在n型MOSFE中作为p型载流子的这些载流子帮助减小漂移区11的漏极侧端处的电位，使得可以产生沿着漂移控制区电介质21的整个长度的导电沟道。当存在沿着漂移控制区电介质21的导电沟道时，载流子沿着漂移控制区电介质21通过漂移区11的漏极侧端和注入控制区60流到漏区15，使得注入控制区60被“绕过”。在导电沟道中流过注入控制区60的载流子在注入控制区60中引起比流过注入控制区60的“体积”的载流子低的电压降。调整注入控制区60的长度和掺杂浓度，使得流过导电沟道的载流子引起比阈值电压低的注入控制区60中的电压降，使得注入区50在半导体器件已完全被接通之后停止向漂移区11中注入载流子。如果注入区50将继续向漂移区11中注入载流子直至半导体器件再次被关断，则将必须从漂移区11去除这些载流子以便将半导体器件关断。此去除花费时间，这将增加从导通状态至截止状态的过渡时间并将增加开关损耗。此外，在跨漂移区11的电压已增加（由于将器件关断）时去除这些载流子引起损耗。
可选地，该半导体器件包括布置在漂移区11与注入控制区60和注入区50之间的场截止区（field-stop region）71。场截止区71的掺杂浓度高于漂移区11的掺杂浓度。场截止区71的掺杂浓度例如在1E14 cm-3和1E17cm-3之间。与在图11A和11B中图示的不同，场截止层71可以延伸至注入控制区60中，在注入区50的旁边。
图12示意性地图示了注入区50和注入控制区60的另外实施例。在本实施例中，注入区50具有两个不同掺杂的部分，即毗邻漏电极16的较高掺杂接触段52和毗邻注入控制区60的较低掺杂段51。较高掺杂接触段52的掺杂浓度例如在1E18cm-3和1E21cm-3之间。此外，在本实施例中，注入控制区60被布置在漏区15与注入区50之间。
图13A至13D图示了注入区50和注入控制区60的另外实施例。图13A图示了注入区50和注入控制区60的透视剖面视图。图13B图示了延伸通过漏区15和注入区50的剖面D-D中的水平横截面视图，在图13C和13D中分别示出了延伸通过漏区15和注入区50的两个不同剖面E-E和F-F中的垂直横截面视图。
在图13A至13D中所示的实施例中，其中注入控制区60沿着漂移控制区电介质21延伸的第一方向x再次地是半导体本体100的垂直方向x，此垂直方向对应于半导体器件的主电流流动方向。注入控制区60毗邻注入区50的第二方向y对应于、再次地垂直于第一方向x且对应于半导体本体100的第二水平方向。此第二水平方向y分别平行于漂移控制区电介质21或漂移控制区电介质21与漂移区11之间的界面。此外，当漂移区11被实现为纵向（条状）漂移区时，第二方向y对应于漂移区11的纵向方向。注入区50和注入控制区60的每个沿着两个漂移控制区电介质21之间的漂移区11的宽度延伸。漂移区11的宽度是两个相邻漂移控制区电介质21之间的漂移区11的尺寸。漏区15还可以沿着两个漂移控制区电介质21之间的漂移区11的宽度延伸。然而，还可能实现漏区15，使得其仅与漂移控制区电介质21相邻地布置，但是并不完全在两个漂移控制区电介质21之间延伸。
参考图13D，注入控制区60再次在第一方向x上被布置在漂移区11与漏区15之间，使得注入控制区60在此第一方向x上毗邻漏区15。
在图13A和13B中，短划线图示了如下实施例，其中注入控制区60的段被布置在注入区50与漏区15之间。这类似于图12所示的实施例。参考图13A和13B，可以在漏区11的纵向方向上交替地布置多个漏区15和注入区50。
图14A至14C图示了注入区50和注入控制区60的另外实施例。图14A图示了注入区50和注入控制区60的透视剖面视图，图14B图示了注入区50和漏区15的水平横截面视图，并且图14C示出了注入区50和注入控制区60的垂直横截面视图。
在本实施例中，注入控制区60的第一方向x对应于第二水平方向（漂移区11的纵向方向）且第二方向y对应于半导体本体100的垂直方向。参考图14C，来自漂移区11的载流子首先在垂直方向上流入注入控制区60中，并且在注入控制区60中然后在纵向方向（对应于第一方向x）上流入漏区15中并引起注入控制区60中的电压降。此电压降使载流子（在本实施例中为p型载流子）被注入到漏区11中。大多数载流子是在注入区50的中间注入的。注入区50的“中间”是漏区15的两段之间的在第一方向上的中间。这些载流子通过注入控制区60和可选场截止层71被注入到漂移区11中。根据一个实施例，在第一方向x上的注入区50的尺寸为2μm或更多。
图15A和15B图示了注入区50和注入控制区60的另外实施例。图15A图示了这些器件区50、60和漏区15的透视剖面视图，并且图15B示出了漏区15和注入区50的水平横截面视图。在本实施例中，其中漏区15毗邻注入控制区60的第一方向x和其中注入区50毗邻注入控制区60的第二方向y不是不同的，而是相等的且对应于漂移区11的垂直方向。其中注入区50邻近于漏区15的方向对应于第二水平方向。从注入区50向漂移区11中注入载流子的机制与参考图14A至14C所解释的相同。
图16A和16B图示了注入区50和注入控制区60的另外实施例。本实施例是图13A至13D和14A至14C所示的实施例的组合。在本实施例中，注入控制区60被布置在漏区15和注入区50之上，其中，漏区15的垂直尺寸低于注入区50的垂直尺寸。在本实施例中，存在注入区50与注入控制区60之间的水平界面以及垂直界面。在注入控制区60中流动的载流子可以引起沿着水平界面以及沿着垂直界面的电压。这些电压降相加，使得注入区50开始在总电压降足够高（在硅中超过0.6V）时开始注入。
诸如“下面”、“之下”、“下”、“之上”、“上”等空间相对术语是为了易于描述而使用的以解释一个元件相对于第二元件的定位。这些术语意图涵盖除了与在图中描述的那些不同的取向之外的器件的不同取向。此外，诸如“第一”、“第二”等术语也用来描述各种元件、区域、段等，并且也并不意图是限制性的。相同的术语遍及本描述指代相同的元件。
如本文所使用的那样，术语“具有”、“包含”、“包括”等是开放式术语，其指示所述元件或特征的存在，但是不排除附加元件或特征。冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文另外清楚地指出。
着眼于以上变化和应用的范围，应理解的是本发明不受先前描述的限制，也不受附图的限制。替代地，仅仅由以下权利要求书及它们的法律等同物来限制本发明。

Claims (27)

1. 一种包括半导体器件的半导体器件布置，所述半导体器件包括；
源区、漏区、体区以及漂移区，在半导体本体中，所述漂移区被布置在所述体区与所述漏区之间且所述体区被布置在所述源区与所述漂移区之间；
栅电极，其邻近于所述体区且被栅极电介质与所述体区介电绝缘；
漂移控制区，其邻近于所述漂移区且被漂移控制区电介质与所述漂移区介电绝缘；
与所述漏区的掺杂类型互补的掺杂类型的注入区；
漏电极，其毗邻所述漏区；以及
与所述漏区为相同掺杂类型但被更缓慢地掺杂的注入控制区，其中，所述注入控制区毗邻所述漂移控制区电介质，沿着所述漂移控制区在第一方向上延伸，并且在所述第一方向上毗邻所述漏区并且在不同于所述第一方向的第二方向上毗邻所述注入区。
2. 权利要求1的半导体器件布置，其中，所述注入区毗邻所述漏电极。
3. 权利要求1的半导体器件布置，其中，所述漏电极包括导电材料和半导体衬底中的一个。
4. 权利要求1的半导体器件布置，其中，所述第二方向垂直于所述第一方向。
5. 权利要求1的半导体器件布置，其中，所述漏区毗邻所述漂移控制区电介质。
6. 权利要求1的半导体器件布置，其中，所述第一方向对应于所述漂移区中的所述半导体器件的电流流动方向。
7. 权利要求1的半导体器件布置，其中，所述第一方向对应于垂直于所述漂移区中的所述半导体器件的电流流动方向的方向。
8. 权利要求1的半导体器件布置，还包括与所述漏区为相同掺杂类型但比分别布置在所述漂移区与所述注入区和所述注入控制区之间的所述漂移区更高度地掺杂的场截止层。
9. 权利要求1的半导体器件布置，其中，所述半导体器件被实现为垂直半导体器件，其中，所述漂移区具有垂直方向、第一水平方向和不同于所述第一水平方向的第二水平方向，所述第一和第二水平方向垂直于所述垂直方向。
10. 权利要求9的半导体器件布置，其中，所述第一方向对应于所述垂直方向。
11. 权利要求10的半导体器件布置，其中，所述第二方向对应于所述漂移区的所述第一水平方向。
12. 权利要求11的半导体器件布置，其中，所述第一水平方向垂直于所述漂移控制区电介质与所述漂移区之间的界面。
13. 权利要求10的半导体器件布置，其中，所述第二方向对应于所述漂移区的所述第二水平方向。
14. 权利要求13的半导体器件布置，其中，所述第二水平方向平行于所述漂移控制区电介质与所述漂移区之间的界面。
15. 权利要求10的半导体器件布置，其中，所述第一方向对应于所述第一水平方向且所述第二方向对应于所述垂直方向，所述第一水平方向平行于所述漂移控制区电介质与所述漂移区之间的界面。
16. 权利要求1的半导体器件布置，其中，所述注入控制区的掺杂浓度对应于所述漂移区的掺杂浓度。
17. 权利要求1的半导体器件布置，其中，所述注入控制区的掺杂浓度不同于所述漂移区的掺杂浓度。
18. 权利要求17的半导体器件布置，其中，所述注入控制区的掺杂浓度高于所述漂移区的掺杂浓度。
19. 权利要求1的半导体器件布置，还包括被耦合到所述漂移控制区的偏置源。
20. 权利要求1的半导体器件布置，其中，所述栅电极毗邻所述漂移控制区或毗邻与所述源区的掺杂类型互补的掺杂类型的半导体区，所述半导体区毗邻所述漂移控制区。
21. 一种包括半导体器件的半导体器件布置，所述半导体器件包括；
源区、漏区、体区以及漂移区，在半导体本体中，所述漂移区被布置在所述体区与所述漏区之间且所述体区被布置在所述源区与所述漂移区之间；
栅电极，其邻近于所述体区且被栅极电介质与所述体区介电绝缘；
漂移控制区，其邻近于所述漂移区且被漂移控制区电介质与所述漂移区介电绝缘；
与所述漏区的掺杂类型互补的掺杂类型的注入区；
漏电极，其与所述漏区电接触；以及
与所述漏区为相同掺杂类型但被更缓慢地掺杂的注入控制区，其中，所述注入控制区毗邻所述漂移控制区电介质，沿着所述漂移控制区在第一方向上延伸，并且在所述第一方向上毗邻所述漏区和所述注入区，其中，所述注入区在平行于所述漂移区电介质与所述漂移区之间的界面的方向上邻近于所述漏区。
22. 权利要求21的半导体器件布置，其中，所述注入区毗邻所述漂移控制区电介质。
23. 权利要求21的半导体器件布置，其中，所述第一方向对应于所述漂移区中的所述半导体器件的电流流动方向。
24. 一种包括半导体器件的半导体器件布置，所述半导体器件包括；
源区、漏区、体区以及漂移区，在半导体本体中，所述漂移区被布置在所述体区与所述漏区之间且所述体区被布置在所述源区与所述漂移区之间；
栅电极，其邻近于所述体区且被栅极电介质与所述体区介电绝缘；
漂移控制区，其邻近于所述漂移区且被漂移控制区电介质与所述漂移区介电绝缘；
与所述漏区的掺杂类型互补的掺杂类型的注入区；
漏电极，其与所述漏区电接触；以及
与所述漏区为相同掺杂类型但被更缓慢地掺杂的注入控制区，其中，所述注入控制区毗邻所述漂移控制区电介质，沿着所述漂移控制区在第一方向上延伸，毗邻所述漏区和所述注入区且具有与所述漂移区的掺杂浓度不同的掺杂浓度。
25. 权利要求24的半导体器件，其中，所述注入控制区在所述第一方向上毗邻所述漏区且在不同于所述第一方向的第二方向上毗邻所述注入区。
26. 权利要求24的半导体器件，其中，所述注入控制区在相同方向上毗邻所述漏区和所述注入区。
27. 权利要求25的半导体器件，其中，所述方向对应于所述漂移区中的所述半导体器件的电流流动方向。
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