TW201128736A - Method for manufacturing an SRAM and method for manufacturing a semiconductor device - Google Patents

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TW201128736A
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TW
Taiwan
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forming
dummy pattern
gate
spacer
substrate
Prior art date
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TW099117901A
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English (en)
Inventor
Jhon-Jhy Liaw
Chang-Yun Chang
Original Assignee
Taiwan Semiconductor Mfg
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    • H10B10/18—Peripheral circuit regions

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201128736 六、發明說明： 【發明所屬之技術領域】 本發明係有關於半導體裝置之系統與方法’特別係 有關於靜態隨機存取記憶體（SRAMs)之系統與方法。 【先前技術】 隨著半導體裝置（例如靜態隨機存取記憶體）的尺寸 縮減至32奈米以下，使用’’鰭狀物（fin)’’所形成之多個通 道區的鰭式場效電晶體（FinFETs)已經比較標準的平版式 電晶體（planar transistor)更為流行。縛式場效電晶體可藉 由鰭狀物的上表面與側壁來提供更大的通道寬度。藉由 使用鰭式場效電晶體的設計，可以抑制或減少今人困擾 的短通道效應，例如臨界電極的變動或過大的汲極漏電 流，以便得到更有效率的裝置。 然而，在鰭式場效電晶體（FinFETs)的使用上已經遇 到了一些問題。傳統上用來形成鰭狀物與重疊於鰭狀物 上方之閘極電極的標準微影技術（lithographic techniques) 已變成不是鰭式場效電晶體（FinFETs)的主要製程技術。 隨著鰭式場效電晶體的尺寸愈來愈小，微影製程所相關 的基本限制會侷限它在形成鰭狀物與閘極電極上的可用 性。換言之，而微影製程會受到自我的限制，而無法隨 著所要製造的鰭式場效電晶體尺寸變小而縮減尺寸。 因此，需要一種新的製程，以便符合未來鰭式場效 電晶體尺寸進'步縮減的要求。 0503-A34708TWF/gary 4 201128736 . 【發明内容】 有鑑於此’本發明提供了使用虛擬層與間隙壁來製 造靜態隨機存取記憶胞的佈局，用以解決前述之習知問 題。 本發明提供一種靜態隨機存取記憶體之製造方法， ^括提供一基板；於基板上，形成一第一虛擬圖案；沿 著第一虛擬圖案之至少一側壁，形成一第一間隙壁；移 除第一虛擬圖案；以及藉由移除未被第一間隙壁覆蓋之 φ 部分上述基板，形成靜態隨機存取記憶體之一第一鰭狀 物。 本發明提供一種半導體裴置之製造方法，包括提供 一鰭狀物；於鰭狀物上，形成一閘極介電層以及一閘極 電極層；於閘極電極層上，形成一第一虛擬圖案；沿著 第一虛擬圖案之複數側壁，形成複數第一間隙壁；保留 第間隙壁並移除第一虛擬圖案；以及使用第一間隙壁 作為一光罩，圖案化閘極介電層與閘極電極層。 鲁 本發明亦提供-種半導體裝置之製造方法，包括提 供-基板；®案化上述基板，用以形成複㈣狀物；於 趙狀物上，形成一閘極電極層；以及圖案化閉極電極層， 以形成複數閘極電極。其中上述圖案化基板的步驟包括 於基板上，形成一第一虛擬圖案；沿著第一虛擬圖案之 複數側壁，形成複數第—間隙壁；移除第一虛擬圖案； 以及移除基板露出的部分。上述圖案化閘極電極層的步 驟包括於閘極電極層上，形成一第二虛擬圖案；沿著第 二虛擬圖案之複數侧壁，形成複數第二間隙壁；移除第 0503-A34708TWF/gary 5 201128736 二虛擬圖案；以及移除基板露出的部分。 限制的侷 本發明之優點在於不受微影製程之固 限，而能夠縮減結構的尺寸。 【實施方式】 說財㈣論較料❹彳㈣法與使用。 不g如何，本發明所提供的概念被受肯定 性及適用性且可實現在各式各樣的具體環境中 施方式的討論僅會對本發明的做法及使用之實施方法作 描述’但不會侷限本發明的範圍。 本發明之實施例係以靜態隨機存取記憶體之記憶胞 的佈局來說明，但本發明之實施例亦可以應用至其^元 件的佈局。 "月參考第1圖，第1圖係為本發明之實施例中一記 憶體裝置100之示意圖。一第一拉高電晶體1〇5、一第一 拉低電晶體109、一第二拉高電晶體107與一第二拉低電 晶體111電性連接構成兩個交叉耦接的反相器。第一拉 低電晶體109與第一拉高電晶體105之汲極係電性連接 至第二拉低電晶體111與第二拉高電晶體107之閘極， 而第二拉低電晶體111與第二拉高電晶體107第之汲極 係電性連接至第一拉低電晶體1〇9與第一拉高電晶體1〇5 之問極。 記憶體裝置100亦包括一第一通閘電晶體101以及 第一通閘電晶體11 5。於一實施例中，通閘電晶體（例 如第一通閘電晶體101與第二通閘電晶體115)之閘極長 〇503-A347O8TWF/gary 6 201128736 .度^長於拉低裝置（例如第—拉低電晶體1()9或第—拉低 電aa體1 1 1)。通閘電晶體之閘極係連接至用以控 體裝置1GG之存取動作的字元線肌，以便讀取或寫入記 憶胞（這些功能將說明如後）。第一通閘電晶體丨〇丨係連接 至一位兀線BL，而第二通閘電晶體115係連接至—互補 位元線RBL。第一通閘電晶體10卜第一拉高電晶體1〇5 與第-拉低電晶體1G9係、連接至—共同節點，而第二通 閘電晶體115、第二拉高電晶體1〇7與第二拉低電晶體 籲111係連接至一共同節點。 於第1圖所示之實施例中，於高電壓被施加於字元 線WL上將第一通閘電晶豸1〇1與第二通閘電晶體115 導通時，記憶體裝f _則會進行寫人。由於第_、第 二通閘電晶體101肖115導通，所以位元線虹與互補位 元線RBL則可對記憶體裝置1〇〇進行寫入。 於高電壓被施加於字元線WL上將第一通閘電晶體 101與第二通閘電晶體115導通時，此實施例之記憶體裝 置100亦可進行讀取。由於第一、第二通問電晶體 與H5導通，所以位元線BL與互補位元線rbl亦可對 記憶體裝置100進行讀取。 第2A圖係為一半導體基板2〇2之一剖面圖。基板 202係可為一本體矽（bulk silic〇n)基板、摻雜或未摻雜的 基板、或絕緣層覆矽（8()1)基板之一主動層。一 絕緣層覆矽（S〇I)基板係為一層半導體材料，例如矽:鍺 (germanium)、矽鍺、絕緣層覆矽、絕緣層覆矽鍺 或其組合。基板202亦可為其它基板，例如多層式基板 0503-A34708TWF/gary 201128736 (multi-layered substrates)、梯度基板（gradient substrates) 或混合式方向基板（hybrid orientation substrate)。 第2B圖與第2C圖係分別為第一虛擬層（dummy layer)207、第二虛擬層209與第一間隙壁211之剖面圖 與上視圖。第一虛擬層207與第二虛擬層209係形成， 以便定義出之後所要形成之鰭狀物215(將於第2F圖中說 明）的尺寸。第一虛擬層207與第二虛擬層209係互相地 垂直，並具有相同的第一寬度w〗’第一寬度％在〇 〇2 //m至0.2/zm之間，例如〇.8/zm。此外’第一虛擬層 207與第二虛擬層209係相距一第一距離d!，第一距離 4在0.05 # m至1 // m之間，例如0· 1 # m。在本實施例 中，第一虛擬層207與第二虛擬層209可視分別視為— 第一虛擬圖案與一第二虛擬圖案，但不限定於此。 第一虛擬層207與第二虛擬層209係藉由圖案化— 第一初始介電層（未圖示）所形成，而此第一初始介電月係、 使用一適當的製程（例如化學氣相沉積（CVD)、電激^發 式化學氣相沉積（PECVD)…等等）所形成。第一初始介 層可由一介電材料（例如氧化物、氮化物、氮氣化石夕 組合物…等等）所構成，且其厚度大約為0.05人$ “ 王1A之 用 間，例如ο. 1A。在第一初始介電層形成之後，便可 一初始介電層進行圖案化，以便形成第一虛擬層2〇7 第二虛擬層209。此圖案化步驟可藉由適當的光+ ^ 步驟，例如微影與蝕刻步驟，但不限定於此，亦·^ * 任何其它適合的步驟。 第一間隙壁211係沿著第一虛擬層207與第_ 0503-A34708TWF/gary 8 201128736 •層加9之側壁而形成。第一間隙壁211係可藉由在之前 斤幵v成之結構上進行覆蓋式沉積（blanket和p〇Siti叩），形 ，:間隙壁層（未圖示）所得到。間隙壁層可包括氮化石夕、 ^化物、碳化石夕、氮氧化物、氧化物·.·等等，亦可由 叙的I程方法所製成，例如化學氣相沉積、電浆激發 予氣相;儿積、賤鍍或其它已知的方法。間隙壁層其 厚度大約為10A至700A之間，例如約3〇Αβ接著，^由 ^等向1±地ϋ刻移除前述結構之水平表面上的間隙壁 零層’用以形成第一間隙壁211。 第2C圖係為欲製造之記憶體裝置10〇中之一記憶胞 213的上視圖。如圖所示，記憶胞213係以虛線來表示。 f而’要注意的是，記憶胞213的邊界並非用以解讀成 :終的產品。相反地’記憶胞213僅用以定義出所設計 之。己it體陣列的基本構成單元。—般而言，記憶體裝置 具有-個或多個記憶體陣列。記憶胞213可被重覆設置 籲任何次數（例如千次、十萬次、百萬次、千萬次，或更多）， 用以構成能夠存儲存不同資料量的記憶體。記憶胞213 /、有第一寬度W2 ’第二寬度从2在〇 至㈢㈣之 j例如0.2# m ’並且記憶胞213具有第二長度匕，第 二長度12在〇.l/zn^1/zm之間，例如〇5_。 第2D圖與第2Ε圖係分別為形成第一間隙壁211後 移除第貞擬層207與第二虛擬層2〇9之後的剖面圖 與上視圖。於此實施例中，第一虛擬層2〇7與第二虛擬 層209係使用濕式钱刻來移除，但亦可以使用其它適當 的蝕刻技術’例如乾式蝕刻。舉例而言，若第一虛擬層 〇503-A34708TWF/gary 9 201128736 207與第二虛擬層係由氧切所形成，則可使 液，例如氫氟酸(HF)，以便移除第一虛擬層2〇7與: 虛擬層209 ’而不會明顯地移除第一間隙壁Μ〗。、一 藉由形成此形狀的第-間隙壁211，$一間隙 則可不用使用微影（lith〇graphy)製程及其固有限制下 士間=第2==211之微影製程可以略過，所以第 間隙壁可不侷限於微影製程固有的 所允許的尺寸，不偈限於微影製程之= 限制將可以形成更小尺寸的第一間隙壁2ιι。 第2F圖與f 2G圖係分別為形成.鰭狀物叫於 2〇2(如第2D圖所示）的剖面圖與上視圖。於此實施例土中， =第-虛擬層2G7與第二虛擬層出的第一間隙 土 211係用以作為-光罩，以便在每個第一間隙壁2ιι 之下形成鰭狀物215。韓狀物215的形成 =會變成韓狀物215的部分，同時使用乾式= =反應式離子_ ; RIE)移除基板搬未受到保護的部 刀。此移除步驟可以持續進行直到鰭狀物215且有一第 _高A度二第一高度&在福至5〇〇〇A之間，例如 6〇〇h第2H圖與第21圖係分別為移除第一間隙壁2ιι 並❹m狀物215 #之兩者以形成不連續之鰭狀物217 的剖面圖與上視圖。第一間隙壁211可使用對間隙壁有 選擇性的—濕式钱刻來移除，以便在移除第-間隙壁211 時不會明顯地移除其它露出的材料。舉例而言，若第一 間隙壁211的材料為氮化石夕，則可使用硝，酸邮04作為 钱刻液’以便選擇性地移除第一間隙壁叫。然而，移除 〇503-A34708TWF/gary 201128736 '第$隙壁211亦可使用其它適當的移除製程來完成， 例如使用額外的微影步驟來選擇性移除第—間隙壁叫。 此外’第21®係顯示鰭狀物215中之兩者被圖案化 成不連續㈣狀物217(以虛線219來表示其不連續） ，續的鰭狀物217在形成記憶胞213中之記憶體裝置⑽ 是有助益的，這使得在不需要的地方就不會有連續的·鰭 狀物215。在此流程中，若縮減尺寸並未像形成鰭狀物 215-樣重要，則鰭狀物215的圖案化步驟可使用與前述 ❿相似的流程來進行’或者使㈣#的光罩與移除步驟來 進打，例如微影技術與蝕刻技術。在一實施例中，不 續的鰭狀物217所具有的不連續部分大約在〇〇2_至j //m之間’例如〇.5/zm。 或者是說，不連續的鰭狀物217的圖案化步驟可在 籍狀物215的形成步驟中，藉由在形成鯖狀物215之前， 移除位在不連續部分219内之鰭狀物215上的第-間隙 壁211來實行。由於第一間隙壁2ιι已經移除，在形成 鰭狀物215日夺，位在不連續部分内之韓狀物215將會被 移除，以便同時形成鰭狀物215與不連續的縛狀物217。 ‘-、曰狀物215與不連續的鰭狀物217之間可選擇性地 設置-介電材料（未圖示），例如氧化物，用以進一步將這 些縛狀物狀結構相互地隔離。在—實施射，此介電材 料可使用化學氣相沉積來沉積，並接著使用化學機械研 磨（CMP)研磨至鰭狀物215的高度。平坦化完成之後，則 可藉由濕式餘刻去除部分介電材料，使得韓狀物出 /、不連續的鰭狀物217延伸出介電材料，以便後續的製 〇503-A34708TWF/gary 201128736 程。 第3A圖與第3B圖係分別為形成一閘極介電層 301、一閘極電極層303以及一第三虛擬層305之剖面圖 與上視圖，其中第3A圖係為第3B圖中沿線段A-A’之剖 面圖與上視圖。閘極介電層301可藉由熱氧化法（thermal oxidation)、化學氣相沉積、濺鍍或其他已知形成閘極介 電材料的方法來形成。根據形成閘極介電層的技術不 同，於鰭狀物215上方的閘極介電層301的厚度可與於 鰭狀物215侧壁上的閘極介電層的厚度不同。閘極介電 層301之材質可為氧化矽、氮氧化矽或高K介電材料（high K dielectric)或其組合，並且其厚度約在3A至100A之 間，例如10A。閘極介電層301之材質亦可為高電容率 (high permittivity ; high-K)材料，例如氧化鑭（La203)、 氧化給（Hf〇2)、氮氧化鈴（HfON)、氧化錯（Zr〇2)或其組 合，並且其厚度約在3A至100A之間，例如l〇A或更少。 在本實施例中，第三虛擬層305可視為一第三虛擬圖案。 閘極電極層303係形成於閘極介電層301之上。閘 極電極層303包括一導電材料，且係擇自於多晶矽、多 晶石夕錯、金屬氮化物（metallic nitrides)、金屬石夕化物 (metallic silicides)、金屬氧化物（metallic oxides)或金屬材 料。舉例而言，金屬氮化物包括氮化鶴、氮化！目、氮化 鈦、氮化组。舉例而言，金屬石夕化物（metallic silicides) 包括矽化鎢、矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化 辑或其組合物。舉例而言，金屬氧化物（metallic oxides) 包括氧化釕、氧化銦錫或其組合物。舉例而言，金屬材 0503-A34708TWF/gary 12 201128736 料包括鎢、鈦、鋁、鉬、銅、鎳、鉑…等等。 、閉極電極層303可藉由化學氣相沉積、濺鑛沉積法 或其他已知形成沉積導電材料的方法來形成。閘極電極 層303的厚度約在厚度約在l〇〇A至4〇〇〇A之間。閘極 電極層303通常會具有不平坦的上表面，並且可在圖案 化閘極電極層3〇3之前或在㈣閘極之前進行平坦化。 此階段可在或不在閘極電極層3〇3產生離子。舉例而言， 可藉由離子植入技術在閘極電極層3〇3中產生離子。 第三虛擬層305係形成於閘極電極層303之上，用 =義出最後所需的閘極電極。第三虛擬層3〇5 痛緣’用以覆蓋位於記憶胞213内的鳍狀物215與不 胞2二：：物217之每一者的一部分。舉例而言，記憶 : 約r.2'm的一第二寬度^而第三虛擬 曰05在第一、第二所需閘極電極（將於
圖中進-步說明）之間具有一第三寬度W3，第三寬第3H 大約御m至為0.一之間，例如為〇〇二度， 第二虛擬層305之材質可盥筮—由 虛擬層209相似，並且使用相似=曰7和第二 ^铱一士 便用相似的製程所形成。舉例而 ^第二虛擬層305之形成方式係為藉由沉積一初私介 ^未圖朴接著使用一光罩與姓刻製程對初始介電声 :質戈斤需的圖案，其中初始介電層可為單二 為祝明之用’並非以限定本發明 ： 的方法來形成第三虛擬層3〇5。 使用，、匕適用 第3C圖與第3D圖係分別為沿著第三虛擬層305形 〇503-A34708TWF/gary } 201128736 面圖與上視圖’其中第-圖係為 並曰J!!第一間隙壁211(如第2β圖中所述)相似， 的妒成方製程所形成。舉例而言，第二間隙壁307 :土：二為藉由使用化學氣相沉積進行覆蓋式沉積以 声，用、;隙層（未圖不）’並接著非等向性地姓刻此間隙 ^化石夕以形ΐ第二間隙壁307，其中此間隙層之材質可為 虱化矽、二氧化矽…等等。 门 Η的ί -1圖與第3F圖係分別為移除第二間隙壁307之 二第二虛擬層305之剖面圖與上視圖 為第开圖中沿線段以，之剖面圖與上視圖。盥第：:、 = 2G7和第二虛擬層相似’第三虛擬層奶亦可 式蝕刻來移除，但亦可使用其它適當的蝕刻方式
二乾式㈣。舉例而言，但非用以限定本發 〜右第一虛擬層3〇5係由氧化石夕所構成，則可使用氣 :酸(HF)作為钱刻液來移除第三虛擬層3〇5 地移除第二間隙壁3〇7。 T 藉由形成此形狀的第二間隙壁3〇7(與第一間隙壁 的形成方式相似）’可以不用使用微影(mh咐aph力製 里。由於可以不使用微影製程，所以第二間隙壁術的 二：：：不受微影製程的限制。因此，相較於使用微影 I轾所允許的尺寸，第二間隙壁3〇7可以具有更小尺寸。 第3G圖與第3H圖係為分別將閉極電極層奶 =電層3〇1(如第3A圖至第3E圖所示）圖案化成問極電 3〇9與閘極介電層311之剖面圖與上視圖，其中第沁 〇503-A34708TWF/gaty 14 201128736 圖係為第3H圖中沿線段A_A，之剖面圖與上視圖。閘極 電極層303與閘極介電層3〇1係以第二間隙壁3〇7作為 光罩之下進行移除，以便將第二間隙壁3〇7的寬度將轉 移至其下方的閘極電極309與閘極介電層311。閘極電極 3〇9與閘極介電層311具有一第四寬度^，第四寬度… 大約在〇,〇5#m至為〇.3#m之間，例如為〇^"瓜。
八第31圖與第3J圖係為分別為由閘極電極3〇9與閘極 ”電層311移除第二間隙壁3〇7之剖面圖與上視圖，其 中第31圖係為第3J圖中沿線段A_A，之剖面圖與上視 圖。第二間隙壁3〇7的移除與第一間隙壁2ιι相似（如第 2H—圖至第21圖中所述），可使用對間隙壁材質有選擇性 的-濕式钱刻來移除，以便在移除間隙壁時不會明顯地 移除其它露出的材料。舉例而言，若第二間隙壁3〇7的 材料為氮切，心使㈣酸h3NG4^_液，以便 選擇性地移除第二間隙壁術。然而，第二間隙壁3〇7的 移除亦可使用其它適#的移除製程來完成，同時能夠留 住閘極電極309與閘極介電層311。 壁^ 亦可藉由形成永久(Perm_)間隙 壁（未圖不）、源/沒區域（未圖示）以及石夕化物接點（未圖示） 加以完成。永久間隙壁係形成在閉極電極3〇9的兩側 (opposing sides)之上，並且诵當县爱从 納夫圖w — 覆盍式沉積形成一間 == 成的結構之上。永久的間隙壁之材 物、碳化邦⑹、氮氧化石夕、 與氣相-籍等亚且可用化學氣相沉積、電漿激發式化 干風相冰積、贿或其它已知的方法來形成。接著，對 〇5〇3-A3470STWF/gary 15 201128736 非等向性地蝕刻移除 永久間隙壁進行圖案化，例如利用 上述結構之水平表面上的間隙壁層 狀物人適當的雜質（dGPantS)補充（，一― 露出的邱2雜質，源/没極區域係形成於,鰭狀物215被 例而言’p型的雜質，例如-、鎵、銦… :、録…專專’用以形成NM0S裝置。使用問極電極· /、水久間隙壁作為光罩對源/汲極區域進行植人。要注音 =是熟知此技藝者亦了解仍有多種其它多種製程、步驟 可用以形成這些源/汲極區域。舉例而言，熟知此技藏者 亦了解使料同㈣隙壁與信號線可進❹種植 術’用以形成適用於-特定目的之具有特定形狀或特定 特性的源/汲極區域。 在源/沒極區域形成之後，亦可進行—個可選擇的石夕 化步驟（silicide process)，用以沿著鰭狀物215之一個或 多個側壁與上表面，形成矽化物接點於源/汲極區域上 方。矽化物接點可包括鎳、鈷、鉑或铒，用以降低接點 的簫基能障高（Schottky barrier height)。然而，其它常見 •的材料（例如鈦、鈀…等等）也是可以使用。如習知所了 解，矽化技術（silicidation)藉由覆蓋式沉積形成一適當金 屬層之後’再進行一回火步驟（annealing step)來實現，其 中回火步驟係用以使金屬與其下方露出的矽進行反應。 接著，藉由一選擇性的蝕刻步驟，將未反應的金屬層移 除。碎化物接點的厚度大約在5nm至50nm之間。 第3K圖係為圖案化閘極電極309與第一通閘電晶體 〇503-A34708TWF/gary 16 201128736 -1〇1、第二通閘電晶體115、第一拉高電晶體105、第一 拉低電晶體109、第二拉高電晶體1〇7、第二拉低電晶體 111之電性接點的上視圖。閘極電極309係被圖案化，用 以分區隔出不同的電晶體，例如區隔第二通閘電晶體i i 5 與第一拉高電晶體105。為了分隔閘極電極3〇9且形成這 六個電晶體於鰭狀物215與不連續的鰭狀物217之上， 閘極電極309亦可使用一光罩與移除步驟（例如微影光罩 與蝕刻）加以圖案化。 • 如第3K圖中所示，第一拉高電晶體1〇5之源極係藉 由插塞313電性連接至電源導線Vcc，第二拉高電晶體l〇S7 之源極係藉由插塞315電性連接至電源導線Vcc。第一拉 低電晶體109之源極係藉由插塞317電性連接至接地導 線Vss，第一拉低電晶體1 〇9之汲極係藉由鰭狀物2丨5電 性連接至第一通閘電晶體丨〇丨之汲極。第二拉低電晶體 111之源極係藉由插塞319電性連接至接地導線，第 二拉低電晶體111之汲極係藉由鰭狀物215電性連接至 *第二通閘電晶體115之汲極。 第一通閘電晶體101之源極係藉由插塞321電性連 接至位元線BL(如第1圖所示），第一通閘電晶體1〇1係 藉由鰭狀物215將位元線BL電性耦接至第一拉低電晶體 109之汲極。第一通閘電晶體1〇1之閘極電極3〇9係藉由 插塞321電性連接至字元線Wl。 如第3K圖中所示之電性連接，第二通閘電晶體〗】5 之源極係藉由插塞325電性耦接至互補位元線RBL(如第 1圖所示），第二通閘電晶體115係藉由鰭狀物215將位 〇503-A34708TWF/gaiy 17 201128736 元線RBL電性輕接至第二拉低電晶體111之汲極。第二 通問電晶體115之閘極電極3G9係藉由插塞327電性連 接至字元線WL。 第一拉高電晶體1〇5之汲極、第一拉低電晶體1〇9 之汲極、第一通閘電晶體101之汲極、第二拉高電晶體 107之閘極電極309與第二拉低電晶體U1之閘極電極 309係藉由内連線（imra_cell)(未圖示）與插塞329與Μ! 電性耦接。同樣地，第二拉高電晶體107之汲極、第二 拉低電晶體ill之汲極、第二通閘電晶體115之汲極、 第一拉高電晶體105之閘極電極3〇9與第一拉低電晶體 109之閘極電極309係藉由内連線（未圖示）與插塞333與 335電性耦接。内連線係可由銅所構成，但亦可包括鎢、 鋁鎢合金、鋁、耐熱金屬（refract〇ry metal)、金屬化合物、 金屬^夕化物或其組合…等等。 第3L圖係表示記憶胞213的陣列，每一記憶胞213 包括單一個記憶體裝置1〇〇。為了清楚的說明本發明，第 3L圖僅顯示出二行與二列的記憶胞213，然而行與列的 數目可為任意數目，且通常一個完整功能的裝置會使用 多於兩行與兩列的記憶胞。如圖所示，不連續的鰭狀物 217係延伸於兩個不同的記憶胞213之間，而鰭狀物215 係伸延跨過更多的記憶胞，例如4個記憶胞213或更多 個。 第3M圖係繪示連接至記憶體裝置1〇〇之位元線 BL、字元線WL、接地導線Vss與電源導線Vcc。如圖所 示’位元線BL、電源導線Vec、鰭狀物215以及不連續 0503-A34708TWF/gary 18 201128736 的鰭狀物217係相互平行，而字元線WL、接地導線Vss、 鰭狀物215以及不連續的鰭狀物217係相互垂直，但字 元線WL與接地導線vss和閘極電極2〇9相互平行。
第4圖係為使用單獨的第四虛擬圖案4〇1係用以形 成兩個不連續的鰭狀物217之另一實施例。於此實施例 中，第四虛擬圖案401之侧壁係使用類似與第2A至第 ^圖中所示之流程，為了第一拉高電晶體1〇5與第二拉 高電晶體107’沿著其侧壁形成兩個不連續的鰭狀物 217。在此實施例中，第四虛擬圖案4〇1具有一第二長度 12以及-第四寬度w4 ’第二長度12大約在㈣至為 之間，約為O.lym，而第四寬度w4,大約在〇〇5 // m至為0.3 // m之間，約為〇 2 v m。 此外’一第五虛擬圖案403以及一第六虛擬圖案4〇5 係可設置於記憶胞213之相對兩侧一。_ ends)。於此 實施例中，部分的第五虛擬圖案4〇3係設置於記憶胞213 之内’而第五虛擬圖案4〇3的另一部分係位於記憶胞213 之外（例如位於一相鄰的記憶胞213之内）。同樣地，第六 虛擬圖案405係部分地設置於記憶胞213之内，且部分 地設置記憶胞213之外（例如位於—相鄰的記憶胞213之 内）。於此實施例中’第五虛擬圖案彻與第六虛擬圖案 405皆用以形成-單獨的鰭狀物215，一個為使用第五虛 擬圖案403所產生的鰭狀物犯，—個為使用第六虛擬圖 案405所產生的韓狀物215，且單一個續狀物215為使用 第四虛擬圖案401所產生的兩條不連續的鰭狀物217的 總合。 0503-A34708TWF/gary 201128736 當第五虛擬圖案403與第六虛擬圖案405用以形成 一單獨的鰭狀物215時’第五虛擬圖案403與第六虛擬 圖案405具有一第三長度丨3，第三長度丨3大約在〇 〇4 #瓜 至為0.6/z m之間，約為0.12# m。此外，第五虛擬圖案 403與第六虛擬圖案4〇5皆與第四虛擬圖案4〇1相距一第 一距離d2,第一距離1大約在〇 〇5#111至為l#m之間， 約為0.1/zm。此間隔可使得整個記憶胞213具有更小的 間隙。 第5A圖至第5C圖係分別為一單埠靜態隨機存取記 憶體之電路圖、虛擬層的上視圖與接線圖，其中上述單 埠靜態隨機存取記憶體包括十個電晶體。於此實施例 中第二通閘電晶體5〇1與第一通閘電晶體1〇1並聯連 接，第四通閘電晶體503與第二通問電晶體ιΐ5並聯連 接’第三拉低電晶體505與第一拉低電晶體1〇9並聯連 接，第四拉低電晶體507與第二拉低電晶體⑴並聯連 接。 第5B圖所示之實施例中，第五虛擬圖案4〇3與第六 虛擬圖案405皆用以形成單—記憶胞213中之_籍狀 物215(而不是第4圖所示之每—者用以形成單—個铸狀 物）’使得總共有四個鰭狀物215與兩個不連續的韓狀物 朗立於記憶月包213之内。於此實施例中，第五虛擬圖案 403與第六虛擬圖案405皆具有一第' 另弟四長度14,第四長度 14在0.01#m至為〇.2_之間，約為〇 〇4_。 第5C圖係說明此實施例中多個電晶體之連接 所示，第三通閘電晶體501與第一通閘電晶請係共 0503-A34708TWF/gary 20 201128736 用同個閘極電極309，並且第四通閘電晶體5〇4與第二 通閘電a曰體115亦共用同一個閘極電極309。此外，第三 拉低電晶體5G5與第—拉低電晶體1()9係共用同一個閉 極電極309’並且第四拉低電晶體5()7與第二拉低電晶體 111亦共用同一個閘極電極3〇9。
第6A圖至第6C圖係分別為一偶埠靜態隨 機存取《己隐體之電路圖、虛擬層的上視圖與接線圖，其 中此偶埠靜態隨機存取記憶體包括八個電晶體。於第6A 圖所示，第二拉低電晶體Π1係連接至一讀取埠500,而 此讀取埠500係包括串聯連接於接地導線Vss與-讀取位 疋線5〇5之間的一第五拉低電晶體511以及-第四通閘 電晶體5Π。於此實施例中M立元線BL與互補位元線 RBL用以對s己憶體裝置1〇〇進行寫人，而讀取瑋5〇〇則 用以對記憶體裝置100進行讀取。 ' …於第6B圖所示之實施例中，第五虛擬圖$ 403係用 以形成記憶胞213中之單一個韓狀物215，而第六虛擬圖 案:〇5係用以形成記憶胞213中之兩個個籍狀物叫（而 不是第4圖所示之每—者用以形成單—個鰭狀物），最後 共有五個.鰭狀物215位於記憶胞213之内。於此實施例 中’第五虛擬圖案403具有一第五長度l5，第五長度l5 在0.04/zm至為〇.6#m之間，約為第六虛擬 圖案405具有一第六長度l6，第六長度16在讀_至 為0.4//m之間’約為〇 1/zm。 第6C係為形成且圖案化偶埠⑽”㈣靜態隨機存 取記憶體之閘極f極3〇9的上視圖，其巾該偶埠靜態隨 0503-A34708TWF/gaiy 21 201128736 機存取記憶體包括八個電晶體。如圖所示，兩個不連續 刀（於第6C圖係以虛線601來表示）係位於同一條閘極 電極309中，以便分隔出第四通閘電晶體513、第二通閘 電晶體115與第一拉高電晶體1〇5之閘極電極3〇9。此 外，第五拉低電晶體511之源極係藉由插塞6〇3電性連 接至接地導線vss，第五拉低電晶體511與第三通閘電晶 體503係共用同-個沒極，並且第四通閘電晶體犯具 有一沒極藉由插塞6〇4連接至讀取位元線5〇5。第四通閘 電晶體513之閘極電極3〇9係藉由插塞6〇7連接至字元 劣思 \λ/ I Λ :然本發明以較佳實施例揭露如上，但並非用以限 ^ !明。此外’習知技藝者應能知悉本 被寬廣地認定以涵括本發明所有實施例及:i 曰狀物、閘極介電層與閘極電極，並且此處數^ 擬圖案並非用以限定本發明。 、虛 ★ r::發r已以數個較佳實施例之製程、機構、製 造、組合物、裝置、方沐 展 用以限定本發明，任何所屬及枯步驟揭露如上，然其並非 者，在不麟本發明之精具有通常知識 動與潤飾，因此本發明圍内，當可作任意之更 範圍所界定者為準。 、4乾圍當視後附之中請專利 0503-A34708TWF/gary 22 201128736 【圖式簡單說明】 本發明能夠以實施例伴 圖式亦為實施例之一部分。 申請專利範圍應被寬廣地認 其變型，其中： 隨所附圖式而被理解，所附 白知技藝者應能知悉本發明 疋以涵括本發明之實施例及
第1圖係為本發明之記 ^ 9Δ 5 ^ OT ^ 匕骽裝置之一實施例； 第2A至第21圖係為形成链 一 取㈤狀物之一貫施例的步驟 流程圖 第3A至第3]V[圖係為形成半導體裝 步驟流程圖。 & 第4圖係為使用三個虛擬圖案形成 置之一實施例的 例 縛狀物之一實施 第5A圖至第5C圖係分別為單璋靜態隨機存取記憶 體之電路圖、虛擬層的上視圖與接線圖。
第6A圖至第6C圖係分別為偶埠靜態隨機存取記憶 體之電路圖、虛擬層的上視圖與陣列圖。 本發明實施例之一系列製程剖面圖及實施例之各種 變化將討論如下。在數個實施例之間，相似的標號將用 以標示相似的元件。 【主要元件符號說明】 100 :記憶體裝置； 105 .第一拉南電晶體； 107 :第二拉高電晶體； 115 :第二通閘電晶體； 101 :第一通閘電晶體； 109 :第一拉低電晶體； 111 :第二拉低電晶體； 202 :基板； 0503-A34708TWF/gary 23 201128736 207 :第一虛擬層； 209 :第二虛擬層； 211 :第一間隙壁； 213 :記憶胞； 215、217 :鰭狀物； 219'601 :不連續部分； 3 01 :閘極介電層； 303 :閘極電極層； 305 .第二虛擬層； 307 :第二間隙壁； 309 :閘極電極； 311 :閘極介電層； 313 、 315 、 317 、 319 、 321 、 323 、 325 、 327 、 329 、 、333 、 335 、 603 、 605 、607 :插塞； 401 :第四虛擬圖案； 403 :第五虛擬圖案； 405 :第六虛擬圖案； 501 :第三通閘電晶體； 503 :第四通閘電晶體 ; 505 :第三拉低電晶體； 507 :第四拉低電晶體 ； 500 :讀取埠； 505 :讀取位元線； 511 :第五拉低電晶體； 513 :第四通閘電晶體 ; vcc:電源導線； WL :字元線； BL ;位元線； RBL :互補位元線； vss :接地導線； w!:第一寬度； w2 :第二寬度； w3 :第三寬度； W4 :第四寬度； 山：第一距離； d2 :第二距離； 12 :第二長度； b:第三長度； U :第四長度； I5 :第五長度； U :第六長度； hi :第一高度。 0503-A34708TWF/gary 24

Claims (1)

  1. 201128736 七 、申請專利範圍： 種靜態隨機存取記憶體之製造方法，包括： 钕供一基板； 於上述基板上’形成一第一虛擬圖案· 間隙:著上述第-虛擬圖案之至少1壁，，形成一第一 移除上述第一虛擬圖案；以及 板，=被上述第一間隙壁覆蓋之部分上述基 板『成上迷靜態隨機存取記憶體之1 一韓狀物。 體之製嫩#讓存取記憶 上述第= 虛擬圖案之至少L形成不同於 义弟間隙壁之一第二間隙壁； = = 覆蓋之部分上述基 形成上述靜態隨機存取記憶體 ，板上，形成一第二細圖f 間隙2上述第二虛擬圖案之複數側壁，形成複數第二 移除上述第一虛擬圖案；以及 板 物 未被上述第二間隙壁覆蓋之部分上述基 其態隨機存取記憶體之—第三、第四鰭狀 、 a 一、第二、第三鰭狀物係互相地平行。 體之製、專利範圍第2項所述之靜態隨機存取記憶 上:第I物其中上述第二、第―^ 〇503-A34708TWF/gaiy 25 201128736 4·如申請專利範圍第3項所述之靜態隨機存取記憶 體之製造方法，更包括： 形成位於上述第一鰭狀物之内的一第一拉低通道區 以及一第一通閘通道區； 形成位於上述第四鰭狀物之内的一第二拉低通道區 以及一第二通閘通道區； 形成位於上述第二鰭狀物之内的一第一拉高通道 區；以及 形成位於上述第三鰭狀物之内的一第二拉高通道 區。 _ 如申請專利範圍第2項所述之靜態隨機存取記憶 體之製造方法，更包括形成複數閘極電極於上述第一、 第二、第三與第四鰭狀物之上，並且形成上述電極的步 驟包括： 於上述第一、第二、第三與第四鰭狀物之上，形成 一閘極材料層； 於上述閘極材料層之上，形成一閘極虛擬圖案； 沿著上述閘極虛擬圖案之複數側壁，形成複數閘極 間隙壁； 移除上述閘極虛擬圖案；以及 移除未被上述複數閘極間隙壁覆蓋之部分上述閉極 材料層。 6.如申請專利範圍第1項所述之靜態隨機存取記憶 體之製造方法，更包括： 〜 於上述基板上，形成一第二虛擬圖案； 0503-A34708TWF/gaiy 26 201128736 間隙5著上述第二虛擬圖案之複數侧壁’形成複數第二 移除上述第二虛擬圖案；以及 藉由料未被上述第二間隙壁覆蓋之部分上述基 7成上述靜態隨機存取記憶體之-第二鰭狀物。 7·如申請專利範圍第6項所诚 體之製造方法，更包括： 賴機存取記憶 於上述第一虛擬圖案之—側辟 壁；以及 倒土上，形成一第三間隙 於上述第一虛擬圖案之一側壁卜/ # 壁，其令上述第一、第二、莖形成一第四間隙 第二、第四間隙壁係位於上 述靜職機存取記憶體内之同—個記憶胞卜 8·如申請專利範圍第6頊你_、+ 體之製造枝，更包括$ ^靜^、隨機存取記憶 第一、第-货一南乂成第二虛擬圖案，其中上述 第一、第二虛擬圖案皆白紅 取記憶體之-記憶胞中的兩個邊緣。〉、位於靜態隨機存 體之1項㈣之靜態隨機存取記憶 化著上述第一間隙壁之一 述第-間隙壁之一第二間隙壁；離側壁’形成不同於上 形成一第二虛擬圖案，上 -邊，且上述第—邊為 第—虛擬圖案具有-第 静〜、lk機存取記憶體之記憶胞中的邊丨 、上这 形成一第三虛擬圖案， ’ 二邊，且上述第-邊边第二虛擬圖案具有一第 第一邊為上迷第三虛擬圖案唯-位於上述 〇503-A34708TWF/gaiy 201128736 靜態隨機存取記憶體之記憶胞中的邊. 沿著上述第一邊，形成一第三間隙壁；以及 沿著上述第二邊，形成一第四間隙壁。 10.種半導體裝置之製造方法，包括： 提供一鰭狀物； 於上述鰭狀物上’形成一閘極介電層以及一閘極電 形成一第一虛擬圖案； 之複數側壁，形成複數第一 於上述閘極電極層上， 沿著上述第一虛擬圖案 間隙壁； 及 保留上述第一間 隙壁並移除上述第一虛擬圖案；以 八+使用上述第—間隙壁作為—光罩，®案化上述閘極 電層與上述閘極電極層。 、u‘如申請專利範圍第10項所述之半導體裝置之製 造方法，更包括： 提供一基板； 於t述基板上，形成一第二虛擬圖案； /Π著上述第二虛擬圖案之複數側壁，形成複數第二 間隙壁； 移除上述第二虛擬圖案並保留上述第二間隙壁；以 使用上述第二間隙壁，圖案化上述基板。 12.如申請專利範圍第1〇項所述之半導體裝置之製 化方法，其中上述鰭狀物包括一第一長軸，並且上述第 〇503-A34708TWF/gary 201128736 一第一間隙壁之每一者皆包括垂 第二長轴。 直於上述第 一長轴之一 α如申請專利範圍第1G項所述之半導體裝置 造:法，其中上述圖案化上述閘極電極層的步驟，用以 在一 S己憶胞中，形成四個分離的導電區。 14. 如申請專利範圍第13項所述之半導體裝置之製 造方法，其中上述四個分離的導電區中之每一者皆與上 述§己憶胞中之至少兩個鰭狀物重疊。 15. 如申凊專利範圍第項所述之半導體裝置之製 方法，其中上述圖案化上述閘極電極層的步驟，用以 在一記憶胞中，形成五個分離的導電區。 16· —種半導體裝置之製造方法，包括： 提供一基板； 圖案化上述基板，用以形成複數鰭狀物，並且圖案 化上述基板的步驟包括： 於上述基板上，形成一第一虛擬圖案； /〇著上述第一虛擬圖案之複數側壁，形成複數第一 間隙壁； 移除上述第一虛擬圖案；以及 移除上述基板露出的部分； 於上述鰭狀物上，形成一閘極電極層；以及 圖案化上述閘極電極層，以形成複數閘極電極，並 且圖案化上述閘極電極層的步驟包括： 於上述閘極電極層上’形成—第二虛擬圖案； 石著上述第二虛擬圖案之複數側壁，形成複數第二 0503-A34708TWF/gary 29 201128736 間隙壁； 移除上述第二虛擬圖案；以及 移除上述基板露出的部分。 括： 形成與上述鰭狀物中 區；以及 t申請專利範圍第16項所述之半導體裝置之製 &./、中上述圖案化上述閘極電極層的步驟，更包 之至少兩者重疊之一第一導電 區 形成與上述鰭狀物中之單獨一者重疊之一第二導電 括： ，I8.如申請專利範圍第16項所述之半導體裝置之製 造方法，其中上述圖案化上述閘極電極層的步驟，更包 及 形成一第一導電區以及一第二導電區，其中上述第 第二導電區皆與上述鰭狀物中之至少三者重疊；以 形成一第二導電區以及一第四導電區，其中上述第 三、第四導電區皆僅與上述鰭狀物中之二者重疊。a 19.如申請專利範圍第16項所述之半導體裝置之製 造方法，其中上述圖案化上述閘極電極層的步驟，更包 括： 形成-第-導電區’其中上述第—導電區與上述韓 狀物中之至少三者重疊；以及 形成一第二導電區，其中上述二導電區 鰭狀物中之單獨一者重疊。 與上述 30 0503-A34708TWF/gary 201128736 20.如申請專利範圍第16項所述之半導體裝置之製 造方法，其中上述鰭狀物與上述閘極電極為一靜態隨機 存取記憶體陣列之一記憶胞的一部分。
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DE (1) DE102010025395B4 (zh)
TW (1) TW201128736A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137624A (zh) * 2011-12-01 2013-06-05 台湾积体电路制造股份有限公司 高栅极密度器件和方法
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
CN113782428A (zh) * 2020-06-09 2021-12-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9362290B2 (en) 2010-02-08 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell layout
US8625334B2 (en) 2011-12-16 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell
CN103177965B (zh) * 2011-12-22 2015-11-25 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US8881066B2 (en) * 2011-12-29 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mandrel modification for achieving single fin fin-like field effect transistor (FinFET) device
US8669186B2 (en) * 2012-01-26 2014-03-11 Globalfoundries Inc. Methods of forming SRAM devices using sidewall image transfer techniques
US10497402B2 (en) 2012-03-30 2019-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for high speed ROM cells
JP5701831B2 (ja) * 2012-09-06 2015-04-15 株式会社東芝 パスゲートを備えた半導体記憶装置
CN103855009B (zh) 2012-11-30 2017-06-13 中国科学院微电子研究所 鳍结构制造方法
US8889561B2 (en) * 2012-12-10 2014-11-18 Globalfoundries Inc. Double sidewall image transfer process
CN103928404B (zh) * 2013-01-10 2017-05-17 中芯国际集成电路制造(上海)有限公司 静态存储单元及其形成方法
CN104022082B (zh) * 2013-02-28 2016-12-28 中芯国际集成电路制造(上海)有限公司 静态存储单元及其形成方法
CN104022116B (zh) * 2013-02-28 2017-08-25 中芯国际集成电路制造(上海)有限公司 静态存储单元及其形成方法
US20140264886A1 (en) * 2013-03-15 2014-09-18 Microchip Technology Incorporated Forming Fence Conductors Using Spacer Pattern Transfer
US9082739B2 (en) 2013-05-16 2015-07-14 Samsung Electronics Co., Ltd. Semiconductor device having test structure
KR102054302B1 (ko) 2013-06-21 2019-12-10 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102083492B1 (ko) 2013-09-26 2020-03-02 삼성전자 주식회사 ＦｉｎＦＥＴ 소자를 위한 더미 셀 어레이 및 이를 포함한 반도체 집적 회로
KR102152772B1 (ko) 2013-11-18 2020-09-08 삼성전자 주식회사 레이아웃 디자인 시스템, 레이아웃 디자인 방법, 및 이를 이용하여 제조된 반도체 장치
KR20150058597A (ko) 2013-11-18 2015-05-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102178732B1 (ko) * 2013-12-20 2020-11-13 삼성전자주식회사 반도체 소자
US9257439B2 (en) 2014-02-27 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET SRAM
US9209179B2 (en) * 2014-04-15 2015-12-08 Samsung Electronics Co., Ltd. FinFET-based semiconductor device with dummy gates
US9431383B2 (en) 2014-07-22 2016-08-30 Samsung Electronics Co., Ltd. Integrated circuit, semiconductor device based on integrated circuit, and standard cell library
KR101958421B1 (ko) * 2014-07-22 2019-03-14 삼성전자 주식회사 집적 회로, 상기 집적 회로에 따른 반도체 소자 및 표준 셀 라이브러리
KR102192350B1 (ko) 2014-08-05 2020-12-18 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조방법
US9418896B2 (en) 2014-11-12 2016-08-16 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
CN105719688B (zh) * 2014-12-04 2019-03-29 中芯国际集成电路制造(上海)有限公司 Sram存储器和形成sram存储器的方法
KR102358571B1 (ko) 2015-07-29 2022-02-07 삼성전자주식회사 집적 회로 및 표준 셀 라이브러리
US9853101B2 (en) * 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
KR102521554B1 (ko) 2015-12-07 2023-04-13 삼성전자주식회사 배선 구조물, 배선 구조물 설계 방법, 및 배선 구조물 형성 방법
US9653295B1 (en) * 2016-01-07 2017-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a static random access memory
US10074605B2 (en) * 2016-06-30 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell and array structure having a plurality of bit lines
US10515969B2 (en) 2016-11-17 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10032665B2 (en) 2016-11-30 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming semiconductor device
KR102568562B1 (ko) 2017-01-24 2023-08-18 삼성전자주식회사 반도체 장치
US9935112B1 (en) * 2017-05-19 2018-04-03 Globalfoundries Inc. SRAM cell having dual pass gate transistors and method of making the same
KR102494918B1 (ko) 2017-09-12 2023-02-02 삼성전자주식회사 반도체 소자
US10211206B1 (en) * 2017-11-01 2019-02-19 Globalfoundries Inc. Two-port vertical SRAM circuit structure and method for producing the same
US11056394B2 (en) 2018-06-28 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for fabricating FinFETs having different fin numbers and corresponding FinFETs thereof
CN110828460B (zh) * 2018-08-14 2022-07-19 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
US10797058B2 (en) 2018-09-28 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation
US11094695B2 (en) 2019-05-17 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device and method of forming the same
CN113497042A (zh) * 2020-03-20 2021-10-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11742347B2 (en) 2020-07-31 2023-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Fin end isolation structure for semiconductor devices

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5013680A (en) * 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
JP4885365B2 (ja) 2000-05-16 2012-02-29 ルネサスエレクトロニクス株式会社 半導体装置
KR100681964B1 (ko) * 2000-10-16 2007-02-15 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US6706571B1 (en) 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
US6970373B2 (en) * 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
JP2005116969A (ja) 2003-10-10 2005-04-28 Toshiba Corp 半導体装置及びその製造方法
KR100513405B1 (ko) * 2003-12-16 2005-09-09 삼성전자주식회사 핀 트랜지스터의 형성 방법
KR100654535B1 (ko) * 2005-05-18 2006-12-05 인터내셔널 비지네스 머신즈 코포레이션 역방향 ＦｉｎＦＥＴ 박막트랜지스터를 이용한ＦｉｎＦＥＴ 정적 메모리 셀
US7247887B2 (en) 2005-07-01 2007-07-24 Synopsys, Inc. Segmented channel MOS transistor
US7807523B2 (en) 2005-07-01 2010-10-05 Synopsys, Inc. Sequential selective epitaxial growth
US7508031B2 (en) 2005-07-01 2009-03-24 Synopsys, Inc. Enhanced segmented channel MOS transistor with narrowed base regions
US7605449B2 (en) 2005-07-01 2009-10-20 Synopsys, Inc. Enhanced segmented channel MOS transistor with high-permittivity dielectric isolation material
US8466490B2 (en) 2005-07-01 2013-06-18 Synopsys, Inc. Enhanced segmented channel MOS transistor with multi layer regions
US7190050B2 (en) 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US7265008B2 (en) 2005-07-01 2007-09-04 Synopsys, Inc. Method of IC production using corrugated substrate
JP2007235037A (ja) 2006-03-03 2007-09-13 Fujitsu Ltd 半導体装置の製造方法及び半導体記憶装置
US7407890B2 (en) * 2006-04-21 2008-08-05 International Business Machines Corporation Patterning sub-lithographic features with variable widths
JP2008117816A (ja) 2006-10-31 2008-05-22 Toshiba Corp 半導体装置の製造方法
JP4461154B2 (ja) * 2007-05-15 2010-05-12 株式会社東芝 半導体装置
US7939862B2 (en) 2007-05-30 2011-05-10 Synopsys, Inc. Stress-enhanced performance of a FinFet using surface/channel orientations and strained capping layers
JP4445521B2 (ja) 2007-06-15 2010-04-07 株式会社東芝 半導体装置
KR100927398B1 (ko) * 2007-06-26 2009-11-19 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US7820512B2 (en) * 2007-12-28 2010-10-26 Intel Corporation Spacer patterned augmentation of tri-gate transistor gate length
US7829951B2 (en) * 2008-11-06 2010-11-09 Qualcomm Incorporated Method of fabricating a fin field effect transistor (FinFET) device
JP5322668B2 (ja) 2009-01-21 2013-10-23 株式会社東芝 半導体装置の製造方法およびフォトマスク
US8134209B2 (en) * 2009-12-17 2012-03-13 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US8169025B2 (en) * 2010-01-19 2012-05-01 International Business Machines Corporation Strained CMOS device, circuit and method of fabrication
US9362290B2 (en) 2010-02-08 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell layout
US8497198B2 (en) * 2011-09-23 2013-07-30 United Microelectronics Corp. Semiconductor process
US20140103451A1 (en) * 2012-10-17 2014-04-17 International Business Machines Corporation Finfet circuits with various fin heights
US8896067B2 (en) * 2013-01-08 2014-11-25 International Business Machines Corporation Method of forming finFET of variable channel width

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137624A (zh) * 2011-12-01 2013-06-05 台湾积体电路制造股份有限公司 高栅极密度器件和方法
CN103137624B (zh) * 2011-12-01 2016-06-08 台湾积体电路制造股份有限公司 高栅极密度器件和方法
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
CN113782428A (zh) * 2020-06-09 2021-12-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113782428B (zh) * 2020-06-09 2024-03-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
US9941173B2 (en) 2018-04-10
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KR20110092194A (ko) 2011-08-17

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