TWI565113B - 半導體結構及形成導電觸點之方法 - Google Patents

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Description

半導體結構及形成導電觸點之方法
本發明係關於半導體結構及形成導電觸點之方法。
記憶體通常併入至積體電路中。記憶體可(舉例而言)在電腦系統中用於儲存資料。
記憶體可提供為記憶體單元之一大陣列。可跨越該陣列提供字線及位元線，使得可透過一字線及一位元線之組合來唯一地定址個別記憶體單元。
眾多類型之記憶體係可用的。一實例性類別之記憶體係電阻式隨機存取記憶體(RRAM)，其在現有及未來資料儲存需求中之利用係受關注的。RRAM利用具有在電阻率方面相對於彼此不同之兩個或兩個以上穩定狀態之可程式化材料。可用於RRAM中之實例性類型之記憶體單元係相位改變記憶體(PCM)單元、可程式化金屬化單元(PMC)、導電橋接隨機存取記憶體(CBRAM)單元、奈米橋記憶體單元、電解質記憶體單元、二元氧化物單元以及多層氧化物單元(例如，利用多價氧化物之單元)。該等記憶體單元類型並非相互排斥的。舉例而言，CBRAM及PMC係重疊分類組。
積體電路製作之一持續目標係增加整合位準(亦即，將電路按比例調整至較小尺寸)。字線及位元線可跨越一記憶體陣列隨著增加之 整合位準而變得日益緊密包裝。字線及位元線與記憶體陣列外部之電路電耦合且用於在讀取/寫入操作期間傳送去往及來自記憶體陣列之電信號。在增加記憶體之整合位準方面遇到困難，此乃因形成自記憶體陣列外部之電路至字線及位元線之適合連接變得日益困難。期望開發適於形成至字線及位元線之連接之新架構，以及製作此等架構之新方法。亦期望該等架構適於形成至積體電路組件而非字線及位元線之連接。
10‧‧‧實例性實施例記憶體陣列/記憶體陣列
12‧‧‧第一系列之線/字線
13‧‧‧第一系列之線
14‧‧‧第一系列之線
15‧‧‧第二系列之線
16‧‧‧第二系列之線
17‧‧‧第二系列之線/位元線
18‧‧‧記憶體單元
19‧‧‧記憶體單元
20‧‧‧記憶體單元
21‧‧‧記憶體單元
22‧‧‧記憶體單元
23‧‧‧記憶體單元
24‧‧‧記憶體單元
25‧‧‧記憶體單元
26‧‧‧記憶體單元
27‧‧‧方框/周邊電路
28‧‧‧方框
29‧‧‧方框
30‧‧‧方框
31‧‧‧方框
32‧‧‧方框/周邊電路
40‧‧‧結構
40a‧‧‧結構
40b‧‧‧結構
42‧‧‧導電結構/結構
44‧‧‧電絕緣材料/絕緣材料
46‧‧‧第一導電材料
48‧‧‧第二導電材料/含銅材料
50‧‧‧基底
52‧‧‧電絕緣障壁材料/障壁材料/材料
54‧‧‧電絕緣材料/材料/絕緣材料
55‧‧‧堆疊
56‧‧‧含碳材料/材料
58‧‧‧材料/經圖案化遮蔽材料/遮蔽材料
60‧‧‧開口
61‧‧‧上部表面
62‧‧‧導電材料/凹陷材料/材料
64‧‧‧底部區域/下部區域
66‧‧‧頂部區域/上部區域/經加襯上部區域
67‧‧‧側向周邊
68‧‧‧含TiN插塞/導電插塞/插塞/導電材料/單個材料插塞
68a‧‧‧插塞/多材料插塞
70‧‧‧間隔物/材料/間隔物材料
71‧‧‧上部表面
72‧‧‧間隔物
73‧‧‧外部部分
74‧‧‧導電材料/材料/線
75‧‧‧內部部分
76‧‧‧導電材料/材料
77‧‧‧內部側向表面
79‧‧‧經平坦化上部表面/經平坦化表面
80‧‧‧導電線/線
82‧‧‧電觸點/觸點
82a‧‧‧導電觸點
82b‧‧‧導電觸點
90‧‧‧第一導電材料/材料/導電材料/氮化鈦材料/凹陷材料
92‧‧‧導電材料/材料/凹陷材料
100‧‧‧線
102‧‧‧區域
2-2‧‧‧線
8-8‧‧‧線
12-12‧‧‧線
21-21‧‧‧線
25-25‧‧‧線
W1‧‧‧第一寬度
W2‧‧‧寬度/第二寬度
W3‧‧‧第三寬度
W4‧‧‧第一寬度
W5‧‧‧第二寬度
圖1係一整合式記憶體陣列之一圖解性俯視圖。
圖2係沿著圖1之線2-2之一剖面側視圖。
圖3至圖8及圖10至圖12係一實例性實施例之各個處理階段處之一半導體結構之圖解性剖面視圖。
圖9係圖8之結構之一圖解性俯視圖(其中圖8之視圖係沿著圖9之線8-8)。
圖13係繼圖11之處理階段之後之一處理階段處之一結構之一圖解性俯視圖。
圖14係繼圖13之處理階段之後之一處理階段處之一結構之一圖解性俯視圖，且係圖12之處理階段處之結構之一俯視圖(其中圖12之視圖係沿著圖14之線12-12)。
圖15及圖16係用於利用具有一記憶體陣列之圖12之結構之實例性實施例之圖解性剖面視圖。
圖17至圖20係在另一實例性實施例之各個處理階段處之一半導體結構之圖解性剖面視圖。圖17之處理階段可跟在圖4之處理階段之後。
圖21係另一實例性實施例之一處理階段處之一半導體結構之一圖解性剖面視圖。圖21之處理階段可跟在圖10之處理階段之後。
圖22係圖21之結構之一圖解性俯視圖，其中圖21之結構係沿著圖22之線21-21。
圖23及圖24係根據一實例性實施例之繼圖22之處理階段之後之處理階段處展示之圖22之結構之圖解性俯視圖。
圖25係圖24之結構之一剖面側視圖，其中圖25之視圖係沿著圖24之線25-25。
在某些實施例中，本發明包含形成高度整合式結構與此等高度整合式結構周邊之電路之間之電觸點之新方法，且包含藉由此等方法形成之新結構組態。該等高度整合式結構可包含導電線，諸如，舉例而言，信號線及/或信號線之匯流排。在某些實施例中，該等高度整合式結構可包含存取線(亦即，字線)及/或資料線(亦即，位元線)。參考圖1至圖25來闡述實例性實施例。
參考圖1及圖2，以俯視圖(圖1)及剖面側視圖(圖2)展示一實例性實施例記憶體陣列10之一部分。該記憶體陣列包括沿著一第一方向延伸之一第一系列之線12至14，以及沿著實質上正交於該第一方向之一第二方向延伸之一第二系列之線15至17。術語「實質上正交」意指該第一方向與該第二方向在製作及量測之合理公差內正交於彼此。
在某些實施例中，第一系列之線(12至14)可對應於字線，且第二系列之線(15至17)可對應於位元線，或反之亦然。
記憶體單元18至26形成於字線與位元線彼此交叉之區域處。記憶體單元可包括任何適合組態，且在某些實施例中可對應於RRAM單元；諸如，舉例而言，PCM單元、PMC單元、CBRAM單元等。在某些實施例中，除了記憶體單元，其他結構亦可在字線與位元線之間。例如，選擇裝置(諸如，舉例而言，二極體、電晶體、切換器等)可毗鄰記憶體單元以限制去往及/或來自該等記憶體單元之洩漏。
字線及位元線透過用方框27至32一般性圖解說明之觸點連接至周邊電路。該周邊電路通常將處於比該等字線及位元線寬鬆之一間距處(亦即，將係較不高度整合的)，且可在嘗試電耦合相對寬鬆間隔之周邊電路與相對緊密間隔之字線及位元線之先前技術處理中遇到問題。已經開發用於此耦合之各種架構特徵，包含所謂之鯊魚顎特徵、樓梯特徵、凹穴特徵等。然而，所有此等架構特徵消耗相當大半導體面積，且因此期望開發用於耦合周邊電路與字線及位元線之新方法。雖然開發用於建立一記憶體陣列之周邊電路與字線及位元線之間之耦合之各項實施例，但應理解，本文闡述之各個結構及方法可應用於其他應用。在某些實施例中，與本發明相關之耦合與利用此耦合之裝置/應用之類型無關。在某些應用中，本文闡述之各個耦合結構及方法可對耦合攜載(諸如)信號匯流排中及/或類比電路中之邏輯及/或類比信號之線係尤其有用的。
參考圖3至圖16闡述形成一觸點之一實例性實施例方法。
圖3展示包括在一電絕緣材料44內之一導電結構42之一結構40。該導電結構可係延伸進及延伸出相對於圖3之剖面視圖之頁面之一線之部分，且在某些實施例中可被一記憶體陣列周邊之電路所包括。在所展示之實施例中，導電結構42包括圍繞一第二導電材料48延伸之一第一導電材料46。第二導電材料48可包括銅、本質上由銅組成或由銅組成；且第一導電材料46可係防止自該第一材料至電絕緣材料44之銅擴散之一障壁。眾多導電銅障壁材料係已知的，且此等材料可包括(舉例而言)釕、鉑、銥、鉭等。
雖然所展示之導電結構42包括兩種材料，但在其他實施例中，該導電結構可僅包括一單個導電組合物，且在又其他實施例中，該導電結構可包括兩種以上材料。此外，雖然銅被闡述為用於該導電結構之一適合材料，但應理解，可在該導電結構中利用任何適合材料，包 含(舉例而言)以下各項中之一或多者：各種金屬(舉例而言，鎢、鈦等)、含金屬組合物(例如，金屬氮化物、金屬碳化物、金屬矽化物等)，以及經導電摻雜半導體材料(例如，經導電摻雜矽、經導電摻雜鍺等)。
電絕緣材料44可包括任何適合組合物或組合物之組合；包含(舉例而言)二氧化矽、氮化矽、金屬氧化物(例如，氧化鋁)等中之一或多者。
彼電絕緣材料44由一基底50支撐。基底50可包括半導體材料，且在某些實施例中可包括單晶矽、本質上由單晶矽組成或由單晶矽組成。在某些實施例中，基底50可被視為包括一半導體基板。術語「半導體基板」意指包括半導體材料之任何結構，該半導體材料包含(但不限於)塊體半導體材料，諸如一半導體晶圓(單獨的或處於包括其他材料之總成中)，以及半導體材料層(單獨的或處於包括其他材料之總成中)。術語「基板」係指任何支撐結構，包含(但不限於)上文闡述之半導體基板。在某些實施例中，基底50可對應於含有與積體電路製作相關聯之一或多種材料之一半導體基板。該等材料中之某些材料可在基底50之所展示區域下方，可在該基底與絕緣材料44之間，且/或可側向毗鄰基底50之所展示區域；且可對應於(舉例而言)耐火金屬材料、障壁材料、擴散材料、絕緣體材料等中之一或多者。
一電絕緣障壁材料52在導電結構42上方，且包括阻擋自含銅材料48之擴散之一適合組合物。在某些實施例中，障壁材料52可包括埋入式低k(Blok)材料，諸如，舉例而言，包括矽及碳及氫之一材料。在結構42不包括一含銅材料之實施例中可省略障壁材料52。
一電絕緣材料54在材料52上方。材料54可包括任何適合組合物或組合物之組合；且在某些實施例中可包括二氧化矽、本質上由二氧化矽組成或由二氧化矽組成。在某些實施例中，材料52及54可一起被 視為一堆疊55。
一含碳材料56在絕緣材料54上方。含碳材料56可包括(舉例而言)透明碳。
經圖案化遮蔽材料58在含碳材料56上方。遮蔽材料58可包括任何適合組合物或組合物之組合，且在某些實施例中可包括經光微影圖案化之光阻劑。
一開口60延伸穿過經圖案化遮蔽材料58，且此開口係直接在導電結構42上方。
參考圖4，藉助一或多個適合蝕刻，將開口60轉移穿過堆疊55，且移除材料56及58(圖3)。在所展示之實施例中，該開口具有沿著材料52及54之垂直側壁，但在其他實施例中，該等側壁可係錐形漸縮的或以其他方式非垂直的。在某些實施例中，一第一蝕刻可用於延伸穿過材料54，且一第二蝕刻可用於延伸穿過材料52，且該第二蝕刻可在材料54下方形成凹部或腔(未展示)。無論如何，開口60曝露導電結構42之一上部表面61。在所展示之實施例中，經曝露上部表面對應於含銅材料48之一上部表面。
參考圖5，在開口60內且直接抵靠導電結構42之上部表面61之經曝露區域形成導電材料62。在所展示之實施例中，該導電材料僅在開口60內，且不跨越絕緣材料54之一上部表面。在其他實施例中，導電材料62可跨越材料54之上部表面延伸且在開口60內。導電材料62可包括任何適合組合物或組合物之組合；且在某些實施例中可包括以下各項中之一或多者、本質上由以下各項中之一或多者組成或由以下各項中之一或多者組成：各種金屬(舉例而言，鎢、鈦等)、含金屬組合物(例如，金屬氮化物、金屬碳化物、金屬矽化物等)以及經導電摻雜半導體材料(例如，經導電摻雜矽、經導電摻雜鍺等)。在某些實施例中，導電材料62可包括氮化鈦、本質上由氮化鈦組成或由氮化鈦組 成。氮化鈦之一優點係此氮化鈦可很好地黏附至含銅材料。
參考圖6，使導電材料62在開口60內凹陷。此凹陷可涵蓋有任何適合蝕刻或蝕刻之組合；包含(舉例而言)濕式蝕刻及乾式蝕刻中之一者或兩者。凹陷材料62可被視為在開口60之一底部區域64內，且使該開口之一頂部區域66係空的。在某些實施例中，凹陷材料62可被視為在開口60之底部區域64內形成一插塞68。
在所展示之實施例中，凹陷材料62具有一實質上平坦之上部表面。在其他實施例中，該上部表面可係凹面的、凸面的或具有一經糙化形貌。若該形貌具有在其中延伸之針孔或空隙，則可利用額外處理來消除此等特徵。例如，可在使材料62凹陷之前跨越材料62進行平坦化(例如，化學機械拋光)。
參考圖7，跨越絕緣材料54之一上部表面且在開口60內形成間隔物材料70。該間隔物材料給開口之上部區域66之側壁及底部加襯。間隔物材料70可包括任何適合組合物或組合物之組合，且在某些實施例中可係電絕緣的。例如，間隔物材料70可包括二氧化矽或氮化矽、本質上由二氧化矽或氮化矽組成或由二氧化矽或氮化矽組成。
參考圖8，各向異性地蝕刻間隔物材料70以形成給開口60之上部區域66之一側向周邊67加襯之一間隔物72。該間隔物使開口60之上部區域66相對於開口之下部區域64變窄。
圖9展示圖8之結構之一俯視圖，且展示具有一封閉形狀之開口60(其中該開口在所展示之實施例中具有一圓形形狀，但該開口在其他實施例中可具有其他形狀，包含(舉例而言)橢圓形、正方形、矩形、多邊形、複合曲線形等)。
再次參考圖8，間隔物70在插塞68之一上部表面71之一外部部分73上方，且使上部表面71之一內部部分75曝露。該間隔物具有一內部側向表面77。
參考圖10，導電材料74形成於開口60之經加襯上部區域66內且直接抵靠插塞68之上部表面71之內部部分75。導電材料74亦抵靠間隔物72之內部側向表面77，且在所展示之實施例中跨越絕緣材料54之一上部表面而延伸。
導電材料74可包括任何適合組合物或組合物之組合；且在某些實施例中可包括以下各項中之一或多者、本質上由以下各項中之一或多者組成或由以下各項中之一或多者組成：各種金屬(舉例而言，鎢、鈦等)、含金屬組合物(例如，金屬氮化物、金屬碳化物、金屬矽化物等)以及經導電摻雜半導體材料(例如，經導電摻雜矽、經導電摻雜鍺等)。在某些實施例中，材料74可包括鎢、本質上由鎢組成或由鎢組成。鎢在某些實施例中可係有利的，此乃因鎢具有相對高導電率，且可比具有高導電率之某些其他金屬更具成本效益。雖然材料74展示為均質的，但在其他實施例中(未展示)，導電材料74可包括兩種或兩種以上離散導電組合物。例如，材料74可包括鎢及鈦。在某些應用中，材料74可包括鈦上方之鎢，其中鈦直接抵靠材料62且鎢直接抵靠鈦。在此等應用中，鎢及鈦兩者可延伸至開口60之經加襯上部區域66中。
參考圖11，利用化學機械拋光(CMP)及/或其他適合平坦化以自絕緣材料54上方移除導電材料74，並形成跨越材料54、70及74延伸之一經平坦化上部表面79。某些習用程序中之一困難係可難以在連接電路(例如，字線及/或位元線)之製作期間蝕刻或以其他方式處理TiN而不形成導電TiN縱樑。此等縱樑可形成跨越導電結構之短路，從而破壞一積體電路之可操作性。在所圖解說明之實施例中，可避免對TiN之此處理。具體而言，若一含TiN插塞68用於黏附至銅，則此插塞在材料74下面凹陷。因此，在連接電路之製作期間，僅材料74而非含TiN插塞68曝露於隨後處理。
參考圖12，在經平坦化表面79上方形成導電材料76且將導電材料76圖案化成一導電線80。導電材料76可包括任何適合導電材料，包含(舉例而言)各種金屬、含金屬組合物及經導電摻雜半導體材料中之一或多者。在某些實施例中，線80可對應於一字線或一位元線，且可延伸至一記憶體陣列(如參考圖15及圖16更詳細闡述)。
在某些實施例中，圖12之結構可被視為包括具有沿著圖12之剖面之一第一寬度W1之導電插塞68。該插塞之上部表面71包括被間隔物72覆蓋之外部部分73，以及未被該間隔物覆蓋且直接抵靠導電材料74之內部部分75。內部部分75及導電材料74具有沿著圖12之剖面之對應於小於第一寬度W1之一第二寬度之寬度W2。在某些實施例中，第二寬度W2可在W1之自約50%至約90%之一範圍內。
可藉助任何適合處理實現將材料76圖案化成一線。圖13及圖14展示結構40之一俯視圖，且闡述用於形成線80之一實例性程序。圖13展示完全地跨越結構40之頂部表面形成之導電材料76，且以虛線視圖圖解性地圖解說明導電材料74之一外部邊緣(其中該虛線視圖指示材料74在材料76下面)。
圖14展示繼圖13之處理階段之後之一處理階段處之結構40(且具體而言，展示上文參考圖12闡述之處理階段處之結構)。圖14展示將材料76圖案化成跨越材料54及74延伸之線80。可利用一經圖案化遮罩(未展示)及一或多個適合蝕刻以將一圖案自該遮罩轉移穿過材料76來實現線80之圖案化。該遮罩可包括經光微影圖案化光阻劑及/或與間距倍增方法相關聯之材料。因此，線80可形成至微影尺寸或次微影尺寸。所展示之線80可係一系列線中之一者，且可係(舉例而言)跨越一記憶體陣列延伸之一系列位元線中之一實例性位元線，或跨越該記憶體陣列延伸之一系列字線中之一實例性字線。圖14之俯視圖展示線80在所圖解說明之實例性實施例中包括大於導電材料74之第二寬度W2 之一第三寬度W3(亦即，線80比包括材料74之觸點之上部表面寬)。在某些實施例中，將較寬線對準至觸點之較窄上部表面中之不利未對準誤差之風險比若該等線與該等觸點之上部表面具有彼此類似之寬度之情形下之不利未對準誤差之風險低。
圖15展示與上文參考圖1及圖2闡述之類型之一記憶體陣列10之一部分組合之結構40，且具體地展示線80組態為跨越記憶體陣列10延伸之字線12。所圖解說明之字線在一記憶體單元20下方延伸，且該字線之所展示區域亦在一位元線17下方。在所展示之實施例中，字線12透過包括導電材料74及導電插塞68之一電觸點82電連接至導電結構42。結構42可對應於上文參考圖1闡述之周邊電路27之一區域。
圖16展示類似於圖15之組態之一組態，惟線80現在係組態為跨越記憶體陣列10延伸之位元線17之部分除外。該位元線透過包括導電材料74及導電插塞68之電觸點82電耦合至導電結構42。圖16之結構42可對應於上文參考圖1闡述之周邊電路32之一區域。
利用圖15及圖16之電觸點以將字線及/或位元線連接至導電結構(例如，結構42)之一優點係該等觸點可形成於與字線及位元線相同之一間距上。在該等觸點之底部處利用較寬導電材料(具體而言，插塞68之導電材料)可簡化處理，此乃因與在一窄開口之底部處形成材料相比，較易於在寬開口之底部處形成材料(具體而言，與在具有一較高縱橫比之一開口中形成材料相比，可較易於在具有一較低縱橫比之一開口內形成導電材料)。此外，該等觸點之頂部處之變窄導電材料(具體而言，材料74)使得觸點能夠形成有可配合與緊密間隔之字線及位元線相同之一間距之窄上部尺寸。因此，利用具有帶有相對於彼此不同之剖面寬度之兩種導電材料(68及74)之觸點與習用方法相比可係有利的。
圖5至圖12之實施例利用僅由一單個材料(例如，氮化鈦)組成之 一導電插塞68。在其他實施例中，可形成包括兩種或兩種以上不同導電材料之一類似導電插塞。例如，圖17至圖20闡述其中形成包括兩種不同導電材料之一導電插塞之一實施例。
參考圖17，展示在某些實施例中可跟在圖4之一處理階段之後之一處理階段處之一結構40a。結構40a包括跨越絕緣材料54之上部表面且在開口60內形成之一第一導電材料90。材料90給開口60加襯，且直接抵靠導電結構42之上部表面61。導電材料90可包括任何適合組合物或組合物之組合，包含(舉例而言)各種金屬、含金屬組合物及經導電摻雜半導體材料中之一或多者。在某些實施例中，材料90由氮化鈦組成可係有利的，此乃因此可提供至含銅材料48之上部表面之良好黏附。
一導電材料92形成於材料90上方，並填充開口60。材料92可包括任何適合組合物或組合物之組合；且可(舉例而言)包括各種金屬、含金屬材料及經導電摻雜半導體材料中之一或多者。在某些實施例中，材料92可由鎢組成，此乃因此可提供良好導電性。
參考圖18，使材料90及92在開口60內凹陷，以在該開口之底部區域64處形成一插塞68a，同時使該開口之頂部區域66係空的。圖18之插塞68a類似於上文參考圖6闡述之插塞68，惟插塞68a包括兩種材料而插塞68僅包括一單個材料除外。在某些實施例中，插塞68a之兩種材料90及92兩者皆可係含金屬材料。雖然插塞68a展示為包括兩種材料，但在其他實施例中，該插塞可包括兩種以上材料，且在某些實施例中，該插塞可包括兩種以上含金屬材料。
在某些實施例中，所圖解說明之插塞68a包括直接抵靠含銅材料48之一上部表面61之由氮化鈦組成之材料90，且包括直接抵靠氮化鈦材料90之由鎢組成之材料92。
在所展示之實施例中，凹陷材料90及92一起具有一實質上平坦 之上部表面。在其他實施例中，該上部表面可係凹面的、凸面的或具有一粗糙化形貌。若該形貌具有在其中延伸之針孔或空隙，則可利用額外處理來消除此等特徵。例如，可在使材料90及92凹陷之前跨越材料92進行平坦化(例如，化學機械拋光)。
參考圖19，類似於上文參考圖7至圖11所闡述之處理的處理可用於在插塞68a之一上部表面之一外部部分上方形成間隔物72，且形成直接抵靠插塞68a之上部表面之一內部部分之導電材料74。插塞68a及材料74一起形成類似於上文參考圖15及圖16所闡述之觸點82之一導電觸點82a。圖19之結構具有一經平坦化上部表面79。
參考圖20，類似於上文參考圖12至圖14所闡述之處理的處理可用於在經平坦化表面79上方形成材料76之導電線80。此導電線可透過導電觸點82a電耦合至導電結構42。
圖12之單個材料插塞68可比圖20之多材料插塞68a製作起來更為簡單，此在某些應用中可係有利的。與此相反，圖20之多材料插塞68a可經修整以用於特定應用，且可(舉例而言)具有相對於圖12之單個材料插塞68之經改良導電率，此在某些應用中可係有利的。
在某些實施例中，材料74可包括兩種或兩種以上離散組合物，且此等組合物可藉助類似於在圖17及圖18中闡述之處理之處理形成於開口60之上部部分66內(舉例而言，在圖8中展示)以用於形成兩種或兩種以上離散組合物之插塞68a。
在形成導電線80(圖12)之前，圖3至圖20之處理自材料54(圖10)之一上部表面上方移除導電材料74(圖10)。在其他處理中，導電材料74可保持在材料54上方作為導電線之部分。參考圖21至圖25闡述此其他處理之一實例。
參考圖21，展示在某些實施例中可跟在圖10之一處理階段之後之一處理階段處之一結構40b。該結構包括跨越電絕緣材料54延伸且 在開口60內之材料74。絕緣材料54上方之材料74之部分已相對於圖10之處理階段而薄化。可利用平坦化(諸如，CMP)來實現此薄化。可在某些實施例中省略材料74之薄化。
圖22展示圖21之結構之一俯視圖，且展示完全地跨越該結構之一上部表面延伸之材料74。在圖22中以虛線視圖展示間隔物72之一外部周邊。
參考圖23，用於位元線及字線中(例如，用於圖12之線80中)之導電材料76跨越結構40b之上部表面而形成，且因此形成於圖21及圖22之材料74上方。
參考圖24及圖25，將材料76及74圖案化成類似於圖12之線80之一線100。可藉助類似於上文參考圖13及圖14闡述之方法之方法實現此圖案化。線100可用作一記憶體陣列之一位元線或一字線，類似於如上文參考圖15及圖16所闡述之線80在記憶體陣列中之利用。在某些實施例中，線100可被視為包括跨越開口60內之導電材料74之一區域102延伸之導電材料74及76。導電材料74之此區域與導電插塞68一起形成電耦合線100與導電結構42之一導電觸點82b。
在圖24中圖解性地圖解說明間隔物72，且開口60之變窄上部區域圖解性地展示為被此間隔物側向地含納。開口60之變窄上部區域具有一第一寬度W4，且線100具有大於此第一寬度之一第二寬度W5。在某些實施例中，線74表示沿著一間距形成之一系列導電線；且第一寬度W4可小於此間距之一半。此在眾多應用(包含(舉例而言)位元線應用、信號匯流排應用等)中可係有益的。
雖然利用具有一單個材料之一插塞68(亦即，在圖12之實施例中闡述之類型之一插塞)闡述圖21至圖25之處理，但類似處理可與具有兩種或兩種以上材料之插塞(例如，在圖20之實施例中闡述之類型之一插塞68a)一起利用。此外，雖然材料74展示為包括一單個同質組合 物，但在其他實施例中，材料74可包括兩種或兩種以上離散組合物。
上文所闡述之各項實施例可使得能夠跨越一晶圓達成觸點效能及尺寸之經改良均勻性(與藉助習用處理所達成相比)，且可達成間距緊密之結構與間距較鬆散之結構之間的電耦合而不不消耗鯊魚顎結構或與習用架構中之此耦合相關聯之其他架構中之半導體面積。
上文論述之電子結構可併入至電子系統中。此等電子系統可用於(舉例而言)記憶體模組、裝置驅動程式、電力模組、通信數據機、處理器模組以及特殊應用模組中，且可包含多層、多晶片模組。該等電子系統可係各種各樣系統(諸如，舉例而言，鐘錶、電視、手機、個人電腦、汽車、工業控制系統、飛機等)中之任何者。
除非另有規定，否則本文所闡述之各種材料、物質、組合物等可藉助現在已知或尚有待於開發之任何適合方法(包含(舉例而言)原子層沈積(ALD)、化學汽相沈積(CVD)、物理汽相沈積(PVD)等)而形成。
圖式中之各項實施例之特定定向僅出於說明性目的，且可在某些應用中相對於所展示之定向旋轉該等實施例。本文中所提供之說明及其後之申請專利範圍與在各種特徵之間具有所闡述關係之任何結構相關，而不管該等結構是否處於該等圖式之特定定向中或相對於此定向被旋轉。
隨附圖解說明之剖面視圖僅展示該等剖面之平面內之特徵，且為簡化該等圖式而未展示該等剖面之該等平面後面之材料。
當一結構在上文中被稱為「在另一結構上」或「抵靠另一結構」時，其可直接在該另一結構上或者亦可存在介入結構。與此相反，當一結構被稱為「直接在另一結構上」或「直接抵靠另一結構」時，不存在任何介入結構。當一結構被稱為「連接至另一結構」或「耦合至另一結構」時，其可直接連接或耦合至該另一結構，或可存 在介入結構。與此相反，當一結構被稱為「直接連接至另一結構」或「直接耦合至另一結構」時，不存在任何介入結構。一結構在其至少一部分與另一結構垂直地對準時「直接在該另一結構上面」，且與此相反，在不與該另一結構垂直地對準之情況下可「在該另一結構上面」。
某些實施例包含形成一導電觸點之一方法。穿過一電絕緣材料至一導電結構形成一開口。在該開口之一底部區域內形成一導電插塞。形成一間隔物以給該開口之一上部區域之一側向周邊加襯。該間隔物在該導電插塞之一上部表面之一外部部分上方且使該上部表面之一內部部分曝露。在該開口之該經加襯上部區域內且直接抵靠該導電插塞之該上部表面之該內部部分形成一導電材料。形成跨越該絕緣材料及該開口內之該導電材料而延伸且與該開口內之該導電材料電耦合之一導電線。
某些實施例包含形成一導電觸點之一方法。在一含銅材料上方提供一堆疊。該堆疊包括在一電絕緣銅障壁材料上方之一電絕緣材料。穿過該堆疊至該含銅材料形成一開口。在該開口之一底部區域內形成一導電插塞。形成一間隔物以給該開口之一上部區域之一側向周邊加襯。該間隔物在該導電插塞之一上部表面之一外部部分上方且使該上部表面之一內部部分曝露。在該開口之該經加襯上部區域內且直接抵靠該導電插塞之該上部表面之該內部部分形成一導電材料。
某些實施例包含形成一導電觸點之一方法。穿過一電絕緣材料至一導電材料形成一開口。在該開口之一底部區域內形成一導電插塞。沿著該開口之一上部區域之一側向周邊形成一間隔物以使該開口之該上部區域變窄。該間隔物在該導電插塞之一上部表面之一外部部分上方且使該上部表面之一內部部分曝露。在該電絕緣材料上方且在該開口之變窄上部區域內形成一導電材料。該導電材料直接抵靠該導 電插塞之該上部表面之該內部部分。將該導電材料圖案化成跨越該堆疊且跨越該開口內之該導電材料之一區域延伸之一線。
某些實施例包含形成一導電觸點之一方法。穿過一電絕緣材料至一導電材料形成一開口。在該開口之一底部區域內形成一導電插塞。沿著該開口之一上部區域之一側向周邊形成一間隔物以使該開口之該上部區域變窄。該間隔物在該導電插塞之一上部表面之一外部部分上方且使該上部表面之一內部部分曝露。在該電絕緣材料上方且在該開口之變窄上部區域內形成一導電材料。該導電材料直接抵靠該導電插塞之該上部表面之該內部部分。形成跨越該導電材料及該電絕緣材料延伸之一經平坦化表面。
某些實施例包含具有在一導電結構上方且直接抵靠該導電結構之一導電插塞之一半導體結構。該導電插塞具有沿著一剖面之一第一寬度。一電絕緣間隔物在該導電插塞上方且直接抵靠該導電插塞。該間隔物直接在該導電插塞之一上部表面之一外部部分上面且不直接在該導電插塞之該上部表面之一內部部分上面。該內部部分具有沿著該剖面之一第二寬度。該第二寬度小於該第一寬度。該間隔物及該導電插塞具有抵靠一電絕緣材料之外部側向表面。一導電材料在該導電插塞之該上部表面之該內部部分上方且直接抵靠該內部部分，並直接抵靠該間隔物之一內部側向表面。一導電線跨越該電絕緣材料及該導電材料延伸，且透過該導電材料及該導電插塞電耦合至該導電結構。
某些實施例包含具有在一含銅材料上方之一堆疊之一半導體結構。該堆疊包括在一電絕緣銅障壁材料上方之一電絕緣材料。一導電插塞在該堆疊內且直接抵靠該含銅材料。一電絕緣間隔物在該堆疊內。該電絕緣間隔物在該導電插塞之一上部表面之一外部部分上方並直接抵靠該外部部分，且不直接在該上部表面之一內部部分之上。一導電材料在該導電插塞之該上部表面之該內部部分上方且直接抵靠該 內部部分。該導電材料直接抵靠該間隔物之一內部側向表面。
40‧‧‧結構
42‧‧‧導電結構/結構
44‧‧‧電絕緣材料/絕緣材料
46‧‧‧第一導電材料
48‧‧‧第二導電材料/含銅材料
50‧‧‧基底
52‧‧‧電絕緣障壁材料/障壁材料/材料
54‧‧‧電絕緣材料/材料/絕緣材料
62‧‧‧導電材料/凹陷材料/材料
64‧‧‧底部區域/下部區域
66‧‧‧頂部區域/上部區域/經加襯上部區域
68‧‧‧含TiN插塞/導電插塞/插塞/導電材料/單個材料插塞
70‧‧‧間隔物/材料/間隔物材料
71‧‧‧上部表面
72‧‧‧間隔物
73‧‧‧外部部分
74‧‧‧導電材料/材料/線
75‧‧‧內部部分
76‧‧‧導電材料/材料
79‧‧‧經平坦化上部表面/經平坦化表面
80‧‧‧導電線/線
W1‧‧‧第一寬度
W2‧‧‧寬度/第二寬度

Claims (13)

  1. 一種形成一導電觸點之方法，其包括：穿過一電絕緣材料至一導電結構形成一開口；在該開口之一底部區域內形成一導電插塞；形成一間隔物以給該開口之一上部區域之一側向周邊加襯；該間隔物係在該導電插塞之一上部表面之一外部部分上方且使該上部表面之一內部部分曝露；在該開口之經加襯上部區域內且直接抵靠該導電插塞之該上部表面之該內部部分形成一導電材料；形成跨越該電絕緣材料及該開口內之該導電材料而延伸且與該開口內之該導電材料電耦合之一導電線；及其中該導電插塞包括直接抵靠該導電結構之銅之氮化鈦，且包括直接抵靠該氮化鈦之鎢。
  2. 如請求項1之方法，其中該導電線係一位元線或一字線，且經併入至一記憶體陣列中。
  3. 如請求項2之方法，其中該記憶體陣列係一RRAM陣列。
  4. 如請求項1之方法，其中該導電材料由一單個導電組合物組成。
  5. 如請求項1之方法，其中該導電材料包括兩種或兩種以上導電組合物。
  6. 如請求項1之方法，其中該導電材料包括鎢。
  7. 如請求項1之方法，其中該開口之變窄上部區域包括一第一寬度，且其中該導電線包括大於該第一寬度之一第二寬度。
  8. 一種形成一導電觸點之方法，其包括在一含銅材料上方提供一堆疊，該堆疊包括在一電絕緣銅障壁材料上方之一電絕緣材料； 穿過該堆疊至該含銅材料形成一開口；在該開口之一底部區域內形成一導電插塞；形成一間隔物以給該開口之一上部區域之一側向周邊加襯；該間隔物係在該導電插塞之一上部表面之一外部部分上方且使該上部表面之一內部部分曝露；在該開口之該經加襯上部區域內且直接抵靠該導電插塞之該上部表面之該內部部分形成一導電材料；及其中該導電插塞包括直接抵靠該含銅材料之氮化鈦，且包括直接抵靠該氮化鈦之鎢。
  9. 如請求項8之方法，其中該在該開口內形成該導電材料包括在該堆疊上方且在該開口內形成該導電材料，且進一步包括自該堆疊上方移除該導電材料，同時留下該開口內之該導電材料。
  10. 如請求項8之方法，其中該在該開口內形成該導電材料包括在該堆疊上方且在該開口內形成該導電材料，且進一步包括將該導電材料圖案化成跨越該堆疊且跨越該開口內之該導電材料之一區域延伸之一線。
  11. 一種形成一導電觸點之方法，其包括穿過一電絕緣材料至一導電結構形成一開口；在該開口之一底部區域內形成一導電插塞；沿著該開口之一上部區域之一側向周邊形成一間隔物以使該開口之該上部區域變窄；該間隔物係在該導電插塞之一上部表面之一外部部分上方且使該上部表面之一內部部分曝露；在該電絕緣材料上方且在該開口之該變窄上部區域內形成一導電材料；該導電材料係直接抵靠該導電插塞之該上部表面之該內部部分；形成跨越該導電材料及該電絕緣材料延伸之一經平坦化表 面；且其中該導電插塞係藉由以下步驟而形成：用氮化鈦給該開口加襯，用鎢填充經加襯開口，及自該開口之該上部區域移除該氮化鈦及該鎢。
  12. 如請求項11之方法，其中該導電結構包括銅。
  13. 一種半導體結構，其包括一堆疊，其在一含銅材料上方，該堆疊包括在一電絕緣銅障壁材料上方之一電絕緣材料；一導電插塞，其在該堆疊內且直接抵靠該含銅材料；一電絕緣間隔物，其在該堆疊內；該電絕緣間隔物係在該導電插塞之一上部表面之一外部部分上方且直接抵靠該外部部分且不直接在該上部表面之一內部部分上面；一導電材料，其在該導電插塞之該上部表面之該內部部分上方且直接抵靠該內部部分；該導電材料係直接抵靠該間隔物之一內部側向表面；及其中該導電插塞包括直接抵靠該含銅材料之氮化鈦，且包括直接抵靠該氮化鈦之鎢。
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