JP2009158695A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ビット線コンタクトの接続不良や高抵抗不良等の発生を防止する。
【解決手段】本発明の半導体装置は、半導体基板１上に不揮発性のメモリセルを行列状に配置したメモリセルアレイを備え、各メモリセルにおけるビット線コンタクトＣＢを１つおきにビット線方向にずらして２列に配置するように構成し、ビット線コンタクトＣＢを、活性領域３に下端を接続する下部コンタクトプラグ７と、下部コンタクトプラグ７に縦積みされビット線ＢＬに上端を接続する上部コンタクトプラグ５とから構成し、更に、上部コンタクトプラグ５を、ビット線ＢＬに接続される第１のプラグ部５ａと、この第１のプラグ部５ａの上端の内径寸法より内径寸法が大きな大径部を有し、下部コンタクトプラグ７に接続された第２のプラグ部５ｂとから構成した。
【選択図】図４

Description

本発明は、例えばＮＡＮＤ型またはＮＯＲ型フラッシュメモリなどの半導体記憶装置を有する半導体装置及びその製造方法に関する。

半導体装置の開発において、大容量化・低コストを達成するため素子の微細化が年々進められている。ＮＡＮＤ型フラッシュメモリ装置においても、ビット線やワード線といった各配線ピッチの微細化が進行している。各配線ピッチの微細化を行う場合に、ライン配線と同程度に微細化したコンタクトホールを高アスペクトで開口することは困難なため、ビット線コンタクトの配置を１つおきにビット線方向にずらした所謂チドリ配置が提案されている。このチドリ配置の一例を、特許文献１に示す。

また、ビット線コンタクトとして、半導体基板の活性領域に下端が接続された下部コンタクトプラグと、層間絶縁膜を介して活性領域の上方に配置されたビット線に上端が接続された上部コンタクトプラグとを、縦積みして構成されたものが知られている（例えば特許文献２参照）。このように下部コンタクトプラグと上部コンタクトプラグを縦積みする構成であって、しかも、上記したようにビット線コンタクトをチドリ配置する構成の場合、下部コンタクトプラグは、その上端部の寸法を大きくすることができる。しかし、上部コンタクトプラグは、その上端部の寸法をビット線の配線ピッチと同程度の小さい寸法にしなければならなかった。

ここで、上記した各コンタクトプラグの形状は、上端部から下端部へ向けて先細りとなる形状の場合、下部コンタクトプラグのように、上端部の寸法を大きくすることができると、下端部の寸法も必要十分な程度に大きくなり、活性領域に良好に接続することができる。これに対して、上部コンタクトプラグの場合は、上端部の寸法がビット線の配線ピッチと同程度の小さい寸法であるため、下端部の寸法が更に小さくなり、コンタクトプラグを形成するためのコンタクトホールの未開口によるオープン不良や高抵抗不良等が発生するという問題点があった。
特開平７−２０２１４３号公報 特開平１０−３０８４４６号公報

本発明は、コンタクトホールの開口不良によるコンタクトプラグの接続不良や高抵抗不良等の発生を防止することができる半導体装置及びその製造方法を提供することを目的とする。

本発明の半導体装置は、半導体基板上にメモリセルを行列状に配置したメモリセルアレイを備え、前記各メモリセルにおけるビット線コンタクトを１つおきにビット線方向にずらして２列に配置するように構成したものにおいて、前記半導体基板上に形成された第１のシリコン酸化膜と、前記第１のシリコン酸化膜上に形成された第２のシリコン酸化膜と、前記第２のシリコン酸化膜上に形成されたシリコン窒化膜と、前記シリコン窒化膜上に配置されたビット線とを備え、前記ビット線コンタクトは、前記第１のシリコン酸化膜中に形成され、前記半導体基板に接続された下部コンタクトプラグと、前記下部コンタクトプラグ上に位置すると共に前記ビット線に接続されるよう前記第２のシリコン酸化膜および前記シリコン窒化膜中に形成される上部コンタクトプラグであって、前記シリコン窒化膜中に形成された第１プラグ部と前記第２のシリコン酸化膜中に形成された第２プラグ部からなり、前記第２プラグ部には前記第１プラグ部の内径寸法より大きい内径寸法を有する大径部を備えた上部コンタクトプラグとを具備したところに特徴を有する。

本発明によれば、コンタクトプラグの接続不良や高抵抗不良等の発生を防止することができる。

以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の一実施形態について図１〜図１１を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。

まず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。

ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓと、当該選択ゲートトランジスタＴｒｓ間に対して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。

図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線配線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線配線ＳＬに接続されている。

図２はメモリセル領域の一部のレイアウトパターンを示す。この図２において、半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離形成されている。この場合、活性領域３は幅５０ｎｍおよび間隔５０ｎｍのラインアンドスペース状に形成されている。尚、活性領域３において、（幅＋間幅）／２＝５０ｎｍは所謂ハーフピッチ（ｈｐ）であり、このハーフピッチ（ｈｐ）は微細化の指標として小さい方が好ましい。上記活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。

また、ワード線ＷＬ３２本を一組とするＮＡＮＤ列の両端には、それぞれ一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１、ＳＧＬ２が形成されている。一対の選択ゲート線ＳＧＬ１がドレイン側であり、一対の選択ゲート線ＳＧＬ２がソース側である。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ビット線コンタクトＣＢは、ホール配置を１つおきにビット線方向に例えば１００ｎｍ（オフセット）ずらして２列に配置（即ち、隣接するもの同士でビット線方向に交互に例えば１００ｎｍずらして２列に配置）されており、これにより所謂チドリ配置される構成となっている。また、一対の選択ゲート線ＳＧＬ２間の活性領域３にはソース線コンタクトＣＳがそれぞれ形成されている。ソース線コンタクトＣＳも、ビット線コンタクトＣＢと同様に、ホール配置を１つおきにビット線方向に例えば１００ｎｍずらして２列に配置（即ち、隣接するもの同士でビット線方向に交互にずらして２列に配置）されており、これにより所謂チドリ配置される構成となっている。この構成の場合、ＮＡＮＤ列をひとつおきにソース/ドレイン反転させて、ビット線コンタクトＣＢおよびソース線コンタクトＣＳを隣接ＮＡＮＤ列間で共用し、繰り返し配置することにより、セルアレイを形成している。また、ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが形成され、選択ゲート線ＳＧＬ１、２と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。なお、ソース線コンタクトＣＳはチドリ配置されたコンタクトである必要はなく、１本の溝配線構造であってもよい。

図３は、図２の上に形成されるビット線ＢＬおよびソース線ＳＬを重ねて示したものである。ビット線ＢＬは、活性領域３と同じ配線幅５０ｎｍ及び配線間幅５０ｎｍのハーフピッチ（ｈｐ）のラインアンドスペースで形成される。ビット線ＢＬは、各ＮＡＮＤ列とビット線コンタクトＣＢを介して接続され、書込み/読出し動作において対象ＮＡＮＤ列の活性領域３と電圧の授受が行われる。ソース線ＳＬは、各ＮＡＮＤ列とソース線コンタクトＣＳを介して接続され、読出し動作において対象セルのデータ状態に応じてビット線ＢＬと電気的に接続（或いは分断）され、ビット線電圧を変化させる。尚、書込み/読出しの対象ＮＡＮＤ列は、選択ゲートトランジスタ（ＳＧＬ１、ＳＧＬ２）により選択される。

図４は、図３中のＡ−Ａ線に沿う断面図であり、ビット線コンタクトＣＢの断面を示している。本実施例では、ビット線コンタクトＣＢはチドリ配置されているため、Ａ−Ａ線に沿う断面では、ひとつおきにビット線コンタクトＣＢが明示されるが、ビット線方向に例えば１００ｎｍずらした位置に残りのビット線コンタクトＣＢが同様に存在する。ビット線コンタクトＣＢは、上部コンタクトホール４の内部に導体を埋め込み形成した上部コンタクトプラグ５と、下部コンタクトホール６の内部に導体を埋め込み形成した下部コンタクトプラグ７とを縦積みした構造を有している。この上部コンタクトプラグ５、下部コンタクトプラグ７は、それぞれ上端部の内径（幅）寸法が下端部の内径（幅）寸法より大きく、上端部から下端部へ向けて先細りとなる形状を有している。

なお、本実施形態においては、上部コンタクトプラグ５と下部コンタクトプラグ７とは直接接続されているが、上部コンタクトプラグ５と下部コンタクトプラグ７との間に導電体からなる別部材を設け、台座部の機能をもたせる構成であっても良い。

ビット線コンタクトＣＢは、シリコン基板１上に形成されたシリコン酸化膜８およびシリコン酸化膜８上に形成された第１のシリコン窒化膜９中に形成されている。このシリコン窒化膜９上には第３のシリコン酸化膜１０が形成され、このシリコン酸化膜１０中にビット線ＢＬが形成されている。このシリコン酸化膜１０上には第２のシリコン窒化膜１１が形成されている。

ビット線コンタクトＣＢのうち下部コンタクトプラグ７は、第１のシリコン酸化膜８ａの上面からシリコン基板１の表面にわたり第１のシリコン酸化膜８ａ中に形成されている。また、上部コンタクトプラグ５は、第１のシリコン窒化膜９の上面から下部コンタクトプラグ７の上面にわたり第１のシリコン窒化膜９および第２のシリコン酸化膜８ｂに形成されている。上部コンタクトプラグ５は、第１のシリコン窒化膜９中に位置する第１プラグ部５ａと第２のシリコン酸化膜８ｂ中に位置する第２プラグ部５ｂとから構成されている。

本実施形態においては、ビット線コンタクトＣＢをチドリ配置する構成であるため、隣接する下部コンタクトホール６間の間隔は活性領域の間隔およびビット線ＢＬの配線間隔より広い。したがって、下部コンタクトホール６の上端部の開口部の内径寸法を活性領域の間隔およびビット線ＢＬの配線間隔より広く、例えば９０ｎｍ程度に形成することができる。これにより、下部コンタクトホール６形成時のリソグラフィ及び加工において余裕が得られる。これが、チドリ配置した各コンタクトＣＢの大きなメリットである。

上記下部コンタクトプラグ７の下端部は、ハーフピッチ（ｈｐ）の幅で形成された活性領域３に接続されている。ドライエッチング法によるコンタクトホールを形成すると、通常、コンタクトホールの加工形状は、下方ほど小さくなる円錐様の形状（即ち、下方に向かって先細りとなる形状）になる。本実施形態においては、下部コンタクトホール６の上端部の開口部の内径寸法を活性領域の間隔より広く形成できるので、下部コンタクトホール６の下端部の開口部の内径寸法はハーフピッチ（ｈｐ）に近い大きさに形成できる。このため、隣りの活性領域３とのショートに対して余裕が確保される。

また、ビット線コンタクトＣＢの上部コンタクトプラグ５の第２のシリコン酸化膜８ｂに形成された第２プラグ部５ｂは、上端部から下端部へ向けて先細りとなる形状を有し、その下端は下部コンタクトプラグ７に接続されている。第２プラグ部５ｂの上に位置する第１のシリコン窒化膜９に形成された第１プラグ部５ａは、その上端がビット線ＢＬに接続されている。第１プラグ部５ａの上端部分の内径寸法は、ビット線ＢＬの配線幅寸法である５０ｎｍ、即ち、ハーフピッチ（ｈｐ）に近い大きさの寸法に設定されている。これにより、隣接するビット線ＢＬとのショートを回避している。

これに対し、第２のシリコン酸化膜８ｂに形成された第２プラグ部５ｂは、第１のプラグ部５ａの上端部分の内径寸法より大きな内径寸法を有する大径部を備えている。第２プラグ部５ｂは、ビット線コンタクトＣＢをチドリ配置する構成であるため、隣り合う第２プラグ部５ｂ間に余裕がある。本実施形態の場合、三平方の定理から、隣接する第２プラグ部５ｂの中心間に、１４１ｎｍの距離が存在することが分かり、第２プラグ部５ｂの内径寸法はビット線ＢＬの配線間隔に拘束されず、例えば内径が９０ｎｍ程度あっても支障がない。

本実施形態の場合、第２プラグ部５ｂの形状は下方へ向けて少しずつ径小となる円錐様の形状（即ち、下方に向かって先細りとなる形状）に形成されており、第２プラグ部５ｂの上端部分の内径寸法が最も大きく、かつ第２プラグ部５ｂ全体にわたり内径寸法が第１プラグ部５ａの上端部分の内径寸法より大きな内径寸法を有している。すなわち、第２プラグ部５ｂ全体が第１プラグ部５ａの上端部分の内径寸法より大きな大径部となっている。

第２プラグ部５ｂの下端部の内径寸法は、下部コンタクトプラグ７との間の接続がとれるだけの必要十分な大きさ（例えばハーフピッチ（ｈｐ）よりも大きい程度の寸法）に形成されており、上部コンタクトプラグ５と下部コンタクトプラグ７との間が良好に接続される。

なお、上部コンタクトプラグ５の第２プラグ部５ｂの形状は円錐状に限らず、隣接する第２プラグ部５ｂとショートしない範囲で、中央部分の内径寸法が極大な樽形状などであってもよい。この場合、大径部は第２プラグ部５ｂの一部分のみであっても良い。

尚、図５は、図４に示す構成から第２のシリコン窒化膜１１を除いた状態のビット線コンタクトＣＢ周辺を示す上面図、即ち、図４に示す構成の上面図である。
一方、ソース線コンタクトＣＳは、下部コンタクトホールの内部に導体を埋め込み形成した下部コンタクトプラグ（図示せず）のみで構成されており、各下部コンタクトプラグの上端部に、ワード線ＷＬ方向に形成された１つの幅広のソース線ＳＬ（図３参照）が接続されている。この構成の場合、ビット線配線ＢＬとソース線ＳＬの高さ方向位置が異なるため、それぞれ独立して配線を引き廻すことが可能な構成となっている。

次に、上記した構成を製造する製造方法について、図６〜図１１を参照しながら説明する。まず、図６（ａ）に示すように、周知技術と同様にして、素子分離絶縁膜により活性領域３が区画形成されたシリコン基板１上に第１のシリコン酸化膜８ａを形成し、この第１のシリコン酸化膜８ａ中に活性領域３に達する下部コンタクトプラグ７を形成した構成に対して、第２のシリコン酸化膜８ｂを例えば３００ｎｍ堆積する。続いて、第２のシリコン酸化膜８ｂの上に第１のシリコン窒化膜９を例えば５０ｎｍ積層する。尚、図６（ｂ）は、図６（ａ）の構成を上方から見た上面図である。

上述したように、本実施形態において、下部コンタクトプラグ７は上端部の内径寸法が下端部の内径寸法より大きく、上端部から下端部へ向けて先細りとなる形状を有している。ビット線コンタクトＣＢのチドリ配置により、隣接する下部コンタクトプラグ７間の間隔は活性領域の間隔より広いため、下部コンタクトプラグ７の上端部の内径寸法を活性領域の間隔より広く、例えば９０ｎｍ程度に形成すると共に、下端部の内径寸法を活性領域の幅寸法（５０ｎｍ）に近い大きさに形成している。

次に、図７（ａ）、（ｂ）に示すように、リソグラフィー法とドライエッチング法を用いて、シリコン窒化膜９及び第２のシリコン酸化膜８ｂに下部コンタクトプラグ７の上面に達する上部コンタクトホール４を、上端部の開口部４ａの内径寸法が５０ｎｍとなるように形成する。通常のドライエッチング法を適用することにより、この段階では、上部コンタクトホール４は、下方に向かうほど開口径寸法が小さくなる形状となり、下端部の開口部の内径寸法は上端部の開口部４ａの内径寸法に比べ小さく形成される。

この後、図８（ａ）、（ｂ）に示すように、フッ酸或いはフッ酸・フッ化アンモニウム混合溶液によるウェットエッチング法により、第２のシリコン酸化膜８ｂを等方的に後退させ、第２のシリコン酸化膜８ｂ中の上部コンタクトホール４の内径を拡大させる。このとき、上部コンタクトホール４の上端部４ａは、シリコン窒化膜９に開けられた開口部であるため、フッ酸或いはフッ酸・フッ化アンモニウム混合溶液ではウェットエッチングされず、内径寸法が５０ｎｍのままである。本実施形態においては、このウェットエッチング法によるコンタクトホールの拡大により、上部コンタクトホール４のうちの第１のシリコン窒化膜９の直下の部位４ｂに内径寸法が最大（例えば９０ｎｍ）の開口部を、上部コンタクトホール４の下端部４ｃに内径寸法が下部コンタクトプラグ７との接続に必要十分な大きさ（例えばハーフピッチ（ｈｐ）、即ち、５０ｎｍより大きい寸法）を有する開口部を形成する。

なお、本実施形態においては、拡大された上部コンタクトホール４の形状は下方に向かうにつれ徐々に内径寸法が小さくなる円錐状であるが、本発明はこれに限らず、下端部４ｃの内径寸法が下部コンタクトプラグ７との接続に必要十分な大きさに形成されれば、上部コンタクトホール４の中央部分に内径寸法が最大の樽形状などであってもよい。

次に、図９（ａ）、（ｂ）に示すように、上部コンタクトホール４内に、例えばＣＶＤ法によりバリアメタルのＴiＮおよびタングステンを埋め込むことにより、上部コンタクトプラグ５、即ち、コンタクト配線を形成する。この後、図１０に示すように、第１のシリコン窒化膜９及び上部コンタクトプラグ５の上に第３のシリコン酸化膜１０を積層する。続いて、図１１に示すように、リソグラフィー法とドライエッチング法により第３のシリコン酸化膜１０にビット線配線溝１２を形成する。次に、ビット線配線溝１２に例えば銅メッキを施して銅を埋め込んだ後、ＣＭＰ法により平坦化することにより、ビット線ＢＬを形成し、図４に示すように、第３のシリコン酸化膜１０及びビット線ＢＬの上に第２のシリコン窒化膜１１を例えばＣＶＤ法により堆積する。これにより、本実施形態のビット線コンタクトＣＢが製造される。

このような構成の本実施形態によれば、ビット線コンタクトＣＢをチドリ配置する構成とし、ビット線コンタクトＣＢの上部コンタクトプラグ５を下端が下部コンタクトプラグと接続される第２プラグ部５ｂと、ビット線ＢＬと接続され、第２プラグ部５ｂの上端部の内径寸法より内径寸法が狭い第１プラグ部５ａとで構成したので、コンタクトプラグの接続不良や高抵抗不良等の発生を防止することができる。

（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。

上記実施形態では、上部コンタクトホール４内にＣＶＤ法によりバリアメタルのＴiＮおよびタングステンを埋め込むことにより、上部コンタクトプラグ５を形成するように構成したが、ＡＬＤ法によるＴiＮのバリアメタル、及び、ＣＶＤ法によるタングステンを埋め込むように構成しても良い。また、上記実施形態においては、ビット線ＢＬを形成するに際して、ダマシン法による銅メッキと、それに続くＣＭＰ法で形成する構成としたが、スパッタ法によるＡｌデポと、それに続くリソグラフィー法及びドライエッチング法で形成する構成としても良い。更に、上部コンタクトホールを、デュアルダマシン法により銅メッキとそれに続くＣＭＰ法でビット線と同時に埋め込むことにより形成する構成としても良い。

本発明の一実施形態を示すＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図 メモリセル領域の一部のレイアウトパターンを示す模式的な平面図 ビット線ＢＬおよびソース線ＳＬを重ねて示す図２相当図 図３中のＡ−Ａ線に沿う模式的な断面図 模式的な平面図 （ａ）は製造工程の一段階における模式的な断面図（その１）、（ｂ）は模式的な平面図（その１） （ａ）は製造工程の一段階における模式的な断面図（その２）、（ｂ）は模式的な平面図（その２） （ａ）は製造工程の一段階における模式的な断面図（その３）、（ｂ）は模式的な平面図（その３） （ａ）は製造工程の一段階における模式的な断面図（その４）、（ｂ）は模式的な平面図（その４） 製造工程の一段階における模式的な断面図（その５） 製造工程の一段階における模式的な断面図（その６）

符号の説明

図面中、１はシリコン基板、２はＳＴＩ、３は活性領域、４は上部コンタクトホール、５は上部コンタクトプラグ、６は下部コンタクトホール、７は下部コンタクトプラグ、８ａは第１のシリコン酸化膜、８ｂは第２のシリコン酸化膜、９は第１のシリコン窒化膜、１０は第３のシリコン酸化膜、１１は第２のシリコン窒化膜、１２はビット線配線溝である。

Claims (5)

1. 半導体基板上にメモリセルを行列状に配置したメモリセルアレイを備え、前記各メモリセルにおけるビット線コンタクトを１つおきにビット線方向にずらして２列に配置するように構成した半導体装置において、
   前記半導体基板上に形成された第１のシリコン酸化膜と、
   前記第１のシリコン酸化膜上に形成された第２のシリコン酸化膜と、
   前記第２のシリコン酸化膜上に形成されたシリコン窒化膜と、
   前記シリコン窒化膜上に配置されたビット線とを備え、
   前記ビット線コンタクトは、
   前記第１のシリコン酸化膜中に形成され、前記半導体基板に接続された下部コンタクトプラグと、
   前記下部コンタクトプラグ上に位置すると共に前記ビット線に接続されるよう前記第２のシリコン酸化膜および前記シリコン窒化膜中に形成される上部コンタクトプラグであって、前記シリコン窒化膜中に形成された第１プラグ部と前記第２のシリコン酸化膜中に形成された第２プラグ部からなり、前記第２プラグ部には前記第１プラグ部の内径寸法より大きい内径寸法を有する大径部を備えた上部コンタクトプラグと
   を具備したことを特徴とする半導体装置。
2. 前記上部コンタクトプラグは前記下部コンタクトプラグと直接接続されていることを特徴とする請求項１記載の半導体装置。
3. 半導体基板上に不揮発性のメモリセルを行列状に配置したメモリセルアレイを備え、前記各メモリセルにおけるビット線コンタクトを１つおきにビット線方向にずらして２列に配置するように構成した半導体装置の製造方法であって、
   前記半導体基板の活性領域上に第１のシリコン酸化膜を形成し、前記第１のシリコン酸化膜に前記活性領域に達する下部コンタクトホールを形成し、前記下部コンタクトホールの内部に導体を埋め込んで下部コンタクトプラグを形成する工程と、
   前記第１のシリコン酸化膜および前記下部コンタクトプラグの上に第２のシリコン酸化膜を形成する工程と、
   第２のシリコン酸化膜の上にシリコン窒化膜を形成する工程と、
   前記シリコン窒化膜及び前記第２のシリコン酸化膜に、ドライエッチング法により上部コンタクトホールを形成する工程と、
   ウエットエッチング法により前記上部コンタクトホールのうちの前記第２のシリコン酸化膜に形成された部分の内径を拡大する工程と、
   前記上部コンタクトホールに導体を埋め込むことにより上部コンタクトプラグを形成する工程と、
   前記シリコン窒化膜及び前記上部コンタクトプラグの上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜中にビット線を形成する工程と
   を備えたことを特徴とする半導体装置の製造方法。
4. 半導体基板上に不揮発性のメモリセルを行列状に配置したメモリセルアレイを備え、前記各メモリセルにおけるビット線コンタクトを１つおきにビット線方向にずらして２列に配置するように構成した半導体装置の製造方法であって、
   前記半導体基板の活性領域上に第１のシリコン酸化膜を形成する工程と、
   前記第１のシリコン酸化膜に前記活性領域に達する下部コンタクトホールを形成する工程であって、前記第１のシリコン酸化膜の上端部分での開口部の内径寸法が前記第１のシリコン酸化膜の下端部分での開口部の内径寸法より大きい下部コンタクトホールを、ドライエッチング法により形成する工程と、
   前記下部コンタクトホールの内部に導体を埋め込んで下部コンタクトプラグを形成する工程と、
   前記第１のシリコン酸化膜および前記下部コンタクトプラグの上に第２のシリコン酸化膜を形成する工程と、
   前記第２のシリコン酸化膜の上にシリコン窒化膜を形成する工程と、
   前記シリコン窒化膜及び前記第２のシリコン酸化膜に前記下部コンタクトプラグに達する上部コンタクトホールを形成する工程であって、前記シリコン窒化膜の上端部分での開口部の内径寸法が前記第２のシリコン酸化膜の下端部分の開口部の内径寸法より大きい上部コンタクトホールを、ドライエッチング法により形成する工程と、
   前記上部コンタクトホールのうちの前記第２のシリコン酸化膜に形成された部分の内径をウエットエッチング法により拡大する工程と、
   前記上部コンタクトホールに導体を埋め込むことにより上部コンタクトプラグを形成する工程と、
   前記シリコン窒化膜及び前記上部コンタクトプラグの上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜中にビット線を形成する工程と
   を備えたことを特徴とする半導体装置の製造方法。
5. 前記ウエットエッチング法により内径寸法が拡大された際の前記上部コンタクトホールの下端部分の開口部の内径寸法は前記ドライエッチング法により形成された際の前記上部コンタクトホールの下端部分の開口部の内径寸法よりも大きいことを特徴とする請求項３または４記載の半導体装置の製造方法。

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