KR100747142B1 - 에칭 단계 수가 감소된 이중 다마신 구조체에 ｍｒａｍ오프셋 셀을 제조하는 방법 - Google Patents

에칭 단계 수가 감소된 이중 다마신 구조체에 ｍｒａｍ오프셋 셀을 제조하는 방법 Download PDF

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Abstract

단일 에칭 공정을 이용하여, 오프셋 도전라인(158)들 및 자기 메모리 셀(160)들을 형성하도록 자기 스택 층을 패터닝하거나, 또는 자기 메모리 셀들 및 도전라인용 트렌치(170)들을 노출시키는 비아(168)들을 형성하도록 절연층을 패터닝하기 위해, 또는 둘 모두를 위해 2개의 레지스트 층을 사용하는 단계를 포함하는 오프셋 MRAM 디바이스(110)를 제조하는 방법.

Description

에칭 단계 수가 감소된 이중 다마신 구조체에 ＭＲＡＭ 오프셋 셀을 제조하는 방법{METHOD OF MANUFACTURING MRAM OFFSET CELLS IN A DOUBLE DAMASCENE STRUCTURE WITH A REDUCED NUMBER OF ETCH STEPS}
본 발명은, 일반적으로 반도체 디바이스의 제조에 관한 것으로, 더욱 상세하게는 자기 랜덤 액세스 메모리(MRAM)의 제조에 관한 것이다.
반도체는, 예컨대 라디오, 텔레비전, 휴대 전화 및 퍼스널 컴퓨팅 장치를 포함하는 전자 제품의 집적 회로에 사용된다. 일 형태의 반도체 디바이스는, 정보를 저장하기 위해 전하를 이용하는 다이내믹 랜덤 액세스 메모리(DRAM) 및 플래시 메모리와 같은 반도체 저장 디바이스이다.
가장 최근에 개발된 메모리 디바이스는 반도체 기술과 자기학을 조합시킨 스핀 전자공학과 관련된다. 전하라기보다는 전자의 스핀이 "1" 또는 "0"의 존재를 나타내는데 사용된다. 이러한 스핀 전자 디바이스 중 하나가 상이한 금속층들내에 서로 수직하여 위치된 도전 라인들을 포함하는 자기 랜덤-액세스 메모리(MRAM)이며, 상기 도전 라인들은 자기 스택(magnetic stack)에 개재된다. 도전 라인들이 교차하는 지점을 이른바 교차점(cross-point)이라 한다. 도전 라인들 중 하나를 통해 흐르는 전류는 그 도전 라인을 중심으로 자기장을 생성하고 그 와이어 즉 도전 라인 을 따라 소정 방향으로 자극(magnetic field)을 지향시킨다. 다른 도전 라인을 통해 흐르는 전류 또한 자기장을 유도하고 자극을 부분적으로 반전(turn)시킬 수 있다. "0" 또는 "1"로 표현되는 디지털 정보는 자기 모멘트의 정렬로 저장할 수 있다. 자기 구성요소의 저항성은 모멘트의 정렬에 따라 좌우된다. 저장된 상태는 구성요소의 저항 상태를 검출함으로써 소자로부터 판독된다. 메모리 셀은 로우(row) 및 컬럼(column)을 갖는 매트릭스 구조체에 도전 라인들 및 교차점들을 배치시킴으로써 구성될 수 있다.
DRAM과 같은 전통적인 반도체 메모리 디바이스에 비해 MRAM의 장점은 MRAM은 비휘발성이라는 것이다. 예를 들어, MRAM을 사용하는 개인용 컴퓨터(PC)는 DRAM을 사용하는 종래의 PC와 마찬가지로 "부트-업(boot-up)" 시간이 길지 않다. 또한, MRAM은 전원을 켤 필요가 없으며 저장된 데이터를 "기억하는" 능력을 가진다.
교차점 MRAM 디바이스에서, 자기 메모리 셀들은 2개의 금속 와이어링 레벨들 사이에 위치된다. 자기 스택의 바닥부는 하부 와이어링 레벨에 전기적으로 접촉하게 하는 한편, 자기 스택의 최상부는 상부 와이어링 레벨에 전기적으로 접촉하게 한다. 대안적인 MRAM 설계는 오프셋 MRAM 디바이스를 포함한다.
오프셋 MRAM에서는, 판독 라인들 및 기록 라인들을 포함하는 도전 라인들이 동일한 금속배선층(metallization layer)내에 위치된다. 판독 라인들은 각각 자기 메모리 셀에 연결된다. 기록 라인들은, 자기 메모리 셀에 직접 접촉하는 것이 아니라, 자기 메모리 셀에 근접하여 배치된 기록 라인들을 통해 전류를 흐르게 함으로써 자기 메모리 셀들에 대한 자기장을 유도하여, 자기 메모리 셀의 자기 스핀 방향 에 영향을 주므로, 따라서 상기 셀에 기록한다.
본 발명의 바람직한 실시예들은, 자기 스택 층 또는 절연층 중 어느 하나 또는 둘 모두를 패터닝하기 위해 이중 레지스트 층을 사용하여 공정 단계수를 줄임으로써 MRAM 오프셋 자기 메모리 셀을 제조하는 방법으로서 기술적인 장점을 달성한다.
일 실시예에서, 저항성 반도체 메모리 디바이스를 제조하는 방법이 개시된다. 상기 방법은, 복수의 제1도전라인들을 형성하는 단계, 상기 제1도전라인 위에 제1절연층을 증착하는 단계, 상기 제1도전라인들의 전체 또는 일부분을 노출(expose)시키도록 비아(via)들로 상기 제1절연층을 패터닝하는 단계, 및 상기 제1절연층 및 노출된 제1도전라인들 위에 자기 스택 층을 증착하는 단계를 포함한다. 상기 자기 스택 층은 상기 노출된 제1도전라인들을 상기 자기 메모리 셀들에 결합(couple)시키도록 순응된(adapted) 오프셋 도전 라인들 및 자기 메모리 셀들을 형성하도록 패터닝된다. 상기 오프셋 도전 라인들 및 상기 자기 메모리 셀들 위에 제2절연층이 증착된다. 상기 자기 메모리 셀들의 전체 또는 일부분을 노출시키도록 비아들이 형성되고, 상기 제2절연층내에 도전라인용 트렌치들이 형성된다. 상기 방법은 상기 제2절연층내의 비아들 및 트렌치들을 도전 물질로 채우는 단계를 포함한다. 오프셋 도전 라인들 및 자기 메모리 셀들을 형성하도록 자기 스택 층을 패터닝하는 단계, 또는 자기 메모리 셀들의 전체 또는 일부분을 노출시키도록 비아들을 형성하고 제2절연층내에 도전라인용 트렌치들을 형성하는 단계 중 1이상은 단일 에 칭 공정을 포함한다.
또 다른 실시예에서, MRAM 디바이스를 제조하는 방법은, 작업물(workpiece)을 제공하는 단계, 상기 작업물 위에 제1절연층을 증착하는 단계, 상기 제1절연층내에 복수의 제1도전라인들을 형성하는 단계, 및 상기 제1도전라인 위에 제2절연층을 증착하는 단계를 포함한다. 상기 방법은, 상기 제1도전라인들의 전체 또는 일부분을 노출시키도록 비아들로 상기 제2절연층을 패터닝하는 단계, 상기 제2절연층 및 노출된 제1도전라인들 위에 자기 스택 층을 증착하는 단계, 상기 자기 스택 층 위에 제1레지스트를 증착하는 단계, 및 상기 제1레지스트를 패터닝하고 현상하는 단계를 포함한다. 상기 제1레지스트의 일부분들이 제거되고, 상기 자기 스택 층 및 상기 제1레지스트 위에 제2레지스트가 증착된다. 상기 제2레지스트가 패터닝되고, 자기 스택 층은, 자기 메모리 셀들에 상기 노출된 제1도전라인들을 결합시키도록 순응된 오프셋 도전 라인들 및 자기 메모리 셀들을 형성하도록 단일 에칭 공정으로 에칭된다. 상기 방법은, 상기 오프셋 도전 라인들 및 상기 자기 메모리 셀들위에 제3절연층을 증착하는 단계, 상기 자기 메모리 셀들의 전체 또는일부분을 노출시키도록 비아들을 형성하고 상기 제3절연층내에 도전라인용 트렌치들을 형성하는 단계, 및 상기 제3절연층내의 상기 비아들 및 상기 트렌치들을 도전 물질로 채우는 단계를 포함한다.
또 다른 실시예에서, MRAM 디바이스를 제조하는 방법은, 작업물을 제공하는 단계, 상기 작업물 위에 제1절연층을 증착하는 단계, 상기 제1절연층내에 복수의 제1도전라인들을 형성하는 단계, 및 상기 제1도전라인들 위에 제2절연층을 형성하 는 단계를 포함한다. 상기 방법은, 상기 제1도전라인들의 전체 또는 일부분을 노출시키도록 비아들로 상기 제2절연층을 패터닝하는 단계, 상기 제2절연층 및 노출된 제1도전라인들 위에 자기 스택 층을 증착하는 단계를 포함한다. 상기 자기 스택 층은 상기 자기 메모리 셀들에 상기 노출된 제1도전라인들을 결합시키도록 순응된 오프셋 라인들 및 자기 메모리 셀들을 형성하도록 패터닝된다. 상기 오프셋 도전라인들 및 자기 메모리 셀들 위에 제3절연층이 증착되고, 상기 제3절연층 위에 제1레지스트가 증착되며, 상기 제1레지스트는 패터닝되고 현상된다. 상기 방법은 상기 제1레지스트의 일부분들을 제거하는 단계, 상기 제3절연층 및 상기 제1레지스트 위에 제2레지스트를 증착하는 단계, 및 상기 제2레지스트를 패터닝하는 단계를 포함한다. 상기 제3절연층은, 상기 자기 메모리 셀들의 전체 또는 일부분을 노출시키도록 비아들을 형성하고 상기 제3절연층내에 도전라인용 트렌치들을 형성하도록 단일 에칭 공정으로 에칭된다. 상기 제3절연층내의 상기 비아들 및 트렌치들은 도전 물질로 채워진다.
본 발명의 실시예들의 장점들은 오프셋 MRAM 디바이스를 제조하는데 요구되는 공정 단계들의 수를 감소시키는 것을 포함한다.
이하, 첨부한 도면과 연계하여 본 발명의 상기 특징들을 보다 상세히 설명한다.
도 1 내지 도 11은 본 발명의 실시예들에 따른 다양한 제조 단계들에서의 오프셋 MRAM 디바이스의 단면도를 도시한다.
상이한 도면들내의 대응하는 번호들 및 부호들은 다르게 표시되지 않는다면 대응하는 부분들을 나타낸다. 상기 도면들은 바람직할 실시예들의 관련 실시형태를 예시하기 위해 도시된 것으로, 축척대로 도시되지는 않았음을 명시한다.
이하, 본 발명의 실시예들의 몇몇 장점들을 서술함으로써, 본 발명의 바람직한 실시예들을 설명한다.
도 1 내지 도 11은 본 발명의 일 실시예에 따른 다양한 제조 단계에서의 오프셋 MRAM 디바이스의 단면도를 도시한다. 도 1은 작업물(130)을 포함하는 반도체 웨이퍼(110)를 도시한다. 작업물(130)은, 예를 들어 절연층에 의해 덮인 실리콘 또는 여타의 반도체 물질을 포함하여 이루어진 반도체 기판을 포함할 수 있다. 또한, 작업물(130)은 도시되지는 않았지만 프론트 엔드 오브 라인(front end of line; FEOL)내에 형성된 여타의 액티브 구성요소 또는 회로를 포함할 수 있다. 작업물(130)은, 예를 들어 단결정 실리콘 위의 실리콘 산화물을 포함하여 이루어질 수 있다. 작업물(130)은 여타의 도전층들 또는 여타의 반도체 소자들, 예를 들어 트랜지스터, 다이오드 등등을 포함할 수 있다. 화합물 반도체, 예컨대 GaAs, InP, Si/Ge 또는 SiC이 실리콘 대신에 사용될 수 있다.
도시되지는 않았으나, 상기 작업물(130)위에 선택적인 얇은 캡층(thin cap layer)이 형성될 수 있다. 상기 캡층은 제1도전라인(140)들에 사용된 물질이 작업물(130)로 확산되지 못하도록 순응된 보호물질로 된 얇은 층을 포함하여 이루어질 수 있다. 예를 들어, 제1도전라인(140) 물질로 구리가 사용되는 경우, 캡층이 사용 되지 않는다면, 구리는 밑에 놓인 그리고 위에 놓인 유전체들로 확산되려는 경향이 있다. 구리는 쉽게 산화되기 때문에, 제1도전라인(140)들이 구리를 포함하여 이루어지는 경우, 캡층은 산화물 이외의 물질을 포함하여 이루어져 제1도전라인(140)들의 산화를 방지하는 것이 바람직하다. 캡층은, 예를 들어 SixNy와 같은 질화물을 포함하여 이루어질 수 있으며, 여기서 x 및 y는 예컨대 1보다 큰 정수이다.
상기 작업물, 또는 캡층 위에 예비절연층(134)이 증착된다. 상기 예비절연층(134)은 인터-레벨 유전체(ILD), 예를 들어 웨이퍼 제1인터-레벨 유전체 층을 포함하여 이루어지는 것이 바람직하다. 예비절연층(134)은 실리콘 이산화물(SiO2)을 포함하여 이루어지는 것이 바람직하며, 대안적으로는, 예를 들어 유전 상수가 낮은 물질과 같은 여타의 유전 물질을 포함하여 이루어질 수도 있다.
예비절연층(134)은, 예컨대 바람직하게는 다마신 공정으로 제1도전라인(140)들을 형성하도록 패터닝되고 에칭되며 도전 물질로 채워진다. 이 패터닝하고 채우는 공정은, 예를 들어 단일 다마신을 포함하여 이루어지는 것이 바람직하다. 예비절연층(134)은 제1도전라인(140)들이 형성될 트렌치들을 형성하도록 리소그래피적으로 패터닝되고 반응성 이온 에칭(RIE)으로 에칭될 수 있다. 트렌치들은, 예컨대 폭이 0.2_m이고 깊이가 0.4 내지 0.6_m일 수 있다.
사용되는 도전 물질에 따라, 도전라인(140)들은 미도시된 선택적인 라이너(liner)를 포함할 수 있다. 예를 들어, 제1도전라인(140)들이 구리를 포함하여 이루어진 경우, 바람직하게는, 라이너는 트렌치 측벽들도 포함하여 트렌치내의 웨이 퍼 표면 위에 증착된 구리 라이너, 및 도전 물질의 증착을 개선하도록 순응된, 상기 구리 라이너 위에 형성된 시드층(seed layer)을 포함하여 이루어질 수 있다. 그 후, 도전 물질, 바람직하게는 예를 들어 구리를 포함하여 이루어진 도전 물질이 웨이퍼(11) 위에 그리고 트렌치들내에 증착된다. 제1도전라인(140)들은 (예를 들어, 최소 피처 크기를 갖는) 최소 피치 라인(minimum pitched line)들 또는 보다 큰 피치 라인들을 포함하여 이루어질 수 있다.
제1도전라인(140)들은 구리와 같은 금속을 포함하여 이루어질 수 있으며, 대안적으로는 Al, TiN, Ti, W, 또는 그 조합과 같은 여타의 도전 물들, 또는 예컨대 물리적 기상 증착(PVD) 또는 화학적 기상 증착(CVD)에 의해 증착된 여타의 도전 물질을 포함할 수 있다. MRAM내의 도전라인(140)들은 구리를 포함하여 이루어지는 것이 바람직한데, 이는 구리의 우수한 도전성과, 구리의 그 양호한 도전성으로 인해 보다 작은 도전라인들을 사용할 수 있기 때문이다. 다마신 공정은 구리를 포함하여 이루어진 도전라인(140)들을 형성하는데 사용되는 것이 바람직하며, 그 이유는 구리는 에칭이 어렵기 때문이다. 제1도전라인(140)들은, 예컨대 M1 또는 M2 금속배선층의 일부분일 수 있다.
도 1에 도시된 바와 같이, 웨이퍼(110)는 웨이퍼(110)의 최상부로부터 과도한 도전 물질을 제거하고 제1도전라인(140)들을 형성하도록 화학적/기계적 폴리싱(CMP)으로 노출된다. 제1도전라인(140)들은 오프셋 MRAM 도전라인(140) 패턴에 따라 판독 라인(140a)들 및 기록 라인(140b)들을 포함한다. 도시된 바와 같이, 각각의 판독 라인(140a)은 기록 라인(140b)에 의해 인접한 판독 라인(140a)로부터 분리 될 수 있다.
도 2를 참조하면, 예비절연층(134) 및 제1도전라인(140)들 위에 제1절연층(136)이 증착된다. 상기 제1절연층(136)은 예비절연층(134)보다 얇은 것이 바람직하며, 예를 들어 30㎚ 내지 200㎚ 사이의 두께를 가질 수 있다. 제1절연층(136)은, 예를 들어 플라즈마 화학 기상 증착(PECVD)에 의해 증착된 실리콘 질화물과 같은 절연체를 포함하여 이루어질 수 있다. 대안적으로, 여타의 절연 물질이 제1절연층(136) 물질로 사용될 수 있다.
도 3에 도시된 바와 같이, 제1절연층(136)은 리소그래피 공정을 이용하여 밑에 있는 판독 라인(140a)에 접촉하기 위한 비아들 및 개구부들을 형성하도록 패터닝된다. 예를 들어, 제1절연층(136)으로 패턴을 전사(transfer)하기 위해 반응성 이온 에칭(RIE)이 사용될 수 있다.
대안적으로, 밑에 있는 판독 라인(140a)에 접촉하도록 비아들 및 개구부들을 형성하기 위해서, 리소그래피 공정에 앞서 제1절연층(136) 위에 금속 하드 마스크(미도시됨)가 증착될 수 있다. 상기 하드 마스크를 평탄(smooth)하게 하기 위에 CMP 폴리싱이 사용될 수 있으며, 그 후 리소그래피를 이용하여 상기 하드 마스크의 표면이 패터닝될 수 있다. 하드 마스크는, 예를 들어 물리적 기상 증착(PVD)에 의해 증착된 TaN, Ta, TiN 또는 W를 포함하여 이루어질 수 있다. 상기 패턴은 RIE에 의하 하드 마스크로 전사될 수 있으며, 레지스트가 스트립(strip)된다. 그 후, 하드 마스크 패턴은, 예를 들어 RIE를 이용하여 제1절연층(136)으로 전사된 후, 상기 마스크가 스트립된다.
다음, 도 4에 도시된 바와 같이, 판독 라인(140a)들 및 제1절연층(136) 위에 자기 스택 물질(142) 층이 증착 또는 형성된다. 통상적으로, 자기 스택 물질(142)은, 예컨대 다음과 같은 화학 원소들의 다양한 비율을 이용하여, PtMn, CoFe, Ru, NiFe, Ni, Co 및/또는 그 조합과 같은 물질로 된 복수의 층들로 구성된 제1자기층을 포함하여 이루어진다. 자기 스택 물질(142)은, 예를 들어 제1자기층 위에 증착되는 알루미늄 산화물(Al2O3)을 포함하여 이루어지는 유전층을 포함한다. 또한, 자기 스택 물질(142)은 상기 유전층 위에 증착되는 제2자기층을 포함하며, 상기 제2자기층은 상기 제1자기층과 유사한 물질을 이용하여 유사한 다층 구조체를 포함하여 이루어진다. 다양한 물질의 자기 스택층들은, 예를 들어 PVD에 의해 증착될 수 있다.
다음, 본 발명의 일 실시예에 따라, 네거티브와 포지티브 포토레지스트 둘 모두를 이용하는 리소그래피의 2개의 레벨은 자기 스택 물질(142)을 패터닝하는데 사용되는 동시에, 오프셋 도전라인(158)들과 자기 메모리 셀(160)들 둘 모두를 형성하도록 자기 스택 물질(142)을 에칭하는데에도 사용된다(도 6 참조). 도 5에 도시된 바와 같이, 자기 스택 물질 층(142) 위에 제1레지스트(150)가 증착된다. 제1레지스트(150)는, 예를 들어 유기 중합체를 포함하여 이루어지는 것이 바람직하다. 바람직하게는, 제1레지스트(150)는 네거티브 포토레지스트를 포함하여 이루어지며, 이후에 MRAM 디바이스의 자기 메모리 셀들을 형성할 자기 스택 물질 층(142)의 영역들을 격리(isolate)시키는데 사용된다. 특히, 제1레지스트(150) 패턴은 판독 라 인(140a)까지 오프셋 도전라인(158)의 형상을 형성한다.
제1레지스트(150)가 현상되고, 상기 제1레지스트(150)의 현상되지 않은 부분이 제거된다. 포지티브 포토레지스트를 포함하여 이루어지는 제2레지스트가 웨이퍼(110) 위에 증착되는 것이 바람직하다. 제2레지스트(152)는, 예를 들어 터널 접합 마스크(tunnel junction mask)를 이용하여 리소그래피에 의해 패터닝된다. 제2레지스트(152) 패턴은 자기 메모리 셀(160)의 형상을 형성한다.
RIE 또는 이온 밀링(ion milling)과 같이 단일 금속 에칭 공정은, 도 6에 도시된 바와 같이, 판독 라인(140a)까지 오프셋 도전라인(158) 및 자기 메모리 셀(160)을 형성하도록 예컨대 제1 및 제2레지스트(150/152)로부터 자기 스택 물질 층(142)으로 두 패턴 모두를 동시에 전사하는데 사용된다. 예를 들어, 금속 에칭 공정은 자기 스택 물질 층(142)을 통해 에칭하는 한편, 터널 접합 패턴은 상기 자기 스택 물질 층(142)의 일부분을 에칭하고 상기 자기 스택 물질 층(142) 밑의 제1절연층(136)상에서 중지한다.
본 발명의 실시예들에 따라 자기 스택 층(142)을 패터닝하기 위해, 하나의 레지스트(150)는 네거티브 레지스트이고 다른 레지스트(152)는 포지티브 레지스트인 이중 레지스트(150/152)를 사용하면, 두 리소그래피 단계가 요구되는 경우, 자기 스택 층(142)을 패터닝하는데 한번의 에칭, 스트립 및 세정 단계만이 요구되기 때문에 유익하다.
대안적으로, 포지티브 포토레지스트를 이용하는 금속배선 마스크 리소그래피 공정은, 에칭 공정을 이용하여 자기 스택 물질 층(142)에 패턴을 패터닝하고 전사 하는데 사용된 후, 포지티브 포토레지스트를 이용하고 에칭 공정에 의한 패턴을 전사하여 터널 접합 마스크 리소그래피에도 사용될 수 있다. 하지만, 이는 두번의 리소그래피, 두번의 에칭, 스트립 및 세정 단계를 요구한다. 그러므로, 단일 금속 에칭 공정은 한번의 에칭, 스트립 및 세정 단계가 요구되기 때문에 바람직하다.
도 7에 도시된 바와 같이, 웨이퍼(110)의 표면이 세정되고, 예를 들어 남아 있는 제1레지스트(150)가 제거되며, 제2절연층(162)이 증착된다. 바람직하게는, 제2절연층(162)은 ILD를 포함하여 이루어지고, 예컨대 PECVD에 의해 증착될 수 있다. 제2절연층(162)은, 예를 들어 약 150㎚ 내지 950㎚ 사이의 두께 범위를 가진다.
도 8에 도시된 바와 같이, 제3레지스트(164)는 웨이퍼(110)에 걸쳐 제2절연층(162) 위에 증착된다. 제3레지스트는 네거티브 포토레지스트를 포함하여 이루어지는 것이 바람직하다. 제3레지스트(164)는 밑에 있는 도전라인층내에 형성될 금속배선층에 자기 메모리 셀(160)들의 최상부를 연결시킬 비아들을 형성하도록 패터닝되고 현상된다.
제3레지스트(164)가 현상된 후에, 현상되지 않은 레지스트(164)는 제거되며, 도시된 바와 같이, 상기 제3레지스트(164) 위에 제4레지스트(166)가 증착된다. 제4레지스트(166)는 마스크 및 리소그래피를 이용하여 다음 도전 금속배선층의 패턴으로 패터닝된다. 도 9에 도시된 바와 같이, 제3레지스트(164)와 제4레지스트(166) 둘 모두의 패턴은, 밑에 있는 자기 메모리 셀(160)들까지의 비아(168)들, 및 도전라인들과 같은 후속 금속배선층(170)용 패턴들을 형성하도록 단일 RIE를 이용하여 제2절연층(162)으로 동시에 전사된다. 단일 RIE는, 두번의 리소그래피 단계가 요구되는 경우, 비아(168)들과 도전라인(170)들 둘 모두용 패턴으로 제2절연층(162)을 패터닝하는데 단지 한번의 RIE 단계만이 요구된다는 점에서 유익하다.
대안적인 실시예에서, 제2절연층(162)은 미도시된 2개의 별도의 RIE 단계에서 패터닝될 수 있다. 예를 들어, 포지티브 레지스트가 증착되고 비아(168) 패턴으로 패터닝된 후, RIE 공정에 의해 제2절연층(162)에 비아(168) 패턴을 전사할 수 있다. 그 후, 금속배선층(170) 리소그래피는, 예를 들어 포지티브 레지스트를 증착하고, 도전라인(170) 패턴으로 상기 포지티브 레지스트를 패터닝하며, RIE를 이용하여 제2절연층(162)에 금속배선 패턴(170)을 전사함으로써 실행된다. 하지만, 단일 RIE 및 이중 레지스트(164/166)는 제2절연층(162)을 패터닝하는데 사용되는 것이 바람직하다.
도 10에 도시된 바와 같이, 제2절연층(162) 위에 제2도전물질(172)이 증착된다. 상기 제2도전물질(172)은 도전라인을 형성하기 위해 비아용 트렌치(168)를 채우고 또한 금속배선 트렌치(170)도 채운다. 제2도전물질(172)로서 구리가 사용되는 경우, 증착은 PVD TaN, CVD TiN, 및 PVD Ta를 포함하여 이루어질 수 있는 구리 라이너를 증착시키는 것을 포함할 수 있다. 또한, 제2도전물질(172) 증착 공정은, 예컨대 PVD Cu 또는 CVD Cu를 포함하여 이루어진 미도시된 시드층을 증착시키는 것을 포함할 수 있다. 제2도전물질(172)은, 예를 들어 구리 전기도금을 이용하여 채워질 수 있다. 대안적으로, 본 발명의 실시예들에 따라 여타의 물질들이 제2도전물질(172)로 사용될 수 있다.
도 11에 도시된 바와 같이, 웨이퍼는 상부 금속배선 라인(170)들을 형성하는 웨이퍼(110)의 최상면으로부터 제2도전물질(172)을 제거하도록 화학적/기계적 폴리싱 공정으로 노출된다.
본 발명의 실시예들에 따르면, 이중 레지스트(즉, 보다 상세하게는, 네거티브 및 포지티브 레지스트)는 자기 스택 물질(142), 제3절연층(16) 또는 자기 스택 물질(142)과 제2절연층(162) 모두를 패터닝하는데 사용될 수 있다.
본 발명의 실시예들은, 보다 적은 처리 단계로 자기 스택 물질(142), 제3절연층(16) 또는 그 둘 모두를 형성하는 MRAM 디바이스로서 기술적인 장점을 달성한다. 자기 스택 물질(142)을 패터닝하는데 제1 및 제2레지스트(150/152)를 사용하면, 두번의 리소그래피 단계 및 단일 에칭, 스트립 및 세정 공정이 요구된다. 제2절연층(162)을 패터닝하는데 제3 및 제4레지스트(164/166)를 사용하면, 두번의 리소그래피단계 및 단일 RIE 단계가 요구된다.
본 발명의 실시예들의 장점은 커퍼 백 엔드 오브 라인(copper back end of line) 구조체에 오프셋 자기 메모리 셀을 제조하는 단순화된 공정 플로우를 제공하는 것을 포함한다. 일련의 포지티브 및 네거티브 레지스트는 다양한 구조체층을 패터닝하는데 사용된다.
본 명세서에서, 본 발명의 실시예들은 MRAM 셀에 대한 특정 용도와 관련하여 서술되었다; 하지만, 본 발명은 다른 저항성 반도체 디바이스들에도 적용될 수 있다.
본 명세서에서, 레지스트 및 절연층은 언급을 위해 넘버링되고 참조되었다. 이는 이하의 청구항에서도 동일하게 적용된다. 예를 들어, 제3 및 제4레지스트 (164, 166)는 이하의 청구항에서 각각 제1 및 제2레지스트로 언급될 수도 있다.
본 발명은 예시적인 실시예들을 참조하여 서술되었지만, 본 서술내용은 제한하려는 취지가 아니다. 당업자라면, 상기 서술내용을 참조하여 예시적인 실시예들의 조합 및 본 발명의 다른 실시예들의 다양한 변형례들이 가능함을 이해할 수 있을 것이다. 또한, 보통의 당업자라면, 본 발명의 범위내에서 공정 단계들의 순서도 재배열될 수 있음을 이해할 수 있을 것이다. 그러므로, 첨부된 청구항은 이러한 변형례 또는 실시예들을 모두 포괄하기 위함이다. 더욱이, 본 응용례의 범위는 본 명세서에서 서술된 공정, 기계, 제조, 물질의 조성, 수단, 방법 및 단계로 제한하려는 것이 아니다. 따라서, 첨부된 청구항은 본 발명의 범위내에서 이러한 공정, 기계, 제조, 물질의 조성, 수단, 방법 또는 수단을 포함하도록 의도된다.

Claims (22)

  1. 저항성 반도체 메모리 디바이스를 제조하는 방법에 있어서,
    복수의 제1도전라인(140)들을 형성하는 단계;
    상기 제1도전라인(140) 위에 제1절연층(136)을 증착하는 단계;
    상기 제1도전라인(140)들의 전체 또는 일부분을 노출시키도록 비아들로 상기 제1절연층(136)을 패터닝하는 단계;
    상기 제1절연층(136) 및 노출된 제1도전라인(140)들 위에 자기 스택 층(142)을 증착하는 단계;
    자기 메모리 셀(160)들에 상기 노출된 제1도전라인(140)들을 결합시키도록 순응된 오프셋 도전 라인(158)들 및 상기 자기 메모리 셀(160)들을 형성하도록 상기 자기 스택 층(142)을 패터닝하는 단계;
    상기 오프셋 도전 라인(158)들 및 상기 자기 메모리 셀(160)들 위에 제2절연층(162)을 증착하는 단계;
    상기 자기 메모리 셀(160)들의 전체 또는 일부분을 노출시키도록 비아(168)들을 형성하고 상기 제2절연층(162) 내에 도전라인용 트렌치들(170)을 형성하는 단계; 및
    상기 제2절연층(162)내의 상기 비아(168)들 및 상기 트렌치(170)들을 도전 물질(172)로 채우는 단계를 포함하여 이루어지고;
    상기 오프셋 도전 라인(158)들 및 상기 자기 메모리 셀(160)들을 형성하도록 상기 자기 스택 층(412)을 패터닝하는 단계, 또는 자기 메모리 셀(160)들의 전체 또는 일부분을 노출시키도록 비아(168)들을 형성하고 상기 제2절연층(162) 내에 도전라인용 트렌치(170)들을 형성하는 단계 중 1이상은 단일 에칭 공정을 포함하여 이루어지고;
    a) 비아들로 상기 제1절연층(136)을 패터닝하는 상기 단계는,
    상기 제1절연층 위에 하드 마스크를 증착하는 단계;
    상기 하드 마스크 표면을 폴리싱하는 단계;
    상기 하드 마스크 표면을 패터닝하는 단계; 및
    상기 하드 마스크로부터 상기 제1절연층(136)으로 패턴을 전사하는 단계를 포함하여 이루어지고;
    b) 상기 오프셋 도전라인(158)들 및 상기 자기 메모리 셀(160)들을 형성하도록 상기 자기 스택 층(142)을 패터닝하는 상기 단계는,
    상기 자기 스택 층(142) 위에 제1레지스트(150)를 증착하는 단계;
    상기 제1레지스트(150)를 패터닝하고 현상하는 단계;
    상기 제1레지스트(150)의 현상되지 않은 일부분들을 제거하는 단계;
    상기 자기 스택 층(142) 및 상기 제1레지스트(150) 위에 제2레지스트(152)를 증착하는 단계;
    상기 제2레지스트(152)를 패터닝하는 단계; 및
    상기 자기 스택 층(142)을 반응성 이온 에칭(RIE) 에칭 공정을 이용하여 단일 에칭 공정으로 에칭하는 단계를 포함하여 이루어지고;
    c) 상기 자기 메모리 셀(160)들의 전체 또는 일부분을 노출시키도록 비아들을 형성하고 상기 제2절연층(162) 내에 도전라인용 트렌치(170)들을 형성하는 단계는,
    상기 제2절연층(162) 위에 제3레지스트(164)를 증착하는 단계;
    상기 제3레지스트(164)를 패터닝하고 현상하는 단계;
    상기 제3레지스트(164)의 현상되지 않은 일부분들을 제거하는 단계;
    상기 제2절연층(162) 및 상기 제3레지스트(164) 위에 제4레지스트(166)를 증착하는 단계;
    상기 제4레지스트(166)를 패터닝하는 단계; 및
    상기 제2절연층(162)을 단일 에칭 공정으로 에칭하는 단계를 포함하여 이루어지는 것을 특징으로 하는 저항성 반도체 메모리 디바이스 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1레지스트(150)는 네거티브 레지스트를 포함하여 이루어지고 상기 제2레지스트(152)는 포지티브 레지스트를 포함하여 이루어지는 것을 특징으로 하는 저항성 반도체 메모리 디바이스 제조 방법.
  4. 삭제
  5. 제1항 또는 제3항에 있어서,
    상기 제3레지스트(164)는 네거티브 레지스트를 포함하여 이루어지고 상기 제4레지스트(166)는 포지티브 레지스트를 포함하여 이루어지는 것을 특징으로 하는 저항성 반도체 메모리 디바이스 제조 방법.
  6. 삭제
  7. 제1항 또는 제3항에 있어서,
    제1도전라인(140)들을 형성하는 상기 단계는 예비절연층(134) 내에 상기 제1도전라인(140)들을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 저항성 반도체 메모리 디바이스 제조 방법.
  8. 삭제
  9. 삭제
  10. 제1항 또는 제3항에 있어서,
    상기 저항성 반도체 메모리 디바이스는 오프셋 자기 랜덤 액세스 메모리(MRAM) 디바이스를 포함하여 이루어지는 것을 특징으로 하는 저항성 반도체 메모리 디바이스 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 제1항 또는 제3항에 있어서,
    작업물(130)을 제공하는 단계;
    상기 작업물(130) 위에 예비절연층(134)을 증착하는 단계; 및
    상기 예비절연층(134) 내에 상기 복수의 제1도전라인(140)을 형성하는 단계를 포함하는 것을 특징으로 하는 저항성 반도체 메모리 디바이스 제조 방법.
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