CN1653549A - 于镶嵌结构中制造磁性随机存取内存补偿单元的方法 - Google Patents
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Abstract
一种制造一补偿MRAM装置(110)的方法，其包含在一单一蚀刻制程中，利用两光阻层来图形化一磁性堆叠层，以形成补偿导线(158)与磁性存储单元(160)，或是图形化一绝缘层以形成通孔(168)以使该磁性存储单元与导线沟槽(170)裸露，或是图形化上述两者。
Description
技术领域
本发明一般系关于半导体装置的制造，且更特别是关于磁性随机存取内存(MRAM)装置之制造。
背景技术
半导体系被广泛地使用于电子应用之集成电路中，包含了例如收音机、电视机、行动电话、以及个人计算机装置等。半导体装置的类型之一为半导体储存装置，例如动态随机存取内存(DRAM)与闪存(FlashMemory)，其系利用电荷来储存信息。
自旋电子学结合了半导体科技与磁学，是磁型装置中一项最新的发展；在自旋电子学中，是使用电子的自旋状态来表示“0”与“1”的存在，而不是使用电荷。一个这样的自旋电子装置即为一MRAM装置，其包含了位于在不同金属层间彼此不同方向的导线，该等导线夹住一磁性堆叠而形成三明治结构；该等导线，例如字符线与位线，彼此交错的位置便称为之交错点。流经该等导线其中之一的电流于该导线周围产生了磁场，并将该磁极排列为一个沿着金属线、或是该导线之特定方向；流经其它导线的电流则同样产生一个能够将磁极部分转向之磁场。表示为“0”与“1”之数字信息便可储存于磁矩排列中；而磁性组件的电阻便与其磁矩之排列有关，藉由侦测该组件的电阻状态，便能够自该组件读取所储存的状态。一般而言，存储单元数组便是藉由一个具有行与列的矩阵结构中之导线与交错点的放置而建构。
相较于如DRAM装置之传统的半导体存储装置，MRAM装置所具有的优势为，MRAM装置是非易失性的。举例而言，一个使用MRAM装置的个人计算机(PC)并不像使用DRAM装置的传统个人计算机一样需要一个很长的开机时间；而且，一MRAM装置并不需要被驱动而具有存储该储存资料的能力。相较于现今的内存技术而言，MRAM装置具有能够淘汰开机过程、储存更多资料、更快速存取资料、以及使用更少电力之潜力。
在一交叉点MRAM装置中，磁性内存单元系位于两金属线层之间；磁性堆叠的底部电性接触至一下方线层，而该磁性堆叠的顶部则电性接触至一上方线层；一种可替代之MRAM设计则包含了一补偿MRAM装置。
在一补偿MRAM中，包含了读取线与写入线之导线系配置在同样的金属化层内，读取线系连接至各个磁性存储单元，写入线则不与该磁性存储单元直接接触，而是藉由所通入之一电流，经过配置在该磁性单元附近的写入线，而对该磁性存储单元感应产生出一个磁场，以影响该磁性存储单元的磁性自旋方向，因而对该单元进行写入。
发明内容
本发明较佳实施例所具有之技术优势系为利用双光阻层来图形化一磁性堆叠或绝缘层、或是两者，来作为MRAM补偿磁性存储单元之制造方法，以简化制造过程中的步骤。
在一实施例中，系揭露了一种用以制造一电阻半导体存储装置的方法；该方法包含了形成复数第一导线；沉积一第一绝缘层于该等第一导线上；图形化该第一绝缘层，使其具有通孔以接触至少一部份之该等第一导线；沉积一磁性堆叠层于该第一绝缘层上并接触第一导线；该磁性堆叠层系被图形化以形成磁性存储单元与用于将所接触之第一导线耦合至该磁性存储单元之补偿导线；一第二绝缘层系被沉积于该磁性存储单元与补偿导线上；形成通孔以接触至少一部份之该等磁性存储单元，并在该第二绝缘层内部形成导线沟槽；该方法包含了以一导电性材料填充该第二绝缘层内之该等通孔与沟槽，其中图形化该磁性堆叠层以形成磁性存储单元与补偿导线、或是形成通孔以接触至少一部份之该等磁性存储单元并在该第二绝缘层内部形成导线沟槽之至少其中之一系包含一单一蚀刻制程。
在另一实施例中，一种用于制造一MRAM装置的方法包含了提供一工作部件；沉积一第一绝缘层于该工作部件上；形成复数第一导线于该第一绝缘层中；以及沉积一第二绝缘层于该等第一导线上。该方法包含了图形化该第二绝缘层，使其具有通孔以接触至少一部份之该等第一导线；沉积一磁性堆叠层于该第二绝缘层与所接触之第一导线上；沉积一第一光阻于该磁性堆叠层上；以及图形化与显影该第一光阻。部份之第一光阻系被移除，且一第二光阻系沉积于该磁性堆叠层与第一光阻上；该第二光阻系被图形化，且该磁性堆叠层系于一单一蚀刻制程中被蚀刻，以形成磁性存储单元、以及用于将所接触之第一导线耦合至该磁性存储单元之补偿导线。该方法包含了沉积一第三绝缘层于该磁性存储单元补偿导线上；形成通孔以接触至少一部份之该等磁性存储单元，以及形成导线沟槽于该第三绝缘层中；以及使用一导电性材料填充该第三绝缘层中之该等通孔与沟槽。
在另一实施例中，一种用以制造一MRAM装置的方法系包含了提供一工作部件；沉积一第一绝缘层于该工作部件上；形成复数第一导线于该第一绝缘层中；沉积一第二绝缘层于该等第一导线上。该方法包含了图形化该第二绝缘层，使其具有通孔以接触至少一部份之该等第一导线，以及沉积一磁性堆叠层于该第二绝缘层与所接触之第一导线上。该磁性堆叠层系被图形化以形成磁性存储单元与用于将所接触之第一导线耦合至该磁性存储单元之补偿导线。一第三绝缘层系沉积于该磁性存储单元补偿导线上；一第一光阻系沉积于于该第三绝缘层上，且该第一光阻系被图形化与显影。该方法包含了移除部分该第一光阻；沉积一第二光阻于该第三绝缘层与第一光阻上；以及图形化该第二光阻。该第三绝缘层系于一单一蚀刻制程中被蚀刻，以形成通孔而接触至少一部份之该等磁性存储单元，并形成导线沟槽于该第三绝缘层中。在第三绝缘层中之该等通孔与沟槽系以一导电性材料而加以填充。
本发明之实施例所具有的优势系包含其减少了制造一补偿MRAM装置时所需要的制程步骤数目。
附图说明
本发明之上述特征将伴随下列图式与说明而更加清楚被了解，其中：
第1图至第11图系表示根据本发明方法之实施例，在不同的制造阶段中之补偿MRAM装置剖面图。
在未另行说明时，不同图式中所对应的标号与符号系表示对应之部分；该等图式系用以清楚描述较佳实施例中的相关构想，而非表示实际之尺寸。
具体实施方式
本发明之较佳实施例将以下述之优势讨论而加以说明。
第1图至第11图系表示根据本发明方法之实施例，在不同的制造阶段中之补偿MRAM装置剖面图。第1图所显示之一半导体晶片110系包含一工作部件130；该工作部件130可为一半导体基板，举例而言，其包含了硅或是其它由一绝缘层所覆盖之半导体材料；该工作部件130亦可包含其它的主动组件或于前段制程(FEOL)中所形成之电路(图中未示)；例如该工作部件130可包含单晶硅上之硅氧化物。该工作部件130可包含其它的导电层或是其它的半导体组件，例如晶体管、二极管等。化合物半导体如砷化镓(GaAs)、磷化铟(InP)、硅/锗(Si/Ge)、或碳化硅(SiC)等，亦可代替硅之使用。
随意之一薄帽盖层可形成于该工作部件130上(图中未示)；该帽盖层可包含由保护性材料所组成之一薄层，用于避免第一导线140所使用之金属扩散至该工作部件130中。举例而言，在使用铜作为第一导线140之材料时，若不使用帽盖层，则铜将具有扩散至底部与上部介电质之趋势；由于铜容易氧化，因此当该等第一导线140含有铜时，该帽盖层最好是包含一种非氧化物之材料，以避免该等第一导线140之氧化；举例而言，该帽盖层可包含一氮化物，如硅氮化物SixNy，其中x与y系为1或更大之整数。
一第一绝缘层134系沉积于该工作部件上、或该帽盖层上；该第一绝缘层134最好是包含一内层级介电质(ILD)层，例如：晶片第一内层级介电质；该第一绝缘层134最好是包含二氧化硅(SiO2)，并可替代性地包含其它的介电材料，例如低介电常数之材料。
在一实例中，该第一绝缘层134最好是以一镶嵌制程(damasceneprocess)而图形化、蚀刻、以及填入一导电性材料，以形成第一导线140；举例而言，该图形化与填充制程最好包含单镶嵌。该第一绝缘层134可以光刻方式而图形化，并经反应离子蚀刻(RIE)而形成沟槽，该等沟槽系为将形成第一导线140之处，在实例中，其宽为0.2μm、深为0.4~0.6μm。
根据所使用之导电性材料，导线140可包含一非必要之衬垫(图中未示)；举例而言，若该第一导线140包含铜时，该衬垫最好是包含一沉积于晶片上沟槽内部之铜衬垫，以用于促进导电材料之沉积。
举例而言，最好是包含铜之导电材料系被沉积于该晶片110上与该等沟槽中；第一导线140可包含最小间距(pitched)之导线(亦即具有最小之特征尺寸)，或是较大间距之导线。
第一导线140可包含一金属，例如铜，并可替代而包含其它导电材料，例如：铝、氮化钛、钛、钨、以及该等金属之组合、或是其它导电材料，在实例中，其系藉由物理气相沉积(PVD)或化学气相沉积(CVD)沉积而成。在一MRAM中之导线140最好是包含铜，其系由于铜具有优良的导电性，藉而可以使用较少量的导线。由于铜的难以蚀刻，因而最好是使用一镶嵌制程来形成含有铜之导线140；在实例中，第一导线140可为一M1或M2金属化层的一部份。
晶片110系接触于一化学/机械光(CMP)以自晶片110顶部移除多余的导线部分，并形成第一导线140，如第1图所示。根据一补偿MRAM导线图形，第一导线140包含了读取线140a与写入线140b；如图所示，各读取线140a系可藉由一写入线140b而与相邻之读取线140分隔。
请参阅第2图，一第二绝缘层136系沉积于该第一绝缘层134与第一导线140上，该第二绝缘层136最好是比该第一绝缘层134更薄，且举例而言，其包含之厚度系介于30nm至200nm间之范围内。举例而言，该第二绝缘层136可包含一绝缘体，例如以等离子体诱发化学气相沉积方式(PECVD)所沉积之氮化硅；而其它的绝缘材料亦可替代氮化硅作为第二绝缘层136使用之材料。
该第二绝缘层136系利用一光刻制程而加以图形化而形成通孔与开口，以接触至下方之读取线140a，如第3图所示。举例而言，一反应离子蚀刻(RIE)可用于将该图形转移至该第二绝缘层136。
为了形成通孔与开口以接触下方之读取线140a，可选择性地在光刻制程之前，先沉积一金属硬罩幕(图中未示)于该第二绝缘层136上；可使用一CMP光来使该硬罩幕变为光滑，且该硬罩幕之表面可接着以光刻加以图形化。该硬罩幕可包含氮化钽(TaN)、钽(Ta)、氮化钛(TiN)、或钨(W)，举例而言，其系藉由物理气相沉积(PVD)方式沉积而成。该图形系以RIE而转移至该硬罩幕层，而该光阻则因而形成细节段；接着该硬罩幕图形系利用RIE而转移至该第二绝缘层136，举例而言，然后该硬罩幕亦同样形成细节段。
接着，一磁性堆叠材料142层系沉积于、或形成于读取线140a与第二绝缘层136上，如第4图所示。该磁性堆叠材料142层一般包含了一第一磁性层，其由复数之材料层利用不同的化学成分比例而组成，如铂锰合金(PtMn)、钴铁合金(CoFe)、钌(Ru)、镍铁合金(NiFe)、镍(Ni)、钴(Co)及/或该等材料之组合。磁性堆叠材料142包含一介电层，举例而言，其含有氧化铝(Al2O3)，该介电层系沉积于该第一磁性层上；磁性堆叠材料142亦包含一沉积于该介电层上之第二磁性层，其所使用之材料系与该第一磁性层所使用之材料相同，并具有一个与该第一磁性层相同的多层结构；举例而言，该磁性堆叠之不同材料层可藉由PVD沉积而成。
接着，根据本发明之一实施例，系使用两层级之光刻来图形化该磁性堆叠材料142并同时蚀刻该磁性堆叠材料142，以同时形成补偿导线158与磁性存储单元160(见第6图)，该两层级之光刻系使用了一个负光光阻与一个正光光阻。如第5图所示，一第一光阻150系沉积于该磁性堆叠材料层142上，举例而言，该第一光阻150最好是含有一有机聚合物；该第一光阻150最好是含有一光光阻而用于隔离该磁性堆叠材料层142之区域，该区域将接着形成MRAM装置之磁性存储单元。特别是，该第一光阻150图形系将补偿导线158之形态形成为读取线140a。
该第一光阻150系被显影，而未被显影的第一光阻150系被移除；一最好是包含一正光光阻之第二光阻152系被沉积于该晶片110之上，该第二光阻152系藉由光刻而图形化，举例而言，系使用一穿隧接合罩幕；该第二光阻152图形形成了磁性存储单元160之型态。
举例而言，一单一金属蚀刻制程，例如RIE或离子研磨，系被使用以同时将图形自该第一与第二光阻150/152转移至该磁性堆叠层142，以形成磁性存储单元160、以及自补偿导线158转移至读取线140a，如第6图所示。举例而言，该金属蚀刻制程系蚀刻通过该磁性堆叠材料层142，而穿隧接合图形系蚀刻部分之磁性堆叠材料层142，并中止于该磁性堆叠材料层142下方之第二绝缘层136。
根据本发明之实施例，由于光阻150为一负光阻、而光阻152为一正光阻，因而当需要两光刻步骤时，仅需一蚀刻、清除与清洁制程来图形化该磁性堆叠层142；因此，使用双重光阻150/152来图形化该磁性堆叠材料层具有相当优势。
在另一可替代方式中，一个使用一正光光阻之金属化罩幕光刻制程亦可用来图形化，而一个蚀刻制程可用来将该图形转移至该磁性堆叠材料层142；接续之穿隧接合罩幕光刻同样可使用正光光阻，并藉由一蚀刻制程来转移图形。然而，这需要两次光刻、两次蚀刻、清除与清洁步骤；因此需要一个单一金属蚀刻制程。
晶片110的表面系被清洁，例如移除剩余的第一光阻150，而后沉积一第三绝缘层162，如第7图所示。在一实例中，该第三绝缘层162最好是包含一ILD且可藉由PECVD之方式沉积而成；举例而言，该第三绝缘层162之厚度系介于约150nm至950nm之间。
一第三光阻164系沉积于该第三绝缘层162上之该晶片110上，如第8图所示。该第三光阻164最好是包含一负光光阻；该第三光阻164系被图形化并显影，以形成通孔168，该等通孔168将连接该磁性存储单元160之顶部至即将形成一上导线层之该金属化层。
在第三光阻164被显影了之后，则移除未显影之第三光阻164，且沉积一第四光阻166于该第三光阻164上，如图所示。第四光阻166系利用一罩幕与光刻以图形化为下一个导电性金属化层之图形。该第三与第四光阻164/166之图形系利用一单一之RIE而同时被转移至该第三绝缘层162，以形成位于磁性存储单元160下方之通孔168，以及形成例如导线之下一个金属化层170图形，如第9图所示。一单一RIE之优势在于，当需要两次光刻步骤时，仅需要一次RIE步骤，即可将该第三绝缘层162图形化为通孔168之图形与导线170之图形。
在一可替代之实施例中，该第三绝缘层162可于两次独立之RIE步骤中加以图形化(图中未示)。举例而言，可沉积一正光阻并将其图形化为通孔168之图形，接续之一RIE制程则用以将该通孔168之图形转移至该第三绝缘层162；然后，举例而言，该金属化层170光刻系藉由沉积一正光阻、将该正光阻图形化为导线170之图形、以及将该金属化图形170转移至该第三绝缘层162而实施；然而，最好是使用一单一RIE与双重光阻164/166来图形化该第三绝缘层162。
一第二导电性材料172系沉积于该第三绝缘层162上，如第10图所示；该第二导电性材料172填满了通孔168之沟槽，亦填满了金属化沟槽170，以形成导线。当使用铜作为第二导电性材料172时，其沉积系包含了沉积一含有PVD TaN、CVD TiN与PVD Ta之铜衬垫；在实例中，该第二导电性材料172沉积制程亦可包含沉积一种子层(图中未示)，其可含有PVD Cu或CVD Cu；举例而言，该第二导电性材料172可利用铜电镀而加以填充。根据本发明之实施例，亦可替代性使用其它材料作为该第二导电性材料172。
该晶片系藉由一化学/机械 光制程来将该第二导电性材料172自晶片110顶部表面移除，如第11图所示，其形成了上金属化线170。
根据本发明之实施例，可使用一双重光阻(或更特别是，一负光阻与一正光阻)来图形化该磁性堆叠材料142、该第三绝缘层162、或是该磁性堆叠材料142与该第三绝缘层162两者。
本发明之实施例达成之技术优势系为一MRAM装置具有较少地制程步骤来形成该磁性堆叠材料142、第三绝缘层162、或是其两者。利用该第一与第二光阻150/152来图形化该磁性堆叠材料142系需要两次光刻步骤与一次单一蚀刻、清除与清洁制程；利用该第三与第四光阻164/166来形成该第三绝缘层162则需要两次光刻步骤与一次单一RIE步骤。
本发明之实施例所具有的优势包括：提供了一个简化之制作流程来制造在铜后段制程(BEOL)结构中之补偿磁性存储单元；一系列之正光阻与负光阻系用于图形化不同的结构层。
本发明之实施例系参照此处之一MRAM的特定应用加以说明；然而，本发明之实施例亦可应用于其它的电阻半导体装置。
此处所标示之该光阻与绝缘层系参照于其被提及之次序，同样情形亦存在于下列之各项权利要求中。举例而言，该第三与第四光阻164、166系同样分别参照于各项权利要求中之该第一与第二光阻。
尽管本发明系根据图标说明的具体实施例来描述，其并不限定本发明的具体精神。对熟悉本技艺之人士来说，本发明所图标说明之实施例以及本发明的其它实施例之不同组合以及修饰也许是显而易见的。此外，本发明的制程步骤的顺序，对熟悉本技艺之人士，在不脱离本发明的目的与精神之内可能可以轻易地重新排列。因此可以预期所附加的权利要求可能会遭遇任何这样的修饰或实施例。此外，本发明的目的并不是用来限定说明书内所提及之制程的特定实施例、制程机器、制造方法、组件组成、装置方法或步骤等。因此，下述之权利要求希望包含这些目的在内之制程、机器、制造、组件组成、装置、方法以及步骤。
组件符号说明
110 晶片
130 工作部件
134 第一绝缘层
136 第二绝缘层
140 第一导线
140a 读取线
140b 写入线
142 磁性堆叠材料
150 第一光阻
152 第二光阻
158 补偿导线
160 磁性存储单元
162 第三绝缘层
164 第三光阻
166 第四光阻
168 通孔
170 导线
172 第二导电性材料
Claims (21)
1.一种制造一电阻半导体存储装置的方法，包含：
形成多个第一导线；
沉积一第一绝缘层于该等第一导线上；
藉由通孔图形化该第一绝缘层，以使其至少一部份之该等第一导线裸露；
沉积一磁性堆叠层于该第一绝缘层上及裸露的第一导线；
图形化该磁性堆叠层以形成磁性存储单元、以及用于将裸露的第一导线耦合至该磁性存储单元的补偿导线；
沉积一第二绝缘层于该磁性存储单元与补偿导线上；
形成通孔以使至少一部份该等磁性存储单元裸露，并在该第二绝缘层内部形成导线沟槽；以及
以一导电性材料填充该第二绝缘层内之该等通孔与沟槽；其中至少在图形化该磁性堆叠层以形成磁性存储单元与补偿导线、或是形成通孔以使至少一部份该等磁性存储单元裸露并在该第二绝缘层内部形成导线沟槽的其中之一会包含一单一蚀刻制程。
2.如权利要求1之方法，其中图形化该磁性堆叠层以形成磁性存储单元与补偿导线包含：
沉积一第一光阻于该磁性堆叠层上；
图形化与显影该第一光阻；
移除部分该第一光阻；
沉积一第二光阻于该磁性堆叠层与第一光阻上；
图形化该第二光阻；以及
于一单一蚀刻制程中蚀刻该磁性堆叠层。
3.如权利要求2之方法，其中该第一光阻包含一负光阻，而该第二光阻包含一正光阻。
4.如权利要求2之方法，其中形成通孔以裸露至少一部份的该等磁性存储单元并在该第二绝缘层内部形成导线沟槽乃包含：
沉积一第三光阻于该第二绝缘层上；
图形化并显影该第三光阻；
沉积一第四光阻于该第二绝缘层与该第三光阻上；
图形化该第四光阻；以及
于一单一蚀刻制程中蚀刻该第二绝缘层。
5.如权利要求4之方法，其中该第三光阻系包含一负光阻，而该第四光阻系包含一正光阻。
6.如权利要求4之方法，其中蚀刻该第三绝缘层包含使用一反应离子蚀刻(RIE)蚀刻制程。
7.如权利要求1之方法，其中形成该等第一导线包含形成该等第一导线于一第三绝缘层中。
8.如权利要求1之方法，其中透过通孔而图形化该第一绝缘层包含一反应离子蚀刻(RIE)制程。
9.如权利要求1之方法，其中透过通孔图形化该第一绝缘层包含：
沉积一硬罩幕于该第一绝缘层上；
光该硬罩幕表面；
图形化该硬罩幕表面；以及
将该图形从该硬罩幕转移至该第一绝缘层。
10.如权利要求1之方法，其中该电阻半导体存储装置包含一补偿磁性随机存取内存(MRAM)装置。
11.如权利要求1之方法，其中形成通孔以耦合到至少一部份的该等磁性存储单元与形第二绝缘层内的导线沟槽系包含：
沉积一第一光阻于该第二绝缘层上；
图形化与显影该第一光阻；
移除部分该第一光阻；
沉积一第二光阻于该第二绝缘层与该第一光阻上；
图形化该第二光阻；以及
于一单一蚀刻制程中蚀刻该第二绝缘层。
12.一种制造一磁性随机存取内存(MRAM)装置的方法，包含：
提供一工作部件；
沉积一第一绝缘层于该工作部件上；
形成复数第一导线于该第一绝缘层中；
沉积一第二绝缘层于该等第一导线上；
透过通孔图形化该第二绝缘层以裸露至少一部份的该等第一导线；
沉积一磁性堆叠层于该第二绝缘层与裸露的该第一导线上；
沉积一第一光阻于该磁性堆叠层上；
图形化与显影该第一光阻；
移除部分该第一光阻；
沉积一第二光阻于该磁性堆叠层与第一光阻上；
图形化该第二光阻；
在一单一蚀刻制程中蚀刻该磁性堆叠层，以形成磁性存储单元、
以及用于将裸露的第一导线耦合至该磁性存储单元的补偿导线；
沉积一第三绝缘层于该磁性存储单元与补偿导线上；
形成通孔以使至少一部份的该等磁性存储单元裸露，以及形成该第三绝缘层中的导线沟槽；以及
以一导电性材料填充该第三绝缘层中的该等通孔与沟槽。
13.如权利要求12之方法，其中该第一光阻包含一负光阻，而该第二光阻包含一正光阻。
14.如权利要求12之方法，其中形成通孔以使至至少一部份的该等磁性存储单元裸露以及形成该第三绝缘层中的导线沟槽包含：
沉积一第三光阻于该第三绝缘层上；
图形化与显影该第三光阻；
移除部分该第三光阻；
沉积一第四光阻于该第三绝缘层与该第三光阻上；
图形化该第四光阻；以及
在一单一蚀刻制程中蚀刻该第三绝缘层。
15.如权利要求14之方法，其中该第三光阻包含一负光阻，而该第四光阻包含一正光阻。
16.如权利要求14之方法，其中蚀刻该第三绝缘层包含使用一反应离子蚀刻(RIE)蚀刻制程。
17.一种制造一磁性随机存取内存(MRAM)装置的方法，包含：
提供一工作部件；
沉积一第一绝缘层于该工作部件上；
形成多个第一导线于该第一绝缘层中；
沉积一第二绝缘层于该等第一导线上；
透过通孔图形化该第二绝缘层以使至少一部份的该等第一导线裸露；
沉积一磁性堆叠层于该第二绝缘层与裸露的第一导线上；
图形化该磁性堆叠层以形成磁性存储单元与用于将裸露的第一导
线耦合至该磁性存储单元的补偿导线；
沉积一第三绝缘层于该磁性存储单元与补偿导线上；
沉积一第一光阻于该第三绝缘层上；
图形化与显影该第一光阻；
移除部分该第一光阻；
沉积一第二光阻于该第三绝缘层与第一光阻上；
图形化该第二光阻；以及
于一单一蚀刻制程中蚀刻该第三绝缘层，以形成通孔进以使至少
一部份的该等磁性存储单元裸露，以及于该第三绝缘层中形成导
线沟槽；以及
以一导电性材料填充该第三绝缘层中的该等通孔与沟槽。
18.如权利要求17之方法，其中该第一光阻包含一负光阻，而该第二光阻包含一正光阻。
19.如权利要求18之方法，其中蚀刻该第三绝缘层包含一反应离子蚀刻(RIE)蚀刻制程。
20.如权利要求17之方法，其中图形化该磁性堆叠层以形成磁性存储单元与补偿导线包含：
沉积一第三光阻于该磁性堆叠层上；
图形化与显影该第三光阻；
移除部分该第三光阻；
沉积一第四光阻于该磁性堆叠层与第三光阻上；
图形化该第四光阻；以及
于一单一蚀刻制程中蚀刻该磁性堆叠层。
21.如权利要求21之方法，其中该第三光阻包含一负光阻，而该第四光阻包含一正光阻。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |