TWI836721B - 半導體裝置及包括其的半導體記憶體單元 - Google Patents

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Abstract

本發明提供一種半導體裝置，包含：基底；閘極電極，位於基底上；通道層，位於基底與閘極電極之間；源極電極，與通道層的第一側壁接觸；以及汲極電極，與通道層的第二側壁接觸。第二側壁與第一側壁相對。通道層包含：第一通道圖案，與源極電極及汲極電極中的一者接觸；以及第二通道圖案，位於第一通道圖案與閘極電極之間。第一通道圖案及第二通道圖案包含彼此不同的氧化物半導體材料。源極電極的一部分及汲極電極的一部分與閘極電極的一部分交疊。

Description

半導體裝置及包括其的半導體記憶體單元
相關申請的交叉參考
此申請案主張於2022年3月28日在韓國智慧財產局申請的韓國專利申請案第10-2022-0038017號的優先權，所述韓國專利申請案的揭露內容特此以全文引用的方式併入本文中。
實施例是關於半導體裝置及包含其的半導體記憶體單元，且更特定而言，關於包含氧化物半導體電晶體結構的半導體裝置、製造所述半導體裝置的方法以及包含所述半導體裝置的半導體記憶體單元。
電晶體可在電子裝置領域中用作開關裝置或驅動裝置。特定而言，由於甚至可在玻璃基底或塑膠基底上製造薄膜電晶體，因此薄膜電晶體有價值地用於顯示器領域中，例如，有機發光顯示器或液晶顯示器。
薄膜電晶體的效能主要取決於通道層（例如，半導體層）的物理性質。因此，需要具有極佳效能的薄膜電晶體以達成下一代高效能及整合的半導體電路，且與此結合，正在對氧化物薄膜電晶體進行研究，其中具有高載流子遷移率的氧化物半導體用作通道層的材料。
根據一些實施例，半導體裝置可包含：基底；閘極電極，位於基底上；通道層，位於基底與閘極電極之間；源極電極，與通道層的第一側壁接觸；以及汲極電極，與通道層的第二側壁接觸。第二側壁可與第一側壁相對。通道層可包含:第一通道圖案,與源極電極及汲極電極中的一者接觸；以及第二通道圖案，位於第一通道圖案與閘極電極之間。第一通道圖案及第二通道圖案可包含彼此不同的氧化物半導體材料。源極電極的一部分及汲極電極的一部分可與閘極電極的一部分交疊。
根據一些實施例，半導體裝置可包含：基底；閘極電極，位於基底上；通道層，位於基底與閘極電極之間；源極電極，與通道層的第一側壁接觸；以及汲極電極，與通道層的第二側壁接觸。第二側壁可與第一側壁相對。源極電極及汲極電極可在平行於基底的頂部表面的第一方向上彼此間隔開。閘極電極可在與第一方向相交且平行於基底的頂部表面的第二方向上延伸。通道層可包含:第一通道圖案,與源極電極及汲極電極中的一者接觸；以及第二通道圖案，位於第一通道圖案與閘極電極之間。第一通道圖案及第二通道圖案可包含彼此不同的氧化物半導體材料。源極電極的一部分及汲極電極的一部分可在第三方向上與閘極電極的一部分交疊。第三方向可垂直於基底的頂部表面。
根據一些實施例，半導體記憶體單元可包含：基底；半導體裝置，位於基底上；著陸墊，位於半導體裝置上；以及電容器，包含多個底部電極、頂部電極以及底部電極與頂部電極之間的介電層。電容器可經由著陸墊連接至半導體裝置。半導體裝置可包含：閘極電極，位於基底上；通道層，位於基底與閘極電極之間；源極電極，與通道層的第一側壁接觸；以及汲極電極，與通道層的第二側壁接觸。第二側壁可與第一側壁相對。半導體裝置的通道層可包含：第一通道圖案，與源極電極及汲極電極中的一者接觸，第一通道圖案包含結晶氧化物半導體材料；以及第二通道圖案，位於第一通道圖案與閘極電極之間，第二通道圖案包含非晶形氧化物半導體材料。源極電極的一部分及汲極電極的一部分可與閘極電極的一部分交疊。
參考附圖，以下將詳細描述根據一些實施例的半導體裝置、製造所述半導體裝置的方法以及包含所述半導體裝置的半導體記憶體單元。
圖1示出繪示根據一些實施例的半導體裝置的平面圖。圖2及圖3示出分別沿著圖1的線I-I'及線II-II'截取的橫截面視圖。
參考圖1、圖2以及圖3，根據實施例的半導體裝置10可包含設置在基底100上的通道層CH、閘極電極GE、源極電極SE以及汲極電極DE。根據實施例的半導體裝置10可具有氧化物半導體電晶體結構。
基底100可為例如半導體基底、玻璃基底或塑膠基底。半導體基底可包含例如以下各者中的一或多者：矽、鍺以及矽鍺。根據一些實施例，基底100可為矽晶圓。基底100可具有頂部表面，所述頂部表面平行於第一方向D1及與第一方向D1相交的第二方向D2且垂直於第三方向D3。第一方向D1、第二方向D2以及第三方向D3可為例如彼此正交的方向。
根據實施例的半導體裝置10可形成於前段工藝（front-end-of-line；FEOL）層、後段工藝（back-end-of-line；BEOL）層或基底100上的周邊電路結構中。
氧化物層101可設置於基底100上。氧化物層101可包含例如氧化矽。根據一些實施例，氧化物層101可設置於基底100中。
通道層CH可設置於基底100上。通道層CH可包含氧化物半導體材料。通道層CH可包含例如氧（O）及選自下列各者中的至少兩種金屬的化合物：鋅（Zn）、銦（In）、鎵（Ga）以及錫（Sn）。
通道層CH可包含第一通道圖案CHP1及第二通道圖案CHP2。第二通道圖案CHP2可設置於第一通道圖案CHP1上。第一通道圖案CHP1可覆蓋第二通道圖案CHP2的底部表面及相對側壁，例如，第一通道圖案CHP1可沿著第二通道圖案CHP2的整個底部表面及相對側壁連續地延伸。舉例而言，如圖2及圖3中所示出，第一通道圖案CHP1可沿著第二通道圖案CHP2的底部表面及相對側壁的厚度保形，且第二通道圖案CHP2沿著第三方向D3的厚度可大於第一通道圖案CHP1的一水平部分（亦即，第二通道圖案CHP2正下方的第一通道圖案CHP1的一部分）沿著第三方向D3的厚度。舉例而言，如圖2及圖3中所示出，第一通道圖案CHP1及第二通道圖案CHP2的最上部表面可共面。
第一通道圖案CHP1及第二通道圖案CHP2可包含彼此不同的氧化物半導體材料。舉例而言，第一通道圖案CHP1可包含結晶氧化物半導體材料，且第二通道圖案CHP2可包含非晶形氧化物半導體材料。第一通道圖案CHP1的接觸電阻可小於第二通道圖案CHP2的接觸電阻。第二通道圖案CHP2的載流子遷移率（例如，電荷載流子可多麼快速地移動穿過材料的量測）可大於第一通道圖案CHP1的載流子遷移率。
舉例而言，第一通道圖案CHP1可包含c軸對準晶體氧化銦鎵鋅（c-axis aligned crystal indium-gallium-zinc oxide，CAAC-IGZO）或氧化銦錫（indium-tin oxide，ITO），且第二通道圖案CHP2可包含氧化銦鎵鋅（indium-gallium-zinc oxide，IGZO）、In 2O 3或氧化銦鎢（indium-tungsten oxide，IWO）。根據一些實施例，第二通道圖案CHP2可包含銦（In）的構成比等於或大於約33.3%的氧化物半導體材料。
源極電極SE及汲極電極DE可設置於通道層CH的相對側上。源極電極SE及汲極電極DE可與通道層CH的側壁直接接觸。
源極電極SE可包含基底100上的第一源極圖案SP1及第一源極圖案SP1上的第二源極圖案SP2。源極電極SE可在第一源極圖案SP1與第二源極圖案SP2之間的介面處具有步驟差異。舉例而言，第一源極圖案SP1的至少一部分可在不經第二源極圖案SP2覆蓋的情況下曝露。舉例而言，第一源極圖案SP1在第一方向D1上的長度可大於第二源極圖案SP2在第一方向D1上的長度。第一源極圖案SP1可與通道層CH接觸。第一源極圖案SP1的底部表面可與通道層CH的底部表面實質上共面。第一源極圖案SP1的頂部表面（或第二源極圖案SP2的底部表面）可與通道層CH的頂部表面實質上共面。第一源極圖案SP1的一部分可在第三方向上（或豎直地）與閘極電極GE的一部分交疊。
汲極電極DE可包含基底100上的第一汲極圖案DP1及第一汲極圖案DP1上的第二汲極圖案DP2。汲極電極DE可在第一汲極圖案DP1與第二汲極圖案DP2之間的介面處具有步驟差異。舉例而言，第一汲極圖案DP1的一部分可在不由第二汲極圖案DP2覆蓋的情況下曝露。舉例而言，第一汲極圖案DP1在第一方向D1上的長度可大於第二汲極圖案DP2在第一方向D1上的長度。第一汲極圖案DP1可與通道層CH接觸。第一汲極圖案DP1的底部表面可與通道層CH的底部表面實質上共面。第一汲極圖案DP1的頂部表面（或第二汲極圖案DP2的底部表面）可與通道層CH的頂部表面實質上共面。第一汲極圖案DP1的一部分可在第三方向D3上（或豎直地）與閘極電極GE的一部分交疊。
第一汲極圖案DP1可跨通道層CH在第一方向D1上與源極電極SE的第一源極圖案SP1間隔開。第二汲極圖案DP2可跨閘極電極GE及將在下方論述的閘極介電圖案GI在第一方向D1上與源極電極SE的第二源極圖案SP2間隔開。舉例而言，如圖2及圖4中所示出，第一通道圖案可CHP1可將第二通道圖案CHP2與第一源極圖案SP1及第一汲極圖案DP1中的各者分離。
源極電極SE及汲極電極DE可包含導電材料。舉例而言，源極電極SE及汲極電極DE可包含摻雜半導體材料（例如，摻雜矽、摻雜鍺等）、導電金屬氮化物（例如，氮化鈦、氮化鉭、氮化鎢等）以及金屬材料（例如，鈦、鉭、鎢、銅、鋁、釕、鉬等）中的至少一者。
第一層間介電層ILD1可經設置為覆蓋源極電極SE及汲極電極DE。第一層間介電層ILD1可包含例如氧化矽、氮化矽以及氮氧化矽中的至少一者。
閘極電極GE可經設置為穿透第一層間介電層ILD1且在第二方向D2上例如縱向延伸。閘極電極GE可定位於源極電極SE與汲極電極DE之間。閘極電極GE的至少一部分可在第三方向D3上與源極電極SE的第一源極圖案SP1及汲極電極DE的第一汲極圖案DP1交疊。另外，閘極電極GE的至少一部分可在第一方向D1上與源極電極SE的第二源極圖案SP2及汲極電極DE的第二汲極圖案DP2交疊。閘極電極GE可覆蓋通道層CH，例如，完全地覆蓋通道層CH的頂部表面。閘極電極GE在第一方向D1上的寬度可大於通道層CH在第一方向D1上的寬度。閘極電極GE在第二方向D2上的長度可大於通道層CH在第二方向D2上的長度。閘極電極GE的至少一部分，例如邊緣可例如在第三方向D3上朝向基底100突出，且可在第二方向D2上與通道層CH交疊。
閘極電極GE可包含障壁圖案BP及導電圖案CP。障壁圖案BP可覆蓋導電圖案CP的側壁及底部表面。障壁圖案BP可包含金屬層及金屬氮化物層。金屬層可包含例如以下各者中的至少一者：鈦、鉭、鎢、鎳、鈷以及鉑。金屬氮化物層可包含例如以下各者中的至少一者：氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、氮化鎳（NiN）、氮化鈷（CoN）以及氮化鉑（PtN）。導電圖案CP可包含例如以下各者中的至少一種金屬：鋁、銅、鎢、鉬以及鈷。根據一些實施例，閘極電極GE的障壁圖案BP可包含與源極電極SE及汲極電極DE的材料相同的材料。
閘極介電圖案GI可經設置為覆蓋閘極電極GE的底部表面及相對側壁。閘極介電圖案GI可插入於閘極電極GE與第一層間介電層ILD1之間及閘極電極GE與通道層CH之間。閘極介電圖案GI的底部表面可與通道層CH的頂部表面直接接觸。閘極介電圖案GI的頂部表面可與閘極電極GE的頂部表面及第一層間介電層ILD1的頂部表面實質上共面。閘極介電圖案GI可包含具有與通道層CH的氧化物半導體材料的良好介面特性的材料，且可在後續製程（例如，退火製程）中最小化及/或阻止氫進入通道層CH中。閘極介電圖案GI可包含例如以下各者中的至少一者：氧化矽、氮化矽、氮氧化矽以及高k介電質。高k介電質可為介電常數大於氧化矽或氮化矽的介電常數的材料，例如，氧化鉿、氧化鋁或氧化鉭。
第一層間介電層ILD1可在其上設置有覆蓋閘極電極GE的頂部表面的第二層間介電層ILD2。第二層間介電層ILD2可包含例如以下各者中的至少一者：氧化矽、氮化矽以及氮氧化矽。
源極電極SE可在其上設置有穿透第一層間介電層ILD1及第二層間介電層ILD2且接觸源極電極SE的源極觸點SC。汲極電極DE可在其上設置有穿透第一層間介電層ILD1及第二層間介電層ILD2且接觸汲極電極DE的汲極觸點DC。源極觸點SC及汲極觸點DC可具有與第二層間介電層ILD2的頂部表面實質上共面的其頂部表面。類似於閘極電極GE，源極觸點SC及汲極觸點DC中的各者可包含障壁圖案BP及導電圖案CP。根據一些實施例，源極觸點SC及汲極觸點DC中的各者的障壁圖案BP可包含與源極電極SE及汲極電極DE的材料相同的材料。
第二層間介電層ILD2可在其上設置有覆蓋源極觸點SC的頂部表面及汲極觸點DC的頂部表面的第三層間介電層ILD3。第三層間介電層ILD3可包含例如以下各者中的至少一者：氧化矽、氮化矽以及氮氧化矽。第三層間介電層ILD3可在其中設置有連接至源極觸點SC及汲極觸點DC的線路ML。線路ML中的各者可經由源極觸點SC電連接至源極電極SE或經由汲極觸點DC電連接至汲極電極DE。線路ML可包含導電材料。根據一些實施例，第三層間介電層ILD3可進一步在其中設置有連接至線路ML的額外線路及使額外線路彼此連接的通孔。
圖4示出圖2中描繪的區段A的放大視圖，部分地繪示根據一些實施例的半導體裝置。
參考圖4，閘極電極GE的導電圖案CP可包含第一部分P1、第二部分P2以及第三部分P3。舉例而言，如圖4中所示出，第一部分P1至第三部分P3可沿著第一方向D1以陳述次序依序配置，且可彼此整合，亦即構成單個、均勻且無縫（例如，無可視介面）元件。
詳言之，導電圖案CP的第一部分P1可在第三方向D3上與源極電極SE的第一源極圖案SP1交疊。導電圖案CP的第一部分P1可具有例如與障壁圖案BP直接接觸的一個側壁。第一部分P1的一個側壁可位於源極電極SE的第一源極圖案SP1上方，且可沿著第一方向D1與通道層CH的第一側壁CHs1的延伸部水平地間隔開。導電圖案CP的第二部分P2可在第三方向D3上與通道層CH交疊。導電圖案CP的第二部分P2可定位於導電圖案CP的第一部分P1與第三部分P3之間。導電圖案CP的第三部分P3可在第三方向D3上與汲極電極DE的第一汲極圖案DP1交疊。導電圖案CP的第三部分P3可具有例如與障壁圖案BP直接接觸的一個側壁，所述側壁在第一方向D1上與通道層CH的第二側壁CHs2間隔開。
圖5至圖9示出沿著圖1的線I-I'截取的橫截面視圖，繪示根據一些實施例的製造半導體裝置的方法的階段。參考圖1至圖4以及圖5至圖9，以下將詳細地描述根據一些實施例的製造半導體裝置的方法。
參考圖5及圖6，氧化物層101及第一電極層102可依序沈積於基底100上。可圖案化第一電極層102直至曝露氧化物層101的至少一部分，使得可形成第一源極圖案SP1及第一汲極圖案DP1。第一源極圖案SP1及第一汲極圖案DP1可在第一方向D1上彼此間隔開。可圖案化第一電極層102以在曝露氧化物層101的至少一部分的空間中形成通道層CH，例如，通道層CH可將第一源極圖案SP1與第一汲極圖案DP1彼此分離。
通道層CH的形成可包含：例如，在曝露氧化物層101的一部分的空間中、第一源極圖案SP1的頂部表面以及第一汲極圖案DP1的頂部表面上保形地形成第一通道層；在第一通道層上形成第二通道層；以及藉由執行平面化製程直至曝露第一源極圖案SP1的頂部表面及第一汲極圖案DP1的頂部表面以部分地移除第一通道層及第二通道層中的各者。第一通道層及第二通道層中的各者的部分移除可形成第一通道圖案CHP1及第二通道圖案CHP2。通道層CH可具有與第一源極圖案SP1的頂部表面及第一汲極圖案DP1的頂部表面實質上共面的頂部表面。在下文中，片語「實質上共面」意謂已執行平面化製程。平面化製程可包含例如化學機械拋光（chemical mechanical polishing；CMP）製程或回蝕製程。
參考圖7，可形成第二電極層103以覆蓋通道層CH、第一源極圖案SP1以及第一汲極圖案DP1。第二電極層103可由與第一源極圖案SP1及第一汲極圖案DP1的材料相同的材料形成。第一層間介電層ILD1可形成於第二電極層103上。
參考圖8，可形成閘極孔GH以穿透第一層間介電層ILD1及第二電極層103，且因此可形成第二源極圖案SP2及第二汲極圖案DP2。因此，可形成包含第一源極圖案SP1及第二源極圖案SP2的源極電極SE，且可形成包含第一汲極圖案DP1及第二汲極圖案DP2的汲極電極DE。第二源極圖案SP2及第二汲極圖案DP2可在第二方向D2上彼此間隔開。閘極孔GH可曝露第一源極圖案SP1的頂部表面的至少一部分、第一汲極圖案DP1的頂部表面的至少一部分以及通道層CH的頂部表面。閘極孔GH在第一方向D1上的寬度可大於通道層CH在第一方向D1上的寬度。
參考圖9，閘極介電圖案GI可保形地形成於閘極孔GH中。可形成閘極電極GE以填充閘極孔GH中的空間，在所述閘極孔中形成閘極介電圖案GI以包圍所述空間。閘極電極GE的形成可包含：形成保形地覆蓋位於閘極孔GH中且由閘極介電圖案GI包圍的空間的障壁圖案BP；以及形成填充閘極孔GH中的空間的導電圖案CP，在所述閘極孔中形成障壁圖案BP以包圍所述空間。閘極電極GE可具有與閘極介電圖案GI的頂部表面及第一層間介電層ILD1的頂部表面實質上共面的頂部表面。
返回參考圖1至圖3，第二層間介電層ILD2可形成於閘極電極GE及第一層間介電層ILD1上。可形成源極觸點SC及汲極觸點DC以穿透第一層間介電層ILD1及第二層間介電層ILD2。類似於閘極電極GE的形成，源極觸點SC及汲極觸點DC中的各者的形成可包含：保形地形成障壁圖案BP；以及形成包圍障壁圖案BP的導電圖案CP。此後，可形成第三層間介電層ILD3以覆蓋第二層間介電層ILD2、源極觸點SC以及汲極觸點DC。線路ML可形成於第三層間介電層ILD3中。
圖10示出沿著圖1的線I-I'截取的橫截面視圖，繪示根據一些實施例的半導體裝置。為便於描述，將省略與參考圖1至圖4論述的內容實質上相同的內容的描述，且將詳細地論述其差異。
參考圖10，閘極電極GE可具有T型結構，在所述T型結構中，閘極電極GE的至少一部分內埋於氧化物層101中。內埋於氧化物層101的閘極電極GE的一部分可位於（例如可延伸至）低於源極電極SE的底部表面的水平高度且低於汲極電極DE的底部表面的水平高度的水平高度處。內埋於（例如延伸至）氧化物層101中的閘極電極GE的一部分可跨通道層CH在第一方向D1上（或水平地）與源極電極SE及汲極電極DE交疊。通道層CH可包含第一通道圖案CHP1及第二通道圖案CHP2，所述第一通道圖案及第二通道圖案保形地覆蓋閘極電極GE的底部表面及相對側壁。閘極介電圖案GI可插入於通道層CH與閘極電極GE之間。
圖11示出沿著圖1的線I-I'截取的橫截面視圖，繪示根據一些實施例的半導體裝置。為便於描述，將省略與參考圖1至圖4論述的內容實質上相同的內容的描述，且將詳細地論述其差異。
參考圖11，氧化物層101可包含在第三方向D3上突出的突起101p。氧化物層101的突起101p可定位於源極電極SE與汲極電極DE之間。氧化物層101的突起101p可具有與源極電極SE的頂部表面及汲極電極DE的頂部表面實質上共面的頂部表面。
源極觸點SC及汲極觸點DC可在其間設置有覆蓋氧化物層101的突起101p、源極電極SE的一部分以及汲極電極DE的一部分的通道層CH。通道層CH的側壁中的各者可與源極觸點SC或汲極觸點DC接觸。閘極電極GE可設置於通道層CH上。閘極電極GE的至少一部分可在第三方向D3上與源極電極SE的至少一部分交疊。閘極電極GE的至少一部分可在第三方向D3上與汲極電極DE的至少一部分交疊。閘極介電圖案GI可插入於閘極電極GE與通道層CH之間，且可沿著閘極電極GE的相對側壁在第三方向D3上延伸。
鈍化圖案PP可設置於源極觸點SC與閘極電極GE之間及汲極觸點DC與閘極電極GE之間。鈍化圖案PP可在通道層CH上沿著閘極電極GE的相對側壁在第二方向D2上延伸。鈍化圖案PP可與通道層CH的頂部表面直接接觸。鈍化圖案PP中的各者可在第三方向D3上（或豎直地）與源極電極SE或汲極電極DE交疊。鈍化圖案PP可在後續製程（或退火製程）中最小化及/或阻止氫進入通道層CH中。鈍化圖案PP可包含例如氮化矽或氧化鋁。
圖12示出沿著圖1的線I-I'截取的橫截面視圖，繪示根據一些實施例的半導體裝置。為便於說明，將省略與參考圖1至圖4以及圖11論述的內容實質上相同的內容的描述，且將詳細地論述其差異。
參考圖12，通道層CH的第一通道圖案CHP1可不形成於氧化物層101的突起101p的頂部表面上。舉例而言，通道層CH的第一通道圖案CHP1可選擇地設置於源極電極SE的頂部表面上及汲極電極DE的頂部表面上。通道層CH的第二通道圖案CHP2的至少一部分可與氧化物層101的突起101p的頂部表面直接接觸。
圖13及圖14示出繪示根據一些實施例的半導體裝置的橫截面視圖。圖15示出繪示根據一些實施例的半導體裝置的透視圖。參考圖13至圖15，以下將描述根據一些實施例的半導體裝置的實施實例。
參考圖13，可示出根據實施例的包含半導體裝置10的半導體記憶體單元。半導體記憶體單元可為例如動態隨機存取記憶體（dynamic random access memory；DRAM）單元。根據實施例，半導體記憶體單元可包含基底100上的半導體裝置10，且亦可包含連接至半導體裝置10的電容器CAP。
基底100可在其上設置有根據實施例的半導體裝置10。一對鄰近半導體裝置10可共用源極電極SE。舉例而言，源極電極SE可設置於一對鄰近半導體裝置10之間。
基底100可在其上設置有覆蓋根據實施例的半導體裝置10的第一介電層110。第一介電層110可包含例如以下各者中的至少一者：氧化矽、氮化矽以及氮氧化矽。
位元線BL可設置於第一介電層110中。位元線BL中的各者可設置於由一對鄰近半導體裝置10共用的源極電極SE上。位元線BL可包含以下各者中的至少一者：例如摻雜半導體材料、導電金屬氮化物、金屬材料以及金屬半導體化合物。
著陸墊LP可設置於第一介電層110中。著陸墊LP中的各者可設置於半導體裝置10的汲極電極DE上。著陸墊LP中的各者可包含導電材料，例如金屬或摻雜矽。
電容器CAP可設置於第一介電層110上。電容器CAP可包含底部電極BE、頂部電極TE以及插入於底部電極BE與頂部電極TE之間的介電層DL。底部電極BE可設置於對應著陸墊LP上。底部電極BE中的各者可經由著陸墊LP中的一者電連接至汲極電極DE。底部電極BE可沿著第一方向D1線性地配置。
底部電極BE中的各者可具有圓柱（或杯子）形狀，所述圓柱形狀具有底部部分及自底部部分豎直地延伸的側壁部分。各底部電極BE的底部部分及側壁部分可具有實質上相同的厚度。當以平面視圖查看時，底部電極BE可具有實質上相同的直徑。
底部電極BE可包含以下各者中的至少一者：例如摻雜半導體材料、導電金屬氮化物、金屬材料以及金屬半導體化合物。舉例而言，底部電極BE可包含金屬氮化物層，例如，氮化鈦（TiN）層、氮化鈦矽（TiSiN）層、氮化鈦鋁（TiAlN）層、氮化鉭（TaN）層、氮化鉭矽（TaSiN）層、氮化鉭鋁（TaAlN）層以及氮化鎢（WN）層。
介電層DL可經設置為在底部電極BE的表面上具有均勻厚度。介電層DL可包含高k介電材料，例如HfO 2、ZrO 2、Al 2O 3、La 2O 3、Ta 2O 3以及TiO 2。
頂部電極TE可設置於介電層DL上。頂部電極TE可跨介電層DL覆蓋多個底部電極BE。頂部電極TE的部分可填充底部電極BE的內部。頂部電極TE可包含以下各者中的至少一者：例如摻雜半導體材料、導電金屬氮化物、金屬材料以及金屬半導體化合物。舉例而言，頂部電極TE可具有其中金屬氮化物及半導體材料依序堆疊的結構。
可執行前段工藝（FEOL）製程以在基底100上形成半導體裝置10、第一介電層110、著陸墊LP以及電容器CAP。
第二介電層120、第三介電層130、第四介電層140以及第五介電層150可堆疊於電容器CAP上。第二介電層120可在其中設置有穿透第二介電層120且電連接頂部電極TE的至少一個觸點CT。第三介電層130、第四介電層140以及第五介電層150可在其中設置有線路IL、通孔VI以及根據實施例的半導體裝置10。半導體裝置10可設置於第二介電層120、第三介電層130、第四介電層140以及第五介電層150中的一者中，且可電連接至線路IL中的一者。通孔VI可將線路IL彼此豎直地連接。半導體記憶體單元的線路IL可經由觸點CT電連接至電容器CAP。
可執行後段工藝（BEOL）製程以形成設置於第二介電層120、第三介電層130、第四介電層140以及第五介電層150中的線路IL、半導體裝置10以及通孔VI。
參考圖14，示出包含根據實施例的半導體裝置10的影像感測器晶片。影像感測器晶片可包含第一子晶片SCH1、第二子晶片SCH2以及插入層300。
第一子晶片SCH1可包含：第一基底100；電路層LL，在第一基底100上；以及第一介電層110、第二介電層120、第三介電層130、第四介電層140以及第五介電層150，在第一基底100上。
電路層LL可包含根據實施例的半導體裝置10。半導體裝置10可彼此間隔開且二維地配置於第一基底100上。半導體裝置10可為處理自第二子晶片SCH2傳輸的信號的邏輯電晶體。第一介電層110、第二介電層120、第三介電層130、第四介電層140以及第五介電層150可依序設置於電路層LL上。
下部線路EP可設置於第一介電層110中。下部線路EP中的一者可共同設置於鄰近半導體裝置10的源極電極及汲極電極上。一對鄰近半導體裝置10的汲極電極及源極電極可經由下部線路EP中的一者彼此電連接。未連接至下部線路EP的汲極電極DE可穿透第一介電層110。下部線路EP可包含導電材料，例如摻雜矽或金屬。
至少一個觸點CT可經設置為穿透第二介電層120且電連接至未連接至下部線路EP的汲極電極DE。線路IL及通孔VI可設置於第三介電層130、第四介電層140以及第五介電層150中。通孔VI可將線路IL彼此豎直地連接。第一子晶片SCH1的線路IL可經由觸點CT電連接至電路層LL中的半導體裝置10。
第二子晶片SCH2可包含光電轉換元件PCD、浮動擴散區FDA以及讀出電路元件RCX，以上所有組件形成於第二基底200上。第二基底200可為摻雜有雜質以具有第二導電性類型（例如，p型）的半導體基底。
讀出電路元件RCX可設置於第二基底200的第一表面200a上。讀出電路元件RCX可包含多個電晶體，所述電晶體中的各者轉移且放大對應於入射光的電信號（例如，光電荷）。
第二基底200的第二表面200b可在其上設置有彩色濾光器CF及微透鏡L。彩色濾光器CF及微透鏡L提供具有入射光的光電轉換元件PCD。第二表面200b可與第一表面200a相對。
光電轉換元件PCD中的各者可包含光電二極體。光電轉換元件PCD可設置於第二基底200中。光電轉換元件PCD可產生對應於入射光的光電荷。舉例而言，光電轉換元件PCD中的各者可產生對應於入射光的電子-電洞對。光電轉換元件PCD可摻雜有雜質以具有與第二基底200的第二導電性類型不同的第二導電性類型（例如，n型）。
彩色濾光器CF可設置於對應光電轉換元件PCD上。彩色濾光器CF可以矩陣形狀形式配置以構成彩色濾光器陣列。
舉例而言，彩色濾光器陣列可包含由紅色濾光器、綠色濾光器以及藍色濾光器組成的拜耳（Bayer）圖案。彩色濾光器CF中的各者可為紅色濾光器、綠色濾光器以及藍色濾光器中的一者。
在另一實例中，彩色濾光器陣列可包含由黃色濾光器、紫紅色濾光器以及青藍色濾光器組成的拜耳圖案。彩色濾光器CF中的各者可為黃色濾光器、紫紅色濾光器以及青藍色濾光器中的一者。
微透鏡L可設置於對應彩色濾光器CF上。微透鏡L可以將入射光收集至微透鏡L下方的光電轉換元件PCD的方式控制入射在微透鏡上的光的路徑。微透鏡L可以矩陣形狀形式配置以構成微透鏡陣列。
抗反射層205可設置於彩色濾光器CF與第二基底200的第二表面200b之間。抗反射層205可最小化及/或防止入射光在第二基底200的第二表面200b上反射。根據一些實施例，抗反射層205可具有多層結構，在所述多層結構中交替地堆疊具有不同折射率的材料。抗反射層205可隨著具有不同折射率的堆疊材料的數量增加而改良其透射率。
第一上部介電層210、第二上部介電層220、第三上部介電層230以及第四上部介電層240可堆疊於第二基底200的第一表面200a上。線路IL及通孔VI可設置於第一上部介電層210、第二上部介電層220、第三上部介電層230以及第四上部介電層240中。通孔VI可將線路IL彼此豎直地連接。第二子晶片SCH2的線路IL可電連接至讀出電路元件RCX。
第二子晶片SCH2的光電轉換元件PCD可回應於入射於第二基底200的第二表面200b上的光而產生光電荷。舉例而言，根據本實施例的影像感測器晶片可為背面照明影像感測器（backside illuminated image sensor；BIS）。
互連器310可包含於第一子晶片SCH1與第二子晶片SCH2之間的插入層300中。互連器310可將第一子晶片SCH1的線路IL電連接至第二子晶片SCH2的線路IL。互連器310可包含金屬，例如銅及/或鎢。
舉例而言，互連器310可包含：第一導電圖案310a，電連接至第一子晶片SCH1的至少一個線路IL；以及第二導電圖案310b，電連接至第二子晶片SCH2的至少一個線路IL。第一導電圖案310a及第二導電圖案310b可彼此接觸且藉此彼此電連接。
插入層300可更包含第一介電層350a及第二介電層350b。第一導電圖案310a及第二導電圖案310b可分別設置於第一介電層350a及第二介電層350b中。第一介電層350a及第二介電層350b可包含例如氧化矽。第一導電圖案310a及第二導電圖案310b可分別設置於第一介電層350a及第二介電層350b中。
插入層300可更包含第一金屬擴散中斷層360a、第二金屬擴散中斷層360b以及第三金屬擴散中斷層360c。第一金屬擴散中斷層360a可插入於第一子晶片SCH1與第一介電層350a之間，第二金屬擴散中斷層360b可插入於第一介電層350a與第二介電層350b之間，且第三金屬擴散中斷層360c可插入於第二介電層350b與第二子晶片SCH2之間。第一金屬擴散中斷層360a、第二金屬擴散中斷層360b以及第三金屬擴散中斷層360c可包含例如SiN、SiCN、SiOCN、SiON或SiC。第一金屬擴散中斷層360a、第二金屬擴散中斷層360b以及第三金屬擴散中斷層360c可最小化及/或阻止金屬成分自互連器310擴散。
參考圖15，示出包含根據實施例的半導體裝置10的半導體設備。半導體設備可包含單元陣列結構CS及周邊電路結構PS。周邊電路結構PS可堆疊於單元陣列結構CS上。舉例而言，周邊電路結構PS及單元陣列結構CS可例如彼此豎直地交疊。根據一些實施例，半導體設備的周邊電路結構PS可設置於半導體設備的單元陣列結構CS下方。
單元陣列結構CS可包含多個記憶體單元。根據一些實施例，記憶體單元可包含參考圖13論述的半導體記憶體單元或DRAM單元。根據其他實施例，記憶體單元可包含NAND單元或靜態隨機存取記憶體（static random access memory；SRAM）單元。
周邊電路結構PS可包含例如行解碼器、列解碼器、頁緩衝器以及控制單元陣列的控制電路。包含於周邊電路結構PS中的電路可由根據實施例的半導體裝置10形成。
藉助於總結及回顧，實施例提供具有改良電特性及增加的安全性的半導體裝置，製造所述半導體裝置的方法以及包含所述半導體裝置的半導體記憶體單元。亦即，根據實施例，可經由包含通道圖案的通道層獲得較低接觸電阻及高遷移率，所述通道圖案包含彼此不同的氧化物半導體材料，例如由彼此不同的氧化物半導體材料組成。另外，根據實施例，源極電極的一部分及汲極電極的一部分可與閘極電極的一部分交疊，且因此可減小源極/汲極與通道之間的電阻以補充氧化物半導體材料的低遷移率。因此，改良根據實施例的半導體裝置及包含其的半導體記憶體單元的可靠性及電特性可為可能的。
本文中已揭露實例實施例，且儘管採用特定術語，但僅以一般及描述性意義而非出於限制目的來使用及解釋所述實例實施例。在一些情況下，如所屬技術領域中具通常知識者截至本申請案申請時將顯而易見，除非另外特別指示，否則結合特定實施例描述的特徵、特性及/或元件可單獨使用或與關於其他實施例描述的特徵、特性以及/或元件組合使用。因此，所屬領域中具通常知識者應理解，可在不脫離如以下申請專利範圍中闡述的本發明的精神及範疇的情況下，對形式及細節作出各種改變。
10:半導體裝置 100:基底、第一基底 101:氧化物層 101p:突起 102:第一電極層 103:第二電極層 110、350a:第一介電層 120、350b:第二介電層 130:第三介電層 140:第四介電層 150:第五介電層 200:第二基底 200a:第一表面 200b:第二表面 205:抗反射層 210:第一上部介電層 220:第二上部介電層 230:第三上部介電層 240:第四上部介電層 300:插入層 310:互連器 310a:第一導電圖案 310b:第二導電圖案 360a:第一金屬擴散中斷層 360b:第二金屬擴散中斷層 360c:第三金屬擴散中斷層 A:區段 BE:底部電極 BL:位元線 BP:障壁圖案 CAP:電容器 CF:彩色濾光器 CH:通道層 CHP1:第一通道圖案 CHP2:第二通道圖案 CHs1:第一側壁 CHs2:第二側壁 CP:導電圖案 CS:單元陣列結構 CT:觸點 D1:第一方向 D2:第二方向 D3:第三方向 DC:汲極觸點 DE:汲極電極 DL:介電層 DP1:第一汲極圖案 DP2:第二汲極圖案 EP:下部線路 FDA:浮動擴散區 GE:閘極電極 GH:閘極孔 GI:閘極介電圖案 I-I'、II-II':線 ILD1:第一層間介電層 ILD2:第二層間介電層 ILD3:第三層間介電層 L:微透鏡 LL:電路層 LP:著陸墊 ML、IL:線路 P1:第一部分 P2:第二部分 P3:第三部分 PCD:光電轉換元件 PP:鈍化圖案 PS:周邊電路結構 RCX:讀出電路元件 SC:源極觸點 SCH1:第一子晶片 SCH2:第二子晶片 SE:源極電極 SP1:第一源極圖案 SP2:第二源極圖案 TE:頂部電極 VI:通孔
藉由參考附圖詳細描述例示性實施例，特徵將對於所屬領域中具通常知識者變得顯而易見，在附圖中： 圖1示出繪示根據一些實施例的半導體裝置的平面圖。 圖2及圖3示出分別沿著圖1的線I-I'及線II-II'截取的橫截面視圖。 圖4示出圖2中的區段A的放大視圖，部分繪示根據一些實施例的半導體裝置。 圖5至圖9示出根據一些實施例的製造半導體裝置的方法中的階段的橫截面。 圖10至圖12示出沿著圖1的線I-I'的橫截面視圖，繪示根據一些實施例的半導體裝置。 圖13及圖14示出繪示根據一些實施例的半導體裝置的橫截面視圖。 圖15示出繪示根據一些實施例的半導體裝置的透視圖。
10:半導體裝置
100:基底
101:氧化物層
A:區段
BP:障壁圖案
CH:通道層
CHP1:第一通道圖案
CHP2:第二通道圖案
CP:導電圖案
D1:第一方向
D2:第二方向
D3:第三方向
DC:汲極觸點
DE:汲極電極
DP1:第一汲極圖案
DP2:第二汲極圖案
GE:閘極電極
GI:閘極介電圖案
I-I':線
ILD1:第一層間介電層
ILD2:第二層間介電層
ILD3:第三層間介電層
ML:線路
SC:源極觸點
SE:源極電極
SP1:第一源極圖案
SP2:第二源極圖案

Claims (20)

  1. 一種半導體裝置，包括：基底；閘極電極，位於所述基底上；通道層，位於所述基底與所述閘極電極之間；源極電極，與所述通道層的第一側壁接觸；以及汲極電極，與所述通道層的第二側壁接觸，所述第二側壁與所述第一側壁相對，其中所述通道層包含：第一通道圖案，與所述源極電極及所述汲極電極中的至少一者接觸；以及第二通道圖案，位於所述第一通道圖案與所述閘極電極之間，其中所述第一通道圖案及所述第二通道圖案包含彼此不同的氧化物半導體材料；其中所述源極電極的一部分及所述汲極電極的一部分與所述閘極電極的一部分交疊；以及其中所述第二通道圖案的側壁被所述第一通道圖案覆蓋。
  2. 如請求項1所述的半導體裝置，其中所述通道層包含氧(O)及選自下列各者中的至少兩種金屬的化合物：鋅(Zn)、銦(In)、鎵(Ga)以及錫(Sn)。
  3. 如請求項1所述的半導體裝置，其中：所述第一通道圖案包含結晶氧化物半導體材料，且所述第二通道圖案包含非晶形氧化物半導體材料。
  4. 如請求項1所述的半導體裝置，其中所述第一通道圖案的接觸電阻小於所述第二通道圖案的接觸電阻。
  5. 如請求項1所述的半導體裝置，其中所述第一通道圖案的遷移率小於所述第二通道圖案的遷移率。
  6. 如請求項1所述的半導體裝置，其中所述源極電極的所述部分及所述汲極電極的所述部分與所述閘極電極的所述部分豎直地交疊。
  7. 如請求項1所述的半導體裝置，其中：所述源極電極及所述汲極電極在平行於所述基底的頂部表面的第一方向上彼此間隔開，所述閘極電極在與所述第一方向相交且平行於所述基底的所述頂部表面的第二方向上延伸，所述源極電極包含：第一源極圖案，與所述通道層接觸；以及第二源極圖案，位於所述第一源極圖案上，所述第二源極圖案在所述第一方向上與所述閘極電極的一部分交疊，所述汲極電極包含：第一汲極圖案，與所述通道層接觸；以及第二汲極圖案，位於所述第一汲極圖案上，所述第二汲極圖案在第一方向上與所述閘極電極的所述部分交疊，所述第二源極圖案在所述第一方向上的長度小於所述第一源極圖案在所述第一方向上的長度，且所述第二汲極圖案在所述第一方向上的長度小於所述第一汲極圖案在所述第一方向上的長度。
  8. 如請求項1所述的半導體裝置，更包括：氧化物層，位於所述源極電極與所述基底之間及位於所述汲極電極與所述基底之間，所述閘極電極具有至少部分地內埋於所述氧化物層中的T型結構。
  9. 如請求項8所述的半導體裝置，其中所述閘極電極延伸至所述氧化物層中至低於所述源極電極的底部表面的水平高度且低於所述汲極電極的底部表面的水平高度的水平高度。
  10. 如請求項8所述的半導體裝置，其中所述閘極電極延伸至所述氧化物層中以跨所述通道層與所述源極電極及所述汲極電極水平地交疊。
  11. 如請求項8所述的半導體裝置，其中所述第一通道圖案及所述第二通道圖案保形地覆蓋所述閘極電極的底部表面及側壁。
  12. 如請求項1所述的半導體裝置，更包括位於所述閘極電極與所述基底之間的氧化物層，其中：所述氧化物層包含位於所述源極電極與所述汲極電極之間突出的突起，所述突起的頂部表面與所述源極電極的頂部表面及所述汲極電極的頂部表面共面，且所述通道層與所述突起的所述頂部表面接觸。
  13. 如請求項12所述的半導體裝置，更包括在所述通道層上沿著所述閘極電極的相對側壁延伸的鈍化圖案，所述鈍化圖案與所述通道層的頂部表面直接接觸，且所述鈍化圖案中的各者與所述源極電極及所述汲極電極中的一者豎直地交疊。
  14. 如請求項13所述的半導體裝置，其中所述鈍化圖案包含氮化矽或氧化鋁。
  15. 如請求項12所述的半導體裝置，其中：所述第一通道圖案選擇地位於所述源極電極的所述頂部表面及所述汲極電極的所述頂部表面上，且所述第二通道圖案的至少一部分與所述突起的所述頂部表面直接接觸。
  16. 如請求項12所述的半導體裝置，其中所述源極電極的所述部分及所述汲極電極的所述部分與所述閘極電極的所述部分豎直地交疊。
  17. 一種半導體裝置，包括：基底；閘極電極，位於所述基底上；通道層，位於所述基底與所述閘極電極之間；源極電極，與所述通道層的第一側壁接觸；以及汲極電極，與所述通道層的第二側壁接觸，所述第二側壁與所述第一側壁相對，其中所述源極電極及所述汲極電極在平行於所述基底的頂部表面的第一方向上彼此間隔開，其中所述閘極電極在與所述第一方向相交且平行於所述基底的所述頂部表面的第二方向上延伸，其中所述通道層包含：第一通道圖案，與所述源極電極及所述汲極電極中的至少一者接觸；以及 第二通道圖案，位於所述第一通道圖案與所述閘極電極之間，其中所述第一通道圖案及所述第二通道圖案包含彼此不同的氧化物半導體材料；其中所述源極電極的一部分及所述汲極電極的一部分在第三方向上與所述閘極電極的一部分交疊，所述第三方向垂直於所述基底的所述頂部表面；以及其中所述第二通道圖案的側壁被所述第一通道圖案覆蓋。
  18. 如請求項17所述的半導體裝置，其中：所述第一通道圖案包含c軸對準的晶體氧化銦鎵鋅(c-axis aligned crystal indium-gallium-zinc oxide，CAAC-IGZO)或氧化銦錫(indium-tin oxide，ITO)，且所述第二通道圖案包含氧化銦鎵鋅(indium-gallium-zinc oxide，IGZO)、In2O3或氧化銦鎢(indium-tungsten oxide，IWO)。
  19. 一種半導體記憶體單元，包括：基底；半導體裝置，位於所述基底上；著陸墊，位於所述半導體裝置上；以及電容器，包含底部電極、頂部電極以及所述底部電極與所述頂部電極之間的介電層，所述電容器經由所述著陸墊連接至所述半導體裝置，其中所述半導體裝置包含：閘極電極，位於所述基底上，通道層，位於所述基底與所述閘極電極之間， 源極電極，與所述通道層的第一側壁接觸；以及汲極電極，與所述通道層的第二側壁接觸，所述第二側壁與所述第一側壁相對，其中所述半導體裝置的所述通道層包含：第一通道圖案，與所述源極電極及所述汲極電極中的至少一者接觸，所述第一通道圖案包含結晶氧化物半導體材料，以及第二通道圖案，位於所述第一通道圖案與所述閘極電極之間，所述第二通道圖案包含非晶形氧化物半導體材料；且其中所述源極電極的一部分及所述汲極電極的一部分與所述閘極電極的一部分交疊；以及其中所述第二通道圖案的側壁被所述第一通道圖案覆蓋。
  20. 如請求項19所述的半導體記憶體單元，更包括位於所述源極電極上的位元線，其中所述汲極電極經由所述著陸墊連接至所述電容器。
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