KR100922548B1 - 씨모스 이미지 센서 및 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판 상에 제공되며 각각 절연막에 의해 둘러싸인 복수의 금속배선; 상기 복수의 금속 배선 중 최상위 금속 배선 상에 증착되어 제공되는 실리콘층; 상기 실리콘 층의 상부 표면에 형성되는 포토다이오드와, 상기 실리콘층 상부에 형성되는 복수의 트랜지스터; 상기 포토다이오드와 대응되는 영역의 상부에 형성되는 칼라필터; 및 상기 포토다이오드는 상기 실리콘층을 관통하는 비아 콘택과 갭 필러를 통해 하부의 상기 복수의 금속배선 중 최상위 금속 배선과 연결된 것을 특징으로 하는 씨모스 이미지 센서에 관한 것으로, 빛의 손실을 최소화함으로써 씨모스 이미지 센서(CIS)의 성능을 향상시킨다.
CIS, 포토다이오드, BEOL
Description
본 발명은 이미지 센서에 관한 것으로, 더욱 상세하게는 씨모스 이미지 센서(CMOS Image Sensor; 이하 CIS)의 제조 방법에 관한 것이다.
CMOS 이미지 센서는 현재 모바일 폰(Mobile phone), PC(Personal Computer) 용 카메라 및 전자 기기 등에서 광범위하게 사용되고 있는 디바이스(Device) 이다. CMOS 이미지 센서는 기존의 CCD(Charge Coupled Device)에 비해 구동방식이 간편하며, 신호 처리 회로를 한 칩에 집적할 수 있어서 SoC(System on Chip)이 가능하므로 모듈의 소형화를 가능하게 한다.
일반적으로, 이미지 센서는 광학 영상(optical image)을 전기적으로 변환시키는 반도체 장치로서, 전하결합소자(Charge Coupled Device; CCD)는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소장이며, 씨모스 이미지 센서(CIS)는 제어회로(Control circuit) 및 신호처리 회로를 주변회로로 사용하는 CMOS 기술을 이용하여 픽셀(pixel) 수만큼 MOS 트랜지스터를 만들고 이것을 이용하여 순차적으로 출 력을 검출하는 스위칭 방식을 채용하는 소자이다.
도 1은 종래의 씨모스 이미지 센서의 구조를 도시한 단면도이다.
도 1을 참조하여 씨모스 이미지 센서의 제조 방법을 간략히 설명하면, 이미지 센서는 하부에 포토다이오드를 포함하는 수광부가 위치하고 있고, 포토다이오드와 오버랩되는 최상부에는 마이크로렌즈와 칼라필터 어레이(CFA)가 배치된다. 도시된 바와 같이, 포토다이오드와 칼라필터 어레이(CFA) 사이에는 M1 ~ M6의 금속 배선과 그 사이의 절연막을 포함한다.
반도체 기판(10)상에 제어와 신호처리를 위한 회로 및 포토다이오드(11) 구동을 위한 트랜지스터(12) 등의 관련 소자를 형성한다. 여기서 포토다이오드(11) 형성 전에 소자 간 분리를 위한 필드 산화막을 형성한다.
다음으로, 반도체 기판(10) 상부에 층간 절연막(14)을 형성한 후, 층간 절연막(14) 상에 금속 배선(13)을 형성한다. 이때, 금속 배선은 다층 구조로 형성되는데, 여기서는 최종 상부의 금속 배선으로 도시한다.
금속 배선(13)이 완료된 반도체 기판(10)의 전면에 금속간 절연막을 형성한 후, 금속간 절연막 상에 보호막(15)을 형성한 후 평탄화시킨다. 여기서, 보호막(15)은 플라즈마 질하막(Plasma Enhanced-Nitride)으로 형성한다. 이어서, 보호막(15) 상에 칼라 이미지 구현을 위한 칼라필터(17)를 형성하는 칼라 필터 어레이(15, Color Filter Array; 이하 CFA) 공정을 진행한다. 다음으로, 칼라필터(17) 상부에 마이크로렌즈(19)의 균일한 형성을 위해 평탄화 특성이 우수한 오버코팅막(18, Over Coating Layer; OCL)을 형성한다. 오버코팅막(18) 상에 각 칼라필 터(17)에 상응하는 마이크로렌즈(19)를 형성한다. 이때, 마이크로렌즈(19)는 감광막으로 형성한다.
상기의 구조를 갖는 CMOS 이미지 센서의 제조 공정 특히, BEOL(Back End Of Line) 즉, 금속 배선 공정은 반도체 소자의 제조 공정과 유사하다. 이때, PMD(Rre-Metal Dielectric)과 IMD(Inter-Metal Dielectric) 및 보호막(Passivation layer) 등을 형성하기 위해 서로 상이한 절연 물질이 사용되어야 하며, 이로 인해 각 물질간 계면(Interface)에서 빛의 난반사 현상이 발생하여 광감도를 떨어뜨린다.
이와 같이 종래와 같은 씨모스 이미지 센서 소자의 구성에서는 빛이 후처리(Back-End-Of-Line; BEOL) 층을 통과하면서 손실을 일으킨다. 또한, 금속 층이 없는 부분에만 포토다이오드가 구성되어 집적이 어려우며 빛을 모으기 위한 렌즈가 필요하다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 포토다이오드 및 트랜지스터를 후처리(BEOL) 상부에 형성함으로써 빛의 손실을 최소화하고 포토다이오드 면적을 넓혀 빛의 집적을 최적화하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 CMOS 이미지 센서는 반도체 기판 상에 제공되며 각각 절연막에 의해 둘러싸인 복수의 금속배선; 상기 복수의 금속 배선 상에 증착되어 제공되는 실리콘층; 상기 실리콘 층의 상부 표면에 형성되는 포토다이오드와, 상기 실리콘층의 상부에 형성되는 복수의 트랜지스터; 상기 포토다이오드와 대응되는 영역의 상부에 형성되는 칼라필터; 및 상기 포토다이오드는 상기 실리콘층을 관통하는 비아 콘택과 갭 필러를 통해 하부의 상기 복수의 금속배선 중 최상위 금속 배선과 연결된 것을 특징으로 한다.
상기 금속 배선은 다층 구조인 것을 특징으로 한다.
상기 금속 배선은 텅스텐, 알루미늄 및 구리 중 어느 하나를 포함하는 것을 특징으로 한다.
상기 금속 배선의 표면에 금속성 물질로 형성된 확산 방지막을 더 포함한다.
상기 금속성 물질은 Ti,TiN,Ta,TaN 및 TiSiN 중 어느 하나인 것을 특징으로 한다.
또한, 본 발명은 CMOS 이미지 센서의 제조 방법에 있어서, 반도체 기판 상에 절연막에 의해 둘러싸인 복수층의 금속 배선을 형성하는 단계; 상기 절연막 상에 SiH4 플라즈마 이온 주입을 통해 상기 복수의 금속 배선 중 최상위 금속 배선 상에 실리콘층을 증착하여 형성하는 단계; 상기 실리콘층에 에피택시 공정을 이용하여 상기 실리콘층을 성장시키는 단계; 상기 실리콘층과 상기 금속 배선이 연결되도록 갭 필러를 형성하는 단계; 상기 실리콘층 상부 표면에 불순물을 도핑하여 포토다이오드를 형성하는 단계; 상기 포토다이오드와 이격되게 복수의 트랜지스터를 상기 실리콘층 상에 형성하는 단계; 및 상기 포토다이오드와 대응되는 영역의 상부에 칼라 이미지 구현을 위한 칼라필터를 형성하는 단계를 포함하며, 상기 포토다이오드는 상기 실리콘층을 관통하는 비아 콘택과 상기 갭 필러를 통해 하부의 상기 복수의 금속배선 중 최상위 금속 배선과 연결된 것을 특징으로 한다.
상기 갭 필러를 형성하는 단계는 상기 절연막의 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 마스크를 형성하는 단계; 상기 마스크를 식각 배리어로 금속간 절연막에 상기 금속 배선의 최상위 층으로부터 실리콘층까지 식각하여 상기 갭 필러를 노출시키는 비아홀을 형성하는 단계; 상기 비아홀을 매립하도록 최상위층 금속 배선을 증착한 후 평탄화 공정을 실시하여 비아 콘택을 형성하는 단계를 포함한다.
상기 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정인 것을 특징으로 한다.
본 발명은 종래의 CMOS 이미지 센서 형성시 금속 배선 형성 공정을 포토다이오드 및 트랜지스터 형성 공정 후 실시하는 BEOL(Back End Of Line) 공정을 탈피하여 먼저 배선 공정을 실시하고, 그 상부에 실리콘을 증착한 후 포토다이오드와 트랜지스터를 형성한다. 따라서, 첫 번째, 빛의 손실을 최소화함으로써 씨모스 이미 지 센서(CIS)의 성능을 향상시킨다.
두 번째, 렌즈 형성 공정을 생략하여 제조 시간을 줄일 수 있다.
세 번째, 금속 층의 존재 유무와 상관없이 포토 다이오드를 형성시키므로 픽셀(pixel)의 집적도를 향상시키는 효과가 있다.
본 발명의 목적과 특징 및 장점은 첨부 도면 및 다음의 상세한 설명을 참조함으로써 더욱 쉽게 이해될 수 있을 것이다. 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 설명을 생략한다.
본 발명은 이러한 종래의 공정 방식을 탈피하여 먼저 배선 공정을 실시하고, 그 상부에 실리콘을 증착한 후 포토다이오드와 트랜지스터를 형성하며, 미리 진행된 금속 배선 공정과 후속 트랜지스터 사이의 전기적 연결은 패드 간의 연결을 위한 수퍼 비아 공정을 통해 이루어진다. 따라서, 포토다이오드 상부에서의 다수의 금속 배선이 생략됨으로 인해 포토다이오드에 직접 빛이 수광되어 광감도를 향상시킨다.
요컨대, 본 발명은 포토다이오드 상부에 금속 배선과 절연막의 적층 구조로 인해 발생하던 문제점을 해결한다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 씨모스 이미지 센서의 제조 공정을 표시한 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(20) 상부에 층간 절연막(SiO2)을 형 성한 후, 층간 절연막 상에 금속배선(23)을 형성한다. 이때, 금속배선(23)은 알루미늄(Al) 또는 구리(Cu)를 이용하여 다층 구조로 형성되는데, 픽셀 영역에 형성되는 금속배선은 로직 영역에 형성되는 금속 배선에 비해 그 수를 작게 구성한다. 즉, 제 1 금속 배선 내지 제 4금속 배선으로 구성된다고 가정할 때, 픽셀 영역에 형성되는 금속 배선에 비해 로직 영역에서 형성되는 금속 배선의 수가 많다.
이처럼, 픽셀영역에 적은 수의 금속 배선이 형성하는 이유는, 수광 능력 및 집접도 증가를 위함이다. 금속 배선과 금속간 절연막을 형성한 후에 보호막을 형성하는데, 본 발명은 보호막을 형성하기에 앞서, 광이 투과될 부분의 금속간 절연막을 일정 깊이로 식각하는 공정을 추가로 진행한다. 절연막은 PMD(Pre-Metal Dielectric), IMD(Inter-Metal Dielectric) 또는 보호막(Passivation layer) 등을 포함한다.
반도체 소자의 제조 공정에서의 금속 배선 형성은 여러 구조로 이루어지는데, 이 경우 서로 다른 물질로 이루어진 트랜지스터 활성 박막과 배선 박막 사이에서 확산이 일어난다. 이 현상은 필요에 따라서 이용할 수도 있지만 대부분은 바람직하지 않은 현상이며, 특히 열처리가 수반되는 공정에서 심하게 일어난다. 이러한 현상을 방지하기 위하여 Ti, TiN, Ta, TaN 및 TiSiN과 같이 비교적 확산이 덜한 금속으로 확산 방지막을 형성하여 준다. 확산 방지막으로는 Ti막과 TiN막 등이 사용되며, 물리기상증착(Physical Vapor Deposition; 이하 PVD) 방식과 화학기상증착(Chemical Vapor Deposition; 이하 CVD) 또는 원자층증착(Atomic Layer Deposition; 이하 ALD라 함) 등의 증착 방식을 이용한다.
도 2b에 도시된 바와 같이, 금속배선(23) 상에 모노 실리콘층(30)을 형성한다. 모노 실리콘층(30)은 SiO2 절연막 상단에 SiH4 플라즈마 이온 주입을 통하여 형성한다. 이어서 실리콘 이온 주입 및 에피 공정을 통해 실리콘층이 P 또는 N형의 도전형을 갖도록 한다.
도 2c에 도시된 바와 같이, 에피택시 공정을 이용하여 실리콘층(30)을 3000A~8000A정도 성장시킨다.
도 2d에 도시된 바와 같이, 금속간 절연막의 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 마스크를 형성한 후, 마스크를 식각 배리어로 금속간 절연막에 금속 배선의 최상위 층으로부터 실리콘층(30)까지 식각하여 제 1 갭 필러(gapfiller)를 노출시키는 비아홀을 형성한 후, 비아홀을 매립하도록 최상위층 금속 배선을 증착한 평탄화 공정을 실시하여 비아 콘택을 형성한다. 이때, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정으로 진행하며 금속 배선은 텅스텐, 알루미늄 또는 구리 등을 사용한다.
이어서, 금속 배선(23)과 연결되며 비아 콘택과 접속되는 제 2 갭 필러(27)를 동일한 방법으로 형성한다.
도 2e에 도시된 바와 같이, 실리콘층(30)에 필드 산화막을 형성한다. 필드 산화막은 LOCOS(LOCal Oxidation of Silicon) 또는 STI(Shallow Trench Isolation) 방식의 구조를 포함한다. P 또는 N형의 도전형을 위한 이온을 주입한 후, 이온 주입을 통해 실리콘층에 포토다이오드(33)를 형성한다. 이어서, 트랜스퍼 트랜지스터 등 단위 화소를 이루는 복수의 트랜지스터(35)를 형성한다. 제 1 및 제 2 캡 필 러(25,27)를 포토다이오드(33)에 증착하고 콘택을 통해 트랜지스터의 게이트 전극 또는 소스/드레인과 접속되는 배선을 형성한다.
본 발명에 따른 CMOS 이미지 센서는 실리콘 기판(20) 상에 절연막에 의해 둘러싸인 복수의 금속배선(23)이 이격된 실리콘층(30)에 구비되는 포토다이오드(33)와 복수의 트랜지스터(35)에 비아 콘택을 통해 연결되는 것을 특징으로 한다. 복수의 트랜지스터와 복수의 금속배선은 서로 갭 필러를 통해 연결되며, 비아 콘택은 텅스텐, 알루미늄 또는 구리 등의 금속을 포함한다.
포토다이오드는 실리콘층 하부에 형성된 복수의 불순물 확산층으로 이루어 핀드 포토다이오드이다. 예컨대, 실리콘층이 P형의 도전형일 경우 포토다이오드는 실리콘층 표면 하부에 PO 영역과 그 하부의 n-영역 및 P+의 실리콘층으로 이루어진 P/N/P 구조일 것이며, 이때 n-영역은 포토다이오드 동작시 완전 공핍 상태를 이룬다. 여기서 트랜지스터는 리셋 트랜지스터와 드라이브 트랜지스터와 셀렉트 트랜지스터 등을 포함하며, 4개의 트랜지스터를 포함하는 구조일 경우에는 트랜스퍼 트랜지스터를 더 포함할 것이며, 포토다이오드와 인접한 실리콘층에는 필드 산화막이 형성되어 있다. 단위 화소를 이루는 트랜지스터와 하부의 금속 배선을 상호 연결하기 위한 배선은 포토다이오드를 제외한 트랜지스터 등의 영역으로 빛이 들어가는 것을 방지하는 광차폐 기능도 수행한다.
도 2f에 도시된 바와 같이, 포토 다이오드와 대응되는 영역의 상부에 칼라 이미지 구현을 위한 칼라필터(37)를 형성하는 칼라필터 어레이(Color Filter Array; CFA) 공정을 진행한다. 상기한 바와 같이 이루어지는 본 발명의 CMOS 이미지 센서는 금속 배선을 형성하는 공정을 먼저 실시하여 금속 배선을 하부에 배치하고 그 상부에 실리콘층과 그 상에 형성되는 포토 다이오드 및 트랜지스터를 배치한다.
6층 배선 이상의 로직 소자도 큰 문제 없이 형성 가능하여 SoC(System on Chip)도 가능하며 130nm 및 90nm 이하의 코아 로직(Core logic) 기술을 그대로 탑재할 수 있다.
한편, 본 발명에서 사용되는 용어(terminology)들은 본 발명에서의 기능을 고려하여 정의 내려진 용어들로써 이는 해당 분야에 종사하는 기술자의 의도 또는 관례 등에 따라 달라질 수 있으므로 그 정의는 본 발명의 전반에 걸친 내용을 토대로 내려져야 할 것이다. 이상의 본 발명은 상기에 기술된 실시 예들에 의해 한정되지 않고 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 청구항에서 정의되는 본 발명의 취지와 범위에 포함된다.
도 1은 종래의 씨모스 이미지 센서의 구조를 표시한 단면도.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 씨모스 이미지 센서의 제조 공정을 표시한 단면도.
*도면의 주요 부분에 대한 부호의 설명*
20. 반도체 기판 23. 금속 배선
25. 제 1 갭 필러 27. 제 2 갭 필러
30. 실리콘층 33. 포토다이오드
35. 트랜지스터 37. 칼라필터
Claims (8)
- 반도체 기판 상에 제공되며 각각 절연막에 의해 둘러싸인 복수의 금속배선;상기 복수의 금속 배선 중 최상위 금속 배선 상에 증착되어 제공되는 실리콘층;상기 실리콘층의 상부 표면에 형성되는 포토다이오드와, 상기 실리콘층의 상부에 형성되는 복수의 트랜지스터;상기 포토다이오드와 대응되는 영역의 상부에 형성되는 칼라필터; 및상기 포토다이오드는 상기 실리콘층을 관통하는 비아 콘택과 갭 필러를 통해 하부의 상기 복수의 금속배선 중 최상위 금속 배선과 연결된 것을 특징으로 하는 씨모스 이미지 센서.
- 제 1항에 있어서,상기 금속 배선은 다층 구조인 것을 특징으로 하는 씨모스 이미지 센서.
- 제 2항에 있어서,상기 금속 배선은 텅스텐, 알루미늄 및 구리 중 어느 하나를 포함하는 것을 특징으로 하는 씨모스 이미지 센서.
- 제 1항에 있어서,상기 금속 배선의 표면에 금속성 물질로 형성된 확산 방지막을 더 포함하는 씨모스 이미지 센서.
- 제 4항에 있어서,상기 금속성 물질은 Ti,TiN,Ta,TaN 및 TiSiN 중 어느 하나인 것을 특징으로 하는 씨모스 이미지 센서.
- 반도체 기판 상에 절연막에 의해 둘러싸인 복수층의 금속 배선을 형성하는 단계;상기 절연막 상에 SiH4 플라즈마 이온 주입을 통해 상기 복수의 금속 배선 중 최상위 금속 배선 상에 실리콘층을 증착하여 형성하는 단계;상기 실리콘층에 에피택시 공정을 이용하여 상기 실리콘층을 성장시키는 단계;상기 실리콘층과 상기 금속 배선이 연결되도록 갭 필러를 형성하는 단계;상기 실리콘층 상부 표면에 불순물을 도핑하여 포토다이오드를 형성하는 단계;상기 포토다이오드와 이격되게 복수의 트랜지스터를 상기 실리콘층 상에 형성하는 단계; 및상기 포토다이오드와 대응되는 영역의 상부에 칼라 이미지 구현을 위한 칼라필터를 형성하는 단계를 포함하며,상기 포토다이오드는 상기 실리콘층을 관통하는 비아 콘택과 상기 갭 필러를 통해 하부의 상기 복수의 금속배선 중 최상위 금속 배선과 연결된 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제 6항에 있어서,상기 갭 필러를 형성하는 단계는상기 절연막의 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 마스 크를 형성하는 단계;상기 마스크를 식각 배리어로 금속간 절연막에 상기 금속 배선의 최상위 층으로부터 실리콘층까지 식각하여 상기 갭 필러를 노출시키는 비아홀을 형성하는 단계;상기 비아홀을 매립하도록 최상위층 금속 배선을 증착한 후 평탄화 공정을 실시하여 비아 콘택을 형성하는 단계를 포함하는 씨모스 이미지 센서의 제조 방법.
- 제 7항에 있어서,상기 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정인 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
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