CN103094470B - 磁阻元件结构形成方法 - Google Patents
磁阻元件结构形成方法 Download PDFInfo
- Publication number
- CN103094470B CN103094470B CN201210431518.1A CN201210431518A CN103094470B CN 103094470 B CN103094470 B CN 103094470B CN 201210431518 A CN201210431518 A CN 201210431518A CN 103094470 B CN103094470 B CN 103094470B
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- magnetoresistive element
- formation method
- groove
- magnetoresistive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 39
- 229910052751 metal Inorganic materials 0.000 claims abstract description 35
- 239000002184 metal Substances 0.000 claims abstract description 35
- 239000000463 material Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 58
- 230000015572 biosynthetic process Effects 0.000 claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 239000011241 protective layer Substances 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 210000004027 cell Anatomy 0.000 claims 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims 3
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 230000008569 process Effects 0.000 description 10
- 238000013461 design Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Hall/Mr Elements (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提出一种磁阻元件结构形成方法,包含:提供基板;于该基板上方形成金属镶嵌结构,再于该金属镶嵌结构上方形成图形化磁阻单元,与该金属镶嵌结构完成电性连接。本发明所述之磁阻元件结构形成方法,不但可将集成电路与磁阻材料整合在一起,达到体积极小化,且可将对准之标记与制程巧妙结合,节省光罩的层数。
Description
技术领域
本发明涉及一种磁阻元件结构形成方法,特别涉及一种可应用于集成电路制程中的磁阻元件结构形成方法。
背景技术
磁阻元件的主要功能是可因应空间中磁场的变化而改变其电阻值,因此可广泛应用于许多电子产品上,如磁阻式随机存取内存(MRAM)及磁感测器(magnetometer)。但磁阻元件需要配合周边电路才能使其功能完整发挥,因此如何将其顺利地整合至集成电路制程中,进而能与外围电路一并完成于基板上,一直是制造商所欲达成的目标。但目前的技术手段仍存在有许多问题,而如何改进现有手段的缺失,便是发展本发明的主要目的。
发明内容
本发明主要提出一种磁阻元件结构形成方法,透过该方法可将图形化磁阻单元与集成电路巧妙地整合在一起,其包括下列步骤:提供基板;于该基板上方形成集成电路结构层,该集成电路结构层可包含有金属接线、逻辑电路元件、内存元件、静电保护元件(ESD)及其它现有技术的元件结构;于该电路结构层上方形成介电层结构;于该介电层结构中;平坦化该介电层;于该介电层结构中形成至少一凹槽;利用该至少一凹槽形成金属镶嵌结构或作为一对准标记;于具有该至少一凹槽之该介电层结构上方形成磁阻材料层;以及利用该对准标记来对该磁阻材料层进行图案定义而形成磁阻单元。
根据上述构想,本案所述之磁阻元件结构形成方法,不但可将集成电路与磁阻单元整合在一起,达到体积极小化,且可将对准之标记与制程巧妙结合,节省光罩的层数。
上述说明仅是本发明技术方案的概述,为了能够更清楚了解本发明的技术手段,而可依照说明书的内容予以实施,并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂,以下特举较佳实施例,并配合附图,详细说明如下。
附图说明
图1A至图1D,是本发明实施例中的磁阻元件结构形成方法的流程示意图。
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例,对依据本发明提出的磁阻元件结构形成方法其具体实施方式、方法、步骤、结构、特征及功效,详细说明如后。
请参见图1A至图1D,是本发明实施例中的磁阻元件结构形成方法的流程示意图,首先,提供基板1并于上完成集成电路结构10,该集成电路结构10可包含有至少一金属内连接结构、逻辑电路元件、内存元件、静电保护元件(ESD)及其它现有技术的元件结构(图中未能示出);其中该金属内连接结构可以完成设定/重置(set/reset)及补偿(offset)等电路装置(图中未能示出),该金属内连接结构中当然也可包含有金属接线垫100,接着于该集成电路结构10上方覆盖一介电层,并将该介电层表面进行平坦化而形成一平坦化介电层101。更进一步于该平坦化介电层101上方形成有另一介电层结构11,例如以氧化硅110、氮化硅111及氧化硅112构成之三层结构完成之介电层结构11。并可于介电层结构11中形成有金属镶嵌结构113。值得一提的是,图中所示之介电层结构11的结构仅为一实施例,本领域技术人员均可依实际的需求设计其为单层或多层介电层结构。金属镶嵌结构113主要是提供后续完成的磁阻材料结构间的电性连接,其形成方法为先在介电层结构11表面形成凹槽状之金属镶嵌图案凹槽,再将金属层覆盖于介电层结构11表面并填满该凹槽,最后利用化学机械研磨制程将介电层结构11表面的金属层移除只留下图案凹槽内的金属层。该金属层较佳为钨或铜。由于完成金属镶嵌结构113时皆会进行平坦化制程,因此完成平坦化制程后的介电层结构11与金属镶嵌结构113的顶面皆相当平坦。但是,过度平坦的表面将造成后续磁阻材料层进行图形化制程时的困扰,而为能改善此一问题,于本实施例中,进行下列步骤。
参见图1B,主要是在介电层结构11中之特定位置上,利用光罩微影制程先定义出凹槽114a、114b。凹槽结构的主要目的之一是可用来定义出后续微影制程所须的对准图形,因此可设置在不影响元件特性的区域,例如,凹槽114a可设于切割道区域上。另外,凹槽114b也可设于金属接线垫100的上方,其凹槽深度可设定于仅蚀刻掉部分的介电层结构或蚀刻掉金属接线垫以上全部的介电层,甚至蚀刻掉金属接线垫以上全部的介电层后再向下蚀刻,使得该凹槽深度大于该介电层结构11的厚度。
再则,凹槽结构也可设置于磁阻单元阵列区内(图未表示出),利用凹槽结构定义出特殊设计的磁阻元件。
再参见图1B,接着可于完成有凹槽114a、114b的介电层结构11表面上再形成一磁阻材料层115,该磁阻材料层可为单层或多层结构,但因磁阻材料层通常皆不透光,因此,原本以图案方式定义之对准标记被磁阻材料层覆盖后,将无法有效发挥功能。但是,本案凹槽114a便可改善此一问题,因为凹槽114a在填入磁阻材料层后,将造成磁阻材料层表面仍会有高低落差的现象,使得光线反射的角度产生变化。因此,曝光机台仍可利用高低落差所产生的光影线条来进行光罩的对准,进而顺利定义出磁阻单元115‘的形状。
如图1C之所示,凹槽114的侧壁,在定义磁阻元件形状时,可能因制程参数的调整而留下未完全蚀刻之磁阻材料间隙壁115”。而该磁阻单元115’可与金属镶嵌结构113完成电性连接。又该磁阻单元115‘的形状与位置可用现有的光阻曝光显影制程来定义,也可采用金属或介电层做为硬屏蔽(hard mask),并采用现有的蚀刻技术移除未被光阻或硬屏蔽覆盖的区域,形成图案画的磁阻单元115’。该磁阻单元115’可部分或全部覆盖于介电层结构11的上表面,需根据该磁阻元件的功能设计而定。
然后再于该磁阻单元115’表面形成一保护层116,用以防止磁阻单元115’遭到外界的污染或破坏。而该保护层116可利用低热预算(low thermal budget)制程所形成的多层结构或单层氮化硅来完成,例如图1D中以氮化硅1160、氧化硅1161及氮化硅1162构成之三层结构。而此时位于金属接线垫100的上方的凹槽114b则可发挥另一功效,即后续制程要将金属接线垫100完全打开时,仅需除去金属接线垫100上方部份且已厚度缩减的介电层结构11与保护层116,便可完成打线开口117而露出金属接线垫100,如此将可减少蚀刻制程的时间而降低对元件的不良影响。同理在此保护层116之结构仅为一实施例,本领域技术人员均可依实际之需求设计其为单层或多层保护层结构。
至于上述实施例中所提到之基板1可以是硅基板,或是覆盖有介电材料或是硅化锗、砷化镓、碳化硅等材料的硅基板,而该基板1上可完成有特定用途集成电路(ASIC)、模拟集成电路、逻辑集成电路以及混合型集成电路等等。至于磁阻单元115则可以是异向磁阻(Anisotropic Magnetoresistance,AMR)、巨磁阻(GiantMagnetoresistance,GMR)、穿隧磁阻(Tunneling Magnetoresistance,TMR)及庞磁电阻(CMR,Colossal Magnetoresistance)等磁阻机制所完成的磁阻式随机存取内存(MRAM)或磁感测器(magnetometer)等。
以上所述,仅是本发明的较佳实施例而已,并非对本发明作任何形式上的限制,虽然本发明已以较佳实施例揭露如上,然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰,均仍属于本发明技术方案的范围内。
Claims (10)
1.一种磁阻元件结构形成方法,其特征在于,包括下列步骤:
提供基板;
于该基板上方形成集成电路结构,包括:
形成至少一金属内连接结构于该集成电路结构中,该金属内连接结构中包括至少一金属接线垫;
于该集成电路结构上方形成至少一层平坦化介电层;
于该至少一层平坦化介电层上方形成金属镶嵌结构;
再于该金属镶嵌结构上方形成图形化磁阻单元,与该金属镶嵌结构完成电性连接;
于该图形化磁阻单元表面形成保护层;以及
除去部分该保护层以形成打线开口而露出该金属接线垫。
2.根据权利要求1所述的磁阻元件结构形成方法,其特征在于,于该金属镶嵌结构上方形成该图形化磁阻单元的步骤进一步包括以下步骤:
于该至少一层平坦化介电层上方形成介电层结构;
于该介电层结构中形成至少一个凹槽;
形成磁阻材料层于该介电层结构表面并覆盖该至少一个凹槽;以及
对该磁阻材料层进行图案定义以形成磁阻单元。
3.根据权利要求2所述的磁阻元件结构形成方法,其特征在于,利用该至少一个凹槽作为对准标记来对该磁阻材料层进行图案定义。
4.根据权利要求2所述的磁阻元件结构形成方法,其特征在于,该于该至少一层平坦化介电层上方形成该介电层结构的步骤包括以下步骤:
形成氧化硅层;
于该氧化硅层表面形成氮化硅层;以及
于该氮化硅层表面再形成另一氧化硅层。
5.根据权利要求2所述的磁阻元件结构形成方法,其特征在于,包括:形成该至少一个凹槽于该基板中之一切割道区域上。
6.根据权利要求2所述的磁阻元件结构形成方法,其特征在于,包括:形成该至少一个凹槽于该金属接线垫之上方。
7.根据权利要求2所述的磁阻元件结构形成方法,其特征在于,包括:形成该至少一个凹槽于该基板中之一磁阻元件阵列区内。
8.根据权利要求2所述的磁阻元件结构形成方法,其特征在于,包括:形成该磁阻单元的部分于该介电层结构的上表面。
9.根据权利要求2所述的磁阻元件结构形成方法,其特征在于,包括:形成该磁阻单元的全部于该介电层结构的上表面。
10.根据权利要求2所述的磁阻元件结构形成方法,其特征在于,进一步包括:留下该磁阻材料层于该至少一个凹槽的侧壁。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW100140601 | 2011-11-07 | ||
TW100140601A TWI445225B (zh) | 2011-11-07 | 2011-11-07 | 磁阻元件結構形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103094470A CN103094470A (zh) | 2013-05-08 |
CN103094470B true CN103094470B (zh) | 2015-04-01 |
Family
ID=48206812
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201210431518.1A Active CN103094470B (zh) | 2011-11-07 | 2012-11-01 | 磁阻元件结构形成方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US8871529B2 (zh) |
JP (1) | JP2013102161A (zh) |
CN (1) | CN103094470B (zh) |
TW (1) | TWI445225B (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104037163B (zh) * | 2014-06-05 | 2017-02-15 | 中国电子科技集团公司第十三研究所 | 利用复合介质导电膜实现SiC基片投影光刻标记的方法 |
CN105140217B (zh) * | 2015-07-27 | 2018-03-02 | 武汉新芯集成电路制造有限公司 | 一种三维集成器件的制备方法 |
US10516101B2 (en) | 2015-07-30 | 2019-12-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Physical cleaning with in-situ dielectric encapsulation layer for spintronic device application |
CN112133822A (zh) * | 2019-06-25 | 2020-12-25 | 中电海康集团有限公司 | 自对准的mram底电极制备方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1653549A (zh) * | 2002-05-16 | 2005-08-10 | 因芬尼昂技术股份公司 | 于镶嵌结构中制造磁性随机存取内存补偿单元的方法 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61248427A (ja) * | 1985-04-25 | 1986-11-05 | Nec Corp | 多層配線の形成方法 |
JPS6331115A (ja) * | 1986-07-24 | 1988-02-09 | Fujitsu Ltd | 半導体装置の製造方法 |
US6313025B1 (en) * | 1999-08-30 | 2001-11-06 | Agere Systems Guardian Corp. | Process for manufacturing an integrated circuit including a dual-damascene structure and an integrated circuit |
JP3677455B2 (ja) * | 2001-02-13 | 2005-08-03 | Necエレクトロニクス株式会社 | 不揮発性磁気記憶装置およびその製造方法 |
US6682943B2 (en) * | 2001-04-27 | 2004-01-27 | Micron Technology, Inc. | Method for forming minimally spaced MRAM structures |
US6403461B1 (en) * | 2001-07-25 | 2002-06-11 | Chartered Semiconductor Manufacturing Ltd. | Method to reduce capacitance between metal lines |
AU2003231461A1 (en) * | 2002-05-13 | 2003-11-11 | Nec Corporation | Semiconductor storage device and production method therefor |
US6979526B2 (en) * | 2002-06-03 | 2005-12-27 | Infineon Technologies Ag | Lithography alignment and overlay measurement marks formed by resist mask blocking for MRAMs |
US6858441B2 (en) * | 2002-09-04 | 2005-02-22 | Infineon Technologies Ag | MRAM MTJ stack to conductive line alignment method |
KR100923298B1 (ko) * | 2003-01-18 | 2009-10-23 | 삼성전자주식회사 | 단위 셀이 한 개의 트랜지스터와 두 개의 mtj로 구성된mram 및 그 제조방법 |
JP2005142252A (ja) * | 2003-11-05 | 2005-06-02 | Sony Corp | アライメントマークの形成方法および半導体装置の製造方法および半導体装置 |
US7223612B2 (en) * | 2004-07-26 | 2007-05-29 | Infineon Technologies Ag | Alignment of MTJ stack to conductive lines in the absence of topography |
US20060276034A1 (en) | 2005-06-06 | 2006-12-07 | Philippe Blanchard | Forming via contacts in MRAM cells |
JP2007049066A (ja) * | 2005-08-12 | 2007-02-22 | Seiko Epson Corp | 半導体ウェハ、並びに、半導体チップおよびその製造方法 |
JP5072012B2 (ja) * | 2005-11-14 | 2012-11-14 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP4240044B2 (ja) * | 2006-03-22 | 2009-03-18 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP5080102B2 (ja) * | 2007-02-27 | 2012-11-21 | ルネサスエレクトロニクス株式会社 | 磁気記憶装置の製造方法および磁気記憶装置 |
CN102054757B (zh) * | 2009-11-10 | 2013-09-11 | 中芯国际集成电路制造(上海)有限公司 | 集成电路铜互连结构的制作方法 |
JP5483281B2 (ja) * | 2010-03-31 | 2014-05-07 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置アセンブリ |
-
2011
- 2011-11-07 TW TW100140601A patent/TWI445225B/zh active
-
2012
- 2012-03-22 US US13/427,875 patent/US8871529B2/en active Active
- 2012-11-01 CN CN201210431518.1A patent/CN103094470B/zh active Active
- 2012-11-06 JP JP2012244695A patent/JP2013102161A/ja active Pending
-
2014
- 2014-07-07 US US14/324,617 patent/US20140322828A1/en not_active Abandoned
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1653549A (zh) * | 2002-05-16 | 2005-08-10 | 因芬尼昂技术股份公司 | 于镶嵌结构中制造磁性随机存取内存补偿单元的方法 |
Also Published As
Publication number | Publication date |
---|---|
US8871529B2 (en) | 2014-10-28 |
CN103094470A (zh) | 2013-05-08 |
TWI445225B (zh) | 2014-07-11 |
TW201320422A (zh) | 2013-05-16 |
JP2013102161A (ja) | 2013-05-23 |
US20140322828A1 (en) | 2014-10-30 |
US20130115719A1 (en) | 2013-05-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20210265563A1 (en) | Methods of manufacturing a magnetic field sensor | |
US7262069B2 (en) | 3-D inductor and transformer devices in MRAM embedded integrated circuits | |
KR101527533B1 (ko) | 자기 메모리 소자의 형성방법 | |
KR102374642B1 (ko) | 자기 메모리 소자 및 그 제조 방법 | |
EP1547148B1 (en) | Spacer integration scheme in mram technology | |
US8822234B2 (en) | Method of fabricating a semiconductor device | |
CN103094470B (zh) | 磁阻元件结构形成方法 | |
CN110581213B (zh) | 半导体元件 | |
CN103460065A (zh) | 用于依次重置磁传感器阵列的元件的装置和方法 | |
US20110089941A1 (en) | Magnetic sensor and magnetic sensor module | |
US11950514B2 (en) | Confined cell structures and methods of forming confined cell structures | |
EP3432374A1 (en) | Method of forming tunnel magnetoresistance (tmr) elements and tmr sensor element | |
CN111384234B (zh) | 磁阻式随机存取存储器的布局图案 | |
TWI467204B (zh) | 磁阻感測裝置 | |
CN104155620B (zh) | 磁传感装置及其感应方法、制备工艺 | |
CN109581250A (zh) | 具有线圈结构的磁场传感器和制造方法 | |
CN110459673A (zh) | 半导体元件及其制作方法 | |
CN113003532B (zh) | Mems三轴amr磁力传感器及其制造方法 | |
US11489010B2 (en) | Layout pattern of magnetoresistive random access memory | |
CN114566517A (zh) | 半导体元件 | |
CN112289822A (zh) | 具有磁性隧穿结的半导体元件 | |
CN115377285A (zh) | 形成半导体存储器元件的方法 | |
CN114725155A (zh) | 半导体元件 | |
CN107785482A (zh) | 一种磁性隧道结的制备方法 | |
JP2007035959A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
TR01 | Transfer of patent right | ||
TR01 | Transfer of patent right |
Effective date of registration: 20170718 Address after: 2/ F, Caribbean Plaza, North Tower, 878 West Bay Road, Cayman Islands, Cayman Islands Patentee after: Woo woo Electronics (Cayman) Polytron Technologies Inc Address before: Taiwan Hsinchu County China jhubei City, Taiwan yuan street, six floor of Patentee before: Voltafield Technology Corp. |