JP4240044B2 - 半導体装置の製造方法 - Google Patents
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Description
に、合わせマークのサイズが大きい場合でもその異常酸化を防止できるようにした技術に
関する。
り、その際に生じる誤差を最小限に抑えることが要求されている。このため、ウエーハ上
に設けられたパターンに、次に形成すべきパターンを正しく重ね合わせるため、合わせマ
ークが使用されている(例えば、特許文献1〜3参照。)。合わせマークの形状や大きさ
には様々なものがあるが、多くのものは平面視での形状が矩形であり、その一辺の長さは
下記A〜Dマークで例示するように、数μmから数十μm程度である。
Bマーク:縦4μm×横4μm
Cマーク:縦6μm×横72μm
Dマーク:縦15〜25μm×横15〜25μm
「コンタクトホール」とも呼ばれる。)を形成すると共に、ビアホールから離れた位置に
合わせマーク用の開口部を形成する。そして、層間絶縁膜上にタングステン(W)膜を形
成してビアホールを埋め込む。W膜の形成はCVD(chemical vapor d
eposition)法で行う。その後、半導体基板の上方全面にCMP(chemic
al mechanical polishing)を施して層間絶縁膜上からW膜を取
り除き、プラグ電極と合わせマークとを完成させる。
ーン(<1μm)と比べて大きいため、合わせマークを構成するW膜表面には段差が生じ
る。つまり、CVD法では、直径が小さい穴ほど早く埋め込まれる傾向があるため、W膜
によって開口部が完全に埋め込まれる前にビアホールの埋め込みが完了する。開口部を実
際に合わせマークとして使用する場合は、ある程度段差がないとマークとして認識できな
くなるので、開口部の埋め込みが不完全でも通常は特に問題とならない。
の製造工程では、プラグ電極と合わせマークとを形成した後でその上に酸化バリア膜を敷
いて高温熱処理を施す。このとき、合わせマークの段差が深く(大きく)なり過ぎている
と、図3に示すように、開口部H´内で酸化バリア膜91のカバレッジが低下してしまう
(即ち、図3の破線で囲んだ部分のように、酸化バリア膜91に局所的に薄い部分ができ
てしまう。)。その結果、酸化バリア膜91に求められるバリア性が損なわれ、開口部H
´内のW膜93が異常に酸化してしまうという問題があった。
しまう)ので、高温熱処理後の工程では、ウエーハとフォトマスクとの位置合わせ精度が
低下してしまうおそれがあった。また、膨張した酸化物がウエーハ面に散乱してパーティ
クルとなるおそれもあった。
そこで、この発明はこのような事情に鑑みてなされたものであって、合わせマークのサ
イズが大きい場合でもその異常酸化を防止できるようにした半導体装置の製造方法及び合
わせマークの形成方法、半導体装置の提供を目的とする。
に第1絶縁膜を形成する工程と、プラグ形成領域の前記第1絶縁膜をエッチングして第1
ビアホールを形成する工程と、前記第1ビアホール内に第1プラグ電極を形成する工程と
、前記第1プラグ電極が形成された前記第1絶縁膜上に導電膜を形成する工程と、前記導
電膜を選択的にエッチングして、前記第1プラグ電極上に局所配線を形成すると共に、所
定領域の前記第1絶縁膜上にパッド層を形成する工程と、前記第1絶縁膜上に第2絶縁膜
を形成して前記局所配線と前記パッド層とを覆う工程と、前記第2絶縁膜を選択的にエッ
チングして、当該第2絶縁膜に前記局所配線を底面とする第2ビアホールを形成すると共
に、当該第2絶縁膜に前記パッド層を底面とする開口部を形成する工程と、前記第2絶縁
膜上に金属膜を形成して前記第2ビアホールと前記開口部とを埋め込む工程と、前記金属
膜にCMP処理を施して前記第2絶縁膜上から当該金属膜を取り除くことによって、前記
第2ビアホール内に第2プラグ電極を形成すると共に、前記パッド層上に合わせマークを
完成させる工程と、を含むことを特徴とするものである。
せマークを完成させた後で、前記第2絶縁膜上に酸化バリア膜を形成する工程と、前記酸
化バリア膜を形成した後で前記基板全体に高温熱処理を施す工程と、を含むことを特徴と
するものである。
ZrxTi1-x)等の強誘電体膜を形成するときに行う酸素雰囲気中での熱処理のことであ
る。強誘電体膜を有する半導体装置(例えば、FeRAM)の製造工程では、強誘電体膜
の材料を結晶化させたり、スパッタリングやエッチングによって強誘電体膜が受けたプロ
セスダメージを回復させたりするために、酸素雰囲気中で高温の熱処理を行う必要がある
。この熱処理の温度は、例えば600℃から800℃程度である。
第2ビアホールと開口部とを形成する際に、局所配線とパッド層とをエッチングストッパ
に使用することができるので、第1絶縁膜までエッチングが進行してしまうことを防ぐこ
とができ、開口部を浅く形成することができる。
従って、開口部内を金属膜で埋め込むことが容易であり、CMP処理後の開口部内での
金属膜(即ち、合わせマーク)表面の段差を小さくすることができる。これにより、合わ
せマークの表面に酸化バリア膜をカバレッジ性高く形成することができるので、酸化バリ
ア膜形成後の高温熱処理工程で合わせマークの異常酸化を防止することができる。
図1(A)〜図2(C)は、本発明の実施の形態に係る半導体装置の製造方法を示す工
程図である。この実施の形態では、半導体基板から層間絶縁膜の上面に至るプラグ電極を
第1プラグ電極と第2プラグ電極とに分け、第1プラグ電極と第2プラグ電極とをローカ
ルインターコネクト(以下、「LI層という。」)で繋ぐと共に、合わせマークの下にも
LI層を敷くことについて説明する。
を形成する。半導体基板1は例えばシリコン(Si)基板であり、例えば図示しないMO
Sトランジスタ等が形成されている。また、第1層間絶縁膜3は例えばシリコン酸化膜で
あり、その厚さは例えば1000nm程度である。
次に、フォトリソグラフィ技術及びエッチング技術を用いて第1層間絶縁膜3を選択的
にエッチングし、半導体基板1に形成された不純物拡散層2上に第1ビアホールh1を形
成する。不純物拡散層2は、例えば図示しないMOSトランジスタのソース又はドレイン
である。
形成して、第1ビアホールh1を埋め込む。W膜の形成は例えばCVD法で行う。そして
、このW膜上にCMP処理を施して第1層間絶縁膜3上からW膜を取り除く。これにより
、図1(A)に示すように、第1ビアホールh1内に第1プラグ電極5を形成する。
次に、図1(A)に示すように、第1プラグ電極5が形成された第1層間絶縁膜3上に
導電膜7を形成する。ここで、導電膜7は例えば、下層が窒化チタン(TiN)で上層が
チタン(Ti)で構成される膜(即ち、Ti/TiNからなる積層構造の膜)である。T
i膜の膜厚は例えば20nmであり、TiNの膜厚は例えば180nmである。このよう
な導電膜7の形成は、例えばスパッタリング法によって行う。
ングし、図1(B)に示すように、第1プラグ電極5上に例えばTi/TiNからなるL
I層7aを形成すると共に、合わせマーク形成領域の第1層間絶縁膜3上に例えばTi/
TiNからなるLI層7bを形成する。Li層7aとLi層7bは図示しない部分で繋が
っていても良いし、繋がっていなくても(即ち、電気的に接続していなくても)良い。
次に、図1(C)に示すように、第1層間絶縁膜3上に第2層間絶縁膜9を形成して、
Li層7aとLi層7bとを覆う。第2層間絶縁膜9は例えばシリコン酸化膜であり、そ
の厚さは例えば800nm程度である。
第2層間絶縁膜9を選択的にエッチングし、第2層間絶縁膜9にLI層7aを底面とする
第2ビアホールh2を形成すると共に、第2層間絶縁膜9にLI層7bを底面とする開口
部Hを形成する。図示しないが、第1、第2ビアホールh1、h2の平面視での形状は例
えば円形であり、その直径は例えば0.1〜1μm程度である。また、開口部Hの平面視
での形状は例えば矩形で、その一辺の長さは例えば2〜30μm程度である。
間絶縁膜9上にW膜11を形成して、第2ビアホールh2と開口部Hとを埋め込む。W膜
11の形成は例えばCVD法で行う。そして、このW膜11上にCMP処理を施して第2
層間絶縁膜9上からW膜11を取り除く。これにより、図2(B)に示すように、第2ビ
アホールh2内に第2プラグ電極13を形成すると共に、LI層7b上に合わせマーク1
5を完成させる。なお、CMP処理ではディッシングによって、合わせマーク15の表面
が多少凹んだ形状に形成される。
開口部H内のW膜(即ち、合わせマーク15)の表面は、従来例と比べて段差少なく形成
されているので、酸化バリア膜17をカバレッジ性高く形成することができる。酸化バリ
ア膜17は、例えば、TiAlN(下層)/Ir(中層)/IrOx(上層)からなる積
層構造の膜である。TiAlNの厚さは例えば100nm、Irの厚さは例えば50nm
、IrOxの厚さは例えば100nmである。
る。そして、強誘電体膜が形成された半導体基板1全体を酸素雰囲気中で高温熱処理する
。熱処理の温度は例えば600℃から800℃程度である。このとき、W膜からなる合わ
せマーク15はその上面が酸化バリア膜17によってカバレッジ性高く覆われているので
、その異常酸化を防止することができる。
このように、本発明の実施の形態によれば、選択的エッチングによって第2層間絶縁膜
9に第2ビアホールh2と開口部Hとを形成する際に、LI層7a、7bをエッチングス
トッパに使用することができるので、第1層間絶縁膜3までエッチングが進行してしまう
ことを防ぐことができ、開口部Hを浅く形成することができる。
差を小さくすることができる。これにより、合わせマーク15の表面に酸化バリア膜17
をカバレッジ性高く形成することができるので、酸化バリア膜17形成後の高温熱処理工
程で合わせマーク15の異常酸化を防止することができる。それゆえ、高温熱処理工程以
降の工程への悪影響(例えば、合わせマークの膨張による位置合わせ精度の低下や、合わ
せマークからのパーティクル発生)を防止することができる。
本発明の「第1絶縁膜」に対応し、第2層間絶縁膜9が本発明の「第2絶縁膜」に対応し
ている。また、LI層7aが本発明の「局所配線」に対応し、LI層7bが本発明の「パ
ッド層」に対応している。さらに、W膜11が本発明の「金属膜」に対応している。
なお、この実施の形態では、第1層間絶縁膜3を例えば1000nmの厚さに形成し、
第2層間絶縁膜9を例えば800nmの厚さに形成することについて説明したが、これら
の数値はあくまで一例である。合わせマーク15の表面の段差を小さくするためには、合
わせマーク15のサイズが大きい場合ほど、第1層間絶縁膜3を厚く形成し、第2層間絶
縁膜9を薄く形成することが好ましい。
バリア膜17として使用する場合について説明したが、その材質は上記に限られることは
ない。酸化バリア膜17として例えば、TiNや、TiAlN、Al2O3、TiとTi
Nの積層体等を使用することも可能である。
なお、この実施の形態で説明した合わせマーク15は、露光機用アライメントマークの
ほか、BOX mark/ Vernier mark(合わせ検査マーク)、L ma
rk(マスクメーカが使用する挿入精度測定マーク)、レイヤーに挿入された文字、記号
等として使用することも可能である。
LI層、9 第2層間絶縁膜、11 W膜、13 第2プラグ電極、15 合わせマー
ク、17 酸化バリア膜
Claims (2)
- 基板上に第1絶縁膜を形成する工程と、
プラグ形成領域の前記第1絶縁膜をエッチングして第1ビアホールを形成する工程と、
前記第1ビアホール内に第1プラグ電極を形成する工程と、
前記第1プラグ電極が形成された前記第1絶縁膜上に導電膜を形成する工程と、
前記導電膜を選択的にエッチングして、前記第1プラグ電極上に局所配線を形成すると共に、所定領域の前記第1絶縁膜上にパッド層を形成する工程と、
前記第1絶縁膜上に第2絶縁膜を形成して前記局所配線と前記パッド層とを覆う工程と、
前記第2絶縁膜を選択的にエッチングして、当該第2絶縁膜に前記局所配線を底面とする第2ビアホールを形成すると共に、当該第2絶縁膜に前記パッド層を底面とする開口部を形成する工程と、
前記第2絶縁膜上に金属膜を形成して前記第2ビアホールと前記開口部とを埋め込む工程と、
前記金属膜にCMP処理を施して前記第2絶縁膜上から当該金属膜を取り除くことによって、前記第2ビアホール内に第2プラグ電極を形成すると共に、前記パッド層上に合わせマークを完成させる工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記合わせマークを完成させた後で、
前記第2絶縁膜上に酸化バリア膜を形成する工程と、
前記酸化バリア膜を形成した後で前記基板全体に高温熱処理を施す工程と、を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
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