JP2006202848A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】
強誘電体キャパシタ上部にＷプラグを採用することにより生じた上部電極コンタクト周辺の新たな問題を解決する。
【解決手段】
半導体装置は、半導体基板と、前記半導体基板に形成され、絶縁ゲートとその両側のソース／ドレインを有するＭＯＳトランジスタと、前記半導体基板上方に形成され、下部電極、強誘電体層、上部電極を有する強誘電体キャパシタと、前記上部電極上に形成され、上部電極の厚さの1／２以下の厚さを有し、水素耐性のある金属膜と、前記強誘電体キャパシタと金属膜を埋め込む層間絶縁膜と、前記層間絶縁膜を貫通し、前記金属膜に達し、導電性グルー膜とタングステン体とを含む導電性プラグと、前記層間絶縁膜上に形成され、前記導電性プラグに接続されたアルミ配線と、を有する。
【選択図】 図８

Description

本発明は、半導体装置とその製造方法に関し、特に強誘電体キャパシタを有する半導体装置とその製造方法に関する。
近年の多機能半導体デバイスにおいては、ロジック回路とメモリとを混載する要求が強い。ロジック回路はＣＭＯＳ回路で構成される場合が多い。ＣＭＯＳ回路の製造プロセスは既に確立したものが多い。メモリとしては、電源を切っても記憶を保持する不揮発性メモリである強誘電体メモリが広く使われるようになっている。強誘電体メモリの製造プロセスは、未だ確立していないものも多い。ＣＭＯＳの製造プロセスと強誘電体キャパシタの製造プロセスが互いに干渉しないようにすることが望まれる。
特開平１０−２６１７６７号公報は、素子分離フィールド酸化膜で画定された活性領域にＭＯＳトランジスタを形成し、耐酸化性シリサイド層を形成し、酸化シリコン層で覆った後、素子分離領域上にひな壇型にＴｉ／Ｐｔ下部電極、ＰＺＴ強誘電体層、Ｐｔ上部電極を形成し、層間絶縁膜で覆い、層間絶縁膜を貫通して、上部電極、下部電極、ソース／ドレインに達するコンタクト孔を形成し、Ｔｉ／ＴｉＮ／Ａｌ配線を形成する製造プロセスを開示する。
特開平１１−１９５７６８号公報は、Ｐｔ／ＳＲＯ下部電極、ＰＺＴ強誘電体層、ＳＲＯ／Ｐｔ上部電極を有する強誘電体キャパシタの製造に於いて、下部電極のＳＲＯ層を、まず減圧雰囲気下でアモルファス相で形成し、その後酸化性雰囲気中で熱処理して結晶化させることを開示する。
特開２００３−２５８２０１号公報は、層間絶縁膜にタングステンプラグを埋め込み、層間絶縁膜上にＩｒ，ＴｉＮ，ＴｉＡｌＮ等の酸素バリア導電層で覆い、その上にＩｒ層，Ｐｔ層、ＩｒＯ層、ＳＲＯ層等の単層または積層の下部電極層、ＰＺＴ，ＳＢＴ，ＢＬＴなどの酸化物ペロブスカイト型強誘電体層、Ｐｔ層、Ｉｒ層、ＩｒＯ層、ＳＲＯ層、ＰｔＯ層等の単層または積層の上部電極層を形成し、さらにＴｉＮ層、ＴａＮ層、ＴｉＡｌＮ層等の第１ハードマスク層、酸化シリコンの第２ハードマスク層を形成し、強誘電体キャパシタ構造をパターニングし、ＴｉＯ２層、Ａｌ２Ｏ３層などの水素遮蔽能を有するエンキャプシュレーション膜、酸化シリコン等の層間絶縁層で覆い、上部電極に達するビア孔を形成し、タングステンプラグを埋め込む製造プロセスを開示する。
特開２００３−１５２１６５号公報は、素子分離領域上方にひな壇型の強誘電体キャパシタを形成し、層間絶縁膜で覆い、上部電極、下部電極およびＭＯＳトランジスタのソース／ドレインを開口するコンタクトホールを開口し、ＴｉＮ水素バリア層、Ｗ膜を埋め込んで導電性プラグを形成し、その上にアルミニウム配線を形成する製造プロセスを開示する。
特開平１０−２６１７６７号公報 特開平１０−２９３６９８号公報 特開２００３−２５８２０１号公報 特開２００３−１５２１６５号公報
本発明の目的は、新たな構造を採用することにより生じた新たな問題を解決することである。
本発明の他の目的は、新規な構造を有する、強誘電体キャパシタを有する半導体装置とその製造方法を提供することである。
本発明の１観点によれば、
半導体基板と、
前記半導体基板に形成され、絶縁ゲートとその両側のソース／ドレインを有するＭＯＳトランジスタと、
前記半導体基板上方に形成され、下部電極、強誘電体層、上部電極を有する強誘電体キャパシタと、
前記上部電極上に形成され、上部電極の厚さの1／２以下の厚さを有し、水素耐性のある金属膜と、
前記強誘電体キャパシタと金属膜を埋め込む層間絶縁膜と、
前記層間絶縁膜を貫通し、前記金属膜に達し、導電性グルー膜とタングステン体とを含む導電性プラグと、
前記層間絶縁膜上に形成され、前記導電性プラグに接続されたアルミ配線と、
を有する半導体装置が提供される。
本発明の他の観点によれば、
（ａ）半導体基板にＭＯＳトランジスタを形成する工程と、
（ｂ）前記ＭＯＳトランジスタを埋め込んで、前記半導体基板上方に下部絶縁層を形成する工程と、
（ｃ）前記下部絶縁層を貫通し、前記ＭＯＳトランジスタに接続された導電性プラグを形成する工程と、
（ｄ）前記下部絶縁層上に、下部電極層、強誘電体層、上部電極層、前記上部電極層の厚さの１／２以下の厚さと、水素耐性とを有する金属膜の積層を形成する工程と、
（ｅ）前記積層をパターニングして、下部電極、強誘電体膜、上部電極、金属膜を含む強誘電体キャパシタ構造を形成する工程と、
（ｆ）前記強誘電体キャパシタ構造を埋め込む層間絶縁膜を形成する工程と、
（ｇ）前記層間絶縁膜を貫通し、前記金属膜に達するタングステンプラグを形成する工程と、
（ｈ）前記層間絶縁膜上に、前記タングステンプラグに接続されたアルミ配線を形成する工程と、
を含む半導体装置の製造方法が提供される。
強誘電体キャパシタに上方からタングステンプラグでコンタクトした時生じた不都合が抑制できる。
０．１８μｍルールのロジック回路は、アルミニウム配線を用いている。ロジック回路の第１アルミニウム配線は、厚さ６０ｎｍのＴｉ層に厚さ３０ｎｍのＴｉＮ層を積層したバリアメタル層の上に、厚さ３６０ｎｍのアルミニウム合金（Ａｌ−Ｃｕ）層を形成し、厚さ５ｎｍのＴｉ層に厚さ７０ｎｍのＴｉＮ層を積層したバリアメタル層を重ねて形成していた。
一方で、０．３５μｍルールのＦｅＲＡＭの上部電極はＩｒＯ層で形成し、下部電極はＰｔ層で形成していた。上部電極、下部電極に対するコンタクトは、上方から第１アルミニウム配線で行ないたい。ＦｅＲＡＭに於いては、上部電極ＩｒＯからの酸素によるＴｉＮ層の酸化に基づく上部コンタクトの抵抗上昇、下部電極ＰｔとＡｌの反応を抑制するため、第１アルミニウム配線のバリアメタル層は１００ｎｍ以上の厚さが必要となる。例えば、厚さ１５０ｎｍのＴｉＮ層が望ましい。ロジック回路の第１アルミニウム配線のバリアメタル層は、ＦｅＲＡＭで要求するバリアメタル層より薄くなっている。バリアメタル層を例えば１５０ｎｍに厚くすることによって、要求を満たすことになる。
高密度化、高精度化の要求より、現在ＦｅＲＡＭはデザインルールを縮小する方向にあり、０．３５μｍルールから０.１８μｍルールに移行しようとしている。ルールを小さくするほどアルミニウム配線の加工はより困難になり、加工精度、信頼性に懸念が生じる。安定した加工精度を得るためには、アルミニウム配線の厚さは薄くしたい。
０.１８μｍ以降のルールでは、いままでのＦｅＲＡＭの製造方法のようにバリアメタル層の厚さを厚くすることは難しくなっている。ＦｅＲＡＭを搭載しても、従来のロジックと同じアルミニウム配線構造にするのが、安定した加工をするためには好ましい。そこで、上方から強誘電体キャパシタ電極へのコンタクトを形成する際、タングステンプラグを採用することが望まれる。
図１Ａに示すように、Ｐｔ下部電極１００、ＰＺＴ強誘電体層１１０、ＩｒＯ上部電極１２０を形成して強誘電体キャパシタを形成し、強誘電体キャパシタをアルミナ層７０、層間絶縁膜８０で覆った後、コンタクト孔を形成し、ＴｉＮグルー膜２３０、Ｗ膜２４０を埋め込んでタングステンプラグを作成した。
図１Ｂは、上部電極のコンタクトに問題を生じたサンプル断面の電子顕微鏡（ＳＥＭ）写真を示す。上部電極とグルー膜との間に空隙が生じている。上部電極とグルー膜との接触が不完全となり、不安定となっている。
Ｗ膜の堆積に於いては、ＷＦ６を高温下、水素で還元してＷ膜を堆積させる。成膜時に発生する水素はＴｉＮグルー膜により大部分はブロックされると考えられるが、過剰に水素が供給されると、水素がＴｉＮグルー膜のカバレッジの悪いところから透過してＩｒＯ上部電極に達すると考えられる。ＩｒＯ上部電極が還元され、Ｉｒになると、体積収縮を起こし、ＴｉＮグルー膜と上部電極との間に空隙が生じると考えられる。このため、上部電極のコンタクト抵抗が不安定になる。
上部電極のコンタクトにアルミニウム配線を使っていた従来の構成でも、第２層配線以降でタングステンプラグを使用していたことはあるが、問題は生じていなかった。Ｗ膜を形成する位置が上部電極から離れていたこと、水素のブロック膜となるバリアメタル層がさらに介在していたことが、上部電極への水素の侵入を抑制していたものと考えられる。上部電極直上にグルー膜を介してＷ膜を形成する時、水素の侵入を抑えることが必要と判断される。
図２Ａ〜８Ｃは、本発明の第１の実施例による半導体装置の製造プロセスを説明するための断面図である。図２Ａに示すように、シリコン基板１の表面にシャロートレンチアイソレーション（ＳＴＩ）により、素子分離領域２を形成し、所望の導電型のウェル３を形成する。ｎチャネルＭＯＳトランジスタを形成する領域にはｐ型ウェルが形成される。
素子分離領域２で画定された活性領域表面にゲート絶縁膜４を形成し、その上に多結晶シリコン層とシリサイド層の積層ポリサイドからなるゲート電極６を形成する。ゲート電極両側の活性領域にｎ型不純物をイオン注入しエクステンション領域６を形成する。ゲート電極６側壁上にサイドウォールスペーサ７を形成した後、ｎ型不純物をイオン注入し、ソース／ドレイン領域８を形成し、ＭＯＳトランジスタ構造を作成する。ＭＯＳトランジスタ構造を覆って、カバー膜９を形成する。
図２Ｂに示すように、例えば、厚さ２０ｎｍの酸化シリコン膜９ａ、厚さ８０ｎｍの窒化シリコン膜９ｂの積層をカバー膜９とし、プラズマＣＶＤで基板全面上に形成する。
図２Ａに戻って、カバー膜９の上に厚さ１０００ｎｍのプラズマＴＥＯＳ酸化シリコン膜３０を堆積し、化学機械研磨（ＣＭＰ）により厚さ７００ｎｍとなるまで研磨する。このようにして、第１層間絶縁膜が形成される。
第１層間絶縁膜３０、９にタングステンプラグ４０を埋め込む。まず、ＭＯＳトランジスタのソース／ドレイン領域を露出するコンタクト孔をエッチングする。コンタクト孔の径は、例えば、２５０ｎｍとする。
図２Ｃに示すように厚さ３０ｎｍのＴｉ層４１ａと厚さ２０ｎｍのＴｉＮ層４１ｂからなるグルー膜４１、タングステン膜４２を堆積し、ＣＭＰで第１層間絶縁膜上の不要部を除去して、タングステンプラグ４０を形成する。なお、下部導電性プラグとして、ＴｉＮ，Ｓｉ等他の導電性材料を用いることも可能である。
その後の酸化性雰囲気でタングステンプラグが酸化されることを防止するため、タングステンプラグ４０を覆って、第１層間絶縁膜上に酸化防止膜５０を成膜する。
図２Ｄに示すように、酸化防止膜５０は、例えば、厚さ１００ｎｍの酸化窒化シリコン（ＳｉＯＮ）膜５１と厚さ１３０ｎｍのプラズマＣＶＤによるＴＥＯＳ酸化シリコン膜５２の積層で形成する。
酸化防止膜５０の上に、アルミナ膜６０を堆積する。アルミナ膜６０の上に、例えば厚さ１３０〜１８０ｎｍのＰｔ下部電極１００、厚さ１３０〜１８０ｎｍのＰＺＴ強誘電体膜１１０を成膜する。アルミナ膜６０は、Ｐｔ膜１００、ＰＺＴ膜１１０の結晶性を改善する機能を有する。ＰＺＴ強誘電体膜形成後、結晶化アニールを行なう。
ＰＺＴ強誘電体膜１１０の上に、ＩｒＯ上部電極１２０の一部を成膜し、再び結晶化アニールを行なう。その後、ＩｒＯ上部電極１２０の残りの厚さを成膜し、厚さ２００〜３００ｎｍのＩｒＯ上部電極を得る。
図３に示すように、上部電極１２０の上に、水素遮蔽金属膜２００を成膜する。例えば、厚さ３０〜１００ｎｍのＰｔ膜を成膜する。水素遮蔽金属膜２００は、水素をブロックする機能を果たす膜であり、３０ｎｍ以上、上部電極１２０の厚さの１／２以下の厚さとすることが好ましい。Ｐｔ膜の代わりにＩｒ膜を用いることもできる。
レジストパターンＰＲをマスクとし、水素遮蔽金属膜２００、上部電極１２０のエッチングを行ない、強誘電体膜１１０を露出する。次に強誘電体膜１１０上に、上部電極から張り出す形状のレジストパターンを形成し、強誘電体膜１１０のエッチングを行い、下部電極１００を露出する。同様に強誘電体膜から張り出す下部電極１００のパターニングを行なう。下の段ほど外側に張り出すひな壇型の強誘電体キャパシタが形成される。
図４に示すように、形成された強誘電体キャパシタ表面上にアルミナ膜７０を成膜し、アルミナ膜６０と共に強誘電体キャパシタをアルミナ膜で包む。酸素雰囲気中、例えば６５０℃、６０分のアニールを行い、エッチングプロセス等により劣化した強誘電体キャパシタ特性を回復する。
図５に示すように、強誘電体キャパシタを覆って、例えば厚さ１５００ｎｍのプラズマＣＶＤによるＴＥＯＳ酸化シリコン膜８０を成膜し、ＣＭＰにより残膜１０００ｎｍとなるまで研磨し、平坦な表面を得る。Ｎ２Ｏプラズマアニールを施し、第２層間絶縁膜８０の脱水を行なう。
次に、強誘電体キャパシタの上部電極１２０、下部電極１００に達するコンタクトホール２１０，２２０を形成する。エッチング後、プロセス劣化による強誘電体キャパシタ特性を回復するアニールを酸素雰囲気中、例えば４５０〜５５０℃で６０分行なう。
図６に示すように、第２の層間絶縁膜８０、アルミナ膜７０,６０、酸化防止膜５０を貫通して、第１層間絶縁膜３０に埋め込んだ下部導電性プラグであるタングステンプラグ４０の表面を露出するコンタクト孔９０を形成する。その後、酸化膜エッチング換算で数１０ｎｍ、例えば酸化膜エッチング換算１０ｎｍのＲＦ前処理を行ない、コンタクト孔内に露出した導電層表面を清浄化する。
図７Ａに示すように、コンタクト孔９０，２１０，２２０の内壁にスパッタリングで厚さ５０〜１５０ｎｍのＴｉＮグルー膜２３０を成膜する。
図７Ｂに示すように、グルー膜２３０として、Ｔｉ膜２３１をスパッタリングで成膜し、その上にＴｉＮ膜２３２をＣＶＤで成膜してもよい。ＴｉＮ膜をＣＶＤで成膜した時は、その後４００℃以上のＮ２／Ｈ２プラズマアニールを行い、含有する炭素を除去する。上部電極１２０の上には水素遮蔽Ｐｔ膜２００が形成されているので、水素雰囲気中のアニールを行なっても、酸化貴金属の上部電極１２０の還元は生じない。
図７Ａに戻り、グルー膜２３０の上に、ＣＶＤでＷ膜２４０を成膜し、コンタクト孔を埋める。その後、ＣＭＰで第２層間絶縁膜８０上の不要導電膜を除去する。このようにして、第２層間絶縁膜８０にタングステンプラグ２５０を埋め込む。
図８Ａに示すように、タングステンプラグ２５０を埋め込んだ第２層間絶縁膜８０上に、下部バリアメタル層１４０、アルミニウム主配線層１５０、上部バリアメタル層１６０を堆積し、アルミニウム配線１３０を形成する。
図８Ｂに示すように、下部バリアメタル層１４０は、例えば厚さ４０〜８０ｎｍのＴｉ層１４１と厚さ２０〜４０ｎｍのＴｉＮ層１４２の積層で形成する。その上のアルミニウム主配線層１５０は、例えば厚さ３００〜４００ｎｍのＡｌ−Ｃｕ合金層で形成する。
図８Ｃに示すように、上部バリアメタル層１６０は、例えば厚さ３〜８ｎｍのＴｉ層１６１と厚さ５０〜９０ｎｍのＴｉＮ層１６２の積層で形成する。その上に、ＳｉＯＮ反射防止膜１７０を成膜する。
反射防止膜上にレジストパターンを形成し、配線パターンにエッチングして、アルミニウム配線１３０を形成する。このようなアルミニウム配線は、ロジック回路で用いるアルミニウム配線と同構造であり、加工性や信頼性を確保できる。その後、第３の層間絶縁膜３００を成膜し、ＣＭＰで平坦化し、第３のタングステンプラグ３１０を埋め込む。
同様にして、第２アルミニウム配線、第３アルミニウム配線と必要な層数の配線を形成する。配線上に第１のカバー膜２７０、第２のカバー膜２８０を成膜する。第１のカバー膜２７０は、例えば、厚さ７００〜８００ｎｍの高密度プラズマ（ＨＤＰ）アンドープ酸化シリコン（ＵＳＧ）膜で形成し、第２のカバー膜２８０は、例えば厚さ４００〜６００ｎｍの窒化シリコン膜で形成する。配線と同時にパッドも形成する。ポリイミドを成膜し、パターニングしてＦｅＲＡＭを有する半導体装置を完成する。
上述の実施例に従い、厚さ１５０ｎｍのＰｔ下部電極上に、厚さ１５０ｎｍのＰＺＴ強誘電体膜を形成し、その上に厚さ２００ｎｍのＩｒＯ上部電極と厚さ１００ｎｍのＰｔ水素遮蔽層を積層し、タングステンプラグを介して第１アルミニウム配線に接続した構造を有する試作サンプルの上部電極と下部電極のコンタクト抵抗を測定した。測定は、多数個のコンタクトを鎖状に接続し、１００コンタクト当たりの抵抗を測定することで行なった。比較のため、厚さ２５０ｎｍのＩｒＯ上部電極のみを形成し、Ｐｔ層無しの比較サンプルも作成し、コンタクト抵抗を測定した。さらに、４２０℃でＮ２中３０分のアニールを行なった後のコンタクト抵抗も測定した。
下部電極のコンタクトは、試作サンプルと比較サンプルとで同等である。アニール前、比較サンプルの下部電極コンタクト抵抗は２．２４Ω／ビア、試作サンプルの下部電極コンタクト抵抗は２．２６Ω／ビアであった。ほぼ同等のコンタクト抵抗と考えられる。
図９は、上部電極に対する測定結果を示すグラフである。○印がアニール前の測定値、△印がアニール後の測定値である。図９に示すように、上部電極のコンタクト抵抗は、アニール前、Ｐｔ水素遮蔽金属膜を形成しない比較サンプルでは６．９４Ω／ビアであり、Ｐｔ水素遮蔽金属膜を形成した試作サンプルでは、２．２９Ω／ビアである。上部電極のコンタクト抵抗はＰｔ水素遮蔽膜を形成した場合は、２．２９Ω／ビアとほぼ下部電極と同等の値であるが、Ｐｔ水素遮蔽膜がないと、６．９４Ω／ビアと２倍以上の値となっている。上部電極上にＰｔ水素遮蔽膜を形成することにより、上部電極のコンタクト抵抗を大幅に低減できることが判る。
さらに、４２０℃のアニールを行なった時、Ｐｔ水素遮蔽膜を形成した試作サンプルの上部電極のコンタクト抵抗は全く有意な変化を示していないのに対し、Ｐｔ水素遮蔽膜なしの比較サンプルの上部電極のコンタクト抵抗は約３倍に上昇している。ＩｒＯ上部電極上にＰｔ水素遮蔽膜を形成すると、熱負荷に対する安定性も付与されることがわかる。
試作サンプルと比較サンプルのキャパシタ特性もスイッチング電荷量により測定した。スイッチング電荷量は、Ｐｔ水素遮蔽膜なしの比較サンプルでは２３．５μＣ／ｃｍ２であり、Ｐｔ水素遮蔽膜を形成した試作サンプルでは２８．６μＣ／ｃｍ２であった。約２０％の改善が得られたことになる。
上部電極１２０を堆積し、エッチングした後、通常６５０℃、酸素雰囲気、６０分の回復アニールを行なっている。上部電極の成膜ダメージ、上部電極エッチング時のダメージを取り除くためである。
図１０Ａ，１０Ｂは、比較サンプルと試作サンプルの上部電極加工後の酸素による回復アニール後のキャパシタ表面状態を示す写真である。図１０Ａは、Ｐｔ水素遮蔽膜２００を形成せず、ＩｒＯ上部電極１２０作成後にアニールを行なった例である。表面上に異物が生じ、凹凸が生じている。この現象は、ＰＺＴ膜１１０中のＰｂ量が多い場合、ウエハに対するＰＺＴ膜の露出率が大きい場合（或いは上部電極占有率が小さい場合）に起こり易い。このような凹凸が生じると、上部電極に対するコンタクト抵抗が不安定になる懸念が生じる。この異物は、ＰＺＴからＰｂが蒸発し、ＩｒＯと反応することによって表面に反応物が生じると考えられる。
図１０Ｂは、ＩｒＯ上部電極上にＰｔ水素遮蔽膜を形成した後、アニールを行なった場合の表面を示す。凹凸は全くなく、表面状態が改善される。ＩｒＯ表面をＰｔ膜で覆うことにより、反応が抑制できたと考えられる。
図８に示すようにＦｅＲＡＭを形成する場合、強誘電体キャパシタの下にＳｉＯＮ＋ＴＥＯＳ酸化膜のような酸化防止膜５０、アルミナ膜６０を敷く。このため、層間絶縁膜８０のＣＭＰにおいて、ＳＴＩ素子分離領域２上での残膜管理ができなくなる。上部電極上での膜厚測定も、上部電極をＩｒＯ膜のみで形成した場合は光が反射しにくいため、正確な膜厚測定ができない。パイロットウエハを使い、断面ＳＥＭにより残膜量を確認して、研磨量を推察していた。ＩｒＯ上部電極１２０上にＰｔ水素遮蔽膜２００を形成すると、光が反射しやすいため、光学的手法による膜厚測定が可能になる。上部電極上の残膜量を管理できるので、ＣＭＰの過研磨により、強誘電体キャパシタが露出するといった問題は回避できる。またパイロットウエハを断面ＳＥＭ観察のためスクラップにしなくてよくなり、コスト削減が可能となる。また、Ｐｔ下部電極１００上でも、膜厚測定が可能であり、残膜量の管理をすることは可能である。
ＩｒＯ上部電極の上にＰｔ水素遮蔽膜を形成しない場合、グルー膜堆積前のＲＦ処理を省略すると、上部電極のコンタクト抵抗は約３倍に上昇した。従って、グルー膜堆積前のＲＦ処理はほぼ必須の工程であった。Ｐｔ下部電極、ＩｒＯ上部電極、Ｐｔ水素遮蔽膜を有する構成では、ＲＦ処理をゼロにしても、コンタクト抵抗の上昇は見られなかった。従って、ＲＦ処理はなしにしてもよい。ＲＦ処理をなしにすると、堆積するＰｔ水素遮蔽膜を薄くすることも可能となる。強誘電体キャパシタのエッチングも容易になる。
上述の実施例に於いては、図５に示すように強誘電体キャパシタの上部電極、下部電極に対するコンタクト孔を形成し、回復アニールを行なった後、図６に示すように下部導電性プラグに対するコンタクト孔を開口し、図７に示すように同時にタングステンプラグを形成した。
図１１は、変形例を示す断面図である。第２層間絶縁膜８０を堆積し、ＣＭＰを行なって平坦化を行なった後、まず第２層間絶縁膜に下部導電性プラグに対するコンタクト孔を形成する。下部導電性プラグを露出するコンタクト孔に、厚さ２０ｎｍのＴｉ膜、厚さ５０ｎｍのＴｉＮ膜からなるグルー膜２３０を形成し、タングステン膜２４０を形成して、コンタクト孔を埋め込むタングステンプラグ２５０を形成する。
その後、厚さ１００ｎｍのシリコン酸化窒化膜を堆積し、酸化防止膜５５を形成する。次に、強誘電体キャパシタの上部電極、下部電極に対するコンタクト孔２１０,２２０を酸化防止膜５５、層間絶縁膜８０を貫通して形成する。この状態で酸素雰囲気中、５００℃、６０分の回復アニールを行なう。タングステンプラグ２５０は酸化防止膜に覆われているので、酸化は生じない。
その後、酸化防止膜５５をエッチングで除去し、図７同様の工程により、厚さ７５ｎｍのＴｉＮ膜をスパッタリングで形成し、グルー膜を成膜する。グルー膜の上に、タングステン膜の堆積を行い、不要部をＣＭＰで除去し、コンタクト孔２１０，２２０を埋め込むタングステンプラグを形成する。その後は、前述の実施例同様の工程を行う。
図１２は、更なる変形例を示す。第２層間絶縁膜８０を堆積し、平坦化し、脱水のためのアニールを行なった後、厚さ５０ｎｍのアルミナ膜８２を成膜する。アルミナ膜８２の上に、厚さ２００ｎｍの補助層間絶縁膜８４を成膜する。前述の実施例における第２層間絶縁膜８０が層間絶縁膜８０、アルミナ膜８２、補助層間絶縁膜８４の積層で置き換えられた構造となる。アルミナ膜６０，７０で囲まれた強誘電体キャパシタがさらにアルミナ膜８２とタングステンプラグで隙間なく覆われた構造となり、耐湿性が向上する。
上述の実施例では、強誘電体キャパシタを素子分離領域上に形成し、キャパシタ電極の引き出し配線はコンタクト孔を介して上部から行なった。導電性プラグ上に強誘電体キャパシタを形成し占有面積を減少することも可能である。
図１３は、いわゆるスタックキャパシタ構造を採用した第２の実施例を示す。主に、第１の実施例と異なる点を説明する。半導体基板に、素子分離領域、ウェル、ＭＯＳトランジスタを形成し、カバー膜９、層間絶縁膜３０を形成するまでは、前述の実施例と同様である。この段階で、図中央の共通ドレイン領域上にタングステンプラグ４０を前述の実施例同様の工程で作成する。
タングステンプラグ４０を覆って、前述の実施例同様の工程で層間絶縁膜３０上に酸化防止膜５１、シリコン酸化膜５２を形成する。両側のソース領域上にタングステンプラグが形成されていない点が、前述の実施例と異なる。ここで、両側のソース領域を露出するコンタクト孔を形成し、グルー膜４６、タングステン膜４７を堆積し、不要部をＣＭＰで除去してタングステンプラグ４５を形成する。
タングステンプラグ４５に下部電極が接続される形状で、下部電極１００、強誘電体膜１１０、上部電極１２０、水素遮蔽金属膜２００を堆積し、同一マスクを用いてエッチングする。強誘電体キャパシタを覆うようにアルミナ膜７０を成膜し、その上に第２層間絶縁膜８０を形成する。
タングステンプラグ４０と、上部電極１２０上の水素遮蔽膜２００とを露出するコンタクト孔を開口し、グルー膜２３０、タングステン膜２４０でタングステンプラグ２５０を形成する。層間絶縁膜８０上に下部バリアメタル膜１４０、アルミニウム主配線層１５０、上部バリアメタル膜１６０を成膜し、タングステンプラグ２５０に接続されるアルミニウム配線１３０を形成する。キャパシタ占有面積がＭＯＳトランジスタと重なり、基板面積が有効利用できる。
上述の一連の実施例では、タングステンプラグのグルー膜としてＴｉＮ膜、またはＴｉ膜＋ＴｉＮ膜を用いた。強誘電体キャパシタの上部電極に対するコンタクト孔を開口し、ＴｉＮグルー膜を形成し、高温でＷ膜を形成する工程において、ＴｉＮ膜が、ＩｒＯ上部電極またはＰＺＴ強誘電体膜から脱離した酸素により酸化されると、絶縁性の酸化チタンが生成する。このため、上部電極に対するコンタクト抵抗が上昇或いは不安定になる懸念がある。耐酸化性を向上させるには、グルー膜２３０として、ＴｉＮに代え、ＴｉＡｌＮを用いることが好ましい。たとえば、Ｔｉ８５Ａｌ１５組成の合金ターゲットをＤＣマグネトロンスパッタリング装置に装着し、ウエハを２００℃に加熱しながら、Ａｒを１６ｓｃｃｍ、Ｎ２を１００ｓｃｃｍ導入する。圧力が３．８ｍｔｏｒｒに安定したら、１８ｋＷのＤＣパワーを投入し、放電を開始する。例えば厚さ７５ｎｍのＴｉＡｌＮ膜を成膜する。成膜後の組成はＴｉ８０Ａｌ２０Ｎであった。この組成は、比較的ＴｉＮに近いので、その上にＷ膜を成膜できる。
より耐酸化性を強くするにはＡｌ組成を増すこともできる。Ａｌ組成が増すとＴｉＡｌＮ膜の上にＷ膜を成膜することが困難になることもある。そのような場合には、図７Ｂを参照して、まず下部グルー膜２３１としてＴｉＡｌＮ膜を成膜し、その上に上部グルー膜２３２としてＴｉＮ膜を成膜する。Ｗ核形成が容易に行なえるようになる。
図１に示した空隙は、タングステンプラグのＴｉＮグルー膜をスパッタリングした後のＷ膜成膜工程に於いて、高温の水素がＴｉＮグルー膜を透過してＩｒＯ上部電極に達することに起因すると考えられる。Ｗ膜成膜工程を改良することも可能である。
図１４Ａに従来のＷ膜成膜プロセスの詳細を示す。ステップ番号毎の、時間（秒）、圧力（Ｐａ）、温度（℃）、ＷＦ６流量（ｓｃｃｍ）、Ａｒ流量（ｓｃｃｍ）、ＳｉＨ４流量（ｓｃｃｍ）、Ｈ２流量（ｓｃｃｍ）、Ｎ２流量（ｓｃｃｍ）がリストされている。全プロセスは９つのステップからなり、全ステップで温度は４１０℃で一定である。
ステップ１では、反応室内にガスは供給されていず、排気が行なわれる予備的ステップである。ステップ２，３ではＷソースのＷＦ６ガスは未だ流されず、Ａｒ，ＳｉＨ４，Ｈ２，Ｎ２が導入され、圧力は２６６７Ｐａに保たれる。Ｓｉの核付けが行なわれる。ステップ４．５でＷＦ６ガスが導入され、Ｗの核付けが行われる。ステップ２〜５をまとめて初期成長と呼ぶ。たとえば、厚さ８０ｎｍの初期Ｗ膜が形成される。
ステップ６、７は本成長であり、反応ソースガスとしてＷＦ６ガスとＨ２ガスがＡｒ，Ｎ２と共に供給される。ＳｉＨ４の流量は０に落とす。例えば厚さ２２０ｎｍのＷ膜が成膜され、全厚さが３００ｎｍとなる。ステップ８では、ＷＦ６の供給を停止する。ガスはベントラインに切り換え、捨てガスとする。ステップ９では、全ガスの供給を停止し、圧力を０にする。
ＩｒＯ上部電極の還元は、主に初期成長中のＨ２ガスと考えられる。特にステップ２，４，５では１０００ｓｃｃｍ以上のＨ２が供給され、ステップ５は８６秒と長い時間続く。本成長のステップ６でも１５００ｓｃｃｍが供給されるが、初期成長後なので、初期Ｗ膜が既に形成されており、水素がＩｒＯ上部電極に到達する確率は減少していると考えられる。
図１４Ｂは、本発明の実施例によるＷ膜成膜プロセスを示す。図１４Ａの成膜プロセスと異なるのは、初期成長中はＨ２ガスを供給しないことである。ＳｉＨ４が分解してＨが発生しても、その量は極めて少ない。水素の量を抑制することにより、Ｗ膜成膜工程中に酸化物上部電極や酸化物強誘電体膜に与えるダメージが軽減される。初期成長におけるＨ２ガス流量を０にしなくても、十分抑制すれば、同様の効果が得られるであろう。例えば、本成長の平均Ｈ２ガス流量の１／５以下にする。
なお、図７Ｂを参照した時、下層グルー膜２３１としてＴａ膜やＴａＮ膜を形成し、その上にＴｉＮ膜を成膜すれば、水素遮蔽能も向上するであろう。下層グルー膜としてＴａまたはＴａＮ膜とＴｉ膜の積層を用いてもよい。
以上実施例に沿って、本発明を説明したが、本発明はこれらに限定されるものではない。例えば、特開２００４−１９３４３０号公報、発明の実施の形態の欄に記載されているようなＦｅＲＡＭの構造、製造方法を適宜採用することができる。その他、種々の変更、改良、組合せが可能なことは、当業者に自明であろう。
予備研究における強誘電体キャパシタの上部電極コンタクト部の断面構成を示す断面図と試作サンプルの断面ＳＥＭ写真である。 第１の実施例によるＦｅＲＡＭを有する半導体装置の製造方法を説明するための断面図である。 第１の実施例によるＦｅＲＡＭを有する半導体装置の製造方法を説明するための断面図である。 第１の実施例によるＦｅＲＡＭを有する半導体装置の製造方法を説明するための断面図である。 第１の実施例によるＦｅＲＡＭを有する半導体装置の製造方法を説明するための断面図である。 第１の実施例によるＦｅＲＡＭを有する半導体装置の製造方法を説明するための断面図である。 第１の実施例によるＦｅＲＡＭを有する半導体装置の製造方法を説明するための断面図である。 第１の実施例によるＦｅＲＡＭを有する半導体装置の製造方法を説明するための断面図である。 実施例に従って作成したサンプルのコンタクト抵抗の測定結果を示すグラフである。 第１の実施例に従って作成したサンプルの上部電極表面を示すＳＥＭ写真である。 第１の実施例の第１の変形例によるＦｅＲＡＭを有する半導体装置の製造方法を説明するための断面図である。 第１の実施例の第２の変形例によるＦｅＲＡＭを有する半導体装置の製造方法を説明するための断面図である。 第２の実施例によるＦｅＲＡＭを有する半導体装置の構成を説明するための断面図である。 Ｗ成膜方法の実施例を示す表である。
符号の説明
１ 半導体（シリコン）基板
２ 素子分離領域（ＳＴＩ）
３ ウェル
４ ゲート絶縁膜
５ ゲート電極
６ エクステンション領域
７ サイドウォールスペーサ
８ ソース／ドレイン領域
９ カバー層
３０ （第１の）層間絶縁膜
４０ タングステンプラグ
４１ グルー膜
４１ａ Ｔｉ層
４１ｂ ＴｉＮ層
４２ Ｗ膜
５０ 酸化防止膜
５１ ＳｉＯＮ膜
５２ ＴＥＯＳ酸化シリコン膜
５５ 酸化防止膜
６０ アルミナ膜
７０ アルミナ膜
８０ （第２の）層間絶縁膜
９０ （下部導電性プラグに対する）コンタクト孔
１００ 下部電極
１１０ 強誘電体膜
１２０ 上部電極
１３０ アルミニウム配線
１４０ 下部バリアメタル層
１４１ Ｔｉ層
１４２ ＴｉＮ層
１５０ アルミニウム主配線層
１６０ 上部バリアメタル層
１６１ Ｔｉ層
１６２ ＴｉＮ層
２００ 水素遮蔽金属膜（Ｐｔ膜）
２１０ （上部電極に対する）コンタクト孔
２２０ （下部電極に対する）コンタクト孔
２３０ グルー膜
２３１ Ｔｉ層
２３２ ＴｉＮ層
２４０ Ｗ膜
２５０ タングステンプラグ
２７０ カバー膜
２８０ カバー膜
３００ （第３の）層間絶縁膜
３１０ タングステンプラグ

Claims (10)

  1. 半導体基板と、
    前記半導体基板に形成され、絶縁ゲートとその両側のソース／ドレインを有するＭＯＳトランジスタと、
    前記半導体基板上方に形成され、下部電極、強誘電体層、上部電極を有する強誘電体キャパシタと、
    前記上部電極上に形成され、上部電極の厚さの1／２以下の厚さを有し、水素耐性のある金属膜と、
    前記強誘電体キャパシタと金属膜を埋め込む層間絶縁膜と、
    前記層間絶縁膜を貫通し、前記金属膜に達し、導電性グルー膜とタングステン体とを含む導電性プラグと、
    前記層間絶縁膜上に形成され、前記導電性プラグに接続されたアルミ配線と、
    を有する半導体装置。
  2. 前記金属膜は、Ｐｔ膜またはＩｒ膜である請求項１記載の半導体装置。
  3. 前記導電性グルー膜がＴｉＡｌＮ層を含む請求項１または２記載の半導体装置。
  4. 前記下部電極と前記金属膜がＰｔ膜である請求項１〜３のいずれか１項記載の半導体装置。
  5. 前記強誘電体層がＰＺＴ層であり、前記上部電極がＩｒＯｘ層である請求項１〜４のいずれか１項記載の半導体装置。
  6. （ａ）半導体基板にＭＯＳトランジスタを形成する工程と、
    （ｂ）前記ＭＯＳトランジスタを埋め込んで、前記半導体基板上方に下部絶縁層を形成する工程と、
    （ｃ）前記下部絶縁層を貫通し、前記ＭＯＳトランジスタに接続された導電性プラグを形成する工程と、
    （ｄ）前記下部絶縁層上に、下部電極層、強誘電体層、上部電極層、前記上部電極層の厚さの１／２以下の厚さと、水素耐性とを有する金属膜の積層を形成する工程と、
    （ｅ）前記積層をパターニングして、下部電極、強誘電体膜、上部電極、金属膜を含む強誘電体キャパシタ構造を形成する工程と、
    （ｆ）前記強誘電体キャパシタ構造を埋め込む層間絶縁膜を形成する工程と、
    （ｇ）前記層間絶縁膜を貫通し、前記金属膜に達するタングステンプラグを形成する工程と、
    （ｈ）前記層間絶縁膜上に、前記タングステンプラグに接続されたアルミ配線を形成する工程と、
    を含む半導体装置の製造方法。
  7. 前記工程（ｇ）が、
    （ｇ−１）前記層間絶縁膜を貫通するコンタクト孔を形成する工程と、
    （ｇ−２）前記コンタクト孔内面を覆う導電性グルー膜を形成する工程と、
    （ｇ−３）前記導電性グルー膜上に還元反応を利用してタングステン層を形成する工程と、
    （ｇ−４）前記層間絶縁膜上の不要の導電層を除去して、前記コンタクト孔にタングステンプラグを残す工程と、
    を含む請求項６記載の半導体装置の製造方法。
  8. 前記工程（ｇ−３）が水素を供給してタングステン層を成膜する本成長工程と、本成長工程に先立ち、水素供給量を抑制してタングステン層を成長する初期成長工程とを含む請求項７記載の半導体装置の製造方法。
  9. 前記工程（ｅ）は、下部電極層と、強誘電体層と、上部電極層と金属膜の組合せと、を夫々別のマスクを用いてひな壇型にエッチングする請求項６〜８のいずれか１項記載の半導体装置の製造方法。
  10. 前記工程（ｇ）が、前記下部電極に接続されたタングステンプラグも形成する請求項９記載の半導体装置の製造方法。
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