JP2008177266A - 半導体基板、および半導体装置の製造方法 - Google Patents

半導体基板、および半導体装置の製造方法 Download PDF

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Abstract

【課題】層間絶縁膜中にビアプラグをダマシン法により形成する半導体装置の製造工程において、ウェハ中心部からとられた半導体装置でもウェハ周辺部からとられた半導体装置でもビアプラグの長さが一定となる製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体ウェハ上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜を、第１の条件で化学機械研磨する工程と、前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜を、第２の条件で化学機械研磨する工程と、を含み、前記第１の条件と前記第２の条件とは、前記第１の層間絶縁膜と前記第２の層間絶縁膜の膜厚の総和が、前記半導体ウェハの中心部においても周辺部においても、略等しくなるように設定される。
【選択図】 図５

Description

本発明は一般に半導体装置に係り、特に配線層と層間絶縁膜中のビアホールを介してコンタクトする素子を備えた半導体装置、およびその製造方法に関する。
今日の集積密度の向上した半導体装置では、複雑な配線を必要とし、複数の層間絶縁膜を積層した多層配線構造が使われることが多い。このような複数の層間絶縁膜を積層した多層配線構造では、基板上に形成された活性素子と配線層とを接続するのに、深いビアプラグが使われる。
また最近の強誘電体キャパシタを有する強誘電体メモリ装置では、酸化雰囲気中での処理を必要とする強誘電体キャパシタを、還元雰囲気中で処理される活性素子からできるだけ離間させるのが好ましく、このため活性素子を形成されたシリコン基板上に複数の層間絶縁膜を形成し、その上に強誘電体キャパシタを形成することが行われている。このような強誘電体メモリ装置においても、多層配線構造中に深いビアプラグを形成する技術が必要とされる。
特開平１１−１１１６８３号公報 特開平７−６６２９１号公報
図１は、本発明の関連技術によるシリコン基板６１上に形成された強誘電体メモリ６０の構成を示す。
図１を参照するに、前記シリコン基板６１中には素子領域６１Ａとしてｎ型ウェルが形成されており、前記素子領域６１Ａ上には、ポリシリコンゲート電極６３Ａを有する第1のＭＯＳトランジスタとポリシリコンゲート電極６３Ｂを有する第２のＭＯＳトランジスタが、それぞれゲート絶縁膜６２Ａおよび６２Ｂを介して形成されている。
さらに前記シリコン基板６１中には、前記ゲート電極６３Ａの両側壁面に対応してｐ−型のＬＤＤ領域６１ａ，６１ｂが形成されており、また前記ゲート電極１３Ｂの両側壁面に対応してｐ−型のＬＤＤ領域６１ｃ，６１ｄが形成されている。ここで前記第１および第２のＭＯＳトランジスタは前記素子領域６１Ａ中に共通に形成されているため、同一のｐ−型拡散領域が、前記ＬＤＤ領域６１ｂとＬＤＤ領域６１ｃとして共用されている。
前記ポリシリコンゲート電極６３Ａ上には、シリサイド層６４Ａが、またポリシリコンゲート電極６３Ｂ上にはシリサイド層６４Ｂが、それぞれ形成されており、さらに前記ポリシリコンゲート電極６３Ａの両側壁面および前記ポリシリコンゲート電極６３Ｂの両側壁面上には、それぞれの側壁絶縁膜が形成されている。
さらに前記シリコン基板６１中には、前記ゲート電極６３Ａのそれぞれの側壁絶縁膜の外側に、ｐ＋型の拡散領域６１ｅおよび６１ｆが形成されており、また前記ゲート電極６３Ｂのそれぞれの側壁絶縁膜の外側には、ｐ＋型の拡散領域６１ｇおよび６１ｈが形成されている。ただし、前記拡散領域６１ｆと６１ｇは、同一のｐ＋型拡散領域より構成されている。
さらに前記シリコン基板６１上には、前記シリサイド層６４Ａおよび側壁絶縁膜を含めて前記ゲート電極６３Ａを覆うように、また前記シリサイド層６４Ｂおよび側壁絶縁膜を含めて前記ゲート電極６３Ｂを覆うように、ＳｉＯＮ膜６５が例えば２００ｎｍの厚さに形成されており、前記ＳｉＯＮ膜６５上にはＳｉＯ２よりなる層間絶縁膜６６が、ＴＥＯＳを原料としたプラズマＣＶＤ法により、例えば１０００ｎｍの厚さに形成されている。さらに前記層間絶縁膜６６はＣＭＰ法により平坦化され、さらに前記層間絶縁膜６６中に、前記拡散領域６１ｅ，６１ｆ（従って拡散領域６１ｇ），６１ｈをそれぞれ露出するようにコンタクトホール６６Ａ，６６Ｂ，６６Ｃが形成される。前記コンタクトホール６６Ａ，６６Ｂ，６６Ｃには、厚さが３０ｎｍのＴｉ膜と厚さが２０ｎｍのＴｉＮ膜を積層した密着層６７ａ，６７ｂ，６７ｃを介して、Ｗ（タングステン）よりなるビアプラグ６７Ａ，６７Ｂ，６７Ｃが形成される。
さらに図１の構造では前記層間絶縁膜６６上に、酸素バリアとして作用する厚さが例えば１３０ｎｍの別のＳｉＯＮ膜６７を介してシリコン酸化膜よりなる次の層間絶縁膜６８が、前記層間絶縁膜６６と同様にしてＴＥＯＳを原料とするプラズマＣＶＤ法により、例えば３００ｎｍの厚さに形成されている。
さらに前記層間絶縁膜６８中には、前記ビアプラグ６７Ａ，６７Ｃを露出するビアホール６８Ａ，６８Ｃがそれぞれ形成され、前記ビアホール６８Ａにはタングステンよりなるビアプラグ６９Ａが、前記ビアプラグ６７Ａとコンタクトするように、前記密着層６７ａと同様なＴｉ膜とＴｉＮ膜を積層した密着層６９ａを介して形成される。また前記ビアホール６８Ｃにはタングステンよりなるビアプラグ６９Ｃが、前記ビアプラグ６７Ｃとコンタクトするように前記密着層６７ｃと同様なＴｉ膜とＴｉＮ膜を積層した密着層６９ｃを介して形成される。
さらに前記層間絶縁膜６８上には、前記ビアプラグ６９Ａ上に（１１１）配向のＴｉＮ膜パターン７１Ａおよびその上の同じく（１１１）配向のＴｉＡｌＮ膜パターン７２Ａを介して、Ｐｔ下部電極パターン７３Ａが（１１１）配向で形成されている。
さらに前記Ｐｔ下部電極パターン７４Ａ上には、（１１１）配向のＰＺＴ膜パターン７５Ａが例えば８０ｎｍの膜厚に形成されており、前記ＰＺＴ膜パターン７５Ａ上にはＩｒＯｘよりなる上部電極パターン６５Ａが形成される。
ここで前記下部電極パターン７３Ａ，ＰＺＴ膜パターン７５Ａおよび上部電極パターン７６Ａは強誘電体キャパシタＣ１を形成し、前記強誘電体キャパシタＣ１は、その下のＴｉＮ膜パターン７０ＡおよびＴｉＡｌＮ膜パターン７１Ａまで含めて、上面および側壁面がＡｌ2Ｏ3水素バリア膜７９および８０により覆われる。
同様に前記層間絶縁膜６８上には、前記ビアプラグ６９Ｃ上に（１１１）配向のＴｉＮ膜パターン７１Ｃおよびその上の同じく（１１１）配向のＴｉＡｌＮ膜パターン７２Ｃを介して、Ｐｔ下部電極パターン７３Ｃが（１１１）配向で形成されている。
さらに前記Ｐｔ下部電極パターン７４Ｃ上には、（１１１）配向のＰＺＴ膜パターン７５Ｃが例えば８０ｎｍの膜厚に形成されており、前記ＰＺＴ膜パターン７５Ｃ上にはＩｒＯｘよりなる上部電極パターン７５Ｃが形成される。
前記下部電極パターン７３Ｃ，ＰＺＴ膜パターン７５Ｃおよび上部電極パターン７６Ｃは強誘電体キャパシタＣ２を形成し、前記強誘電体キャパシタＣ２は、その下のＴｉＮ膜パターン７０ＣおよびＴｉＡｌＮ膜パターン７１Ｃまで含めて、上面および側壁面が前記Ａｌ2Ｏ3水素バリア膜７９および８０により覆われる。
さらに前記Ａｌ2Ｏ3水素バリア膜８０上にはシリコン酸化膜よりなる層間絶縁膜８１が前記強誘電体キャパシタＣ１，Ｃ２を覆って形成され、前記層間絶縁膜８１上にはＡｌ2Ｏ3水素バリア膜８２を介して層間絶縁膜８３がさらに形成されている。
さらに前記層間絶縁膜８１および８３中には、前記Ａｌ2Ｏ3膜７９，８０および８２を貫通して、前記強誘電体キャパシタＣ１の上部電極７６Ａおよび前記強誘電体キャパシタＣ２の上部電極７６Ｃを露出するコンタクトホール８３Ａおよび８３Ｃがそれぞれ形成され、前記コンタクトホール８３ＡにはＴｉ／ＴｉＮ積層構造のバリアメタル膜８４ａを介してＷプラグ８４Ａが、また前記コンタクトホール８３ＣにはＴｉ／ＴｉＮ積層構造のバリアメタル膜８４ｃを介してＷプラグ８４Ｃが、それぞれ形成される。
また前記層間絶縁膜８１および８３中には、前記Ａｌ2Ｏ3膜７９，７０および８２を貫通して、またさらにその下の層間絶縁膜６８およびＳｉＯＮ膜６７を貫通して、前記ビアプラグ６７Ｂを露出するコンタクトホール８３Ｂが形成され、前記コンタクトホール８３ＢにはＴｉ／ＴｉＮ積層構造のバリアメタル膜８４ｂを介してＷプラグ８４Ｂが形成される。
さらに前記層間絶縁膜８３上には、前記ビアプラグ８４Ａに対応してＡｌＣｕ合金よりなる配線パターン８５Ａが、Ｔｉ／ＴｉＮ積層構造の密着膜８５ａ，８５ｄに挟持された形で、前記ビアプラグ８４Ｂに対応してＡｌＣｕ合金よりなる配線パターン８５Ｂが、Ｔｉ／ＴｉＮ積層構造の密着膜８５ｂ，８５ｅに挟持された形で、さらに前記ビアプラグ８５Ｃに対応してＡｌＣｕ合金よりなる配線パターン８５Ｃが、Ｔｉ／ＴｉＮ積層構造の密着膜８５ｃ，８５ｆに挟持された形で、形成される。
このように図１の強誘電体メモリでは、前記層間絶縁膜６８中に例えばビアプラグ６９Ａ，６９Ｃを形成する場合、層間絶縁膜６８中に対応するビアホール６８Ａ，６８Ｃを開口し、これをバリアメタル膜で覆い、あるいはＷなどの金属層をＣＶＤ法により充填し、さらに層間絶縁膜６８表面の余分な金属膜をＣＭＰ（化学機械研磨）法で除去するダマシンプロセスが行われる。また同様なダマシンプロセスは、強誘電体メモリのみならず、多層配線構造中に配線層を形成する場合にも行われる。
一方、このようなダマシンプロセスは、個々の半導体装置が半導体ウェハ上に共通に形成された状態で実行され、このため前記ＣＭＰ工程も、前記半導体ウェハ上の全ての半導体装置に対して同時に実行される。
ところが、ＣＭＰ工程の研磨特性は、特に半導体ウェハの径方向については、ＣＭＰ装置の機種毎に、あるいは研磨条件で変化することがあり、例えばあるメーカのＣＭＰ装置をある条件で使った場合、ウェハ中心部近傍における研磨量とウェハ周辺部における研磨量とが異なる場合が生じることがある。
図２は、本発明の発明者が、本発明の基礎となる研究において見出した、Ａ社より提供されているＣＭＰ装置において２０ｃｍ径の酸化膜，ＴｉＮ膜上のＷ（タングステン），シリコン酸化膜を様々な研磨条件で研磨した場合の、研磨量の面内分布を示す。
図２を参照するに、「Ａ」は、研磨剤としてシリカ粒子のスラリを、研磨パッドとして発泡（ポリウレタン）樹脂を使い、３ＰＳＩの研磨圧下、研磨盤を１００ｒｐｍの回転数で回転させ、さらに試料を１００ｒｐｍの回転数で回転させた場合の研磨量面内分布を示す。この実験では、スラリは原液のみを使用し、過酸化水素（Ｈ2Ｏ2）を１％添加している。一方、「Ｂ」は、研磨剤としてシリカ粒子のスラリを、研磨パッドとして発泡（ポリウレタン）樹脂を使い、３ＰＳＩの研磨圧下、研磨盤を１００ｒｐｍの回転数で回転させ、さらに試料を１００ｒｐｍの回転数で回転させた場合の研磨量面内分布を示す。この実験では、前記研磨剤として、原液を水で１：１の割合に希釈したものを使っている。さらに「Ｃ」は、研磨剤としてシリカ粒子のスラリを、研磨パッドとして発泡（ポリウレタン）樹脂を使い、３．３ＰＳＩの研磨圧下、研磨盤を１００ｒｐｍの回転数で回転させ、さらに試料を１００ｒｐｍの回転数で回転させた場合の研磨量面内分布を示す。この実験でも、前記研磨剤として、シリカ粒子のスラリを水で1：１の割合に希釈したものを使っている。「Ｄ」は、研磨剤としてシリカ粒子のスラリを、研磨パッドとして発泡（ポリウレタン）樹脂を使い、３．６ＰＳＩの研磨圧下、研磨盤を１００ｒｐｍの回転数で回転させ、さらに試料を１００ｒｐｍの回転数で回転させた場合の研磨量面内分布を示す。この実験でも、研磨剤としてシリカ粒子のスラリを水で１：１の割合に希釈したものを使っている。「Ｅ」は、研磨剤としてシリカ粒子のスラリを、研磨パッドとして発泡（ポリウレタン）樹脂を使い、３．９ＰＳＩの研磨圧下、研磨盤を１００ｒｐｍの回転数で回転させ、さらに試料を１００ｒｐｍの回転数で回転させた場合の研磨量面内分布を示す。この実験でも、研磨剤として、シリカ粒子のスラリを水で１：１の割合に希釈したものを使っている。「Ｆ」は、研磨剤としてシリカ粒子のスラリを、研磨パッドとして発泡（ポリウレタン）樹脂を使い、４．２ＰＳＩの研磨圧下、研磨盤を１００ｒｐｍの回転数で回転させ、さらに試料を１００ｒｐｍの回転数で回転させた場合の研磨量面内分布を、示す。この実験でも、研磨剤として、シリカ粒子のスラリを水で１：１の割合に希釈したものを使っている。
図３は、本発明の発明者が、本発明の基礎となる研究において見出した、Ｂ社より提供されているＣＭＰ装置において２０ｃｍ径のシリコン基板表面のシリコン酸化膜を様々な研磨条件で研磨した場合の、研磨量の面内分布を示す。
このように図３は、別の製造者の装置で化学機械研磨を実施した場合を示しており、例えば「Ｇ」は、研磨剤としてシリカ粒子のスラリを、研磨パッドとして発泡（ポリウレタン）樹脂を使い、８ＰＳＩの研磨圧下、研磨盤を６０ｒｐｍの回転数で回転させ、さらに試料を６０ｒｐｍの回転数で回転させた場合の研磨量面内分布を示している。
このようにＣＭＰ工程では研磨条件および研磨装置により径方向に研磨量の不均一が生じことがあるが、このような不均一が生じると、ウェハ中心部からとられた半導体装置とウェハ周辺部からとられた半導体装置とで、特性が異なったり、あるいは歩留まりが異なったりする問題が生じる恐れがある。
図４（Ａ）は、ウェハ中心部での研磨量が小さく、ウェハ周辺部での研磨量が大きい研磨量面内分布の例を、図４（Ｂ），（Ｃ）は、図４（Ａ）の研磨量面内分布を有するＣＭＰ装置を使って図１の強誘電体メモリにおけるビアプラグ６７Ａおよび６９Ａを形成した場合の、それぞれウェハ周辺部とウェハ中心部におけるビアプラグ形成の状態を示す図である。
図４（Ｂ），（Ｃ）を参照するに、ＣＭＰ装置の研磨量が大きいためウェハ周辺部においてはビアプラグ６７Ａ形成時のダマシンプロセスおよびビアプラグ６９Ａ形成時のダマシンプロセスにより、層間絶縁膜６６あるいは６８が大きく研磨され、その結果、ビアプラグ６７Ａ，６９Ａの全体としての長さＬが、ウェハ周辺部では小さく、ウェハ中心部では大きくなっており、δの差が生じているのがわかる。
逆に研磨量がウェハ中心部で大きく、ウェハ周辺部で小さい場合には、図４（Ｂ）の構造がウェハ中心部で生じ、図４（Ｃ）の構造がウェハ周辺部で生じる。
このようにビアプラグ６７Ａと６９Ａの全長Ｌ、あるいはビアプラグ６７Ｃと６９Ｃの全長Ｌが、ウェハ周辺部と中心部とで異なる場合、ウェハ周辺部からとられた半導体装置とウェハ中心部からとられた半導体装置で、ビアプラグのインダクタンスが変化するなどの、特性変化が生じることがあり、半導体装置の製造歩留まりが悪化する可能性がある。
一の側面によれば本発明は、半導体ウェハと、前記半導体ウェハ上に形成された複数の半導体素子と、前記半導体ウェハ上に前記複数の半導体素子を覆うように形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、前記第１の層間絶縁膜中に、前記複数の半導体素子にそれぞれ対応して形成された第１群のビアプラグと、前記第２の層間絶縁膜中に、前記複数の半導体素子にそれぞれ対応して形成された第２群のビアプラグと、よりなる半導体基板であって、前記第１の層間絶縁膜は、前記半導体ウェハの中心部において第１の膜厚を、前記半導体ウェハの周辺部において、前記第１の膜厚とは異なる第２の膜厚を有し、前記第２の層間絶縁膜は、前記半導体ウェハの中心部において第３の膜厚を、前記半導体ウェハの周辺部において、前記第３の膜厚とは異なる第４の膜厚を有し、前記第１の膜厚と前記第３の膜厚の総和は、前記第２の膜厚と前記第４の膜厚の総和に略等しいことを特徴とする半導体基板を提供する。
他の側面によれば本発明は、半導体ウェハ上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜を、第１の条件で化学機械研磨する工程と、前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜を、第２の条件で化学機械研磨する工程と、を有し、前記第１の条件と前記第２の条件とは、前記第１の層間絶縁膜と前記第２の層間絶縁膜の膜厚の総和が、前記半導体ウェハの中心部においても周辺部においても、略等しくなるように設定されることを特徴とする半導体装置の製造方法を提供する。
他の側面によれば本発明は、半導体ウェハ上に絶縁膜を形成する工程と、前記絶縁膜中に、前記半導体ウェハ上に形成される複数の半導体素子の各々に対応して、複数のコンタクトホールを形成する工程と、前記絶縁膜上に、少なくとも前記複数のコンタクトホールの内壁面を覆うように導体膜を堆積する工程と、前記導体膜を化学機械研磨により、前記絶縁膜表面から除去する工程と、を有し、前記絶縁膜を形成する工程は、前記絶縁膜が膜厚面内分布を有するように実行され、前記化学機械研磨は、前記絶縁膜が、前記化学機械研磨工程の後、前記ウェハ全面にわたり一様な膜厚を有するように、研磨量の面内分布をもって実行されることを特徴とする半導体装置の製造方法を提供する。
他の側面によれば本発明は、半導体ウェハ上に絶縁膜を形成する工程と、前記絶縁膜中に、前記半導体ウェハ上に形成される複数の半導体素子の各々に対応して、複数のコンタクトホールを形成する工程と、前記絶縁膜上に、少なくとも前記複数のコンタクトホールの内壁面を覆うように導体膜を堆積する工程と、前記導体膜を化学機械研磨により、前記絶縁膜表面から除去する工程と、を有し、前記導体膜を堆積する工程は、前記導体膜が膜厚面内分布を有するように実行され、前記化学機械研磨は、前記絶縁膜が、前記化学機械研磨工程の後、前記ウェハ全面にわたり一様な膜厚を有するように、研磨量の面内分布をもって実行されることを特徴とする半導体装置の製造方法を提供する。
本発明によれば、複数のダマシン工程を繰り返す半導体装置の製造工程において、前記複数のダマシン工程において相反する傾向の研磨量面内分布を有する化学機械研磨工程を使うことにより、全体としての研磨量面内分布を補償することができ、ウェハ中心部からとった半導体装置でも、ウェハ周辺部からとった半導体装置でも、略同等の特性を実現することができる。
また本発明によれば、ダマシン工程を含む半導体装置の製造工程において、前記ダマシン工程で使われる化学機械研磨工程が研磨量の面内分布を生じる場合、研磨される膜に意図的に、前記研磨量面内分布を補償する面内分布を与えることにより、ウェハ中心部からとった半導体装置でも、ウェハ周辺部からとった半導体装置でも、略同等の特性を実現することができる。
上記の原理に基づく本発明は、強誘電体メモリに限定されるものではなく、論理半導体装置やＤＲＡＭを初めとする、様々な半導体装置に適用可能である。
［第1の実施形態］
図５（Ａ）〜（Ｃ）は、本発明の第1の実施形態を示す図である。ただし図５（Ａ）は、本実施形態で使われるＣＭＰ装置Ａ，Ｂの研磨量面内分布を、図５（Ｂ）は、本実施形態でウェハ周辺部から得られた半導体装置の構成を、図５（Ｃ）は、本実施形態でウェハ中心部から得られた半導体装置の構成を、それぞれ示す図である。
図５（Ａ）を参照するに、ＣＭＰ装置Ａは、曲線「Ａ」で示すようにウェハ中心部の研磨量が小さく周辺部の研磨量が大きい研磨量面内分布を示すのに対し、ＣＭＰ装置Ｂは曲線「Ｂ」で示すようにウェハ周辺部の研磨量が小さく中心部の研磨量が大きい研磨量面内分布を示す。
そこで本実施形態では、図５（Ｂ），（Ｃ）に示すように複数の層間絶縁膜２２，２４が基板２１上に積層され、各々の層間絶縁膜中にビアプラグ２３Ａあるいは２５Ａを形成する際に、層間絶縁膜２２のＣＭＰをＣＭＰ装置Ａで行い、層間絶縁膜２４のＣＭＰをＣＭＰ装置２４で行うことにより、前記層間絶縁膜２２と２４を合わせた合計の膜厚Ｌを、ウェハ中心部とウェハ周辺部とでほぼ同じに設定する。
図６Ａ〜６Ｉは、前記図５（Ｂ），（Ｃ）の構造を形成する工程を示す。
図６Ａを参照するに、基板２１上には第1の層間絶縁膜が、ウェハ周辺部と中心部で略同一の、例えば７００ｎｍの膜厚ｔ１に形成され、図６Ｂの工程において前記層間絶縁膜２２中にビアホール２２Ａが、ウェハ周辺部および中心部のいずれにおいても、深さｔ１で形成される。ここで前記層間絶縁膜２２の形成工程は特定のプロセスに限定されないが、本実施形態ではＴＥＯＳを原料としたプラズマＣＶＤ法により形成している。
さらに図６Ｃの工程において前記層間絶縁膜２２上には、前記ビアホール２２Ａの内壁面および底面を覆うように、例えばＴｉ／ＴｉＮ積層構造のバリアメタル膜２３ａが、ウェハ周辺部および中心部のいずれにおいても５０ｎｍの膜厚ｔ２を有するように、例えばスパッタ法により形成され、図６Ｄの工程において前記図６Ｃの構造上にＷ膜２４が、例えばＷＦ6を原料としたＣＶＤ法により、前記ビアホール２２Ａを、前記バリアメタル膜２３ａを介して充填するように、ウェハ周辺部および中心部のいずれにおいても、前記層間絶縁膜２２上において例えば２００ｎｍの膜厚ｔ３を有するように形成する。
さらに本実施形態では図６Ｅの工程において、前記層間絶縁膜２２上のＷ膜２３を、その下のバリアメタル膜２３ａおよび層間絶縁膜２２の一部をも含めて、ＣＭＰ法により研磨・除去する。
図示の例では、図６ＥのＣＭＰ工程は、アプライドマテリアルズ社のＣＭＰ装置ＭＩＲＲＡにおいて、研磨パッドとしてニッタ社の発泡ポリウレタンを使い、また水などの溶媒中にシリカよりなる砥粒を１−２％の割合で添加した研磨剤を使い、研磨テーブルを１００ｒｐｍの速度で回転させ、さらに被研磨試料を６ＰＳＩの圧力で前記研磨パッドに押圧し、１００ｒｐｍの速度で回転させながら行った。かかるＣＭＰ工程により前記Ｗ膜２４を研磨した場合、先の図５の曲線Ａで示す研磨量の面内分布が生じ、その結果、図６Ｅに示すように前記層間絶縁膜２２には、膜厚ｔ１が中心部で大きく周辺部で小さくなる面内分布が生じる。
次に図６Ｆの工程において前記図６Ｅの構造上に第２の層間絶縁膜２４が、例えばＴＥＯＳを原料としたプラズマＣＶＤ法により、前記ウェハ周辺部においても中心部においても７００ｎｍの膜厚ｔ５を有するように形成される。
さらに図６Ｇの工程において前記層間絶縁膜２４中に深さがｔ５のビアホール２４Ａを、前記ビアプラグ２３Ａが露出されるように形成し、図６Ｈの工程において前記図６Ｇの構造上にＴｉ／ＴｉＮ構造のバリアメタル膜３５ａを、例えばスパッタ法により、前記ビアホール２４Ａの側壁面および底面を覆うように、前記ウェハ周辺部および中心部において５０ｎｍの厚さに形成する。
さらに図６Ｉの工程において、前記図６Ｈの構造上にＷ膜２５を、例えばＷＦ6を原料としたＣＶＤ法により、前記ビアホール２４Ａを、前記バリアメタル膜２５ａを介して充填するように、また前記層間絶縁膜２４上における膜厚ｔ７が、前記ウェハ周辺部においても中心部においても３００ｎｍとなるように形成する。
さらに前記図６Ｉの工程の後、前記層間絶縁膜２４上のＷ膜２５を、その下のバリアメタル膜２５ａおよび層間絶縁膜２４の一部をも含めて、ＣＭＰ法により研磨する。
図示の例では、前記図６ＩのＣＭＰ工程を別装置メーカーの装置で実施する場合、研磨パッドとしてニッタ社の発泡ポリウレタンを使い、また水などの膜中にシリカよりなる砥粒を１−２％の割合で添加した研磨剤を使い、研磨テーブルを１００ｒｐｍの速度で回転させ、さらに被研磨試料を６ＰＳＩの圧力で前記研磨パッドに押圧し、１００ｒｐｍの速度で回転させながら研磨を行った。かかるＣＭＰ工程により前記Ｗ膜２４を研磨した場合、先の図５の曲線Ｂで示す研磨量の面内分布が、前記曲線Ａで示す研磨量の面内分布を補償するように生じ、その結果、図５（Ｂ），（Ｃ）に示すように、層間絶縁膜２４の表面が平坦になり、ビアプラグ２３Ａと２５Ａの合計の長さＬを、ウェハ周辺部においても中心部においても、ほぼ一定とすることができる。
図７Ａ，７Ｂは、上記本発明の第1の実施形態を要約したフローチャートである。
図７Ａを参照するに、本実施形態においてはまずステップＳ１において、前記層間絶縁膜２２，２４のＣＭＰプロセスで使われるＣＭＰ装置Ａ，Ｂが、その研磨量面内分布特性が互いに相補的となるように研磨パラメータを調整される。かかる研磨パラメータの調整には、先にも述べたように機種自体の選択から、研磨パッドの選択、研磨剤の選択、研磨圧の設定、研磨盤および試料の回転速度の設定などが含まれる。
次にステップＳ２において前記図６Ａの工程に対応して、基板上に第1の層間絶縁膜２２が形成され、ステップＳ３において前記図６Ｂの工程に対応して、前記第1の層間絶縁膜２２中にビアホール２２Ａが形成される。
さらにステップＳ４において前記図６Ｃおよび６Ｄの工程に対応して前記バリアメタル膜２３ａおよびＷ膜２３が形成され、ステップＳ５の工程において前記Ｗ膜２３およびバリアメタル膜２３ａが、前記ＣＭＰ装置Ａを使ったＣＭＰ法により研磨され、図６Ｅの構造が形成される。
次に図７ＢのステップＳ６において前記図６Ｅの構造上に層間絶縁膜２４が、図６Ｆの工程に対応して形成され、ステップＳ７において前記図６Ｇの工程に対応して前記層間絶縁膜２４中にビアホール２４Ａが形成される。
さらにステップＳ８において前記図６Ｈ，６Ｉの工程に対応して前記図６Ｇの構造上にバリアメタル膜２５ａとＷ膜２５が形成され、さらにステップ９において前記図６ＩのＷ膜およびバリアメタル膜２５ａを、前記ＣＭＰ装置Ｂを使ったＣＭＰ法により研磨する。
その際、ステップＳ１において前記ＣＭＰ装置ＡおよびＣＭＰ装置Ｂの研磨特性を相補的に設定しているため、研磨後の層間絶縁膜２２と２４の合計の厚さは、ウェハ周辺部と中心部とで略等しくなり、先に図５（Ｂ），（Ｃ）で説明した構造が得られる。
勿論、本実施形態において前記ＣＭＰ装置ＡおよびＣＭＰ装置Ｂを入れ替え、図６ＥのＣＭＰ工程を前記ＣＭＰ装置Ｂで行い、図６ＩのＣＭＰ工程を前記ＣＭＰ装置Ａで行うことも可能である。
図８（Ａ），（Ｂ）は、前記図６Ａ〜６Ｉの工程により形成された層間絶縁膜２２，２４およびビアプラグ２３Ａ，２５Ａの実際の断面構造を示す電子顕微鏡写真である。ただし図８（Ａ）はウェハ周辺部の様子を、図８（Ｂ）はウェハ中心部の様子を示す。
図８（Ａ），（Ｂ）を参照するに、前記ビアプラグ２３Ａはウェハ周辺部においてウェハ中心部よりも短いが、ビアプラグ２５Ａがウェハ周辺部においてウェハ中心部よりも長いため、ビアプラグ２３Ａ，２５Ａ全体の長さは、ウェハ周辺部においてもウェハ中心部においても一定になっているのがわかる。
本実施形態においては、例示のため特定の研磨レシピの組み合わせを開示したが、本発明はかかる特定のレシピの組み合わせに限定させるものではなく、本発明の範囲内において、他の様々な研磨レシピの組み合わせが可能であることに注意すべきである。

［第２の実施形態］
図９（Ａ）〜（Ｄ）は、本発明の第２の実施形態による半導体装置の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
先の図６Ａ〜６Ｉのプロセスにおいて、前記層間絶縁膜２２を研磨するＣＭＰ装置Ａが図５（Ａ）の曲線Ａで示す研磨量の面内分布を有している場合、図６Ａの工程で、前記層間絶縁膜２２を前記基板２１上に、膜厚が面内分布を有するように形成することも可能である。
図９（Ａ）を参照するに、本実施形態では基板２１上に層間絶縁膜２２を、ウェハ周辺部においては厚く（厚さｔ１）、ウェハ中心部においては薄く（厚さｔ１'）形成し、図８Ｂの工程において前記層間絶縁膜２２中にビアホール２２Ａを形成する。
さらに図８Ｃの工程において前記図８Ｂの構造上にバリアメタル膜２３ａを堆積し、図９Ｄの工程でＷ膜２５を堆積した後、図９Ｅの工程で前記Ｗ膜２５およびその下のバリアメタル膜２３ａを、前記層間絶縁膜２２の一部をも含めて、前記ＣＭＰ装置Ａにより研磨することにより、前記層間絶縁膜２２の厚さを、図９Ｅに示すようにウェハ周辺部と中心部とで揃えることが可能となる。
図１０（Ａ），（Ｂ）は、前記図９（Ａ）に示す層間絶縁膜２２の面内膜厚分布を誘起するための堆積装置１００の構成を示す。
図１０（Ａ）を参照するに、堆積装置１００はプラズマＣＶＤ装置であり、被処理基板１０２Ａを保持する基板保持台１０２を収容し、真空ポンプ１０３Ａおよび排気バルブ１０３Ｂを介して排気される処理容器１０１を備え、前記処理容器１０１中には前記基板保持台１０２上の被処理基板１０２Ａに対面して処理ガスを供給するシャワーヘッド１０４が設けられている。
前記シャワーヘッド１０４には、原料供給ライン１０４Ａを介して酸素ガスとＴＥＯＳ原料が、Ｈｅガスなどのプラズマガスと共に供給され、さらに前記シャワーヘッド１０５に高周波電源１０５より高周波を供給することにより、前記処理容器１０１中にプラズマが形成される。その結果、前記プラズマ中でＴＥＯＳ原料が分解し、前記被処理基板１０２Ａ上に所望の層間絶縁膜の堆積が生じる。
また図１０（Ａ）のプラズマＣＶＤ装置では、前記処理容器１０１内部のプロセス空間の圧力をモニタする圧力計１０６が設けられ、また前記基板保持台１０２中には、前記被処理基板１０２Ａを所望の基板温度に加熱する加熱機構（図示せず）が設けられている。
本実施形態では、前記図１０（Ａ）の堆積装置１００において、前記基板保持台１０２に図１０（Ｂ）に示すような基板温度の面内分布を誘起する。一般に、ＣＶＤ法により成膜を行う堆積装置では、基板保持台１０２中に複数の加熱部が設けられ、これらを独立に駆動することで、均一な基板温度の面内分布を実現している。
これに対し、本発明では、これら基板保持台１０２中の加熱部を、基板温度の面内分布が生じるように意図的に駆動する。
図１０（Ｂ）を参照するに、前記被処理基板１０２Ａの周辺部（ウェハ周辺部）では基板温度が高く、中心部では基板温度が低いため、ウェハ周辺部では層間絶縁膜の堆積が促進され膜厚を、ウェハ中心部に対して増大させることができる。
同様な考えにより、ＣＭＰ装置Ｂにより研磨される前記層間絶縁膜２４について、ウェハ周辺部の膜厚が小さくウェハ中心部の膜厚が大きくなるような膜厚面内分布を誘起しておくことにより、図６ＩのＣＭＰ工程において、前記層間絶縁膜２４の膜厚を、ウェハ周辺部においても中心部においても等しくすることが可能である。この場合には、図１０（Ａ）の堆積装置において図１０（Ｂ）の面内分布を反転させ、ウェハ中心部で基板温度が高くウェハ周辺部で基板温度が低い基板温度面内分布を生じさせればよい。
図１１Ａ，１１Ｂは、上記本発明の第２の実施形態を要約したフローチャートである。
図１１Ａを参照するに、本実施形態においてはまずステップＳ２１において、前記層間絶縁膜２２，２４のＣＭＰプロセスで使われるＣＭＰ装置Ａ，Ｂが、その研磨量面内分布特性が取得され、次にステップＳ２２において前記図６Ａの工程に対応して、基板上に第1の層間絶縁膜２２が、前記ＣＭＰ装置Ａの研磨量面内分布を補償するような膜厚面内分布で形成され、ステップＳ２３において前記図６Ｂの工程に対応して、前記第1の層間絶縁膜２２中にビアホール２２Ａが形成される。
さらにステップＳ２４において前記図６Ｃおよび６Ｄの工程に対応して前記バリアメタル膜２３ａおよびＷ膜２３が形成され、ステップＳ２５の工程において前記Ｗ膜２３およびバリアメタル膜２３ａが、前記ＣＭＰ装置Ａを使ったＣＭＰ法により研磨され、図６Ｅの構造が形成される。
次に図７ＢのステップＳ２６において前記図６Ｅの構造上に層間絶縁膜２４が、図６Ｆの工程に対応して、前記ＣＭＰ装置Ｂの研磨量面内分布を補償するように形成され、ステップＳ２７において前記図６Ｇの工程に対応して前記層間絶縁膜２４中にビアホール２４Ａが形成される。
さらにステップＳ２８において前記図６Ｈ，６Ｉの工程に対応して前記図６Ｇの構造上にバリアメタル膜２５ａとＷ膜２５が形成され、さらにステップ２９において前記図６ＩのＷ膜およびバリアメタル膜２５ａを、前記ＣＭＰ装置Ｂを使ったＣＭＰ法により研磨する。
本実施形態では、ステップＳ２１において第1の層間絶縁膜２２がＣＭＰ装置Ａの研磨量面内分布を補償するような膜厚面内分布で形成されるため、層間絶縁膜２２はウェハ周辺部においても中心部においても、略同一の膜厚を有する。同様にステップＳ２６において第２の層間絶縁膜２４がＣＭＰ装置Ｂの研磨量面内分布を補償するような膜厚面内分布で形成されるため、層間絶縁膜２４はウェハ周辺部においても中心部においても、略同一の膜厚を有する。その結果、ステップ２９のＣＭＰ工程後の層間絶縁膜２２と２４の合計の厚さは、ウェハ周辺部と中心部とで略等しくなる。
勿論、本実施形態において前記ＣＭＰ装置ＡおよびＣＭＰ装置Ｂを入れ替え、図６ＥのＣＭＰ工程を前記ＣＭＰ装置Ｂで行い、図６ＩのＣＭＰ工程を前記ＣＭＰ装置Ａで行うことも可能である。
［第３の実施形態］
次に本発明の第３の実施形態を、図１２および図１３（Ａ）〜（Ｃ）、および図１４（Ａ），（Ｂ）を参照しながら説明する。
先に説明した図６Ｄあるいは図６Ｉの工程においては、下地の層間絶縁膜上に堆積されるＷ膜２３あるいは２５に膜厚の面内分布が生じることがある。
図１２は、Ｗ膜を、表１の条件で、前記層間絶縁膜２２あるいは２４上に、平均で３００ｎｍの膜厚に形成した場合に実際に観測された膜厚面内分布の例を示す。
図１２および表１を参照するに、前記Ｗ膜の堆積は４１０℃の基板温度において、核生成工程とパッシベーション工程とビアホール充填工程の３段階に分けて行われており、層間絶縁膜２２あるいは２４上に形成されるＷ膜２３あるいは２５の膜厚に面内分布が生じているのがわかる。
そこで本実施形態では、例えば図６ＥのＣＭＰ工程において図１３（Ａ）中、実線Ａで示す研磨量の面内分布が生じる場合に、Ｗ膜２３に図１３（Ａ）中、破線Ａ'で示す膜厚の面内分布を誘起し、これにより、ＣＭＰ工程の研磨量面内分布による層間絶縁膜２２の膜厚面内分布を補償する。
すなわち図１３（Ｂ），（Ｃ）に示すように、前記層間絶縁膜２３上に堆積されるＷ膜２４を、ウェハ周辺部において厚く、中心部において薄く形成しておき、図６ＥのＣＭＰ工程後において図１２（Ａ），（Ｂ）に示すように前記層間絶縁膜２２の膜厚を、前記ウェハ２１の周辺部と中心部で略等しくなるようにする。
このようなＷ膜の膜厚分布は、Ｗ膜の堆積に使われるＣＶＤ装置において、基板温度の面内分布を図１０で説明したと同様に制御することにより誘起することができる。
説明は省略するが、層間絶縁膜２４上に形成されるＷ膜２５についても、前記層間絶縁膜２４のＣＭＰ工程で使われるＣＭＰ装置Ｂの研磨量面内分布をもとに、相補的な膜厚面内分布を有機しておくことにより、図７ＩのＣＭＰ工程で得られる構造において、層間絶縁膜２４の膜厚、従って層間絶縁膜２２および２４の膜厚の合計を、ウェハ周辺部と中心部とで略一致させることができる。
また本実施形態では、前記図７Ｃの工程において前記バリアメタル膜２３ａの膜厚を、図１５（Ａ），（Ｂ）に示すように、前記ＣＭＰ装置Ａの研磨量面内分布に対して相補的に、ウェハ周辺部で大きく、ウェハ中心部で小さい面内分布で形成してもよい。
また図示は省略するが、図７Ｈの工程において、前記バリアメタル膜２５ａの膜厚を、前記ＣＭＰ装置Ｂの研磨量面内分布に対して相補的に、ウェハ周辺部で小さくウェハ中心部で大きい面内分布で形成してもよい。
図１６Ａ，１６Ｂは、上記本発明の第３の実施形態を要約したフローチャートである。
図１６Ａを参照するに、本実施形態においてはまずステップＳ４１において、前記層間絶縁膜２２，２４のＣＭＰプロセスで使われるＣＭＰ装置Ａ，Ｂが、その研磨量面内分布特性が取得され、次にステップＳ４２において前記図６Ａの工程に対応して、基板上に第1の層間絶縁膜２２が形成され、さらにステップＳ４３において前記図６Ｂの工程に対応して、前記第1の層間絶縁膜２２中にビアホール２２Ａが形成される。
さらにステップＳ４４において前記図６Ｃおよび６Ｄの工程に対応して前記バリアメタル膜２３ａおよびＷ膜２３がされ、ステップＳ４５の工程において前記Ｗ膜２３およびバリアメタル膜２３ａが、前記ＣＭＰ装置Ａを使ったＣＭＰ法により研磨され、図６Ｅの構造が形成される。その際、本実施形態では前記ステップＳ４４の工程において、前記バリアメタル膜２３ａあるいはＷ膜２３を前記ＣＭＰ装置の研磨量面内分布を補償するような面内膜厚分布で形成し、その結果、ステップＳ４５のＣＭＰ工程により、前記層間絶縁膜２２が、ウェハ全面にわたり、一定の膜厚に形成される。
次に図１６ＢのステップＳ４６において前記図６Ｅの構造上に層間絶縁膜２４が、図６Ｆの工程に対応して形成され、ステップＳ４７において前記図６Ｇの工程に対応して前記層間絶縁膜２４中にビアホール２４Ａが形成される。
さらにステップＳ４８において前記図６Ｈ，６Ｉの工程に対応して前記図６Ｇの構造上にバリアメタル膜２５ａとＷ膜２５が形成され、さらにステップ４９において前記図６ＩのＷ膜およびバリアメタル膜２５ａを、前記ＣＭＰ装置Ｂを使ったＣＭＰ法により研磨する。
その際、本実施形態では前記ステップＳ４８の工程において、前記バリアメタル膜２３ａあるいはＷ膜２３を前記ＣＭＰ装置Ｂの研磨量面内分布を補償するような面内膜厚分布で形成し、その結果、ステップＳ４５のＣＭＰ工程により、前記層間絶縁膜２２が、ウェハ全面にわたり、一定の膜厚に形成される。
勿論、本実施形態においても、前記ＣＭＰ装置ＡおよびＣＭＰ装置Ｂを入れ替え、図６ＥのＣＭＰ工程を前記ＣＭＰ装置Ｂで行い、図６ＩのＣＭＰ工程を前記ＣＭＰ装置Ａで行うことも可能である。
前記第１〜第３の実施形態は、いずれも層間絶縁膜中にダマシン法によりビアプラグを形成する工程を含む半導体装置の製造、例えば先に図１で説明した強誘電体メモリの製造において有効である。
図１の例では、ビアプラグ６７Ａと６９Ａ、あるいはビアプラグ６７Ｃおよび６９Ｃの合計長さを、ウェハ周辺部からとられたチップとウェハ中心部からとられたチップで略一定にすることが可能で、またビアプラグ６７Ｂとビアプラグ８４Ｂの合計長さを、同様にウェハ周辺部からとられたチップとウェハ中心部からとられたチップで略一定にすることができる。
また前記第２〜第３の実施形態より、個々のビアプラグにおいても、その長さをウェハ中編部からとられたチップとウェハ中心部からとられたチップで略一定にすることが可能である。
また本発明は、図１に説明したような強誘電体メモリのみならず、ＤＲＡＭや論理半導体装置など、ダマシン法により形成されたビアプラグを含むあらゆる半導体装置の製造に適用可能である。
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１） 半導体ウェハと、
前記半導体ウェハ上に形成された複数の半導体素子と、
前記半導体ウェハ上に前記複数の半導体素子を覆うように形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜中に、前記複数の半導体素子にそれぞれ対応して形成された第１群のビアプラグと、
前記第２の層間絶縁膜中に、前記複数の半導体素子にそれぞれ対応して形成された第２群のビアプラグと、
よりなる半導体基板であって、
前記第１の層間絶縁膜は、前記半導体ウェハの中心部において第１の膜厚を、前記半導体ウェハの周辺部において、前記第１の膜厚とは異なる第２の膜厚を有し、
前記第２の層間絶縁膜は、前記半導体ウェハの中心部において第３の膜厚を、前記半導体ウェハの周辺部において、前記第３の膜厚とは異なる第４の膜厚を有し、
前記第１の膜厚と前記第３の膜厚の総和は、前記第２の膜厚と前記第４の膜厚の総和に略等しいことを特徴とする半導体基板。
（付記２） 前記第２の層間絶縁膜上には、多層配線構造が形成されていることを特徴とする付記１記載の半導体基板。
（付記３） 前記第１の層間絶縁膜と第２の層間絶縁膜との間には酸素バリア膜が形成され、前記複数の半導体素子の各々では、前記酸素バリア膜上に強誘電体キャパシタが形成されていることを特徴とする付記１または２記載の半導体基板。
（付記４） 前記第２の層間絶縁膜上には、水素バリア膜が形成されていることを特徴とする付記１〜３のうち、いずれか一項記載の半導体基板。
（付記５） 半導体ウェハ上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜を、第１の条件で化学機械研磨する工程と、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜を、第２の条件で化学機械研磨する工程と、
を有し、
前記第１の条件と前記第２の条件とは、前記第１の層間絶縁膜と前記第２の層間絶縁膜の膜厚の総和が、前記半導体ウェハの中心部においても周辺部においても、略等しくなるように設定されることを特徴とする半導体装置の製造方法。
（付記６） 前記第１の層間絶縁膜の化学機械研磨工程に先だって、前記第１の層間絶縁膜の化学機械研磨工程において前記第１の層間絶縁膜に生じる研磨量の第１の面内分布と、前記第２の層間絶縁膜の化学機械研磨工程において前記第２の層間絶縁膜に生じる研磨量の第２の面内分布とを求め、前記第１および第２の条件を、前記第１の面内分布と前記第２の面内分布とが略相殺するように決定する工程を含むことを特徴とする付記５記載の半導体装置の製造方法。
（付記７） 前記第1の条件は、前記第1の層間絶縁膜の研磨量のウェハ面内分布が、前記ウェハの中心部で第１の値を、前記ウェハの周辺部で該第１の値より大きい第２の値を有し、前記第２の条件は、前記第２の層間絶縁膜の研磨量のウェハ面内分布が、前記ウェハの中心部で第３の値を、前記ウェハの周辺部で該第３の値より小さい第４の値を有するように決定されることを特徴とする付記６記載の半導体装置の製造方法。
（付記８） 前記第1の条件は、前記第1の層間絶縁膜の研磨量のウェハ面内分布が、前記ウェハの中心部で第１の値を、前記ウェハの周辺部で第２のより小さい値を有し、前記第２の条件は、前記第２の層間絶縁膜の研磨量のウェハ面内分布が、前記ウェハの中心部で第３の値を、前記ウェハの周辺部で第４のより大きい値を有するように決定されることを特徴とする付記６記載の半導体装置の製造方法。
（付記９） 半導体ウェハ上に絶縁膜を形成する工程と、
前記絶縁膜中に、前記半導体ウェハ上に形成される複数の半導体素子の各々に対応して、複数のコンタクトホールを形成する工程と、
前記絶縁膜上に、少なくとも前記複数のコンタクトホールの内壁面を覆うように導体膜を堆積する工程と、
前記導体膜を化学機械研磨により、前記絶縁膜表面から除去する工程と、
を有し、
前記絶縁膜を形成する工程は、前記絶縁膜が膜厚面内分布を有するように実行され、
前記化学機械研磨は、前記絶縁膜が、前記化学機械研磨工程の後、前記ウェハ全面にわたり一様な膜厚を有するように、研磨量の面内分布をもって実行されることを特徴とする半導体装置の製造方法。
（付記１０） 前記絶縁膜を形成する工程は、前記半導体ウェハの面内温度分布が存在する状態で実行することを特徴とする付記９記載の半導体装置の製造方法。
（付記１１） 半導体ウェハ上に絶縁膜を形成する工程と、
前記絶縁膜中に、前記半導体ウェハ上に形成される複数の半導体素子の各々に対応して、複数のコンタクトホールを形成する工程と、
前記絶縁膜上に、少なくとも前記複数のコンタクトホールの内壁面を覆うように導体膜を堆積する工程と、
前記導体膜を化学機械研磨により、前記絶縁膜表面から除去する工程と、
を有し、
前記導体膜を堆積する工程は、前記導体膜が膜厚面内分布を有するように実行され、
前記化学機械研磨は、前記絶縁膜が、前記化学機械研磨工程の後、前記ウェハ全面にわたり一様な膜厚を有するように、研磨量の面内分布をもって実行されることを特徴とする半導体装置の製造方法。
（付記１２） 前記導体膜は、前記コンタクトホールを充填するW膜よりなることを特徴とする付記１１記載の半導体装置の製造方法。
（付記１３） 前記導体膜は、前記コンタクトホールの内壁面および底面を覆うバリアメタル膜であることを特徴とする付記１１記載の半導体装置の製造方法。
（付記１４） 前記化学機械研磨工程の後、前記絶縁膜上に強誘電体キャパシタを形成する工程を含むことを特徴とする付記９〜１２のうち、いずれか一項記載の半導体装置の製造方法。
本発明の関連技術による強誘電体メモリの構成を示す図である。 本発明の原理を説明する図である。 本発明の原理を説明する別の図である。 （Ａ）〜（Ｃ）は、本発明の課題を説明する図である。 （Ａ）〜（Ｃ）は、本発明の第１の実施形態による半導体装置の構成を示す図である。 第１の実施形態の半導体装置の製造工程を示す図（その１）である。 第１の実施形態の半導体装置の製造工程を示す図（その２）である。 第１の実施形態の半導体装置の製造工程を示す図（その３）である。 第１の実施形態の半導体装置の製造工程を示す図（その４）である。 第１の実施形態の半導体装置の製造工程を示す図（その５）である。 第１の実施形態の半導体装置の製造工程を示す図（その６）である。 第１の実施形態の半導体装置の製造工程を示す図（その７）である。 第１の実施形態の半導体装置の製造工程を示す図（その８）である。 第１の実施形態の半導体装置の製造工程を示す図（その９）である。 第１の実施形態による半導体装置の製造工程を示すフローチャート（その１）である。 第１の実施形態による半導体装置の製造工程を示すフローチャート（その２）である。 本発明の第１の実施形態による半導体装置のビアプラグ部の断面電子顕微鏡写真を示す図である。 本発明の第２の実施形態による半導体装置の製造工程を示す図（その１）である。 本発明の第２の実施形態による半導体装置の製造工程を示す図（その２）である。 本発明の第２の実施形態による半導体装置の製造工程を示す図（その３）である。 本発明の第２の実施形態による半導体装置の製造工程を示す図（その４）である。 本発明の第２の実施形態による半導体装置の製造工程を示す図（その５）である。 （Ａ），（Ｂ）は第２の実施形態で使われる堆積装置および基板温度分布をそれぞれ示す図である。 第２の実施形態による半導体装置の製造工程を示すフローチャート（その１）である。 第２の実施形態による半導体装置の製造工程を示すフローチャート（その２）である。 本発明の第３の実施形態に関連して、層間絶縁膜上に形成されたＷ膜の膜厚面内分布を説明する図である。 （Ａ）〜（Ｃ）は、本発明の第３の実施形態による半導体装置の製造工程を示す図（その１）である。 （Ａ），（Ｂ）は、本発明の第３の実施形態による半導体装置の製造工程を示す図（その２）である。 （Ａ），（Ｂ）は、第３の実施形態の一変形例を示すである。 第３の実施形態による半導体装置の製造工程を示すフローチャート（その１）である。 第３の実施形態による半導体装置の製造工程を示すフローチャート（その２）である。
符号の説明
２１ 基板
２２ 第１の層間絶縁膜
２２Ａ 第１のビアホール
２３ａ 第１のバリアメタル膜
２３ 第１のＷ膜
２３Ａ 第１のＷプラグ
２４ 第２の層間絶縁膜
２４Ａ 第２のビアホール
２５ａ 第２のバリアメタル膜
２５ 第２のＷ膜
２５Ａ 第２のＷプラグ
６１ 基板
６１Ａ 素子領域
６１Ｉ 素子分離構造
６１ａ〜６１ｆ 拡散領域
６２Ａ，６２Ｂ ゲート絶縁膜
６３Ａ，６３Ｂ ゲート電極
６４Ａ，６４Ｂ ゲートシリサイド層
６５，６７ ＳｉＯＮ膜
６６，６８，８１，８３ 層間絶縁膜
６６Ａ，６６Ｂ，６６Ｃ，６８Ａ，６８Ｃ，８３Ａ，８３Ｂ，８３Ｃ ビアホール
６７Ａ〜６７Ｃ，６９Ａ，６９Ｃ，８４Ａ〜８４Ｃ ビアプラグ
６７ａ，６７ｂ，６７ｃ，６９ａ，６９ｃ，８４ａ，８４ｂ，８４ｃ 密着膜
４２，７０，７０Ａ，７０Ｃ Ｔｉ膜
４３，７１，７１Ａ，７１Ｃ７５ ＴｉＡｌＮ膜
７３Ａ，７３Ｃ 下部電極
７５，７５Ａ，７５Ｃ ＰＺＴ膜
７６Ａ，７６Ｃ 上部電極
７９，８０ Ａｌ2Ｏ3水素バリア膜
８５Ａ，８５Ｂ，８５Ｃ 配線パタ―ン

Claims (10)

  1. 半導体ウェハと、
    前記半導体ウェハ上に形成された複数の半導体素子と、
    前記半導体ウェハ上に前記複数の半導体素子を覆うように形成された第１の層間絶縁膜と、
    前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
    前記第１の層間絶縁膜中に、前記複数の半導体素子にそれぞれ対応して形成された第１群のビアプラグと、
    前記第２の層間絶縁膜中に、前記複数の半導体素子にそれぞれ対応して形成された第２群のビアプラグと、
    よりなる半導体基板であって、
    前記第１の層間絶縁膜は、前記半導体ウェハの中心部において第１の膜厚を、前記半導体ウェハの周辺部において、前記第１の膜厚とは異なる第２の膜厚を有し、
    前記第２の層間絶縁膜は、前記半導体ウェハの中心部において第３の膜厚を、前記半導体ウェハの周辺部において、前記第３の膜厚とは異なる第４の膜厚を有し、
    前記第１の膜厚と前記第３の膜厚の総和は、前記第２の膜厚と前記第４の膜厚の総和に略等しいことを特徴とする半導体基板。
  2. 半導体ウェハ上に第１の層間絶縁膜を形成する工程と、
    前記第１の層間絶縁膜を、第１の条件で化学機械研磨する工程と、
    前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
    前記第２の層間絶縁膜を、第２の条件で化学機械研磨する工程と、
    を有し、
    前記第１の条件と前記第２の条件とは、前記第１の層間絶縁膜と前記第２の層間絶縁膜の膜厚の総和が、前記半導体ウェハの中心部においても周辺部においても、略等しくなるように設定されることを特徴とする半導体装置の製造方法。
  3. 前記第１の層間絶縁膜の化学機械研磨工程に先だって、前記第１の層間絶縁膜の化学機械研磨工程において前記第１の層間絶縁膜に生じる研磨量の第１の面内分布と、前記第２の層間絶縁膜の化学機械研磨工程において前記第２の層間絶縁膜に生じる研磨量の第２の面内分布とを求め、前記第１および第２の条件を、前記第１の面内分布と前記第２の面内分布とが略相殺するように決定する工程を含むことを特徴とする請求項２記載の半導体装置の製造方法。
  4. 前記第1の条件は、前記第1の層間絶縁膜の研磨量のウェハ面内分布が、前記ウェハの中心部で第１の値を、前記ウェハの周辺部で該第１の値より大きい第２の値を有し、前記第２の条件は、前記第２の層間絶縁膜の研磨量のウェハ面内分布が、前記ウェハの中心部で第３の値を、前記ウェハの周辺部で該第３の値より小さい第４の値を有するように決定されることを特徴とする請求項３記載の半導体装置の製造方法。
  5. 前記第1の条件は、前記第1の層間絶縁膜の研磨量のウェハ面内分布が、前記ウェハの中心部で第１の値を、前記ウェハの周辺部で該第１の値のより小さい値第２の値を有し、前記第２の条件は、前記第２の層間絶縁膜の研磨量のウェハ面内分布が、前記ウェハの中心部で第３の値を、前記ウェハの周辺部で外大３の値より大きい第４の値を有するように決定されることを特徴とする請求項３記載の半導体装置の製造方法。
  6. 半導体ウェハ上に絶縁膜を形成する工程と、
    前記絶縁膜中に、前記半導体ウェハ上に形成される複数の半導体素子の各々に対応して、複数のコンタクトホールを形成する工程と、
    前記絶縁膜上に、少なくとも前記複数のコンタクトホールの内壁面を覆うように導体膜を堆積する工程と、
    前記導体膜を化学機械研磨により、前記絶縁膜表面から除去する工程と、
    を有し、
    前記絶縁膜を形成する工程は、前記絶縁膜が膜厚面内分布を有するように実行され、
    前記化学機械研磨は、前記絶縁膜が、前記化学機械研磨工程の後、前記ウェハ全面にわたり一様な膜厚を有するように、研磨量の面内分布をもって実行されることを特徴とする半導体装置の製造方法。
  7. 前記絶縁膜を形成する工程は、前記半導体ウェハの面内温度分布が存在する状態で実行することを特徴とする請求項６記載の半導体装置の製造方法。
  8. 半導体ウェハ上に絶縁膜を形成する工程と、
    前記絶縁膜中に、前記半導体ウェハ上に形成される複数の半導体素子の各々に対応して、複数のコンタクトホールを形成する工程と、
    前記絶縁膜上に、少なくとも前記複数のコンタクトホールの内壁面を覆うように導体膜を堆積する工程と、
    前記導体膜を化学機械研磨により、前記絶縁膜表面から除去する工程と、
    を有し、
    前記導体膜を堆積する工程は、前記導体膜が膜厚面内分布を有するように実行され、
    前記化学機械研磨は、前記絶縁膜が、前記化学機械研磨工程の後、前記ウェハ全面にわたり一様な膜厚を有するように、研磨量の面内分布をもって実行されることを特徴とする半導体装置の製造方法。
  9. 前記導体膜は、前記コンタクトホールを充填するW膜よりなることを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記導体膜は、前記コンタクトホールの内壁面および底面を覆うバリアメタル膜であることを特徴とする請求項８記載の半導体装置の製造方法。
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