JP6072845B2 - 半導体装置の製造方法、基板処理システム、基板処理装置及びプログラム - Google Patents

半導体装置の製造方法、基板処理システム、基板処理装置及びプログラム Download PDF

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Description

本発明は、半導体装置の製造方法、基板処理システム、基板処理装置及びプログラムに関する。
近年、半導体装置は高集積化の傾向にある。それに伴い、パターンサイズが著しく微細化されている。これらのパターンは、ハードマスクやレジストの形成工程、リソグラフィ工程、エッチング工程等で形成される。形成するに際しては、半導体装置の特性のばらつきが起きないよう求められている。
ところで、加工上の問題から、形成される回路等の幅にばらつきが起きてしまうことがある。特に微細化された半導体装置においては、そのばらつきが半導体装置の特性に大きく影響を及ぼす。
そこで本発明は、半導体装置の特性のばらつきを抑制可能な技術を提供することを目的とする。
前記課題を解決するために、基板上に形成されたチャネル領域上に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜上に、シリコン含有膜の一部として構成される第一のシリコン含有層を形成する第一のシリコン含有層形成工程と、前記基板を研磨する研磨工程と、前記第一のシリコン含有膜の基板面内における膜厚分布を測定する工程と、研磨後の前記第一のシリコン含有層上に、前記膜厚分布とは異なる膜厚分布で、前記シリコン含有膜の一部として構成される第二のシリコン含有層を形成し、前記シリコン含有膜の膜厚を補正する工程とを有する技術を提供する。
本発明に係る技術によれば、半導体装置特性のばらつきを抑制することが可能となる。
一実施形態に係る半導体デバイスの製造フローを説明する説明図である。 一実施形態に係るウエハの説明図である。 一実施形態に係る半導体装置の製造フローの一部を説明する説明図である。 一実施形態に係る研磨装置を説明する説明図である。 一実施形態に係る研磨装置を説明する説明図である。 一実施形態に係るｐｏｌｙ−Ｓｉ層の膜厚分布を説明する説明図である。 一実施形態に係るウエハの処理状態を説明する説明図である。 一実施形態に係るｐｏｌｙ−Ｓｉ層の膜厚分布を説明する説明図である。 一実施形態に係るウエハの処理状態を説明する説明図である。 一実施形態に係るｐｏｌｙ−Ｓｉ層の膜厚分布を説明する説明図である。 一実施形態に係る基板処理装置を説明する説明図である。 一実施形態に係る基板処理装置のシャワーヘッドを説明する説明図である。 一実施形態に係るコントローラの概略構成図である。 一実施形態に係るウエハの処理状態を説明する説明図である。 一実施形態に係るウエハの処理状態を説明する説明図である。 一実施形態に係るウエハの処理状態を説明する説明図である。 比較例に係る、ウエハの処理状態を説明する説明図である。 比較例に係る、ウエハの処理状態を説明する説明図である。 一実施形態に係るシステムを説明する説明図である。
以下に本発明の実施の形態について説明する。
初めに、図1から図３を用いて、半導体素子の一つであるＦｉｎＦｅｔを例として、半導体装置の製造工程の一工程を説明する。
（ゲート絶縁膜形成工程Ｓ１０１）
ゲート絶縁膜形成工程Ｓ１０１では、例えば、図２に示すウエハ２００がゲート絶縁膜形成装置に搬入される。図２（Ａ）はウエハ２００を説明する斜視図であり、図２（Ｂ）は図２（Ａ）のα-α’における断面図を示す。ウエハ２００はシリコン等で構成されており、その一部にチャネルとしての凸構造２００１が形成されている。凸構造２００１は所定間隔で複数設けられる。凸構造２００１は、ウエハ２００の一部をエッチングすることで形成される。
説明の便宜上、ウエハ２００上において凸構造の無い部分を凹構造２００２と呼ぶ。即ち、ウエハ２００は凸構造２００１と凹構造２００２とを少なくとも有している。なお、本実施形態においては、説明の便宜上、凸構造２００１の上面を凸構造表面２００１ａと呼び、凹構造の上面を凹構造表面２００２ａと呼ぶ。
隣り合う凸構造の間である凹構造表面２００２ａ上には、凸構造を電気的に絶縁するための素子分離膜２００３が形成されている。素子分離膜２００３は、例えばシリコン酸化膜で構成されている。
ゲート絶縁膜形成装置は薄膜を形成可能な既知の枚葉装置であり、説明を省略する。ゲート絶縁膜形成装置では、図３（Ａ）に記載のように、例えばシリコン酸化膜（ＳｉＯ２膜）等の誘電体で構成されたゲート絶縁膜２００４を形成する。形成する際は、ゲート絶縁膜形成装置にシリコン含有ガス（例えばＨＣＤＳ（ヘキサクロロジシラン）ガス）と酸素含有ガス（例えばＯ３ガス）をゲート絶縁膜形成装置に供給し、それらを反応させることで形成する。ゲート絶縁膜２００４は、凸構造表面２００１ａ上と、凹構造表面２００２ａの上方にそれぞれ形成される。ゲート絶縁膜形成後、ウエハ２００をゲート絶縁膜形成装置から搬出する。
（第一のシリコン含有層形成工程S１０２）
次に、第一のシリコン含有層形成工程Ｓ１０２を説明する。
ゲート絶縁膜形成装置からウエハ２００を搬出後、第一のシリコン含有層形成装置にウエハ２００を搬入する。第一のシリコン含有層形成装置は一般的な枚葉ＣＶＤ装置を用いるため、説明を省略する。図３（Ｂ）に記載のように、第一のシリコン含有層形成装置では、ｐｏｌｙ−Ｓｉ（多結晶シリコン）で構成され第一のシリコン含有層２００５（第一のｐｏｌｙ-Ｓｉ層２００５、または単にｐｏｌｙ-Ｓｉ層２００５とも呼ぶ。）を、ゲート絶縁膜２００４上に形成する。形成する際は、第一のシリコン含有層形成装置にジシラン（Si２H６）ガスを供給し、それを熱分解することでｐｏｌｙ−Ｓｉ層を形成する。ｐｏｌｙ−Ｓｉ層はゲート電極、もしくはダミーゲート電極として用いられる。
ｐｏｌｙ-Ｓｉ層２００５を形成後、第一のシリコン含有層形成装置からウエハ２００を搬出する。
（ＣＭＰ工程Ｓ１０３）
続いて、ＣＭＰ（Ｃｈｅａｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程Ｓ１０３を説明する。
第一のシリコン含有層形成装置から搬出されたウエハ２００は、研磨装置３００に搬入される。
ここで、第一のシリコン含有層形成装置Ｓ１０２で形成されたｐｏｌｙ-Ｓｉ層について説明する。図３（Ｂ）に記載のように、ウエハ２００には凸構造２００１と凹構造２００２が存在するため、ｐｏｌｙ-Ｓｉ層の高さが異なってしまう。具体的には、凹構造表面２００２ａから凸構造２００１上のｐｏｌｙ-Ｓｉ層２００５ｂ表面までの高さが、凹構造表面２００２ａから凹構造表面２００２ａ上のｐｏｌｙ-Ｓｉ層２００５ｂ表面の高さよりも高くなる。
しかしながら、後述する露光工程、エッチング工程とのいずれかまたは両方の関係から、ｐｏｌｙ-Ｓｉ層２００５aの高さとｐｏｌｙ-Ｓｉ層２００５ｂの高さを揃える必要がある。そこで、本工程のようにｐｏｌｙ-Ｓｉ層２００５を研磨して高さを揃える。
以下に、ＣＭＰ工程の具体的な内容について説明する。第一のシリコン含有層形成装置からウエハ２００を搬出後、図４に記載の研磨装置３００にウエハ２００を搬入する。
図４において、４０１は研磨盤であり、４０２はウエハ２００を研磨する研磨布である。研磨盤４０１は図示しない回転機構に接続され、ウエハ２００を研磨する際は、矢印４０６方向に回転される。
４０３は研磨ヘッドであり、研磨ヘッド４０３の上面には、軸４０４が接続される。軸４０４は図示しない回転機構・上下駆動機構に接続される。ウエハ２００を研磨する間、矢印４０７方向に回転される。
４０５はスラリー（研磨剤）を供給する供給管である。ウエハ２００を研磨する間、供給管４０５から研磨布４０２に向かってスラリーが供給される。
続いて、図５を用いて、研磨ヘッド４０３とその周辺構造の詳細を説明する。図５は研磨ヘッド４０３の断面図を中心に、その周辺構造を説明する説明図である。研磨ヘッド４０３は、トップリング４０３ａ、リテナーリング４０３ｂ、弾性マット４０３ｃを有する。研磨する間、ウエハ２００の外側はリテナーリング４０３ｂによって囲まれると共に、弾性マット４０３ｃによって研磨布４０２に抑えつけられる。リテナーリング４０３ｂには、リテナーリングの外側から内側にかけて、スラリーが通過するための溝４０３ｄが形成されている。溝４０３ｄはリテナーリング４０３ｂの形状に合わせて、円周状に複数設けられている。溝４０３ｄを介して、未使用の新鮮なスラリーと、使用済みのスラリーが入れ替わるように構成されている。
続いて、本工程における動作を説明する。
研磨ヘッド４０３内にウエハ２００を搬入したら、供給管４０５からスラリーを供給すると共に、研磨盤４０１及び研磨ヘッド４０３を回転させる。スラリーはリテナーリング４０３ｂに流れ込み、ウエハ２００の表面を研磨する。このように研磨することで、図３（Ｃ）に記載のように、ｐｏｌｙ-Ｓｉ層２００５ｂとｐｏｌｙ-Ｓｉ層２００５ｂの高さを揃える。所定の時間研磨したら、ウエハ２００を搬出する。ここでいう高さとは、ｐｏｌｙ-Ｓｉ層２００５ａとｐｏｌｙ-Ｓｉ層２００５ｂの表面（上端）の高さを言う。所定の時間研磨したら、ウエハ２００をＣＭＰ装置４００から搬出する。
ここで、ｐｏｌｙ−Ｓｉ層２００５ａとｐｏｌｙ−Ｓｉ層２００５ｂの高さを整えるようＣＭＰ装置４００で研磨しても、図６に記載のように、ウエハ２００の面内では研磨後のｐｏｌｙ-Ｓｉ層の高さが揃わない場合があることがわかった。例えば、ウエハ２００の外周面の膜厚が中央面に比べて小さい分布Ａや、ウエハ２００の中央面の膜厚が外周面に比べて大きい分布Ｂが見受けられることがわかった。
膜厚分布に偏りがあると、後述するリソグラフィ工程やエッチング工程にて、パターンの幅のばらつきが発生するという問題がある。それに起因して、ゲート電極幅のばらつきが起き、その結果、歩留まりの低下を引き起こす。
この問題に対して、発明者による鋭意研究の結果、分布Ａ、分布Bそれぞれに原因があることがわかった。以下にその原因を説明する。
分布Aの原因はウエハ２００に対するスラリーの供給方法である。前述のように、研磨布４０２に供給されたスラリーはリテナーリング４０３ｂを介して、ウエハ２００の周囲から供給される。そのため、ウエハ２００の中央面にはウエハ２００外周面を研磨した後のスラリーが流れ込み、一方ウエハ２００外周面には未使用なスラリーが流れ込む。未使用なスラリーは研磨効率が高いため、ウエハ２００の外周面は中央面よりも研磨されてしまう。以上のことから、poly-Si層の膜厚は分布Aのようになることがわかった。
分布Bになる原因はリテナーリング４０３ｂの摩耗である。研磨装置４００にて多くのウエハ２００を研磨すると、研磨布４０２に押し付けられたリテナーリング４０３ｂの先端が摩耗し、溝４０３ｄや研磨布４０２との接触面が変形したりする。そのため、本来供給されるべきスラリーがリテナーリング４０３ｂの内周に供給されない場合がある。このような場合、ウエハ２００の外周面にスラリーが供給されないので、ウエハ２００の中央面が研磨され、外周面が研磨されない状態になる。従って、poly-Si層の膜厚は分布Bのようになることがわかった。
そこで本実施形態では、後述するように、研磨装置４００にてウエハ２００上のpoly−Si層２００５を研磨した後に、ウエハ２００の面内のpoly-Si膜の高さを揃える工程を構成する。ここでいうpoly−Si膜とは、poly−Si層２００５と後述するpoly−Si層２００６を重ねた膜をいう。なお、ここではpoly−Si膜をシリコン含有膜と呼んでも良い。
高さを揃える具体的な方法としては、研磨工程Ｓ１０２の後に膜厚測定工程Ｓ１０４でpoly−Si層２００５の膜厚分布を測定し、その測定データに応じて第二のpoly−Si層膜形成工程Ｓ１０５を実行する。このようにすることで、露光工程やエッチング工程にて、パターンの幅のばらつきを抑制する。
（膜厚測定工程S１０４）
次に、膜厚測定工程S１０４を説明する。
膜厚測定工程S１０４では、一般的な測定装置を用いて研磨後のpoly-Si膜２００５の膜厚を測定する。測定装置は一般的な装置が使用可能であるため、具体的な説明を省略する。ここでいう膜厚とは、例えば凹構造表面２００２ａからｐｏｌｙ-Ｓｉ層２００５表面までの高さを言う。
ＣＭＰ工程Ｓ１０４後、ウエハ２００は測定装置に搬入される。測定装置は、研磨装置４００の影響を受けやすいウエハ２００の中央面とその外周の外周面のうち、少なくとも数か所を測定し、ｐｏｌｙ-Ｓｉ層２００５の膜厚（高さ）分布を測定する。測定されたデータは、上位装置を介して、後述する基板処理装置９００に送られる。測定後、ウエハ２００は搬出される。
（第二のシリコン含有層形成工程S１０５）
続いて、第二のシリコン含有層形成工程を説明する。第二のシリコン含有層２００６はpoly-Si層であり、第一のシリコン含有層２００５と同様の組成である。図３（ｃ）、図７に記載のように、第二のシリコン含有層は、研磨後の第一のシリコン含有層２００５上に形成される。
形成する際は、研磨後の第一のシリコン含有層２００５の膜厚分布を補正するように、第二のシリコン含有層２００６（第二のｐｏｌｙ-Ｓｉ層２００６、または単にｐｏｌｙ-Ｓｉ層２００６、もしくは補正膜とも呼ぶ。）を形成する。より好ましくは、第二のシリコン含有層２００６の表面の高さをウエハ２００の面内で揃えるように第二のシリコン含有層２００６を形成する。ここでいう高さとは、第二のシリコン含有層２００６の表面までの高さを言い、言い換えれば凹構造表面２００２ａから第二のシリコン含有層２００６表面までの距離をいう。
以下に、図７から図１３を用いて本工程を説明する。図７は、第一のｐｏｌｙ-Ｓｉ層２００５が分布Ａとなった場合に、本工程で形成した第二のｐｏｌｙ-Ｓｉ層２００６を説明する図である。図８は膜厚分布Ａと、その補正分布Ａ’を説明する説明図である。図９は、第一のｐｏｌｙ-Ｓｉ層２００５が分布Ｂとなった場合に、本工程で形成した第二のｐｏｌｙ-Ｓｉ層２００６を説明する図である。図１０は膜厚分布Ｂと、その補正分布Ｂ’を説明する説明図である。図１１から図１３は本工程を実現するための基板処理装置を説明する説明図である。
図７において、（Ａ）は第二のｐｏｌｙ-Ｓｉ層２００６を形成した後のウエハ２００を上方から見た図であり、図７（Ｂ）は、図７（Ａ）のα-α’の断面のうち、ウエハ２００中央とその外周を抜粋した図である。
図８（Ａ）は第二のｐｏｌｙ-Ｓｉ層２００６を形成した後のウエハ２００を上方から見た図であり、図８（Ａ）のα-α’の断面のうち、ウエハ２００中央とその外周を抜粋した図である。
ここでは、ウエハ２００中央面の第二のｐｏｌｙ-Ｓｉ層をｐｏｌｙ-Ｓｉ層２００６ａ、外周面を第二のｐｏｌｙ-Ｓｉ層２００６ｂと呼ぶ。
測定器から搬出されたウエハ２００は、図１１に記載の第二のシリコン含有層形成装置である基板処理装置９００に搬入される。
基板処理装置９００は、膜厚測定工程Ｓ１０４で測定したデータに基づいてｐｏｌｙ-Ｓｉ層２００６の膜厚を基板面内において制御する。例えば、上位装置から受信したデータが分布Aを示すデータであれば、図６に記載のように、ウエハ２００外周面のpoly-Si層２００６ｂを厚くし、中央面poly-Si層２００６ａがpoly-Si層２００６ｂよりも薄くなるよう、膜厚を制御する。また、上位装置から受信したデータが分布Bを示すデータであれば、図９に記載のように、ウエハ２００中央面のpoly-Si層２００６ａを厚くし、外周面のpoly-Si層２００６ｂがにpoly-Si層２００６ａよりも薄くなるよう、膜厚を制御する
より好ましくは、凹構造表面２００２ａから見て、第一のpoly-Si層２００５と第二のpoly-Si層２００６とを重ね合わせたpoly−Si層、即ちpoly−S膜の高さを、ウエハ２００の面内で所定の範囲にするよう、第二のpoly-Si層２００７の厚みを制御する。言い換えれば、基板の面内における前記第二のシリコン含有層の高さの分布が所定の範囲内となるよう第二のシリコン含有層の膜厚分布を制御する。即ち、図７、図９に記載のように、ウエハ２００中央面における凹構造表面２００２ａから第二のｐｏｌｙ-Ｓｉ層２００６ａ上端までの高さＨ１ａと、ウエハ２００外周面における凹構造表面２００２ａから第二のｐｏｌｙ-Ｓｉ層２００６ｂの上端までの高さＨ１ｂとを揃えることができる。
次に、ｐｏｌｙ−Ｓｉ層２００６ａ、２００６ｂそれぞれの膜厚を制御可能な、第二のpoly-Si層２００６を形成する基板処理装置９００について、具体的に説明する。
本実施形態に係る処理装置９００について説明する。基板処理装置９００は、図１１に示されているように、枚葉式基板処理装置として構成されている。
図１１に示すとおり、基板処理装置９００は処理容器２０２を備えている。処理容器２０２は、例えば横断面が円形であり扁平な密閉容器として構成されている。また、処理容器２０２は、例えばアルミニウム（Ａｌ）やステンレス（ＳＵＳ）などの金属材料または、石英により構成されている。処理容器２０２内には、基板としてのシリコンウエハ等のウエハ２００を処理する処理空間（処理室）２０１、搬送空間２０３が形成されている。処理容器２０２は、上部容器２０２ａと下部容器２０２ｂで構成される。上部容器２０２ａと下部容器２０２ｂの間には仕切り板２０４が設けられる。上部処理容器２０２ａに囲まれた空間であって、仕切り板２０４よりも上方の空間を処理空間（処理室ともいう）２０１と呼び、下部容器２０２ｂに囲まれた空間であって、仕切り板よりも下方の空間を搬送空間２０３と呼ぶ。
下部容器２０２ｂの側面には、ゲートバルブ２０５に隣接した基板搬入出口２０６が設けられており、ウエハ２００は基板搬入出口２０６を介して図示しない搬送室との間を移動する。下部容器２０２ｂの底部には、リフトピン２０７が複数設けられている。
処理室２０１内には、ウエハ２００を支持する基板支持部２１０が設けられている。基板支持部２１０は、ウエハ２００を載置する載置面２１１と、載置面２１１を表面に持つ基板載置台２１２とを有する。基板載置台２１２の内部には、加熱部としてのヒータ２１３が設けられる。加熱部２１３を設けることにより、基板を加熱させ、基板上に形成される膜の品質を向上させることができる。基板載置台２１２には、リフトピン２０７が貫通する貫通孔２１４が、リフトピン２０７と対応する位置にそれぞれ設けられていても良い。
基板載置台２１２はシャフト２１７によって支持される。シャフト２１７は、処理容器２０２の底部を貫通しており、更には処理容器２０２の外部で昇降機構２１８に接続されている。昇降機構２１８を作動させてシャフト２１７及び基板載置台２１２を昇降させることにより、基板載置面２１１上に載置されるウエハ２００を昇降させることが可能に構成される。なお、シャフト２１７下端部の周囲はベローズ２１９により覆われており、処理室２０１内は気密に保持されている。
基板載置台２１２は、ウエハ２００の搬送時には、基板載置面２１１が基板搬入出口２０６の位置（ウエハ搬送位置）となるように下降し、ウエハ２００の処理時には図１１で示されるように、ウエハ２００が処理室２０１内の処理位置（ウエハ処理位置）まで上昇する。
具体的には、基板載置台２１２をウエハ搬送位置まで下降させた時には、リフトピン２０７の上端部が基板載置面２１１の上面から突出して、リフトピン２０７がウエハ２００を下方から支持するようになっている。また、基板載置台２１２をウエハ処理位置まで上昇させたときには、リフトピン２０７は基板載置面２１１の上面から埋没して、基板載置面２１１がウエハ２００を下方から支持するようになっている。なお、リフトピン２０７は、ウエハ２００と直接触れるため、例えば、石英やアルミナなどの材質で形成することが望ましい。なお、リフトピン２０７に昇降機構を設けて、基板載置台２１２とリフトピン２０７が相対的に動くように構成してもよい。
ヒータ２１３は、ウエハ２００の中心である中心面と、その中心面の外周である外周面をそれぞれ個別に加熱制御可能な構成である。例えば、基板載置面２１１の中心に設けられ、上方から見て周状のセンターゾーンヒータ２１３ａと、同じく周状であり、アウトゾーンヒータ２１３ａの外周に設けられたアウトゾーンヒータ２１３ｂを有する。センターゾーンヒータ２１３ａはウエハ２００の中心面を加熱し、アウトゾーンヒータ２１３ｂはウエハ２００の外周面を加熱する。
センターゾーンヒータ２１３ａ、アウトゾーンヒータ２１３ｂは、それぞれヒータ電力供給線を介してヒータ温度制御部２１５に接続される。ヒータ温度制御部２１５は各ヒータへの電力供給を制御することで、ウエハ２００の中心面、外周面の温度を制御する。
基板載置台２１３には、ウエハ２００の温度を測定する温度測定器２１６ａと温度測定器２１６ｂが内包される。温度測定器２１６ａはセンターゾーンヒータ２１３ａ近傍の温度を測定するよう、基板載置台２１２の中心部に設けられる。温度測定器２１６ｂはアウトゾーンヒータ２１３ｂ近傍の温度を測定するよう、基板載置台２１２の外周部に設けられる。温度測定器２１６ａ、温度測定器２１６ｂは温度情報受信部２１６ｃに接続される。各温度測定器で測定した温度は、温度情報受信部２１６ｃに送信される。温度情報受信部２１６ｃは受信した温度情報を後述するコントローラ２６０に温度情報を送信する。コントローラ２６０は受信した温度情報や後述するエッチング情報に基づきヒータ温度を制御する。なお、温度測定器２１６ａ、温度測定器２１６ｂ、温度情報受信部２１６ｃをまとめて温度検出部２１６とする。
（排気系）
処理室２０１（上部容器２０２ａ）の内壁上面には、処理室２０１の雰囲気を排気する排気口２２１が設けられている。排気口２２１には第一排気管としての排気管２２４が接続されており、排気管２２４には、処理室２０１内を所定の圧力に制御するＡＰＣ（Ａｕｔｏ Ｐｒｅｓｓｕｒｅ Ｃｏｎｔｒｏｌｌｅｒ）等の圧力調整器２２２、真空ポンプ２２３が順に直列に接続されている。主に、排気口２２１、排気管２２４、圧力調整器２２２により、第一の排気部（排気ライン）が構成される。なお、真空ポンプ２２３を第一の排気部に含めるように構成しても良い。
（バッファ室）
処理室２０１の上方には、バッファ室２３２が設けられている。バッファ室２３２は、側壁２３２ａ、天井２３２ｂにより構成されている。バッファ室２３２は、シャワーヘッド２３４を内包する。バッファ室２３２の内壁とシャワーヘッド２３４との間には、ガス供給経路２３５が構成される。即ち、ガス供給経路２３５はシャワーヘッド２３４の外壁２３４ｂを囲むように設けられる。
シャワーヘッド２３４と処理室２０１を区画する壁には、分散板２３４aが設けられる。分散板２３４は例えば円盤状に構成される。処理室２０１側から見ると、図１２のようにガス供給経路２３５はシャワーヘッド側壁２３４ｂと側壁２３２ａの間であって、分散板２３４の水平方向周囲に設けられた構造となる。
バッファ室２３２の天井２３２ｂには、ガス供給孔２３２ｃが設けられている。ガス供給孔２３２ｃには、ガス供給管２４１ａが接続される。バッファ室２３２の天井には、更に貫通孔２３２ｄが設けられる。シャワーヘッド２３４の天井には、貫通孔２３２ｄを貫通するガス供給管２４２ａが接続される。
ガス供給管２４２ａから供給されたガスは、シャワーヘッド２３４を介して処理室２０１に供給される。ガス供給管２４１ａから供給されたガスはガス供給経路２３５を介して処理室２０１に供給される。
シャワーヘッド２３４から供給されたガスはウエハ２００の中心部分に供給される。ガス供給経路２３５から供給されたガスはウエハ２００のエッジ部分に供給される。ウエハ２００のエッジ部分とは、前述のウエハ２００中心部分に対して、その外周面を言う。
シャワーヘッド２３４は、例えば、石英、アルミナ、ステンレス、アルミなどの材料で構成される。
（供給系）
ガス供給管２４１ａには、上流から合流管２４０ｂ、マスフローコントローラ２４１ｂ、バルブ２４１ｃが設けられる。マスフローコントローラ２４１ｂ、バルブ２４１ｃによって、ガス供給管２４１ａを通過するガスの流量が制御される。ガス供給管２４２ａには、上流から合流管２４０ｂ、マスフローコントローラ２４２ｂ、バルブ２４２ｃが設けられる。マスフローコントローラ２４２ｂ、バルブ２４２ｃによって、ガス供給管２４２ａを通過するガスの流量が制御される。合流管２４０ｂの上流には処理ガスのガス源２４０ａが設けられる。処理ガスは、シリコン含有ガスである。例えばジシラン（Si２H６）が用いられる。
好ましくは、バルブ２４１ｃの下流側に、不活性ガスを供給するための第一の不活性ガス供給管２４３ａが接続される。不活性ガス供給管２４３ａには、上流から不活性ガス源２４３ｂ、マスフローコントローラ２４３ｃ、バルブ２４３ｄが設けられる。不活性ガスは例えば窒素（He）ガスが用いられる。不活性ガスは、ガス供給管２４１ａを流れる処理ガスに添加され、希釈ガスとして使用される。マスフローコントローラ２４３ｃ、バルブ２４３ｄを制御することで、ガス供給経路２３５をを介して処理室２０１に供給されるガスの濃度や流量を、より最適にチューニングすることができる。
好ましくは、バルブ２４２ｃの下流側に、不活性ガスを供給するための第二の不活性ガス供給管２４５ａが設けられる。不活性ガス供給管２４５ａには、上流から不活性ガス源２４５ｂ、マスフローコントローラ２４５ｃ、バルブ２４５ｄが設けられる。不活性ガスは例えば窒素（Ｎ２）ガスが用いられる。不活性ガスは、ガス供給管２４２ａを流れる処理ガスの希釈ガスとして使用される。マスフローコントローラ２４５ｃ、バルブ２４５ｄを制御することで、シャワーヘッド２３４を介して処理室２０１に供給されるガスの濃度や流量をより最適にチューニングすることができる。不活性ガスは例えばヘリウム（Ｈｅ）ガスが用いられる。
ガス供給管２４１ａ、マスフローコントローラ２４１ｂ、バルブ２４１ｃをまとめて第一ガス供給部と呼ぶ。また、不活性ガス供給管２４３ａ、マスフローコントローラ２４３ｃ、バルブ２４３ｄをまとめて第一不活性ガス供給部と呼ぶ。第一ガス供給部に第一不活性ガス供給部を含めても良い。更には、第一ガス供給部に、合流管２４０ｂ、ガス源２４０ａ、ガス源２４３ｂを含めても良い。
ガス供給管２４２ａ、マスフローコントローラ２４２ｂ、バルブ２４２ｃをまとめて第二ガス供給部と呼ぶ。また、不活性ガス供給管２４５ａ、マスフローコントローラ２４５ｃ、バルブ２４５ｄをまとめて第二不活性ガス供給部と呼ぶ。第二ガス供給部に第二不活性ガス供給部を含めても良い。更には、第二ガス供給部に、合流管２４０ｂ、ガス源２４０ａ、ガス源２４５ｂを含めても良い。
また、第一ガス供給部、第二ガス供給部、第一不活性ガス供給部、第二不活性ガス供給部をまとめてガス供給部と呼んでも良い。この場合、ガス源２４０ａ、合流管２４０ｂをガス供給部に含めても良い。
以上のように、第一ガス供給部及び第二ガス供給部それぞれにマスフローコントローラ、バルブを設けているので、個別にガスの量を制御することができる。また、第一の不活性ガス供給部、第二の不活性ガス供給部のそれぞれにマスフローコントローラ、バルブを設けているので、個別にガスの濃度を制御することができる。
（制御部）
基板処理装置９００は、基板処理装置９００の各部の動作を制御するコントローラ２６０を有している。
コントローラ２６０の概略を図１３に示す。制御部（制御手段）であるコントローラ２６０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２６０ａ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２６０ｂ、記憶装置２６０ｃ、Ｉ／Ｏポート２６０ｄを備えたコンピュータとして構成されている。ＲＡＭ２６０ｂ、記憶装置２６０ｃ、Ｉ／Ｏポート２６０ｄは、内部バス２６０ｅを介して、ＣＰＵ２６０ａとデータ交換可能なように構成されている。コントローラ２６０には、例えばタッチパネル等として構成された入出力装置２６１や、外部記憶装置２６２が接続可能に構成されている。更に、上位装置２７０にネットワークを介して接続される受信部２６３が設けられる。受信部２６０は、上位装置から他の装置の情報を受信することが可能である。
記憶装置２６０ｃは、例えばフラッシュメモリ、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）等で構成されている。記憶装置２６０ｃ内には、基板処理装置の動作を制御する制御プログラムや、後述する基板処理の手順や条件などが記載されたプログラムレシピ等が読み出し可能に格納されている。なお、プロセスレシピは、後述する基板処理工程における各手順をコントローラ２６０に実行させ、所定の結果を得ることが出来るように組み合わされたものであり、プログラムとして機能する。以下、このプログラムレシピや制御プログラム等を総称して、単にプログラムともいう。なお、本明細書においてプログラムという言葉を用いた場合は、プログラムレシピ単体のみを含む場合、制御プログラム単体のみを含む場合、または、その両方を含む場合がある。また、ＲＡＭ２６０ｂは、ＣＰＵ２６０ａによって読み出されたプログラムやデータ等が一時的に保持されるメモリ領域（ワークエリア）として構成されている。
Ｉ／Ｏポート２６０ｄは、ゲートバルブ２０５、昇降機構２１８、ヒータ２１３、圧力調整器２２２、真空ポンプ２２３等に接続されている。また、ＭＦＣ２４１ｂ，２４２ｂ、２４３ｃ、２４５ｃ、バルブ２４１ｃ，２４２ｃ、２４３ｄ、２４５ｄ等にも接続されていても良い。
ＣＰＵ２６０ａは、記憶装置２６０ｃからの制御プログラムを読み出して実行すると共に、入出力装置２６１からの操作コマンドの入力等に応じて記憶装置２６０ｃからプロセスレシピを読み出すように構成されている。そして、ＣＰＵ２６０ａは、読み出されたプロセスレシピの内容に沿うように、ゲートバルブ２０５の開閉動作、昇降機構２１８の昇降動作、ヒータ２１３への電力供給動作、圧力調整器２２２の圧力調整動作、真空ポンプ２２３のオンオフ制御、マスフローコントローラの流量調整動作、バルブ等を制御可能に構成されている。
なお、コントローラ２６０は、専用のコンピュータとして構成されている場合に限らず、汎用のコンピュータとして構成されていても良い。例えば、上述のプログラムを格納した外部記憶装置（例えば、磁気テープ、フレキシブルディスクやハードディスク等の磁気ディスク、ＣＤやＤＶＤ等の光ディスク、ＭＯなどの光磁気ディスク、ＵＳＢメモリやメモリカード等の半導体メモリ）２６２を用意し、係る外部記憶装置２６２を用いて汎用のコンピュータにプログラムをインストールすること等により、本実施形態に係るコントローラ２６０を構成することができる。なお、コンピュータにプログラムを供給するための手段は、外部記憶装置２６２を介して供給する場合に限らない。例えば、インターネットや専用回線等の通信手段を用い、外部記憶装置２６２を介さずにプログラムを供給するようにしても良い。なお、記憶装置２６０ｃや外部記憶装置２６２は、コンピュータ読み取り可能な記録媒体として構成される。以下、これらを総称して、単に記録媒体ともいう。なお、本明細書において、記録媒体という言葉を用いた場合は、記憶装置２６０ｃ単体のみを含む場合、外部記憶装置２６２単体のみを含む場合、または、その両方を含む場合が有る。
続いて、基板処理装置９００を用いた膜の形成方法について説明する。
膜厚測定工程Ｓ１０４の後、測定されたウエハ２００は基板処理装置９００に搬入される。なお、以下の説明において、基板処理装置を構成する各部の動作はコントローラ２６０により制御される。
（基板搬入工程）
膜厚測定工程Ｓ１０５で第一のｐｏｌｙ-Ｓｉ層２００５が測定されたら、ウエハ２００を基板処理装置９００に搬入させる。具体的には、基板支持部２１０を昇降機構２１８によって下降させ、リフトピン２０７が貫通孔２１４から基板支持部２１０の上面側に突出させた状態にする。また、処理室２０１内を所定の圧力に調圧した後、ゲートバルブ２０５を開放し、ゲートバルブ２０５からリフトピン２０７上にウエハ２００を載置させる。ウエハ２００をリフトピン２０７上に載置させた後、昇降２１８によって基板支持部２１０を所定の位置まで上昇させることによって、ウエハ２００が、リフトピン２０７から基板支持部２１０へ載置されるようになる。
（減圧・昇温工程）
続いて、処理室２０１内が所定の圧力（真空度）となるように、排気管２２４を介して処理室２０１内を排気する。この際、圧力センサが測定した圧力値に基づき、圧力調整器２２２としてのＡＰＣバルブの弁の開度をフィードバック制御する。また、温度センサ２１６が検出した温度値に基づき、処理室２０１内が所定の温度となるようにヒータ２１３への通電量をフィードバック制御する。具体的には、基板支持部２１０をヒータ２１３により予め加熱しておき、ウエハ２００又は基板支持部２１０の温度変化が無くなってから所定時間置く。この間、処理室２０１内に残留している水分あるいは部材からの脱ガス等が有る場合は、真空排気や不活性ガス供給によるパージによって除去しても良い。これで成膜プロセス前の準備が完了することになる。なお、処理室２０１内を所定の圧力に排気する際に、一度、到達可能な真空度まで真空排気しても良い。
ウエハ２００が基板支持部２１０に載置され、処理室２０１内の雰囲気が安定した後、マスフローコントローラ２４１ｂ、マスフローコントローラ２４２ｂを稼働させると共に、バルブ２４１ｃ、バルブ２４２ｃの開度を調整する。このとき、マスフローコントローラ２４３ｃ、マスフローコントローラ２４５ｃを稼働させると共に、バルブ２４３ｄ、バルブ２４５ｄの開度を調整しても良い。
（ガス供給工程）
ガス供給工程では、第一ガス供給部からガス供給経路２３５を介してウエハ２００の外周面にガスを供給する。それと並行して、第二ガス供給部からバッファ室２３４を介してウエハ２００の中央面にガスを供給する。
ガスを供給する際は、上位装置２７０から受信したｐｏｌｙ-Ｓｉ層２００５の膜厚測定データに応じて、第一ガス供給部、第二ガス供給部を制御し、ウエハ２００に供給するガスの量（もしくは濃度）と外周面に供給するガスの量（もしくは濃度）をそれぞれ制御する。より好ましくは、上位装置２７０から受信した測定データに応じて、アウターゾーンヒータ２１３ａとアウターゾーンヒータ２１３ｂを制御して、ウエハ２００の面内の温度勾配を制御する。
処理室内に供給されたガスは処理室内で分解され、第一のｐｏｌｙ-Ｓｉ層２００５上に第二のｐｏｌｙ-Ｓｉ層２００６を形成する。
所定の時間経過後、バルブ２４１ｃ、バルブ２４２ｃ、バルブ２４３ｄ、バルブ２４５ｄを閉じて、各ガスの供給を停止する。
このときのヒータ２１３の温度は、ウエハ２００への２００〜７５０℃、好ましくは３００〜６００℃、より好ましくは３００〜５５０℃の範囲内の所定の温度となるように設定する。不活性ガスとしては、Ｈｅガスの他、膜に悪影響の無いガスであれば良く、例えばＡｒ，N2、Ｎｅ，Ｘｅ等の希ガスを用いても良い。
（基板搬出工程）
成膜工程が終わった後、基板支持部２１０を昇降機構２１８によって下降させ、リフトピン２０７が貫通孔２１４から基板支持部２１０の上面側に突出させた状態にする。また、処理室２０１内を所定の圧力に調圧した後、ゲートバルブ２０５を解放し、ウエハ２００をリフトピン２０７上からゲートバルブ２０５外へ搬送する。
続いて、本装置を用いて第二のｐｏｌｙ-Ｓｉ層２００６の膜厚を制御する方法を説明する。
前述のように、ＣＭＰ工程Ｓ１０３終了後、第一のｐｏｌｙ-Ｓｉ膜２００５は、ウエハ２００の中央面と外周面とで膜厚が異なってしまう。測定工程Ｓ１０４ではその膜厚分布を測定する。測定結果は上位装置２７０を通して、ＲＡＭ２６０ｂに格納される。格納されたデータは記憶装置２６０ｃ内のレシピと比較され、そのレシピに基づいた装置制御が成される。
次に、ＲＡＭ２６０ｂに格納されたデータが分布Ａである場合を説明する。分布Ａの場合とは、図６に記載のように、ｐｏｌｙ-Ｓｉ層２００５ａがｐｏｌｙ-Ｓｉ層２００５ｂよりも厚い場合を言う。
分布Ａの場合、本工程では、ウエハ２００外周面に形成するｐｏｌｙ-Ｓｉ層２００６ｂの膜厚を大きくし、ウエハ２００中央面のｐｏｌｙ-Ｓｉ層２００６ａの膜厚を、ｐｏｌｙ-Ｓｉ層２００６ｂよりも小さくするよう制御する。具体的には、ガスを供給する際、第一ガス供給部は第二ガス供給部よりも多くのガスを供給するよう制御する。このようにすることで、本半導体装置におけるｐｏｌｙ-Ｓｉ層の高さ、即ちｐｏｌｙ-Ｓｉ層２００５にｐｏｌｙ-Ｓｉ層２００６を重ねたpoly−Si膜の膜厚を、図８に記載のターゲット膜厚分布Ａ’のように補正することができる。
このとき第一ガス供給部は、マスフローコントローラ２４１ｂを制御すると共に、バルブ２４１ｃの開度を制御し、ガス供給経路２３５から処理室２０１に供給するガスの量を制御する。更に、第二ガス供給部はマスフローコントローラ２４２ｂを制御すると共に、バルブ２４２ｃの開度を制御し、シャワーヘッド２３４から処理室２０１に供給するガスの量を制御する。ウエハ２００表面における単位面積当たりの処理ガス（シリコン含有ガス）の暴露量は、ガス供給経路２３５から供給される処理ガスの暴露量が、シャワーヘッドから供給される処理ガスの暴露量よりも多くなるよう制御される。
シャワーヘッド２３４を介して供給された処理ガスは、ウエハ２００の中央面に形成されたｐｏｌｙ-Ｓｉ層２００５a上に供給される。供給されたガスは、図７に記載のように、poly−Si層２００５ａ上にpoly−Si層２００６ａを形成する。
ガス供給経路２３５を介して供給された処理ガスはウエハ２００の外周面に形成されたｐｏｌｙ-Ｓｉ層２００５ｂ上に供給される。供給されたガスは、図７に記載のように、ｐｏｌｙ-Ｓｉ層２００５ｂ上にｐｏｌｙ-Ｓｉ層２００６ｂを形成する。
前述のように、ウエハ２００表面における単位面積当たりの処理ガスの暴露量は、ｐｏｌｙ-Ｓｉ層２００５ｂ上がｐｏｌｙ-Ｓｉ層２００５ａ上よりも多くなるので、ｐｏｌｙ-Ｓｉ層２００６ｂの膜厚をｐｏｌｙ-Ｓｉ層２００６ａよりも大きくすることが可能となる。
このとき、図７に記載のように、ｐｏｌｙ-Ｓｉ層２００５ｂにｐｏｌｙ-Ｓｉ層２００６ｂを重ねた厚さＨ１ｂと、ｐｏｌｙ-Ｓｉ層２００５ａにｐｏｌｙ-Ｓｉ層２００６ａを重ねた厚さＨ１ａとが実質的に等しくなるよう、ｐｏｌｙ-Ｓｉ層２００６の厚みを制御する。より好ましくは、前記基板表面から前記第二のシリコン含有層の上端までの距離が所定範囲内となるよう制御する。またより好ましくは、前記基板の面内における前記ｐｏｌｙ-Ｓｉ層２００６の高さ（ｐｏｌｙ-Ｓｉ層２００６の上端）の分布が所定の範囲内となるようｐｏｌｙ-Ｓｉ層２００６の膜厚分布を制御する。
また、別の方法として、ガス供給管２４１ａとガス供給管２４２ａの処理ガスの供給量を同じとし、替わりにガス供給管２４１ａとガス供給管２４２ａそれぞれのシリコン含有ガスの濃度を制御しても良い。処理ガスの濃度を制御する際は、第一不活性ガス供給部を制御することで、ガス供給管２４１ａを通過する処理ガスの濃度を制御する。更に、第二不活性ガス供給部を制御することで、ガス供給管２４２ａを通過する処理ガスの濃度を制御する。分布Ａの場合、ガス供給管２４１ａを通過する処理ガスの濃度を高くすると共に、ガス供給管２４２ａを通過する処理ガスの濃度を、ガス供給管２４１ａを通過するガスの濃度よりも低くする。
このようにすることで、ウエハ２００表面における単位面積当たりの処理含有ガスの暴露量に関し、ガス供給経路２３５から供給されるガス量が、シャワーヘッド２３４から供給されるガス量よりも多くなるよう、より緻密に制御できる。このように制御することで、より確実にpoly−Si層２００６ｂの膜厚をpoly−Si層２００６ａよりも大きくすることが可能となる。
より好ましくは、ガス供給管２４１ａとガス供給管２４２ａの処理ガスの供給量を異ならせると共に、濃度を異ならせても良い。このような制御をすることで、単位面積当たりの処理ガスの暴露量をより大きい差分で供給することができる。即ち、ｐｏｌｙ-Ｓｉ層２００６aとｐｏｌｙ-Ｓｉ層２００６ｂとでより大きい膜厚差とすることができる。従って、ＣＭＰ工程Ｓ１０３でｐｏｌｙ-Ｓｉ層２００５ａとｐｏｌｙ-Ｓｉ層２００５ｂの高さの差が大きくなってしまったとしても、高さを揃えることが可能となる。
更に、より好ましくは、上記のように処理ガスを制御することと並行して、センターゾーンヒータ２１３ａとアウトゾーンヒータ２１３ｂを制御しても良い。形成される膜厚は温度に比例するので、分布Ａの場合、アウターゾーンヒータ２１３ｂの温度をセンターゾーンヒータ２１３ａよりも高くする。例えばジシランのような、温度条件が膜生成効率に大きく寄与するガスを用いてｐｏｌｙ-Ｓｉ層２００６を形成する場合に有効である。
このように、処理ガス供給量（濃度）と温度を並行して制御することで、より緻密な制御が可能となる。
分布Ｂの場合、本工程では、ウエハ２００中央面に形成するｐｏｌｙ-Ｓｉ層２００６ａの膜厚を大きくし、ウエハ２００外周面のｐｏｌｙ-Ｓｉ層２００６ｂの膜厚を、ｐｏｌｙ-Ｓｉ２００６ａよりも小さくするよう制御する。具体的には、ガスを供給する際、第二ガス供給部は第一ガス供給部よりも多くの処理ガスを供給するよう制御する。このようにすることで、本半導体装置におけるｐｏｌｙ-Ｓｉ層の高さ、即ちｐｏｌｙ-Ｓｉ層２００５にｐｏｌｙ-Ｓｉ層２００６を重ねたpoly−Si膜の膜厚を、図１０に記載のターゲット膜厚分布Ｂ’のように補正することができる。
このとき第一ガス供給部は、マスフローコントローラ２４１ｂを制御すると共に、バルブ２４１ｃの開度を制御し、ガス供給経路２３５から処理室２０１に供給するガスの量を制御する。更に、第二ガス供給部はマスフローコントローラ２４２ｂを制御すると共に、バルブ２４２ｃの開度を制御し、シャワーヘッド２３４から処理室２０１に供給するガスの量を制御する。ウエハ２００表面における単位面積当たりの処理ガス（シリコン含有ガス）の暴露量は、シャワーヘッド２３４から供給される処理ガスの暴露量が、ガス供給経路２３５から供給される処理ガスの暴露量よりも多くなるよう制御される。
シャワーヘッド２３４を介して供給された処理ガスは、ウエハ２００の中央面に形成されたｐｏｌｙ-Ｓｉ層２００５a上に供給される。供給されたガスは、図９に記載のように、poly−Si層２００５ａ上にpoly−Si層２００６ａを形成する。
ガス供給経路２３５を介して供給された処理ガスはウエハ２００の外周面に形成されたｐｏｌｙ-Ｓｉ層２００５ｂ上に供給される。供給されたガスは、図９に記載のように、ｐｏｌｙ-Ｓｉ層２００５ｂ上にｐｏｌｙ-Ｓｉ層２００６ｂを形成する。
前述のように、ウエハ２００表面における単位面積当たりの処理ガスの暴露量は、ｐｏｌｙ-Ｓｉ層２００５ａ上がｐｏｌｙ-Ｓｉ層２００５ｂ上よりも多くなるので、ｐｏｌｙ-Ｓｉ層２００６ａの膜厚をｐｏｌｙ-Ｓｉ層２００６ｂよりも大きくすることが可能となる。
このとき、図９に記載のように、ｐｏｌｙ-Ｓｉ層２００５ｂにｐｏｌｙ-Ｓｉ層２００６ｂを重ねた厚さＨ１ｂと、ｐｏｌｙ-Ｓｉ層２００５ａにｐｏｌｙ-Ｓｉ層２００６ａを重ねた厚さＨ１ａとが実質的に等しくなるよう、ｐｏｌｙ-Ｓｉ層２００６の厚みを制御する。より好ましくは、前記基板表面から前記第二のシリコン含有層の上端までの距離が所定範囲内となるよう制御する。またより好ましくは、前記基板の面内における前記ｐｏｌｙ-Ｓｉ層２００６の高さ（ｐｏｌｙ-Ｓｉ層２００６の上端）の分布が所定の範囲内となるようｐｏｌｙ-Ｓｉ層２００６の膜厚分布を制御する。
また、別の方法として、ガス供給管２４１ａとガス供給管２４２ａの処理ガスの供給量を同じとし、替わりにガス供給管２４１ａとガス供給管２４２ａそれぞれのシリコン含有ガスの濃度を制御しても良い。処理ガスの濃度を制御する際は、第一不活性ガス供給部を制御することで、ガス供給管２４１ａを通過する処理ガスの濃度を制御する。更に、第二不活性ガス供給部を制御することで、ガス供給管２４２ａを通過する処理ガスの濃度を制御する。分布Ｂの場合、ガス供給管２４２ａを通過する処理ガスの濃度を高くすると共に、ガス供給管２４１ａを通過する処理ガスの濃度を、ガス供給管２４２ａを通過するガスの濃度よりも小さくする。
このようにすることで、ウエハ２００表面における単位面積当たりの処理含有ガスの暴露量に関し、シャワーヘッド２３４から供給されるガス量が、ガス供給経路２３５から供給されるガス量よりも多くなるよう、より緻密に制御できる。このように制御することで、より確実にpoly−Si層２００６ａの膜厚をpoly−Si層２００６ｂよりも大きくすることが可能となる。
より好ましくは、ガス供給管２４１ａとガス供給管２４２ａの処理ガスの供給量を異ならせると共に、濃度を異ならせても良い。このような制御をすることで、単位面積当たりの処理ガスの暴露量をより大きい差分で供給することができる。即ち、ｐｏｌｙ-Ｓｉ層２００６aとｐｏｌｙ-Ｓｉ層２００６ｂとでより大きい膜厚差とすることができる。従って、ＣＭＰ工程Ｓ１０３でｐｏｌｙ-Ｓｉ層２００５ａとｐｏｌｙ-Ｓｉ層２００５ｂの高さの差が大きくなってしまったとしても、高さを揃えることが可能となる。
更に、より好ましくは、上記のようにガスを制御することと並行して、センターゾーンヒータ２１３ａとアウトゾーンヒータ２１３ｂを制御しても良い。形成される膜厚は温度に比例するので、分布Ｂの場合、センターゾーンヒータ２１３ａの温度をアウターゾーンヒータ２１３ｂよりも高くする。例えばジシランのような、温度条件が膜生成効率に大きく寄与するガスを用いてｐｏｌｙ-Ｓｉ層２００６を形成する場合に有効である。
このように、処理ガス供給量（濃度）と温度を並行して制御すると、より緻密な膜厚制御が可能となる。
（膜厚測定工程S１０６）
続いて、膜厚測定工程１０６について説明する。膜厚測定工程S１０６では、第一のpoly-Si層２００５と第二のpoly-Si層２００６を重ね合わせた層の高さを測定する。具体的には、重ね合わせた層の高さが揃っているか否か、つまりｐｏｌｙ-Ｓｉ層の膜厚がターゲットの膜厚分布のように補正されているか否かを確認する。ここで「高さが揃う」とは、完全に高さが一致しているものに限らず、高さに差があっても良い。例えば、高さの差は、後の露光工程やエッチング工程で影響の無い範囲であれば良い。
ウエハ２００の面内おける高さの分布が所定範囲内であれば窒化膜形成工程Ｓ１０７に移行する。なお、膜厚分布が所定の分布になることが予めわかっている場合には、膜厚測定工程Ｓ１０６は省略しても良い。
（窒化膜形成工程Ｓ１０７）
続いて、窒化膜形成工程１０７を説明する。
膜厚測定後、ウエハ２００を窒化膜形成装置に搬入する。窒化膜形成装置は、一般的な枚葉装置であるため説明を省略する。
本工程では、図１４のように、第二のpoly-Si層２００６上にシリコン窒化膜２００７を形成する。このシリコン窒化膜は、後述するエッチング工程におけるハードマスクの役割を有する。なお、図１４では分布Ａを例にしているが、それに限るものではなく、分布Ｂにおいても同様であることは言うまでもない。
窒化膜形成装置では処理室内にシリコン含有ガスと窒素含有ガスを供給し、ウエハ２００上にシリコン窒化膜２００７を形成する。シリコン含有ガスは例えばジシラン（ＳｉＨ４）であり、窒素含有ガスは例えばアンモニア（ＮＨ３）である。
シリコン窒化膜２００７は、第二のpoly-Si層形成工程で高さが揃えられたpoly-Si膜上に形成されるので、シリコン窒化膜の高さも基板面内で所定の範囲の高さ分布となる。即ち、ウエハ２００の面内において、凹状表面２００２ａから窒化膜２００７表面までの距離は、ウエハ２００の面内所定の範囲内となる。
（膜厚測定工程S１０８）
続いて、膜厚測定工程１０８について説明する。膜厚測定工程S１０８では、第一のpoly-Si層２００５と第二のpoly-Si層２００６、シリコン窒化膜２００７を重ね合わせた層の高さを測定する。高さが所定範囲内であればパターニング工程Ｓ１０９に移行する。ここで「高さが所定範囲内」とは、完全に高さが一致しているものに限らず、高さに差があっても良い。例えば、高さの差は、後の工程であるエッチング工程や金属膜形成工程で影響の無い範囲であれば良い。なお、第一のｐｏｌｙ−Ｓｉ層と第二ｐｏｌｙ−Ｓｉ層、シリコン窒化膜を重ね合わせた層の高さが予め所定値になっていることが分かっている場合には、膜厚測定工程Ｓ１０８を省略しても良い。
（パターニング工程Ｓ１０９）
続いて、図１５、図１６を用いてパターニング工程Ｓ１０９を説明する。図１５は露光工程のウエハ２００を説明した説明図である。図１６は、エッチング工程後のウエハ２００を説明した説明図である。
以下に具体的な内容を説明する。
シリコン窒化膜形成後、シリコン窒化膜上にレジスト膜２００８を塗布する。その後ランプ５０１から光を発して露光工程を行う。露光工程ではマスク５０２を介してレジスト２００８上に光５０３を照射し、レジスト２００８の一部を変質させる。ここでは、変質したレジスト膜をレジスト２００８ａと呼び、変質していないレジスト膜をレジスト２００８ｂと呼ぶ。
前述のように、凹状表面２００２ａから窒化膜２００７の表面までの高さは、基板面内で所定の範囲内である。従って、凹状表面２００２ａからレジスト２００８の表面までの高さを揃えることができる。露光工程においては光がレジストまで到達する距離、即ち光５０３の移動距離がウエハ２００の面内において等しくなる。従って焦点深度の面内分布を等しくすることができる。
焦点深度を等しくすることができるため、図１５のようにレジスト膜２００８ａの幅を、基板面内において一定にすることができる。従って、パターン幅のばらつきをなくすことができる。
続いて、図１６を用いてエッチング処理後のウエハ２００の状態を説明する。前述のようにレジスト膜２００８ａの幅が一定であるので、ウエハ２００の面内におけるエッチング条件を一定にすることが可能となる。従って、ウエハ２００の中央面や外周面において、エッチングガスを均一に供給でき、エッチング後のｐｏｌｙ-Ｓｉ層（以下ピラーと呼ぶ）の幅βを一定にすることができる。幅βがウエハ２００の面内で一定となるので、ゲート電極の特性を基板面内で一定とすることができ、歩留まりを向上させることができる。
次に、図１７、図１８を用いて比較例を説明する。比較例は、第二のシリコン含有層形成工程Ｓ１０５を実施しない場合である。したがってウエハ２００の中央面とその外周面とで高さが異なる。
まず、図１７を用いて第一の比較例を説明する。図１７は図１５と比較した図である。図１７の場合、ｐｏｌｙ-Ｓｉ層の高さがウエハ２００中央面と外周面とで異なるため、光５０３の距離がウエハ２００中央面とウエハ２００外周面とで異なってしまう。従って、焦点距離が中央面と外周面とで異なり、その結果レジスト膜２００８ａの幅が基板面内で異なってしまう。このようなレジスト膜２００８で処理を進めると、エッチング工程後のピラーの幅が異なってしまうので、特性にばらつきが起きる。
これに対して、本実施形態は第二のシリコン含有層形成工程Ｓ１０５を行うので、ウエハ面内においてピラーの幅を一定とすることができる。従って、比較例に比べ、均一な特性の半導体装置を形成でき、歩留まりの向上に著しく貢献することができる。
次に、図１８を用いて第二の比較例を説明する。図１８は図１６と比較した図である。図１８は、仮にウエハ２００中央面とウエハ２００外周面とでレジスト膜２００８ａの幅にばらつきがなかった場合の説明図である。即ち、レジスト膜２００８ａ間の空隙（レジスト２００８ａを除去した箇所）の幅にばらつきがない場合を言う。
レジスト２００８ｂを除去した後、エッチング工程を行う。エッチング工程では、ｐｏｌｙ-Ｓｉ膜を除去するが、ウエハ２００中央面とウエハ２００外周面とではｐｏｌｙ-Ｓｉ膜の高さが異なる。従って、例えば中央面の高さのエッチング量に応じてエッチング時間を設定した場合、中央面では所望の量をエッチングできるが、外周面ではエッチング対象物が残存してしまう。一方、外周の高さのエッチング量に応じて中央面をエッチングした場合、外周面では所望の量をエッチングができるが、中央面ではピラーの側壁や絶縁膜２００４、素子分離膜２００３をエッチングしてしまう。
ピラーの側壁がエッチングされると、ピラーのｐｏｌｙ-Ｓｉ膜間の距離Γがウエハ２００中央面と外周面で異なってしまう。つまり、ピラーのｐｏｌｙ-Ｓｉの幅βが、ウエハ２００中央面と外周面で異なってしまう。
電極の特性は幅βの影響を受けやすいので、幅βにばらつきがあると、形成される電極の特性にもばらつきが起きる。従って、幅βのばらつきは歩留まりの低下につながってしまう。
これに対し、本実施形態では、ｐｏｌｙ-Ｓｉ膜の高さを揃えることで、ウエハ２００の中央面と外周面においても、ピラーの幅を揃えることが可能となる。従って、歩留まりを向上させることができる。
尚、本実施形態では、ゲート絶縁膜形成工程Ｓ１０１からパターニング工程Ｓ１０９までを個別の装置で実施するよう説明したが、それに限らず、図１９のように一つのシステムとして実施しても良い。ここでは、システム６００として、システムをコントロールする上位装置６０１を有する。基板を処理する基板処理装置や基板処理システムとして、ゲート絶縁膜形成工程Ｓ１０１を実施する絶縁膜形成装置６０２、第一のシリコン含有層形成工程Ｓ１０２を実施する基板処理装置６０３、ＣＭＰ工程Ｓ１０３を実施する研磨装置６０４（本実施形態の研磨装置４００に相当）、膜厚測定工程Ｓ１０４を実施する膜厚測定装置６０５、第二のシリコン含有層形成工程Ｓ１０５を実施する基板処理装置６０６（本実施形態の基板処理装置９００に相当）、膜厚測定工程Ｓ１０６を実施する膜厚測定装置６０７、窒化膜形成工程Ｓ１０７を実施する窒化膜形成装置６０８、膜厚測定工程Ｓ１０８を実施する測定装置６０９、パターニングＳ１０９を実施するパターニングシステムＳ６１０を有する。更には、各装置やシステム間で情報をやりとりするためのネットワーク６１１を有する。
システム６００が有する装置は適宜選択可能であり、機能が冗長する装置であれば一つの装置に集約しても良い。更には、本システム６００内で管理せずに、他のシステムで管理しても良い。この場合、より上位のネットワーク６１２を介して他のシステムと情報伝達を行うようにしても良い。
上位装置６０１は、各基板処理装置や基板処理システムの情報伝達を制御するコントローラ６００１を有している。
制御部（制御手段）であるコントローラ６００１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）６００１ａ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）６００１ｂ、記憶装置６００１ｃ、Ｉ／Ｏポート６００１ｄを備えたコンピュータとして構成されている。ＲＡＭ６００１ｂ、記憶装置６００１ｃ、Ｉ／Ｏポート６００１ｄは、内部バスを介して、ＣＰＵ６００１ａとデータ交換可能なように構成されている。コントローラ６０１には、例えばタッチパネル等として構成された入出力装置６００２や、外部記憶装置６００３が接続可能に構成されている。更に、他の装置やシステとネットワークを介して情報を送受信する送受信部６００４が設けられる。
記憶装置６００１ｃは、例えばフラッシュメモリ、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）等で構成されている。記憶装置６００１ｃ内には、基板処理装置に動作命令するためのプログラム等が読み出し可能に格納されている。また、ＲＡＭ６００１ｂは、ＣＰＵ６００１ａによって読み出されたプログラムやデータ等が一時的に保持されるメモリ領域（ワークエリア）として構成されている。
ＣＰＵ６００１ａは、記憶装置６００１ｃからの制御プログラムを読み出して実行すると共に、入出力装置６００２からの操作コマンドの入力等に応じて記憶装置６００１ｃからプログラムを読み出すように構成されている。そして、ＣＰＵ６００１ａは、読み出されたプログラムの内容に沿うように各装置の情報伝達動作を制御可能に構成されている。
なお、コントローラ６００１は、専用のコンピュータとして構成されている場合に限らず、汎用のコンピュータとして構成されていても良い。例えば、上述のプログラムを格納した外部記憶装置（例えば、磁気テープ、フレキシブルディスクやハードディスク等の磁気ディスク、ＣＤやＤＶＤ等の光ディスク、ＭＯなどの光磁気ディスク、ＵＳＢメモリやメモリカード等の半導体メモリ）６００３を用意し、係る外部記憶装置６００３を用いて汎用のコンピュータにプログラムをインストールすること等により、本実施形態に係るコントローラ６００１を構成することができる。なお、コンピュータにプログラムを供給するための手段は、外部記憶装置６００３を介して供給する場合に限らない。例えば、インターネットや専用回線等の通信手段を用い、外部記憶装置６００３を介さずにプログラムを供給するようにしても良い。なお、記憶装置６００１ｃや外部記憶装置６００３は、コンピュータ読み取り可能な記録媒体として構成される。以下、これらを総称して、単に記録媒体ともいう。なお、本明細書において、記録媒体という言葉を用いた場合は、記憶装置６００１ｃ単体のみを含む場合、外部記憶装置６００３単体のみを含む場合、または、その両方を含む場合が有る。
また、以上の実施例では、ウエハ２００の中央、外周に分けて説明したが、それに限るものではなく、径方向に対してより細分化した領域でシリコン含有膜の膜厚を制御しても良い。例えば、基板中央、外周、中央と外周の間等、３つの領域に分けても良い。
また、ここではハードマスクとして、シリコン窒化膜を例に説明したが、それに限るものではなく、例えばシリコン酸化膜でも良い。
また、凹凸を埋めるようなCVDの様な成膜処理や、酸化処理、窒化処理、酸窒化処理を行っても良い。この様な処理によれば、マイグレーションやスパッタによって、凹凸を低減できない場合であっても、補正を行うことができる。
なお、スパッタ処理や成膜処理を行う場合には、異方性の処理や等方性の処理を組み合わせるように構成しても良い。異方性処理や等方性処理を組み合わせることによって、より精密な補正を行うことができることがある。
また、シリコン酸化膜やシリコン窒化膜に限らず、他の元素を含有する、酸化膜，窒化膜，炭化膜，酸窒化膜，金属膜，それぞれを複合した膜でパターンが形成されている場合であっても良い。
また、上述では、半導体デバイスの製造工程の一工程の処理について記したが、これに限らず、液晶パネルの製造工程のパターニング処理、太陽電池の製造工程のパターニング処理や、パワーデバイスの製造工程のパターニング処理などの、基板を処理する技術にも適用可能である。
また、上述では、第一のｐｏｌｙ-Ｓｉ膜の分布に応じてガス供給量（濃度）が異なるよう第一ガス供給部と第二ガス供給部を制御し、更にセンターゾーンヒータ２１３ａ、アウターゾーンヒータ２１３ｂを制御したが、それに限るものではない。例えば、ガス供給部にてガスの量や濃度を変更しにくい場合は、第一ガス供給部、第二ガス供給部の供給量を等しくすると共に、センターゾーンヒータ２１３ａ、アウターゾーンヒータ２１３ｂの温度が異なるよう制御してもよい。
また、上述では、第一のシリコン含有層形成工程と第二のシリコン含有層形成工程で異なる装置を用いたがそれに限るものではない。例えば、第一のシリコン含有層形成工程を基板処理装置９００で実施しても良い。
また、上述では、３００ｍｍウエハを用いて説明したが、それに限るものではない。例えば、４５０ｍｍウエハ等の大型基板であればより効果的である。大型基板の場合、ＣＭＰ工程Ｓ１０３の影響がより顕著になるためである。即ち、ｐｏｌｙ-Ｓｉ層２００５ａとｐｏｌｙ-Ｓｉ層２００５ｂの膜厚差がより大きくなる。第二のシリコン含有層形成工程を実施することで、大型基板においても面内の特性のばらつきを抑制することができる。
＜本発明の好ましい態様＞
以下に、本発明の好ましい態様について付記する。
＜付記１＞
本発明の一態様によれば、
基板上に形成されたチャネル領域上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜上に、シリコン含有膜の一部として構成される第一のシリコン含有層を形成する第一のシリコン含有層形成工程と、
前記基板を研磨する研磨工程と、
前記第一のシリコン含有膜の基板面内における膜厚分布を測定する工程と、
研磨後の前記第一のシリコン含有層上に、前記膜厚分布とは異なる膜厚分布で、前記シリコン含有膜の一部として構成される第二のシリコン含有層を形成し、前記シリコン含有膜の膜厚を補正する工程と
を有する半導体装置の製造方法または基板処理方法が提供される。
＜付記２＞
付記1に記載の方法であって、好ましくは
前記シリコン含有層はポリシリコンで構成される。
＜付記３＞
付記１または付記２に記載の方法であって、好ましくは
前記第二のシリコン含有層形成工程の後、前記基板に対して所定のパターンに形成するパターニング工程を有する。
＜付記４＞
付記１から付記３に記載のうち、いずれか一つに記載の方法であって、好ましくは、
前記パターニング工程では前記基板に対して露光処理をする露光工程を有し、
前記第二のシリコン含有層形成工程では、前記露光工程における焦点深度の基板面内分布が所定の範囲内となるよう、前記第二のシリコン含有層の基板面内の膜厚分布を制御する。
＜付記５＞
付記１から付記４に記載のうち、いずれか一つに記載の方法であって、好ましくは、
前記第一のシリコン含有層の膜厚分布が、前記基板の中央面よりもその外周面の膜厚が大きい場合には、
前記外周面における前記基板の単位面積当たりの処理ガスの主成分の暴露量を前記中央面よりも少なくする。
＜付記６＞
付記１から付記５に記載のうち、いずれか一つに記載の方法であって、好ましくは
前記第一のシリコン含有層の膜厚分布が、前記基板の中央面よりもその外周面の膜厚が大きい場合には、
前記外周面に供給する処理ガスの量を前記中央面よりも少なくする。
＜付記７＞
付記１から付記６に記載のうち、いずれか一つに記載の方法であって、好ましくは
前記第二のシリコン含有層形成工程では、
前記第一のシリコン含有層の膜厚分布が、前記基板の中央面よりもその外周面の膜厚が大きい場合には、
前記外周面に供給する処理ガスの主成分の濃度を前記中央面よりも小さくする
＜付記８＞
付記７に記載方法であって、好ましくは
前記処理ガスの濃度を制御する際は、前記外周面に供給する処理ガスに添加する不活性ガスの供給量を、前記中央面に供給する処理ガスに添加する不活性ガスの供給量よりも多くする。
＜付記９＞
付記１から付記８に記載のうち、いずれか一つに記載の方法であって、好ましくは、
前記第二のシリコン含有層形成工程では、
前記第一のシリコン含有層の膜厚分布が、前記基板の中央面よりもその外周面の膜厚が大きい場合には、
前記基板の中央面の温度を前記外周面の温度よりも高くする。
＜付記１０＞
付記１から付記４に記載のうち、いずれか一つに記載の方法であって、好ましくは、
前記第二のシリコン含有層形成工程では、
前記第一のシリコン含有層の膜厚分布が、前記基板の中央面よりもその外周面の膜厚が小さい場合には、
前記外周面における前記基板の単位面積当たりの処理ガスの主成分の暴露量を前記中央面よりも大きくする。
＜付記１１＞
付記１から付記４、または付記１０に記載のうち、いずれか一つに記載の方法であって、好ましくは、
前記第二のシリコン含有層形成工程では、
前記第一のシリコン含有層の膜厚分布が、前記基板の中央面よりもその外周面の膜厚が小さい場合には、
前記外周面における前記基板の単位面積当たりの処理ガスの主成分の暴露量を前記中央面よりも大きくする。
＜付記１２＞
付記１から付記４、または付記１０から付記１１のうち、いずれか一つに記載の方法であって、好ましくは、
前記第二のシリコン含有層形成工程では、
前記第一のシリコン含有層の膜厚分布が、前記基板の中央面よりもその外周面の膜厚が小さい場合には、
前記外周面に供給する処理ガスの量を前記中央面よりも多くする。
＜付記１３＞
付記１から付記４、もしくは付記１１から１２のうち、いずれか一つに記載の方法であって、好ましくは、
前記第二のシリコン含有層形成工程では、
前記第一のシリコン含有層の膜厚分布が、前記基板の中央面よりもその外周面の膜厚が小さい場合には、
前記外周面に供給する処理ガスの主成分の濃度を前記中央面よりも大きくする。
＜付記１４＞
付記１３に記載の方法であって、好ましくは、
前記処理ガスの濃度を制御する際は、前記中央面に供給する処理ガスに添加する不活性ガスの供給量を、前記外周面に供給する処理ガスに添加する不活性ガスの供給量よりも多くする。
＜付記１５＞
付記１から付記４、もしくは付記１１から１４のうち、いずれか一つに記載の方法であって、好ましくは、
前記基板の外周面の温度を前記中央面の温度よりも高くする。
＜付記１６＞
更に他の態様によれば、
チャネル領域上に形成された絶縁膜と、前記絶縁膜上に形成され、シリコン含有膜の一部であって、研磨された状態の第一のシリコン含有層を形成する第一の装置と、
前記第一のシリコン含有層を研磨する第二の装置と、
前記第一のシリコン含有層の膜厚分布を測定する第三の装置と、
研磨後の前記第一のシリコン含有層上に、前記膜厚分布とは異なる膜厚分布で、前記シリコン含有膜の一部として構成される第二のシリコン含有層を形成し、前記シリコン含有膜の膜厚を補正する第四の装置と
を有する基板処理システムが提供される。
＜付記１７＞
更に他の態様によれば、
チャネル領域と、前記チャネル領域上に形成された絶縁膜と、前記絶縁膜上に、シリコン含有膜の一部として構成される第一のシリコン含有層とが形成された基板の膜厚分布データを受信する受信部と、
前記基板を載置する基板載置部と、
前記第一のシリコン含有層上に、前記膜厚分布データの膜厚分布と異なる膜厚分布で、前記シリコン含有膜の一部として構成される第二のシリコン含有層を形成し、前記シリコン含有膜の膜厚を補正するようガスを供給するガス供給部と、
を有する基板処理装置が提供される。
＜付記１８＞
更に他の態様によれば、
チャネル領域と、前記チャネル領域上に形成された絶縁膜と、前記絶縁膜上に、シリコン含有膜の一部として構成される第一のシリコン含有層とが形成された基板の膜厚分布データを受信する工程と、
前記基板を、基板載置部に載置する工程と、
前記膜厚分布データを基に、前記第一のシリコン含有層上に、前記膜厚分布データの前記膜厚分布とは異なる膜厚分布で、前記シリコン含有膜の一部として構成される第二のシリコン含有層を形成し、前記シリコン含有膜の膜厚を補正する工程と
を有する半導体装置の製造方法が提供される。
＜付記１９＞
更に他の態様によれば、
チャネル領域と、前記チャネル領域上に形成された絶縁膜と、前記絶縁膜上に、シリコン含有膜の一部として構成される第一のシリコン含有層とが形成された基板の膜厚分布データを受信する手順と、
前記基板を、基板載置部に載置する手順と、
前記膜厚分布データを基に、前記第一のシリコン含有層上に、前記膜厚分布データの膜厚分布とは異なる膜厚分布で、前記シリコン含有膜の一部として構成される第二のシリコン含有層を形成し、前記シリコン含有膜の膜厚を補正する手順と
をコンピュータに実行させるプログラムが提供される。
＜付記２０＞
更に他の態様によれば、
チャネル領域と、前記チャネル領域上に形成された絶縁膜と、前記絶縁膜上に、シリコン含有膜の一部として構成される第一のシリコン含有層とが形成された基板の膜厚分布データを受信する手順と、
前記基板を、基板載置部に載置する手順と、
前記膜厚分布データを基に、前記第一のシリコン含有層上に、前記膜厚分布データの膜厚分布とは異なる膜厚分布で、前記シリコン含有膜の一部として構成される第二のシリコン含有層を形成し、前記シリコン含有膜の膜厚を補正する手順と
をコンピュータに実行させるプログラムが記録される記録媒体が提供される。
＜付記２１＞
更に他の態様によれば、
基板上に形成されたチャネル領域上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜上に、シリコン含有膜の一部として構成される第一のシリコン含有層を形成する手順と、
前記基板を研磨する手順と、
前記第一のシリコン含有膜の基板面内における膜厚分布を測定する手順と、
研磨後の前記第一のシリコン含有層上に、前記膜厚分布とは異なる膜厚分布で、前記シリコン含有膜の一部として構成される第二のシリコン含有層を形成し、前記シリコン含有膜の膜厚を補正する手順と
をコンピュータに実行させるプログラムが提供される。
＜付記１９＞
更に他の態様によれば、
基板上に形成されたチャネル領域上に絶縁膜を形成する手順と、
前記絶縁膜上に、シリコン含有膜の一部として構成される第一のシリコン含有層を形成する手順と、
前記基板を研磨する手順と、
前記第一のシリコン含有膜の基板面内における膜厚分布を測定する手順と、
研磨後の前記第一のシリコン含有層上に、前記膜厚分布とは異なる膜厚分布で、前記シリコン含有膜の一部として構成される第二のシリコン含有層を形成し、前記シリコン含有膜の膜厚を補正する手順と
をコンピュータに実行させるプログラムが記録される記録媒体が提供される。
２００ ウエハ（基板）
２０１ 処理室
２０２ 処理容器
２１２ 基板載置台

Claims (19)

  1. 基板上に形成された凸状のチャネル領域上に絶縁膜を形成する絶縁膜形成工程と、
    前記絶縁膜上に、シリコン含有膜の一部として構成される第一のシリコン含有層を形成する第一のシリコン含有層形成工程と、
    前記第一のシリコン含有層を研磨する研磨工程と、
    前記第一のシリコン含有層の基板面内における膜厚分布を測定する測定工程と、
    研磨後の前記第一のシリコン含有層上に、前記膜厚分布とは異なる膜厚分布で、前記シリコン含有膜の一部として構成される第二のシリコン含有層を形成し、前記シリコン含有膜の膜厚を補正する第二のシリコン含有層形成工程と
    を有する半導体装置の製造方法。
  2. 前記第二のシリコン含有層はポリシリコンで構成される請求項１記載の半導体装置の製造方法。
  3. 更に、前記第二のシリコン含有層形成工程の後、前記基板に対して所定のパターンを形成するパターニング工程を有する請求項１または２に記載の半導体装置の製造方法。
  4. 前記パターニング工程では前記基板に対して露光処理をする露光工程を有し、
    前記第二のシリコン含有層形成工程では、前記露光工程における焦点深度の基板面内分布が所定の範囲内となるよう、前記第二のシリコン含有層の基板面内の膜厚分布を制御する請求項３に記載の半導体装置の製造方法。
  5. 前記第二のシリコン含有層形成工程では、
    前記第一のシリコン含有層の膜厚分布が、前記基板の中央面よりもその外周面の膜厚が大きい場合には、
    前記外周面における前記基板の単位面積当たりの処理ガスの主成分の暴露量を前記中央面よりも少なくする請求項１から請求項４のうち、いずれか一項に記載の半導体装置の製造方法。
  6. 前記第二のシリコン含有層形成工程では、
    前記第一のシリコン含有層の膜厚分布が、前記基板の中央面よりもその外周面の膜厚が大きい場合には、
    前記外周面に供給する処理ガスの量を前記中央面よりも少なくする請求項１から請求項５のうち、いずれか一項に記載の半導体装置の製造方法。
  7. 前記第二のシリコン含有層形成工程では、
    前記第一のシリコン含有層の膜厚分布が、前記基板の中央面よりもその外周面の膜厚が大きい場合には、
    前記外周面に供給する処理ガスの主成分の濃度を前記中央面よりも小さくする請求項１から請求項６のうち、いずれか一項に記載の半導体装置の製造方法。
  8. 前記処理ガスの濃度を制御する際は、前記外周面に供給する処理ガスに添加する不活性ガスの供給量を、前記中央面に供給する処理ガスに添加する不活性ガスの供給量よりも多くする請求項７に記載の半導体装置の製造方法。
  9. 前記第二のシリコン含有層形成工程では、
    前記第一のシリコン含有層の膜厚分布が、前記基板の中央面よりもその外周面の膜厚が大きい場合には、
    前記基板の中央面の温度を前記外周面の温度よりも高くする請求項１から８のうち、いずれか一項に記載の半導体装置の製造方法。
  10. 前記第二のシリコン含有層形成工程では、
    前記第一のシリコン含有層の膜厚分布が、前記基板の中央面よりもその外周面の膜厚が小さい場合には、
    前記外周面における前記基板の単位面積当たりの処理ガスの主成分の暴露量を前記中央面よりも大きくする請求項１から請求項４のうち、いずれか一項に記載の半導体装置の製
    造方法。
  11. 前記第二のシリコン含有層形成工程では、
    前記第一のシリコン含有層の膜厚分布が、前記基板の中央面よりもその外周面の膜厚が小さい場合には、
    前記外周面における前記基板の単位面積当たりの処理ガスの主成分の暴露量を前記中央面よりも大きくする請求項１から請求項４のうち、いずれか一項に記載の半導体装置の製
    造方法。
  12. 前記第二のシリコン含有層形成工程では、
    前記第一のシリコン含有層の膜厚分布が、前記基板の中央面よりもその外周面の膜厚が小さい場合には、
    前記外周面に供給する処理ガスの量を前記中央面よりも多くする請求項１から４、もしくは請求項１１のうち、いずれか一項に記載の半導体装置の製造方法。
  13. 前記第二のシリコン含有層形成工程では、
    前記第一のシリコン含有層の膜厚分布が、前記基板の中央面よりもその外周面の膜厚が小さい場合には、
    前記外周面に供給する処理ガスの主成分の濃度を前記中央面よりも大きくする請求項１から４、もしくは請求項１１から請求項１２のうち、いずれか一項に記載の半導体装置の
    製造方法。
  14. 前記処理ガスの濃度を制御する際は、前記中央面に供給する処理ガスに添加する不活性ガスの供給量を、前記外周面に供給する処理ガスに添加する不活性ガスの供給量よりも多くする請求項１３に記載の半導体装置の製造方法。
  15. 前記第二のシリコン含有層形成工程では、
    前記第一のシリコン含有層の膜厚分布が、前記基板の中央面よりもその外周面の膜厚が小さい場合には、
    前記基板の外周面の温度を前記中央面の温度よりも高くする請求項１から４、もしくは請求項１３から請求項１４のうち、いずれか一項に記載の半導体装置の製造方法。
  16. 凸状のチャネル領域上に形成された絶縁膜と、前記絶縁膜上に形成され、シリコン含有膜の一部であって、研磨された状態の第一のシリコン含有層を形成する第一の装置と、
    前記第一のシリコン含有層を研磨する第二の装置と、
    前記第一のシリコン含有層の膜厚分布を測定する第三の装置と、
    研磨後の前記第一のシリコン含有層上に、前記膜厚分布とは異なる膜厚分布で、前記シリコン含有膜の一部として構成される第二のシリコン含有層を形成し、前記シリコン含有膜の膜厚を補正する第四の装置と
    を有する基板処理システム。
  17. 凸状のチャネル領域と、前記チャネル領域上に形成された絶縁膜と、前記絶縁膜上に、シリコン含有膜の一部として構成される第一のシリコン含有層とが形成された基板の膜厚分布データを受信する受信部と、
    前記基板を載置する基板載置部と、
    前記第一のシリコン含有層上に、前記膜厚分布データの膜厚分布と異なる膜厚分布で、前記シリコン含有膜の一部として構成される第二のシリコン含有層を形成し、前記シリコン含有膜の膜厚を補正するようガスを供給するガス供給部と、
    を有する基板処理装置。
  18. 凸状のチャネル領域と、前記チャネル領域上に形成された絶縁膜と、前記絶縁膜上に、シリコン含有膜の一部として構成される第一のシリコン含有層とが形成された基板の膜厚分布データを受信する工程と、
    前記基板を基板載置部に載置する工程と、
    前記膜厚分布データを基に、前記第一のシリコン含有層上に、前記膜厚分布データの膜厚分布とは異なる膜厚分布で、前記シリコン含有膜の一部として構成される第二のシリコン含有層を形成し、前記シリコン含有膜の膜厚を補正する工程と
    を有する半導体装置の製造方法。
  19. 凸状のチャネル領域と、前記チャネル領域上に形成された絶縁膜と、前記絶縁膜上に、シリコン含有膜の一部として構成される第一のシリコン含有層とが形成された基板の膜厚分布データを受信する手順と、
    前記基板を、基板載置部に載置する手順と、
    前記膜厚分布データを基に、前記第一のシリコン含有層上に、前記膜厚分布データの膜厚分布とは異なる膜厚分布で、前記シリコン含有膜の一部として構成される第二のシリコン含有層を形成し、前記シリコン含有膜の膜厚を補正する手順と
    をコンピュータによって基板処理装置に実行させるプログラム。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6674800B2 (ja) * 2016-03-07 2020-04-01 日本特殊陶業株式会社 基板支持装置
JP2018113322A (ja) * 2017-01-11 2018-07-19 株式会社日立国際電気 半導体装置の製造方法、プログラムおよび基板処理装置
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* Cited by examiner, † Cited by third party
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US4976996A (en) * 1987-02-17 1990-12-11 Lam Research Corporation Chemical vapor deposition reactor and method of use thereof
KR930022481A (ko) * 1992-04-27 1993-11-24 존엠. 클락 3세 다결정 실리콘 게이트를 평탄화하는 집적 회로 제조방법
JP2812275B2 (ja) * 1995-12-19 1998-10-22 日本電気株式会社 半導体装置の製造方法
JP3058325B2 (ja) * 1997-12-08 2000-07-04 日本電気株式会社 半導体装置およびその製造方法
US6033921A (en) * 1998-04-06 2000-03-07 Advanced Micro Devices, Inc. Method for depositing a material of controlled, variable thickness across a surface for planarization of that surface
US6174754B1 (en) * 2000-03-17 2001-01-16 Taiwan Semiconductor Manufacturing Company Methods for formation of silicon-on-insulator (SOI) and source/drain-on-insulator(SDOI) transistors
JP3792986B2 (ja) * 2000-04-11 2006-07-05 東京エレクトロン株式会社 膜形成方法及び膜形成装置
JP2002198410A (ja) * 2000-12-27 2002-07-12 Mitsubishi Electric Corp 半導体装置の製造方法及び製造システム
JP5076426B2 (ja) * 2006-09-29 2012-11-21 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2008177266A (ja) * 2007-01-17 2008-07-31 Fujitsu Ltd 半導体基板、および半導体装置の製造方法
JP5274213B2 (ja) * 2008-11-14 2013-08-28 株式会社日立国際電気 基板処理装置および半導体装置の製造方法、温度制御方法
CN102725859B (zh) * 2009-02-04 2016-01-27 应用材料公司 太阳能生产线的计量与检测套组
CN102049732B (zh) * 2010-08-30 2012-05-23 清华大学 一种硅片边缘膜厚测量方法
JP6065762B2 (ja) * 2013-06-21 2017-01-25 株式会社デンソー 炭化珪素半導体成膜装置およびそれを用いた成膜方法

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