JP3058325B2

JP3058325B2 - 半導体装置およびその製造方法

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Publication number: JP3058325B2
Application number: JP9336775A
Authority: JP
Inventors: 誠佐々木
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-12-08
Filing date: 1997-12-08
Publication date: 2000-07-04
Anticipated expiration: 2017-12-08
Also published as: JPH11177081A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置および
その製造方法に関し、特に金属絶縁物半導体電界効果ト
ランジスタ（ＭＯＳＦＥＴ）を有する半導体装置および
その製造方法に関するものである。

【０００２】

【従来の技術】半導体装置は、その製造工程においてＬ
ＯＣＯＳ酸化膜や電極・配線の形成過程を経ることによ
りその表面に段差が生じる。この段差がある状態で、フ
ォトリソグラフィ技術によりパターニングを行うと、段
差部でパターンがくびれが生じたり、段差の上部と下部
とで異なる寸法にパターニングされたりする。

【０００３】図６（ａ）は、ゲート電極を形成するため
のフォトリソグラフィ工程終了後の状態を示す平面図で
あり、図６（ｂ）はそのＤ−Ｄ′線での断面図である。
図６に示されるように、シリコン基板１上のウェル５表
面には、素子分離のためのフィールド酸化膜４とゲート
酸化膜６が形成され、その上にゲート電極を形成するた
めのポリシリコン膜７ａが堆積される。そして、その上
にフォトリソグラフィ法により所定のパターンのフォト
レジスト膜９が形成される。この際に、塗布したフォト
レジストには、図６（ｂ）に示されるように、段差上部
と下部で膜厚に差が生じ、このため、露光時の定在波効
果により、図６（ａ）に示すように、破線で示したマス
ク上のパターン１０に対し、段差部でパターンがくびれ
たり、段差の上部と下部とで異なる寸法にパターニング
されたりする。ゲート電極のくびれた部分では短チャネ
ル効果によりパンチスルーを起こしやすくなる。この問
題を解決するため、例えば特開平６−１８１３１０号公
報に、ゲート電極となるポリシリコン膜を平坦化する方
法が提案されている。

【０００４】図７は、上記公報にて提案された従来技術
の製造方法を示す工程順の断面図である。図７（ａ）
は、ゲート電極となるポリシリコン膜７ａを堆積した後
の状態を示す。素子分離領域Ｂと素子領域Ｃとの間には
段差があるため、堆積したポリシリコン膜７ａ上にも段
差が生じる。次に、図７（ｂ）に示すように、ポリシリ
コン膜７ａを化学的機械的研磨（ＣＭＰ）法により研磨
して平坦化し、段差を取り除く。ウェハ表面を平坦化し
た後、フォトリソグラフィ技術およびエッチングにより
ポリシリコン膜をパターニングしてゲート電極を形成す
る。以上の方法に従えば、ゲート電極を形成するための
フォトリソグラフィ工程時に素子分離領域と素子領域の
段差の影響を排除することができるため、ゲート長の局
所的な寸法変動を抑えることができる。

【０００５】

【発明が解決しようとする課題】ＭＯＳＦＥＴの特性ば
らつきを抑えるため、素子領域部でのゲート電極の膜厚
ばらつきを極力抑える必要がある。その理由は以下の通
りである。相補型ＭＯＳ集積回路では、従来、ｐＭＯＳ
ＦＥＴとｎＭＯＳＦＥＴとでゲート電極に同じｎ ⁺ 型ポ
リシリコンを使用するいわゆるｎ−ｎゲートが用いられ
ていた。しかし、近年、トランジスタの微細化と電源電
圧の低電圧化により、しきい値電圧を高くせずにパンチ
スルーを抑制する上で有利なｐ⁺ 型ポリシリコンのゲー
ト電極をｐＭＯＳＦＥＴに使用するｐ−ｎゲートを用い
ることが一般的になってきている。

【０００６】ｎ−ｎゲートでは、ポリシリコンの堆積時
にリンを添加するかあるいは堆積後にリンを拡散するこ
とでゲート電極をｎ⁺ 化していた。すなわち、ゲート電
極のｎ⁺ 化工程は、ソースおよびドレイン形成のイオン
注入工程とは別の工程であるため、ゲート電極中に必要
なだけ不純物をドーピングすることができる。このた
め、ゲート電極の膜厚ばらつきはトランジスタ特性上そ
れほど問題とはならなかった。

【０００７】一方、ｐ−ｎゲートでは通常、ゲート電極
であるポリシリコンをｎ⁺ 化あるいはｐ⁺ 化する不純物
ドーピングを、ソースおよびドレインを形成するための
イオン注入工程で同時に行う。而して、ソースおよびド
レインを形成するためのイオン注入工程では、トランジ
スタ特性を決定する重要な因子であるソースおよびドレ
インの接合深さや層抵抗などを所望の値にするために、
その注入ドーズ量と注入エネルギーとはある範囲に限定
されてしまう。そのため、たとえば、ゲート電極の膜厚
が厚くなると、ゲート電極をｎ⁺ 化あるいはｐ⁺ 化する
には不純物量が十分ではなくなり、ゲート電極中に空乏
層が形成され、ＭＯＳＦＥＴのオン電流が低下する。逆
にゲート電極の膜厚が薄くなると、イオン注入された不
純物がゲート電極中を通り抜け、ＭＯＳＦＥＴのチャネ
ル領域に注入されるため、ＭＯＳＦＥＴのしきい値電圧
が低下し、オフ電流が増加する。

【０００８】上述した公報による従来技術では、研磨の
ストッパとなるものが存在していないため、予め得たポ
リシリコンの研磨レートより算出した研磨時間により研
磨量を制御しなければならず、研磨レートのウェハ間お
よびウェハ面内のばらつきにより、ポリシリコン膜厚に
ばらつきが発生する。たとえば、段差が１００ｎｍある
とすると、ポリシリコンの研磨は少なくとも段差分の１
００ｎｍは行わなければならないが、一般的にＣＭＰの
研磨レートはウェハ毎に１０％、ウェハ面内では２０％
ばらついているため、トータルで３０％、すなわちレン
ジで６０ｎｍの研磨量ばらつきが生じる。このため、必
要なゲート電極の膜厚を２００ｎｍとすると、研磨工程
だけで必要なゲート電極の膜厚に対して１５％の膜厚ば
らつきが生じていることになり、実際にはゲート電極の
成膜時に膜厚ばらつきが１０％あるため、全体で２５％
の膜厚ばらつきが生じることになる。

【０００９】このように上述の従来の技術では、ゲート
電極の膜厚ばらつきを抑制することが難しいため、ウェ
ハ間およびウェハ面内でのｐ−ｎゲートのＭＯＳＦＥＴ
の特性ばらつきは大きくなる。本発明の課題は従来技術
の上記した問題点を解決することであって、その目的
は、第１に、ウェハ表面を平坦化することにより、フォ
トリソグラフィ技術によりパターニングする際に、パタ
ーンのくびれなどの局所的な寸法変化が生じることを防
止することである。第２に、素子領域でのゲート電極の
膜厚を均一にし、これにより、ウェハ間およびウェハ面
内での素子特性のばらつきを抑制できるようにすること
である。

【００１０】

【課題を解決するための手段】上述した本発明の課題
は、ゲート電極を２層の導電性膜によって形成し、下層
側の導電性膜の上面の高さを素子分離絶縁膜の高さと一
致させることにより、解決することができる。

【００１１】

【発明の実施の形態】本発明の半導体装置は、半導体基
板（１、５）上の素子分離絶縁膜（４）によって囲まれ
た素子領域内にＭＯＳトランジスタが形成され、該ＭＯ
Ｓトランジスタのゲート電極が引き出し線により前記素
子分離絶縁膜上に引き出されている半導体装置におい
て、前記ＭＯＳトランジスタのゲート電極は、上面が前
記素子分離絶縁膜の上面とほぼ同一平面上に位置してい
る第１のゲート電極形成材料層（７）とその上に形成さ
れた上面が平坦な第２のゲート電極形成材料層（８）と
によって形成され、かつ、前記引き出し線が前記第２の
ゲート電極形成材料層（８）のみによって形成されてい
ることを特徴としている。そして、好ましくは、前記第
１のゲート電極形成材料層は、ポリシリコン膜あるいは
アモルファスシリコン膜により形成され、前記第２のゲ
ート電極形成材料層は、ポリシリコン膜、アモルファス
シリコン膜、高融点金属膜、高融点金属シリサイド膜お
よび窒化チタン膜の中の１種ないし複数種の導電層によ
り形成される。

【００１２】また、本発明の半導体装置の製造方法は、（１）半導体基板上に素子領域を画定する素子分離絶縁
膜をその上面が半導体基板表面より突出するように形成
する工程〔図１（ａ）〜図２（ｅ）；図４（ａ）〜
（ｄ）〕と、（２）前記素子領域の表面にゲート絶縁膜を形成する工
程〔図２（ｆ）；図５（ｅ）〕と、（３）第１のゲート電極形成材料層を少なくとも前記素
子分離絶縁膜の基板表面から突出した高さ以上の厚さに
堆積する工程〔図２（ｆ）；図５（ｅ）〕と、（４）化学的機械的研磨法などにより前記第１のゲート
電極形成材料層を前記素子分離絶縁膜が露出するまで研
磨して、その表面を平坦化する工程〔図２（ｇ）；図５
（ｆ）〕と、（５）第２のゲート電極形成材料層を形成する工程〔図
２（ｈ）；図５（ｇ）〕と、（６）前記第２および第１のゲート電極形成材料層をパ
ターニングして、ゲート電極と素子分離絶縁膜上にゲー
ト電極を引き出す引き出し線とを形成する工程〔図３
（ｉ）〜（ｊ）；図５（ｈ）〕と、を含んでいる。

【００１３】［作用］本発明においては、平坦化された
第１のゲート電極形成材料層の上に第２のゲート電極形
成材料層が形成されるため、第２のゲート電極形成材料
層の表面は平坦に形成される。そのため、第１、第２の
ゲート電極形成材料層をパターニングする際に、くびれ
等の局所的に寸法が異なって形成されることがなくな
り、均一なゲート長のゲート電極を形成することができ
るようになる。

【００１４】そして、第１のゲート電極形成材料層を研
磨により平坦化する際に、ストッパとして素子分離絶縁
膜を使用するため、研磨レートのばらつきやポリシリコ
ンの成膜膜厚のばらつきに依らず、素子分離絶縁膜の露
出した時点で研磨が止まる。したがって、ゲート電極の
膜厚は、素子分離絶縁膜の半導体基板上での高さと第１
のゲート電極形成材料層の上に堆積される第２のゲート
電極形成材料層の成膜膜厚とによって形成されることに
なり、ゲート電極の膜厚をウェハ間およびウェハ面内で
均一化することが可能になる。

【００１５】

【実施例】次に、本発明の実施例を図面を参照して説明
する。［第１の実施例］図１（ａ）〜図３（ｊ）は、本発明に
第１の実施例の製造方法を説明するための工程順断面図
であり、図３（ｋ）は、そのＡ−Ａ′線の断面図が図３
（ｊ）である平面図である。まず、図１（ａ）に示され
るように、シリコン基板１上に熱酸化により膜厚約２０
ｎｍのパッド酸化膜２を形成した後、ＣＶＤ法によりシ
リコン窒化膜３を膜厚約１００ｎｍ堆積する。次に、図
１（ｂ）に示すように、フォトリソグラフィ技術を用い
て素子分離領域Ｂとなる部分のシリコン窒化膜３とパッ
ド酸化膜２を異方性エッチングにより除去し、さらにシ
リコン基板を１００ｎｍエッチングして溝を形成する。
次に、図１（ｃ）に示すように、ＣＶＤ法によりシリコ
ン酸化膜４ａを３００ｎｍ堆積して、素子分離領域Ｂに
形成された溝を埋め込む。

【００１６】次に、シリコン酸化膜４ａを化学的機械的
研磨（ＣＭＰ）により研磨する。このときシリコン窒化
膜３の研磨レートがシリコン酸化膜４ａの研磨レートよ
り小さくなる条件で研磨することにより、シリコン窒化
膜３がウェハ表面に露出した時点で研磨レートが減少
し、図１（ｄ）に示すように、素子分離領域Ｂにのみシ
リコン酸化膜が残され、ここにフィールド酸化膜４が形
成される。次に、シリコン窒化膜３を燐酸を用いたウェ
ットエッチングにより除去し、ウェル５を形成するため
の不純物イオン注入とＭＯＳＦＥＴのしきい値電圧を決
めるための不純物イオン注入を行った後、パッド酸化膜
２をフッ酸などによりエッチング除去する〔図２
（ｅ）〕。このとき素子領域Ｃと素子分離領域Ｂの段差
は、シリコン窒化膜３の膜厚で決定され約１００ｎｍで
ある。

【００１７】次に、シリコンを熱酸化することにより膜
厚約５ｎｍのゲート酸化膜６を形成した後、ゲート電極
を形成するための第１ポリシリコン膜７をＣＶＤ法によ
り１５０ｎｍ堆積する〔図２（ｆ）〕。このとき、基板
表面に形成された素子領域Ｃと素子分離領域Ｂの段差
は、堆積された第１ポリシリコン膜７の表面に現れる。
ゲート酸化膜６の代わりに、ゲート電極のボロンがチャ
ネルへと拡散するのを抑制できるシリコンの窒化酸化膜
を用いることができる。あるいは、シリコン酸化膜が極
薄膜になったときに増大する直接トンネル電流を抑制す
るため、より膜厚を厚くできる高誘電率膜を用いること
ができる。また、第１ポリシリコン膜７の代わりに、ア
モルファスシリコンを用いることもでき、さらにポリシ
リコンやアモルファスシリコンの成長時に不純物たとえ
ばリンを導入してｎ型ポリ（アモルファス）シリコンを
形成することもできる。

【００１８】次に、図２（ｇ）に示されるように、素子
分離領域Ｂ上のフィールド酸化膜４が露出するまで、第
１ポリシリコン膜７をＣＭＰにより研磨する。このとき
フィールド酸化膜４の研磨レートをポリシリコンの研磨
レートより小さい条件で研磨することにより、素子分離
領域Ｂ上のフィールド酸化膜４の表面が露出するとこれ
がストッパとして機能することになり、それ以降フィー
ルド酸化膜４はほとんど研磨されない。よって、図示さ
れたようにウェハ表面はほぼ平坦になる。このように平
坦化した後、図２（ｈ）に示されるように、ＣＶＤ法に
より第２ポリシリコン膜８を１００ｎｍ程度堆積する。
次に、フォトリソグラフィ技術により、第２ポリシリコ
ン膜８上にフォトレジスト膜９を形成し〔図３
（ｉ）〕、これをマスクにポリシリコン膜の選択エッチ
を行うことにより、図３（ｊ）、（ｋ）に示すように、
ゲート電極とそのフィールド酸化膜上への引き出し配線
とを形成する。

【００１９】本実施例では、パターニングの際、ウェハ
表面が平坦になっているため、図３（ｋ）の平面図に示
すように、段差部でのゲート電極のくびれや、素子領域
Ｃと素子分離領域Ｂ間でのパターンの寸法変化は発生し
ない。また、素子領域Ｃ上のポリシリコン膜の膜厚は、
シリコン窒化膜３の膜厚と第２ポリシリコン膜８の膜厚
で決定されるため、ウェハ間およびウェハ面内で均一性
が確保される。より具体的には、本実施例での素子領域
と素子分離領域間の段差１００ｎｍに対し、段差のばら
つきは一般的に１０％で、レンジで２０ｎｍである。次
に、第１ポリシリコン膜はフィールド酸化膜を研磨スト
ッパにして研磨するため、研磨後の第１ポリシリコン膜
の膜厚ばらつきは第１ポリシリコン膜の堆積膜厚のばら
つきに依らず、研磨後の第１ポリシリコン膜の膜厚１０
０ｎｍのばらつきはほぼ段差のばらつきを反映したもの
となる。これに、第２ポリシリコン膜の堆積時の膜厚ば
らつき１０％（レンジで２０ｎｍ）が、ゲート電極の膜
厚ばらつきとして加わる。以上の段差のばらつきと第１
ポリシリコン膜の膜厚ばらつきと第２ポリシリコン膜の
膜厚ばらつきを足したものがゲート電極の膜厚ばらつき
で、レンジで４０ｎｍとなる。これはゲート電極膜厚２
００ｎｍの１０％であり、従来より１５％改善される。
これにより、ｐ−ｎゲート方式で相補型ＭＯＳ集積回路
を構成した際に、ゲート電極の空乏化や不純物の突抜け
によるＭＯＳＦＥＴの特性ばらつきを抑制できる。

【００２０】［第２の実施例］次に、本発明の第２の実
施例について説明する。第２の実施例による製造方法で
は、素子分離領域の形成と第１ポリシリコン膜７堆積と
第１ポリシリコン膜のＣＭＰによる研磨までの工程は、
第１の実施例の場合と同様である。本実施例では、第１
ポリシリコン膜のＣＭＰによる研磨後、第１の実施例の
第２ポリシリコン膜８を堆積する代わりに、スパッタ法
によりチタンシリサイド（ＴｉＳｉ_X ）を膜厚５０ｎｍ
に堆積する。その後の工程は第１の実施例の場合と同様
である。本実施例では、第１の実施例の特長に加えゲー
ト電極およびその引き出し配線の低抵抗化を実現するこ
とができる。

【００２１】この第２の実施例は以下のように変更する
ことができる。すなわち、第２の実施例におけるチタン
シリサイド膜に代え、タングステン（Ｗ）、モリブデン
（Ｍｏ）、コバルト（Ｃｏ）など他の高融点金属膜また
はそのシリサイド膜を用いる。またはチタンシリサイド
膜に代えチタン膜若しくは窒化チタン膜を用いる。ある
いはこれらの導電膜層を複数種用いて２層膜などの多層
導電膜層を用いることもできる。

【００２２】［第３の実施例］図４（ａ）〜図５（ｈ）
は、本発明の第３の実施例を説明するための工程順の断
面図である。まず、シリコン基板１上に熱酸化により膜
厚約２０ｎｍのパッド酸化膜２を形成した後、ＣＶＤ法
によりシリコン窒化膜３を２００ｎｍ堆積する〔図４
（ａ）〕。次に、フォトリソグラフィ技術を用いて素子
分離領域Ｂとなる領域のシリコン窒化膜３とパッド酸化
膜２を異方性エッチングにより除去する〔図４
（ｂ）〕。次に、シリコン基板を熱酸化して、シリコン
窒化膜３で覆われていない素子分離領域Ｂに、膜厚約３
００ｎｍのフィールド酸化膜４を形成する〔図４
（ｃ）〕。次に、シリコン窒化膜３を燐酸を用いたウェ
ットエッチングにより除去し、ウェル５を形成するため
の不純物イオン注入とＭＯＳＦＥＴのしきい値電圧を決
めるために不純物イオン注入を行い、パッド酸化膜２を
フッ酸などによりエッチング除去する〔図４（ｄ）〕。
このとき素子領域Ｃと素子分離領域Ｂの段差は、フィー
ルド酸化膜４の形成時の熱酸化を行った温度にもよる
が、およそ１００ｎｍの段差ができる。

【００２３】次に、シリコン基板を熱酸化して膜厚約５
ｎｍのゲート酸化膜６を形成し、ゲート電極を形成する
ための第１ポリシリコン膜７をＣＶＤ法により１５０ｎ
ｍ堆積する〔図５（ｅ）〕。ゲート酸化膜６の代わり
に、第１の実施例の場合と同様に、シリコンの窒化酸化
膜や高誘電率膜を用いることができる。次に、第１の実
施例と同様にして、フィールド酸化膜４の表面が露出す
るまで第１ポリシリコン膜７の研磨を行って表面を平坦
化すると、凹部である素子領域Ｃの部分にのみ第１ポリ
シリコン膜７は残る〔図５（ｆ）〕。

【００２４】このように平坦化した後、第２ポリシリコ
ン膜８を約１００ｎｍ堆積する。また、第２ポリシリコ
ン膜８に代え第２の実施例で説明したように高融点金属
膜、そのシリサイド膜若しくは窒化チタン膜若しくはそ
れらの複合膜を用いることも可能である。次に、フォト
リソグラフィ技術により第２ポリシリコン膜８上に所望
のパターンのフォトレジスト膜９を形成し〔図５
（ｇ）〕、ポリシリコンの選択エッチを行うことによ
り、ゲート電極およびそのフィールド酸化膜上への引き
出し配線を形成する〔図５（ｈ）〕。

【００２５】以上説明したように、従来より用いられて
いる通常のＬＯＣＯＳ法によって素子分離酸化膜を形成
した場合にも本発明を適用することが可能であり、他の
素子分離技術、例えば改良ＬＯＣＯＳ法を用いる場合に
も素子領域と素子分離領域に段差がある場合、同様に本
発明の適用が可能である。

【００２６】

【発明の効果】以上説明したように、本発明は、第１の
ゲート電極形成材料層を研磨により素子分離絶縁膜の表
面と一致させた後、その上に第２のゲート電極形成材料
層を形成し、これらをパターンニングするものであるの
で、ゲート電極を形成するためのフォトリソグラフィ工
程を表面が平坦な状態で行うことが可能になる。したが
って、本発明によれば、素子領域と素子分離領域の段差
によるパターンのくびれや寸法差を抑制することができ
る。

【００２７】また、本発明においては、第１のゲート電
極形成材料層を素子分離絶縁膜をストッパとして研磨し
ているので、研磨後の第１のゲート電極形成材料層の膜
厚のばらつきを低く抑えることができ、結果的にトータ
ルのゲート電極の膜厚のばらつきを少なくすることがで
きる。そのため、ｐ−ｎゲート方式で相補型ＭＯＳ集積
回路を構成した際に、ゲート電極の空乏化や不純物の突
抜けによるＭＯＳＦＥＴの特性ばらつきを抑制すること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図（その１）。

【図２】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図（その２）。

【図３】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図（その３）とポリシリコン膜パターン
ニング後の状態を示す平面図。

【図４】本発明の第３の実施例の製造方法を説明するた
めの工程順断面図（その１）。

【図５】本発明の第３の実施例の製造方法を説明するた
めの工程順断面図（その２）。

【図６】従来例の問題点を説明するための平面図と断面
図。

【図７】図６の従来例の問題点を解決すべく提案された
他の従来例の工程順断面図。

【符号の説明】

１シリコン基板２パッド酸化膜３シリコン窒化膜４フィールド酸化膜４ａシリコン酸化膜５ウェル６ゲート酸化膜７第１ポリシリコン膜７ａポリシリコン膜８第２ポリシリコン膜９フォトレジスト膜１０マスク上のパターン

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上の素子分離絶縁膜によって
囲まれた素子領域内にＭＯＳトランジスタが形成され、
該ＭＯＳトランジスタのゲート電極が引き出し線により
前記素子分離絶縁膜上に引き出されている半導体装置に
おいて、前記ＭＯＳトランジスタのゲート電極は、上面
が前記素子分離絶縁膜の上面とほぼ同一平面上に位置し
ている第１のゲート電極形成材料層とその上に形成され
た上面が平坦な第２のゲート電極形成材料層とによって
形成され、かつ、前記引き出し線が前記第２のゲート電
極形成材料層のみによって形成されていることを特徴と
する半導体装置。
【請求項２】前記第１のゲート電極形成材料層が、ポ
リシリコン膜あるいはアモルファスシリコン膜により形
成されていることを特徴とする請求項１記載の半導体装
置。
【請求項３】前記第２のゲート電極形成材料層が、ポ
リシリコン膜、アモルファスシリコン膜、高融点金属
膜、高融点金属シリサイド膜および窒化チタン膜の中の
１種ないし複数種の層により形成されていることを特徴
とする請求項１記載の半導体装置。
【請求項４】（１）半導体基板上に素子領域を画定す
る素子分離絶縁膜をその上面が半導体基板表面より突出
するように形成する工程と、（２）前記素子領域の表面にゲート絶縁膜を形成する工
程と、（３）第１のゲート電極形成材料層を少なくとも前記素
子分離絶縁膜の基板表面から突出した高さ以上の厚さに
堆積する工程と、（４）前記第１のゲート電極形成材料層を前記素子分離
絶縁膜が露出するまで研磨して、その表面を平坦化する
工程と、（５）第２のゲート電極形成材料層を形成する工程と、（６）前記第２および第１のゲート電極形成材料層をパ
ターニングして、ゲート電極と素子分離絶縁膜上にゲー
ト電極を引き出す引き出し線とを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項５】前記第（１）の工程が、（ａ）シリコン
基板上にパッド酸化膜とシリコン窒化膜とを形成するサ
ブ工程、（ｂ）素子分離領域のシリコン窒化膜とパッド
酸化膜とをエッチング除去し、さらにシリコン基板を所
定の深さまでエッチングして溝を形成するサブ工程、
（ｃ）最も低い表面が前記シリコン窒化膜の表面より高
くなるようにシリコン酸化膜を堆積するサブ工程、
（ｄ）前記シリコン窒化膜の表面が露出するように前記
シリコン酸化膜を研磨するサブ工程、（ｅ）前記シリコ
ン窒化膜とパッド酸化膜とをエッチング除去するサブ工
程、を含んでいることを特徴とする請求項４の半導体装
置の製造方法。
【請求項６】前記第（４）の工程における研磨を化学
的機械的研磨法にて行うことを特徴とする請求項４の半
導体装置の製造方法。