JP2002198410A - 半導体装置の製造方法及び製造システム - Google Patents
半導体装置の製造方法及び製造システムInfo
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Abstract
(57)【要約】
【課題】 所定の規格に適合しない半導体基板を再処理
して規格に適合させる半導体装置の製造方法を提供す
る。 【解決手段】 前工程と後工程とを含む処理を半導体基
板に対して行う半導体装置の製造方法であって、処理さ
れた半導体基板の特性を検査して所定の規格に適合する
か否かを判断し、規格に適合しない半導体基板に対し
て、規格に適合するように再処理を行う。
して規格に適合させる半導体装置の製造方法を提供す
る。 【解決手段】 前工程と後工程とを含む処理を半導体基
板に対して行う半導体装置の製造方法であって、処理さ
れた半導体基板の特性を検査して所定の規格に適合する
か否かを判断し、規格に適合しない半導体基板に対し
て、規格に適合するように再処理を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び製造システムに関し、特に、検査工程後に再処
理工程を行う半導体装置の製造方法及び製造システムに
関する。
方法及び製造システムに関し、特に、検査工程後に再処
理工程を行う半導体装置の製造方法及び製造システムに
関する。
【０００２】
【従来の技術】図１０は、従来の半導体装置の製造工程
図である。かかる製造工程は、例えば、図４に示すよう
なサイドウォール４５の形成に用いられる。ここでは、
図４を参照しながらサイドウォール４５の形成工程につ
いて説明する。まず、工程１０１では、半導体基板４１
とその上に形成されたゲート電極４２を覆うように、絶
縁膜４３を堆積させる前工程を行う。次に、工程１０２
では、絶縁膜４３の膜厚を測定する。工程１０３では、
工程１０２の測定結果を元に、工程１０４の条件設定を
行う。次に、工程１０４では、工程１０３で決定したエ
ッチング条件に従って、絶縁膜４３をエッチバックし
て、ゲート電極４２の両側にサイドウォール４５を形成
する後工程を行う。次に、工程１０５では、サイドウォ
ール４３の幅を測定し、所定の規格に適合しているか否
かを検査する。次に、工程１０６では、工程１０５にお
ける検査結果が、所定に規格に適合しているか否かを判
断する。この結果、規格に適合している場合には工程１
０７の製品化工程に回される。一方、規格に適合してい
ない場合には、工程１０８の廃棄工程に回されることと
なる。
図である。かかる製造工程は、例えば、図４に示すよう
なサイドウォール４５の形成に用いられる。ここでは、
図４を参照しながらサイドウォール４５の形成工程につ
いて説明する。まず、工程１０１では、半導体基板４１
とその上に形成されたゲート電極４２を覆うように、絶
縁膜４３を堆積させる前工程を行う。次に、工程１０２
では、絶縁膜４３の膜厚を測定する。工程１０３では、
工程１０２の測定結果を元に、工程１０４の条件設定を
行う。次に、工程１０４では、工程１０３で決定したエ
ッチング条件に従って、絶縁膜４３をエッチバックし
て、ゲート電極４２の両側にサイドウォール４５を形成
する後工程を行う。次に、工程１０５では、サイドウォ
ール４３の幅を測定し、所定の規格に適合しているか否
かを検査する。次に、工程１０６では、工程１０５にお
ける検査結果が、所定に規格に適合しているか否かを判
断する。この結果、規格に適合している場合には工程１
０７の製品化工程に回される。一方、規格に適合してい
ない場合には、工程１０８の廃棄工程に回されることと
なる。
【０００３】
【発明が解決しようとする課題】しかし、工程１０５の
検査結果がわずかに規格に適合していない場合にも、半
導体基板を一律に廃棄していたのでは、製造歩留まりの
向上が図れず、製造コストの低減が困難となる。そこ
で、本発明は、所定の規格に適合しない半導体基板を再
処理して規格に適合させ、製造歩留まりを向上させた半
導体装置の製造方法及び製造システムの提供を目的とす
る。
検査結果がわずかに規格に適合していない場合にも、半
導体基板を一律に廃棄していたのでは、製造歩留まりの
向上が図れず、製造コストの低減が困難となる。そこ
で、本発明は、所定の規格に適合しない半導体基板を再
処理して規格に適合させ、製造歩留まりを向上させた半
導体装置の製造方法及び製造システムの提供を目的とす
る。
【０００４】
【課題を解決するための手段】本発明は、前工程と後工
程とを含む処理を半導体基板に対して行う半導体装置の
製造方法であって、半導体基板を処理する前工程と、該
前工程で処理された該半導体基板の特性を測定する測定
工程と、該測定工程の測定結果を元に後工程の処理条件
を設定する設定工程と、該処理条件を用いて該半導体基
板を処理する後工程と、該後工程で処理された該半導体
基板の特性を検査し、所定の規格に適合するか否かを判
断する検査工程とを含み、更に、該検査工程において該
規格に適合しないと判断された該半導体基板に対して、
該規格に適合するように再処理を行う再処理工程を含む
ことを特徴とする半導体装置の製造方法である。かかる
製造方法では、処理工程後の検査で、所定の規格に適合
しないと判断された半導体基板に対して、再処理工程を
行うことにより、規格に適合させることができる。これ
により、半導体装置の製造歩留まりの向上が可能とな
る。また、製造コストの低減も可能となる。
程とを含む処理を半導体基板に対して行う半導体装置の
製造方法であって、半導体基板を処理する前工程と、該
前工程で処理された該半導体基板の特性を測定する測定
工程と、該測定工程の測定結果を元に後工程の処理条件
を設定する設定工程と、該処理条件を用いて該半導体基
板を処理する後工程と、該後工程で処理された該半導体
基板の特性を検査し、所定の規格に適合するか否かを判
断する検査工程とを含み、更に、該検査工程において該
規格に適合しないと判断された該半導体基板に対して、
該規格に適合するように再処理を行う再処理工程を含む
ことを特徴とする半導体装置の製造方法である。かかる
製造方法では、処理工程後の検査で、所定の規格に適合
しないと判断された半導体基板に対して、再処理工程を
行うことにより、規格に適合させることができる。これ
により、半導体装置の製造歩留まりの向上が可能とな
る。また、製造コストの低減も可能となる。
【０００５】上記再処理工程の処理条件は、上記検査工
程の検査結果を元に決定される。
程の検査結果を元に決定される。
【０００６】上記再処理工程は、上記前工程と上記後工
程とからなる群から選択される１の工程であっても良
い。前工程又は後工程のいずれかを行うことにより、半
導体基板の特性を所定の規格に適合させることが可能な
場合もあるからである。
程とからなる群から選択される１の工程であっても良
い。前工程又は後工程のいずれかを行うことにより、半
導体基板の特性を所定の規格に適合させることが可能な
場合もあるからである。
【０００７】上記再処理工程は、上記前工程、上記測定
工程、上記設定工程及び上記後工程を含む工程であって
も良い。これらの工程を行うことにより、半導体基板の
特性を所定の規格に適合させることが可能な場合もある
からである。
工程、上記設定工程及び上記後工程を含む工程であって
も良い。これらの工程を行うことにより、半導体基板の
特性を所定の規格に適合させることが可能な場合もある
からである。
【０００８】上記前工程が、上記半導体基板上に絶縁膜
を堆積する工程であり、上記後工程が、該絶縁膜の膜厚
の測定結果から決定されたエッチング条件を用いて該絶
縁膜をエッチングする工程であることが好ましい。かか
る工程を用いることにより、サイドウォール、層間絶縁
膜等が形成できるからである。
を堆積する工程であり、上記後工程が、該絶縁膜の膜厚
の測定結果から決定されたエッチング条件を用いて該絶
縁膜をエッチングする工程であることが好ましい。かか
る工程を用いることにより、サイドウォール、層間絶縁
膜等が形成できるからである。
【０００９】上記前工程が、上記半導体基板上にフィー
ルド酸化膜を形成する工程であり、上記後工程が、該フ
ィールド酸化膜の膜厚及び該フィールド酸化膜に挟まれ
た活性層領域の幅から選択される少なくとも１の寸法の
測定結果を基に、該活性層領域の幅と該フィールド酸化
膜のエッチング量との関係を示すテーブルから、該活性
層領域の幅が所定の寸法となるように決定されたエッチ
ング条件を用いて、該フィールド酸化膜をエッチングす
る工程であることが好ましい。
ルド酸化膜を形成する工程であり、上記後工程が、該フ
ィールド酸化膜の膜厚及び該フィールド酸化膜に挟まれ
た活性層領域の幅から選択される少なくとも１の寸法の
測定結果を基に、該活性層領域の幅と該フィールド酸化
膜のエッチング量との関係を示すテーブルから、該活性
層領域の幅が所定の寸法となるように決定されたエッチ
ング条件を用いて、該フィールド酸化膜をエッチングす
る工程であることが好ましい。
【００１０】上記測定工程は、上記半導体基板の所定部
分の膜厚及び幅から選択される１の寸法を測定する工程
であることが好ましい。
分の膜厚及び幅から選択される１の寸法を測定する工程
であることが好ましい。
【００１１】また、本発明は、前処理装置と後処理装置
とを含む半導体装置の製造システムであって、半導体基
板に対して前工程を行う前処理装置と、該前工程が行な
われた該半導体基板の特性を測定する測定装置と、該測
定装置の測定結果を元に後工程の処理条件を設定する設
定装置と、該処理条件を用いて該半導体基板に対して後
工程を行う後処理装置と、該後工程で処理された該半導
体基板の特性を検査する検査装置と、該検査装置の検査
結果が所定の規格に適合するか否かを判断する評価装置
とを含み、更に、該評価装置において該規格に適合しな
いと判断された該半導体基板に対して、該規格に適合す
るように、該前処理装置及び／又は該後処理装置で再処
理を行うことを特徴とする半導体装置の製造システムで
もある。
とを含む半導体装置の製造システムであって、半導体基
板に対して前工程を行う前処理装置と、該前工程が行な
われた該半導体基板の特性を測定する測定装置と、該測
定装置の測定結果を元に後工程の処理条件を設定する設
定装置と、該処理条件を用いて該半導体基板に対して後
工程を行う後処理装置と、該後工程で処理された該半導
体基板の特性を検査する検査装置と、該検査装置の検査
結果が所定の規格に適合するか否かを判断する評価装置
とを含み、更に、該評価装置において該規格に適合しな
いと判断された該半導体基板に対して、該規格に適合す
るように、該前処理装置及び／又は該後処理装置で再処
理を行うことを特徴とする半導体装置の製造システムで
もある。
【００１２】本発明は、更に、上記検査装置の上記検査
結果を元に、上記前処理装置及び／又は上記後処理装置
の再処理条件を設定する再処理条件設定装置を含むもの
であっても良い。
結果を元に、上記前処理装置及び／又は上記後処理装置
の再処理条件を設定する再処理条件設定装置を含むもの
であっても良い。
【００１３】上記前処理装置がデポジション装置であ
り、上記後処理装置がエッチング装置であることが好ま
しい。
り、上記後処理装置がエッチング装置であることが好ま
しい。
【００１４】上記測定装置は、上記半導体基板の所定部
分の膜厚及び幅から選択される１の寸法を測定する装置
であることが好ましい。
分の膜厚及び幅から選択される１の寸法を測定する装置
であることが好ましい。
【００１５】
【発明の実施の形態】図１は、本発明の実施の形態にか
かる半導体装置の製造工程図である。符号１で示す前工
程から符号７で示す製品化工程までは、図１０に示す従
来の製造工程１０１〜１０７と同様の工程である。本実
施の形態にかかる工程では、工程５で得られた検査結果
が規格に適合していないと、工程６で判断された場合
に、工程８の再処理工程を行う点において、従来の製造
工程と異なっている。
かる半導体装置の製造工程図である。符号１で示す前工
程から符号７で示す製品化工程までは、図１０に示す従
来の製造工程１０１〜１０７と同様の工程である。本実
施の形態にかかる工程では、工程５で得られた検査結果
が規格に適合していないと、工程６で判断された場合
に、工程８の再処理工程を行う点において、従来の製造
工程と異なっている。
【００１６】図２は、符号８で示される再処理工程の詳
細な内容である。工程６で、規格に適合していないと判
断された場合には、工程８において、まず、工程８１の
再処理工程の選択が行なわれる。再処理工程は、前工程
８２、後工程８５、又は前工程８２及び後工程８５のい
ずれかから選択される。前工程８２は、符号１で示す前
工程の処理条件を変えた工程である。また、工程８５
も、符号４で示される後工程の処理条件を変えた工程で
ある。
細な内容である。工程６で、規格に適合していないと判
断された場合には、工程８において、まず、工程８１の
再処理工程の選択が行なわれる。再処理工程は、前工程
８２、後工程８５、又は前工程８２及び後工程８５のい
ずれかから選択される。前工程８２は、符号１で示す前
工程の処理条件を変えた工程である。また、工程８５
も、符号４で示される後工程の処理条件を変えた工程で
ある。
【００１７】前処理工程８が行なわれた後に、再度、工
程５の検査工程が行なわれ、工程６で規格に適合してい
るかが判断される。
程５の検査工程が行なわれ、工程６で規格に適合してい
るかが判断される。
【００１８】工程６において、再処理工程８を行うこと
により、規格に適合するようになった場合は、工程７の
製品化工程に回される。なお、再処理工程８を行って
も、規格に適合しない場合には、再度、再処理工程８を
行ってもかまわないし、廃棄処分としてもかまわない。
により、規格に適合するようになった場合は、工程７の
製品化工程に回される。なお、再処理工程８を行って
も、規格に適合しない場合には、再度、再処理工程８を
行ってもかまわないし、廃棄処分としてもかまわない。
【００１９】このように、本実施の形態では、前工程
１、後工程２を行った半導体基板が、所定の規格に適合
しない場合に、再処理工程８において、再度、前工程８
２及び／又は後工程８５を行うことにより、所定の規格
に適合するようにすることができる。この結果、半導体
装置の製造歩留まりが向上し、製造コストの低減等が可
能となる。
１、後工程２を行った半導体基板が、所定の規格に適合
しない場合に、再処理工程８において、再度、前工程８
２及び／又は後工程８５を行うことにより、所定の規格
に適合するようにすることができる。この結果、半導体
装置の製造歩留まりが向上し、製造コストの低減等が可
能となる。
【００２０】
【実施例】実施例１．図３は、本発明を用いたサイドウ
ォールの製造工程図である。かかる製造工程では、ま
ず、工程１１で、前工程として、半導体基板上に絶縁膜
が堆積される。工程１１には、例えばＣＶＤ装置のよう
なデポジション装置が使用される。図４（ａ）は、工程
１１の、半導体基板４１の断面図である、半導体基板４
１の上には、ゲート電極４２が形成されている。絶縁膜
４３は、半導体基板４１の表面、及びゲート電極４２を
覆うように堆積される。絶縁膜４３としては、例えば酸
化シリコン膜や窒化シリコン膜が用いられる。
ォールの製造工程図である。かかる製造工程では、ま
ず、工程１１で、前工程として、半導体基板上に絶縁膜
が堆積される。工程１１には、例えばＣＶＤ装置のよう
なデポジション装置が使用される。図４（ａ）は、工程
１１の、半導体基板４１の断面図である、半導体基板４
１の上には、ゲート電極４２が形成されている。絶縁膜
４３は、半導体基板４１の表面、及びゲート電極４２を
覆うように堆積される。絶縁膜４３としては、例えば酸
化シリコン膜や窒化シリコン膜が用いられる。
【００２１】次に、工程１２において、絶縁膜４３の膜
厚が測定される。
厚が測定される。
【００２２】次に、工程１３において、工程１２の測定
結果を用いて、絶縁膜４３をエッチバックするためのエ
ッチング条件の設定を行う。エッチング条件の設定は、
絶縁膜の材料や膜厚と、それに適したエッチング条件を
予めデータベースとして記憶させておき、かかるデータ
ベースから工程１２で測定された膜厚に適したエッチン
グ条件を選択して行う。
結果を用いて、絶縁膜４３をエッチバックするためのエ
ッチング条件の設定を行う。エッチング条件の設定は、
絶縁膜の材料や膜厚と、それに適したエッチング条件を
予めデータベースとして記憶させておき、かかるデータ
ベースから工程１２で測定された膜厚に適したエッチン
グ条件を選択して行う。
【００２３】次に、工程１４において、工程１３で設定
したエッチバック条件を用いて、絶縁膜４３のエッチバ
ックを行う。エッチバックには、例えば、スパッタ装置
のようなエッチング装置が使用される。図４（ｂ）は、
かかるエッチバック工程における半導体基板４１の断面
図である。図４（ｂ）では、イオンビーム４４を用いて
エッチバックを行っている。かかるエッチバック工程を
行うことにより、ゲート電極４２の両側に絶縁膜が残
り、これがサイドウォール４５となる。
したエッチバック条件を用いて、絶縁膜４３のエッチバ
ックを行う。エッチバックには、例えば、スパッタ装置
のようなエッチング装置が使用される。図４（ｂ）は、
かかるエッチバック工程における半導体基板４１の断面
図である。図４（ｂ）では、イオンビーム４４を用いて
エッチバックを行っている。かかるエッチバック工程を
行うことにより、ゲート電極４２の両側に絶縁膜が残
り、これがサイドウォール４５となる。
【００２４】次に、工程１５で、サイドウォール４５の
幅を測定する。
幅を測定する。
【００２５】次に、工程１６で、サイドウォール４５の
幅の測定結果が、所定の規格に適合しているか否かを判
断する。規格に適合している場合には、工程１７で、例
えば更なる製造工程を行い、半導体装置の製品化を行
う。
幅の測定結果が、所定の規格に適合しているか否かを判
断する。規格に適合している場合には、工程１７で、例
えば更なる製造工程を行い、半導体装置の製品化を行
う。
【００２６】一方、規格に適合していない場合には、工
程１８で再処理を行う。例えば、サイドウォール４５の
幅が規格より小さい場合には、工程１１（前工程）、工
程１２、１３、及び工程１４（後工程）を行い、サイド
ウォール４５を更に形成する。また、サイドウォール４
５の幅が規格より大きい場合には、工程１４（後工程）
を行い、サイドウォール４５をエッチングする。なお、
再処理工程における工程１１、１４の処理条件の決定に
は、工程１５の測定結果も用いられる。
程１８で再処理を行う。例えば、サイドウォール４５の
幅が規格より小さい場合には、工程１１（前工程）、工
程１２、１３、及び工程１４（後工程）を行い、サイド
ウォール４５を更に形成する。また、サイドウォール４
５の幅が規格より大きい場合には、工程１４（後工程）
を行い、サイドウォール４５をエッチングする。なお、
再処理工程における工程１１、１４の処理条件の決定に
は、工程１５の測定結果も用いられる。
【００２７】工程１８で再処理が行なわれた後、工程１
５、１６を行い、再度、サイドウォール４５の幅が規格
に適合しているか否かを判断する。規格に適合している
場合には、工程１７で更なる製造工程を行い、半導体装
置を製品化する。一方、規格に適合していない場合に
は、再度、工程１８の再処理を行ってもかまわない。ま
た、工程１８は行わずに、廃棄してもかまわない。
５、１６を行い、再度、サイドウォール４５の幅が規格
に適合しているか否かを判断する。規格に適合している
場合には、工程１７で更なる製造工程を行い、半導体装
置を製品化する。一方、規格に適合していない場合に
は、再度、工程１８の再処理を行ってもかまわない。ま
た、工程１８は行わずに、廃棄してもかまわない。
【００２８】実施例２．図５は、本発明を用いた層間絶
縁膜の製造工程図である。かかる製造工程では、まず、
工程２１で、前工程として、半導体基板上に絶縁膜が堆
積される。図６（ａ）は、工程２１後の、半導体基板６
１の断面図である、半導体基板６１には、例えば、トラ
ンジスタが形成されている（図示せず）。６２は、かか
るトランジスタのゲート電極を示す。絶縁膜６３は、半
導体基板６１の表面、及びゲート電極６２を覆うように
堆積される。絶縁膜６３としては、例えば酸化シリコン
膜が用いられる。
縁膜の製造工程図である。かかる製造工程では、まず、
工程２１で、前工程として、半導体基板上に絶縁膜が堆
積される。図６（ａ）は、工程２１後の、半導体基板６
１の断面図である、半導体基板６１には、例えば、トラ
ンジスタが形成されている（図示せず）。６２は、かか
るトランジスタのゲート電極を示す。絶縁膜６３は、半
導体基板６１の表面、及びゲート電極６２を覆うように
堆積される。絶縁膜６３としては、例えば酸化シリコン
膜が用いられる。
【００２９】次に、工程２２において、絶縁膜６３の膜
厚が測定される。
厚が測定される。
【００３０】次に、工程２３において、工程２２の測定
結果を用いて、絶縁膜６３をエッチバックするためのエ
ッチング条件の設定を行う。エッチング条件の設定は、
実施例１と同様に、予め作成しておいたデータベースか
ら工程２２で測定された膜厚に適したエッチング条件を
選択して行う。
結果を用いて、絶縁膜６３をエッチバックするためのエ
ッチング条件の設定を行う。エッチング条件の設定は、
実施例１と同様に、予め作成しておいたデータベースか
ら工程２２で測定された膜厚に適したエッチング条件を
選択して行う。
【００３１】次に、工程２４において、工程２３で設定
したエッチバック条件を用いて、絶縁膜６３のエッチバ
ックを行う。図６（ｂ）は、かかるエッチバック工程に
おける半導体基板６１の断面図である。図６（ｂ）で
は、イオンビーム６４を用いてエッチバックを行ってい
る。かかるエッチバック工程を行うことにより、絶縁膜
６３の膜厚が減じられ、所定の膜厚の層間絶縁膜６５と
なる。
したエッチバック条件を用いて、絶縁膜６３のエッチバ
ックを行う。図６（ｂ）は、かかるエッチバック工程に
おける半導体基板６１の断面図である。図６（ｂ）で
は、イオンビーム６４を用いてエッチバックを行ってい
る。かかるエッチバック工程を行うことにより、絶縁膜
６３の膜厚が減じられ、所定の膜厚の層間絶縁膜６５と
なる。
【００３２】次に、工程２５で、損間絶縁膜６５の膜厚
を測定する。
を測定する。
【００３３】次に、工程２６で、層間絶縁膜６５の膜厚
の測定結果が、所定の規格に適合しているか否かを判断
する。規格に適合している場合には、工程２７で、更な
る製造工程を行い、半導体装置の製品化を行う。工程２
７では、例えば、層間絶縁膜６５に貫通孔が形成され、
半導体基板６１に形成されたトランジスタに接続された
コンタクトホールが形成される（図示せず）。
の測定結果が、所定の規格に適合しているか否かを判断
する。規格に適合している場合には、工程２７で、更な
る製造工程を行い、半導体装置の製品化を行う。工程２
７では、例えば、層間絶縁膜６５に貫通孔が形成され、
半導体基板６１に形成されたトランジスタに接続された
コンタクトホールが形成される（図示せず）。
【００３４】一方、規格に適合していない場合には、工
程２８で再処理を行う。層間絶縁膜６５の膜厚が規格よ
り小さい場合には、工程２１（前工程）を行い、更に絶
縁膜６３の堆積を行う。また、層間絶縁膜６５の膜厚が
規格より大きい場合には、工程２４（後工程）を行い、
層間絶縁膜６５をエッチングする。
程２８で再処理を行う。層間絶縁膜６５の膜厚が規格よ
り小さい場合には、工程２１（前工程）を行い、更に絶
縁膜６３の堆積を行う。また、層間絶縁膜６５の膜厚が
規格より大きい場合には、工程２４（後工程）を行い、
層間絶縁膜６５をエッチングする。
【００３５】工程２８で再処理が行なわれた後、工程２
５、２６を行い、再度、層間絶縁膜６５の膜厚が規格に
適合しているか否かを判断する。規格に適合している場
合には、工程２７で更なる製造工程を行い、半導体装置
の製品化を行う。一方、規格に適合していない場合に
は、再度、工程２８の再処理を行ってもかまわない。ま
た、工程２８は行わずに、廃棄してもかまわない。
５、２６を行い、再度、層間絶縁膜６５の膜厚が規格に
適合しているか否かを判断する。規格に適合している場
合には、工程２７で更なる製造工程を行い、半導体装置
の製品化を行う。一方、規格に適合していない場合に
は、再度、工程２８の再処理を行ってもかまわない。ま
た、工程２８は行わずに、廃棄してもかまわない。
【００３６】実施例３．実施例３は、上記実施例２の製
造工程を、多層配線間の層間絶縁膜の形成に使用するも
のである。本実施例の製造工程は、図７（ａ）に示すよ
うに、半導体基板７１上に、アルミニウム等からなる配
線層７２が形成されている以外は、実施例２の製造工程
と同じである。
造工程を、多層配線間の層間絶縁膜の形成に使用するも
のである。本実施例の製造工程は、図７（ａ）に示すよ
うに、半導体基板７１上に、アルミニウム等からなる配
線層７２が形成されている以外は、実施例２の製造工程
と同じである。
【００３７】図７（ｂ）に示すように、工程２４で、半
導体基板７１上の絶縁膜７３が、イオンビーム７４を用
いてエッチバックされて、所定の膜厚の層間絶縁膜７５
となる。
導体基板７１上の絶縁膜７３が、イオンビーム７４を用
いてエッチバックされて、所定の膜厚の層間絶縁膜７５
となる。
【００３８】工程２７では、例えば、層間絶縁膜７５に
貫通孔が形成され、スルーホールが形成される（図示せ
ず）。かかるスルーホールにより、配線層７２と、層間
絶縁膜７５の上に形成される配線層（図示せず）が接続
され、多層配線となる。
貫通孔が形成され、スルーホールが形成される（図示せ
ず）。かかるスルーホールにより、配線層７２と、層間
絶縁膜７５の上に形成される配線層（図示せず）が接続
され、多層配線となる。
【００３９】実施例４．図８は、本発明を用いたトラン
ジスタの製造工程図である。かかる製造工程では、ま
ず、前工程として、工程３１に示すように、半導体基板
上に、酸化膜と窒化膜とを堆積される。図９（ａ）は、
工程３１後の、シリコン等からなる半導体基板９１の断
面図である。半導体基板９１上には、例えばＳｉＯ2か
らなる酸化膜９２と、例えばＳｉＮからなる窒化膜９３
が、順次堆積されている。
ジスタの製造工程図である。かかる製造工程では、ま
ず、前工程として、工程３１に示すように、半導体基板
上に、酸化膜と窒化膜とを堆積される。図９（ａ）は、
工程３１後の、シリコン等からなる半導体基板９１の断
面図である。半導体基板９１上には、例えばＳｉＯ2か
らなる酸化膜９２と、例えばＳｉＮからなる窒化膜９３
が、順次堆積されている。
【００４０】次に、工程３２で、窒化膜９３の上に形成
したレジストマスク（図示せず）を用いて、窒化膜９
３、酸化膜９２をエッチングし、ＬＯＣＯＳ形成領域の
半導体基板９１の表面を露出させる。
したレジストマスク（図示せず）を用いて、窒化膜９
３、酸化膜９２をエッチングし、ＬＯＣＯＳ形成領域の
半導体基板９１の表面を露出させる。
【００４１】次に、工程３３で、開口幅、即ち、半導体
基板９１の露出した表面領域の幅（図９（ｂ）におい
て、ｘで表示）を測定する。
基板９１の露出した表面領域の幅（図９（ｂ）におい
て、ｘで表示）を測定する。
【００４２】次に、工程３４で、例えば熱酸化法を用い
て、露出した半導体基板９１の表面を酸化してフィール
ド酸化膜を形成する。続いて、マスクに用いた窒化膜９
３、酸化膜９２、をエッチングで除去して、図９（ｃ）
に示すようなＬＯＣＯＳ分離領域９４を形成する。この
段階で、ＬＯＣＯＳ分離領域９４で挟まれた半導体基板
９１の表面領域が、トランジスタ形成領域（フィールド
領域）となり、その幅はｙ１である。
て、露出した半導体基板９１の表面を酸化してフィール
ド酸化膜を形成する。続いて、マスクに用いた窒化膜９
３、酸化膜９２、をエッチングで除去して、図９（ｃ）
に示すようなＬＯＣＯＳ分離領域９４を形成する。この
段階で、ＬＯＣＯＳ分離領域９４で挟まれた半導体基板
９１の表面領域が、トランジスタ形成領域（フィールド
領域）となり、その幅はｙ１である。
【００４３】次に、工程３５、３６において、トランジ
スタ形成領域の表面に酸化膜を形成し、かかる酸化膜を
通してイオンをスルー注入した後に、酸化膜を除去する
工程、及び、トランジスタ形成領域にゲート酸化膜を形
成した後に、不要な領域のゲート酸化膜を除去する工程
等が行なわれる（図示せず）。かかる工程では、弗化水
素酸（弗酸）を用いて酸化膜が除去されるために、同時
にＬＯＣＯＳ分離領域９４のフィールド酸化膜もエッチ
ングされる。この結果、トランジスタ形成領域の幅は、
ｙ１（図９（ｃ））からｙ２（図９（ｄ））に広がる。
スタ形成領域の表面に酸化膜を形成し、かかる酸化膜を
通してイオンをスルー注入した後に、酸化膜を除去する
工程、及び、トランジスタ形成領域にゲート酸化膜を形
成した後に、不要な領域のゲート酸化膜を除去する工程
等が行なわれる（図示せず）。かかる工程では、弗化水
素酸（弗酸）を用いて酸化膜が除去されるために、同時
にＬＯＣＯＳ分離領域９４のフィールド酸化膜もエッチ
ングされる。この結果、トランジスタ形成領域の幅は、
ｙ１（図９（ｃ））からｙ２（図９（ｄ））に広がる。
【００４４】特に、工程３５で、弗酸濃度、処理時間等
の弗酸処理（後工程）の条件は、処理条件と、ＬＯＣＯ
Ｓ分離領域９４に挟まれた半導体基板１の表面領域の幅
ｙ１の増加量との関係を予め記憶させたデータベースか
ら、工程３２で求めた値ｘに基づいて求められる。
の弗酸処理（後工程）の条件は、処理条件と、ＬＯＣＯ
Ｓ分離領域９４に挟まれた半導体基板１の表面領域の幅
ｙ１の増加量との関係を予め記憶させたデータベースか
ら、工程３２で求めた値ｘに基づいて求められる。
【００４５】次に、工程３７で、トランジスタ形成領域
の幅（フィールド寸法）ｙ２（図９（ｄ））を測定す
る。
の幅（フィールド寸法）ｙ２（図９（ｄ））を測定す
る。
【００４６】次に、工程３８で、ｙ２の測定結果が、所
定の規格に適合しているか否かを判断する。規格に適合
している場合には、工程３９で、例えば更なる製造工程
を行い、半導体装置の製品化を行う。
定の規格に適合しているか否かを判断する。規格に適合
している場合には、工程３９で、例えば更なる製造工程
を行い、半導体装置の製品化を行う。
【００４７】一方、規格に適合していない場合には、工
程４０で弗酸処理（後処理）を行う。即ち、測定された
幅ｙ２が、所定の幅より狭い場合には、更に弗酸処理を
行うことによりＬＯＣＯＳ分離領域９４のフィールド酸
化膜をエッチングし、トランジスタ形成領域の幅を、ｙ
２からｙ３に広げる（図９（ｅ））。なお、工程４０に
おける弗酸処理の条件は、弗酸濃度等の処理条件と、Ｌ
ＯＣＯＳ分離領域９４に挟まれた半導体基板１の表面領
域の幅ｙ２の増加量との関係を予め記憶させたデータベ
ースから求められる。かかるデータベースには、工程３
５で用いたデータベースを応用してもかまわない。
程４０で弗酸処理（後処理）を行う。即ち、測定された
幅ｙ２が、所定の幅より狭い場合には、更に弗酸処理を
行うことによりＬＯＣＯＳ分離領域９４のフィールド酸
化膜をエッチングし、トランジスタ形成領域の幅を、ｙ
２からｙ３に広げる（図９（ｅ））。なお、工程４０に
おける弗酸処理の条件は、弗酸濃度等の処理条件と、Ｌ
ＯＣＯＳ分離領域９４に挟まれた半導体基板１の表面領
域の幅ｙ２の増加量との関係を予め記憶させたデータベ
ースから求められる。かかるデータベースには、工程３
５で用いたデータベースを応用してもかまわない。
【００４８】工程４０で弗酸処理が行なわれた後、工程
３７で、再度、トランジスタ形成領域の幅ｙ３（図９
（ｅ））を測定し、幅ｙ３が規格に適合しているか否か
を判断する。規格に適合している場合には、工程３９で
更なる製造工程を行い、半導体装置を製品化する。一
方、規格に適合していない場合には、再度、工程４０の
弗酸処理を行ってもかまわない。また、工程４０は行わ
ずに、廃棄してもかまわない。
３７で、再度、トランジスタ形成領域の幅ｙ３（図９
（ｅ））を測定し、幅ｙ３が規格に適合しているか否か
を判断する。規格に適合している場合には、工程３９で
更なる製造工程を行い、半導体装置を製品化する。一
方、規格に適合していない場合には、再度、工程４０の
弗酸処理を行ってもかまわない。また、工程４０は行わ
ずに、廃棄してもかまわない。
【００４９】
【発明の効果】以上の説明から明らかなように、本発明
にかかる製造方法では、処理工程後の検査で、所定の規
格に適合しないと判断された半導体基板に対して、再処
理工程を行うことにより、規格に適合させることができ
る。
にかかる製造方法では、処理工程後の検査で、所定の規
格に適合しないと判断された半導体基板に対して、再処
理工程を行うことにより、規格に適合させることができ
る。
【００５０】この結果、半導体装置の製造歩留まりの向
上が可能となり、製造コストの低減等が可能となる。
上が可能となり、製造コストの低減等が可能となる。
【図面の簡単な説明】
【図１】 本発明にかかる製造工程図である。
【図２】 本発明にかかる再処理工程図である。
【図３】 本発明の実施例１にかかる製造工程図であ
る。
る。
【図４】 本発明の実施例１にかかる製造工程の断面図
である。
である。
【図５】 本発明の実施例２にかかる製造工程図であ
る。
る。
【図６】 本発明の実施例２にかかる製造工程の断面図
である。
である。
【図７】 本発明の実施例３にかかる製造工程の断面図
である。
である。
【図８】 本発明の実施例４にかかる製造工程図であ
る。
る。
【図９】 本発明の実施例４にかかる製造工程の断面図
である。
である。
【図１０】 従来の製造工程図である。
４１、６１、７１、９１ 半導体基板、４２、６２ ゲ
ート電極、４３、６３、７３ 絶縁膜、４４、６４、７
４ イオンビーム、４５ サイドウォール、６５、７５
層間絶縁膜、７２ 配線層、９２ 酸化膜、９３ 窒
化膜、９４ ＬＯＣＯＳ分離領域。
ート電極、４３、６３、７３ 絶縁膜、４４、６４、７
４ イオンビーム、４５ サイドウォール、６５、７５
層間絶縁膜、７２ 配線層、９２ 酸化膜、９３ 窒
化膜、９４ ＬＯＣＯＳ分離領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/306 Ｈ０１Ｌ 21/316 Ｓ 21/316 21/302 Ｊ 21/306 Ｄ Ｆターム(参考） 4M106 AA01 AA13 CA48 DJ40 5F004 BA04 BA11 CA08 DB03 DB07 EA12 EB03 FA08 5F043 AA32 BB22 DD30 GG05 5F045 GB11 GB13 HA13 5F058 BA02 BA06 BA20 BC02 BC08 BF02 BF62 BH10 BJ02 BJ07
Claims (11)
- 【請求項１】 前工程と後工程とを含む処理を半導体基
板に対して行う半導体装置の製造方法であって、 半導体基板を処理する前工程と、 該前工程で処理された該半導体基板の特性を測定する測
定工程と、 該測定工程の測定結果を元に後工程の処理条件を設定す
る設定工程と、 該処理条件を用いて該半導体基板を処理する後工程と、 該後工程で処理された該半導体基板の特性を検査し、所
定の規格に適合するか否かを判断する検査工程とを含
み、 更に、該検査工程において該規格に適合しないと判断さ
れた該半導体基板に対して、該規格に適合するように再
処理を行う再処理工程を含むことを特徴とする半導体装
置の製造方法。 - 【請求項２】 上記再処理工程の処理条件が、上記検査
工程の検査結果を元に決定されることを特徴とする請求
項１に記載の製造方法。 - 【請求項３】 上記再処理工程が、上記前工程と上記後
工程とからなる群から選択される１の工程であることを
特徴とする請求項１に記載の製造方法。 - 【請求項４】 上記再処理工程が、上記前工程、上記測
定工程、上記設定工程及び上記後工程を含むことを特徴
とする請求項１に記載の製造方法。 - 【請求項５】 上記前工程が、上記半導体基板上に絶縁
膜を堆積する工程であり、上記後工程が、該絶縁膜の膜
厚の測定結果から決定されたエッチング条件を用いて該
絶縁膜をエッチングする工程であることを特徴とする請
求項１〜４のいずれかに記載の製造方法。 - 【請求項６】 上記前工程が、上記半導体基板上にフィ
ールド酸化膜を形成する工程であり、 上記後工程が、該フィールド酸化膜の膜厚及び該フィー
ルド酸化膜に挟まれた活性層領域の幅から選択される少
なくとも１の寸法の測定結果を基に、該活性層領域の幅
と該フィールド酸化膜のエッチング量との関係を示すテ
ーブルから、該活性層領域の幅が所定の寸法となるよう
に決定されたエッチング条件を用いて、該フィールド酸
化膜をエッチングする工程であることを特徴とする請求
項１又は２のいずれかに記載の製造方法。 - 【請求項７】 上記測定工程が、上記半導体基板の所定
部分の膜厚及び幅から選択される１の寸法を測定する工
程であることを特徴とする請求項１に記載の製造方法。 - 【請求項８】 前処理装置と後処理装置とを含む半導体
装置の製造システムであって、 半導体基板に対して前工程を行う前処理装置と、 該前工程が行なわれた該半導体基板の特性を測定する測
定装置と、 該測定装置の測定結果を元に後工程の処理条件を設定す
る設定装置と、 該処理条件を用いて該半導体基板に対して後工程を行う
後処理装置と、 該後工程で処理された該半導体基板の特性を検査する検
査装置と、 該検査装置の検査結果が所定の規格に適合するか否かを
判断する評価装置とを含み、 更に、該評価装置において該規格に適合しないと判断さ
れた該半導体基板に対して、該規格に適合するように、
該前処理装置及び／又は該後処理装置で再処理を行うこ
とを特徴とする半導体装置の製造システム。 - 【請求項９】 更に、上記検査装置の上記検査結果を元
に、上記前処理装置及び／又は上記後処理装置の再処理
条件を設定する再処理条件設定装置を含むことを特徴と
する請求項８に記載の製造システム。 - 【請求項１０】 上記前処理装置がデポジション装置で
あり、上記後処理装置がエッチング装置であることを特
徴とする請求項８又は９に記載の製造システム。 - 【請求項１１】 上記測定装置が、上記半導体基板の所
定部分の膜厚及び幅から選択される１の寸法を測定する
装置であることを特徴とする請求項８に記載の製造シス
テム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000397501A JP2002198410A (ja) | 2000-12-27 | 2000-12-27 | 半導体装置の製造方法及び製造システム |
| TW090130081A TW518653B (en) | 2000-12-27 | 2001-12-05 | Method of manufacturing semiconductor device and system for manufacturing the same |
| KR10-2001-0084797A KR100443683B1 (ko) | 2000-12-27 | 2001-12-26 | 반도체 장치의 제조 방법 및 제조 시스템 |
| US10/026,551 US6756241B2 (en) | 2000-12-27 | 2001-12-27 | Method of manufacturing semiconductor device and system for manufacturing the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000397501A JP2002198410A (ja) | 2000-12-27 | 2000-12-27 | 半導体装置の製造方法及び製造システム |
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| Publication Number | Publication Date |
|---|---|
| JP2002198410A true JP2002198410A (ja) | 2002-07-12 |
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|---|---|---|---|
| JP2000397501A Pending JP2002198410A (ja) | 2000-12-27 | 2000-12-27 | 半導体装置の製造方法及び製造システム |
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|---|---|
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| JP (1) | JP2002198410A (ja) |
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| TW (1) | TW518653B (ja) |
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| KR100211648B1 (ko) * | 1996-02-27 | 1999-08-02 | 윤종용 | 반도체 웨이퍼 재생방법 |
| DK0835897T3 (da) * | 1996-10-11 | 2002-02-18 | Goldschmidt Ag Th | Siliconepoly(meth)acrylater, deres fremstilling og deres anvendelse i belægninger |
| JPH10163080A (ja) | 1996-11-27 | 1998-06-19 | Matsushita Electron Corp | 半導体製造システム |
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-
2000
- 2000-12-27 JP JP2000397501A patent/JP2002198410A/ja active Pending
-
2001
- 2001-12-05 TW TW090130081A patent/TW518653B/zh not_active IP Right Cessation
- 2001-12-26 KR KR10-2001-0084797A patent/KR100443683B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| US6756241B2 (en) | 2004-06-29 |
| KR100443683B1 (ko) | 2004-08-09 |
| US20020081754A1 (en) | 2002-06-27 |
| TW518653B (en) | 2003-01-21 |
| KR20020053735A (ko) | 2002-07-05 |
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