JP2005347420A - 半導体製造装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】 所望の電気的特性を有するトランジスタを安定的に提供する。
【解決手段】 成膜条件決定部１３０が、第１の記憶部１２６に格納されたゲート電極１０４の形状を走査型電子顕微鏡などの測定部１２４を用いて測定して得られたゲート寸法のデータと、第２の記憶部１２８に格納されたテーブルデータ１６０とを読み込み、比較参照することにより、ＳＤエクステンション領域やポケット領域への不純物注入エネルギーや不純物注入量などを変更することなくＯ_２プラズマ処理時間を決定し、成膜処理装置制御部１３２が成膜処理装置１３４にＯ_２プラズマ処理をさせることによって、プラズマ処理時間を調整することにより、不純物注入前にシリコン酸化膜１０６（犠牲膜）を制御性良く形成することができる。
【選択図】 図１

Description

本発明は、ＣＭＯＳトランジスタの製造装置および製造方法に関する。

近年、ＬＳＩの微細化傾向はますます顕著となっている。このため、ＬＳＩ微細化へ向けて、ゲート寸法のロット間ばらつきの低減化を測る試みが進められている。すなわち、ゲート幅が細くなり、スペックが厳しくなっているため、リソグラフィ及びドライエッチングのみではゲート寸法のコントロールが難しくなっているためである。ゲート寸法のロット間のばらつきを抑制するために、特許文献１記載の技術をはじめとする従来の技術においては、ゲート電極の出来上がり寸法に基づいて次ロットのプロセスパラメータを変更するフィードバック手法を用いることや、ゲート電極の出来上がり寸法を、後工程のソース・ドレイン形成、ソース・ドレイン（ＳＤ）エクステンション形成、またはポケット注入領域形成用のイオン注入条件の設定にフィードフォワードすることにより、ロット間のトランジスタ特性のばらつきを抑制するようにしている。

従来技術の半導体装置の製造工程の例を図８に示す。シリコン基板１上に、素子分離領域２とゲート酸化膜３およびゲート電極４を形成する。図８（ａ）はゲートエッチング後の断面構造を示しており、エッチング後の寸法を電子顕微鏡（ＳＥＭ）などを用いて測定する。次に、図８（ｂ）に示すように測定したゲート電極の寸法（ゲート長）と目標寸法とのずれ量に見合った分だけ、不純物７のイオン注入の注入量や注入エネルギーなどを調整してシリコン基板１内にトランジスタのソース・ドレイン（ＳＤ）エクステンション領域となる不純物拡散領域８を形成する（図８（ｃ））。このようにして、ゲート電極４の加工寸法がばらついた場合でも所望の特性のトランジスタを得るようにしている。

特開平０９−００８２８８号公報

しかしながら、上記従来技術は、以下の点で改善の余地を有していた。

最近のトランジスタ微細化の要求のもと、浅接合を形成するために、例えば、ＳＤエクステンション領域へのイオン注入においては、２ｋｅＶ程度のイオン注入装置の保証範囲限界の低エネルギー領域でイオン注入が行われている。そのため、イオン注入量やエネルギーの微妙な調整を行うことは容易ではなく、そのためイオン注入プロファイルの調整によるトランジスタのオン電流量の調整が困難であるなどの面で改善の余地を残していた。

本発明は上記事情に鑑みてなされたものであり、その目的とするところは、所望の電気的特性を有するトランジスタを安定的に提供することにある。

本発明によれば、ゲート電極の周囲に犠牲膜を形成した後、該犠牲膜を介してシリコン基板中に不純物をイオン注入し不純物拡散領域を形成する工程を含むトランジスタの製造プロセスを実行する半導体製造装置であって、ゲート電極のゲート長を測定する測定部と、測定部により得られたゲート長測定値が格納される第１の記憶部と、ゲート長測定値と、そのゲート長を有するトランジスタの所定の特性値とが関連づけられて格納されるとともに、犠牲膜形成条件と、その犠牲膜形成条件を採用したときに得られる所定の特性値とが関連づけられて格納される第２の記憶部と、トランジスタの所定の特性値を設計範囲内の値に調整するための犠牲膜形成条件を決定する成膜条件決定部と、決定された犠牲膜形成条件に基づいて犠牲膜を形成する成膜部と、を備え、成膜条件決定部は、第１の記憶部にアクセスしてゲート長測定値を取得するとともに、第２の記憶部にアクセスして、ゲート長測定値に対応する犠牲膜形成条件を取得することを特徴とする半導体製造装置が提供される。

本発明において、犠牲膜とは、トランジスタの製造プロセスにおいて不純物をイオン注入する前にゲート電極の周囲に形成される膜であり、その厚さを調整することによりシリコン基板中にイオン注入される不純物のプロファイルを調整することができる。

本発明によれば、第１の記憶部に格納されたゲート長測定値と、第２の記憶部に格納された犠牲膜形成条件と、その犠牲膜形成条件を採用したときに得られる所定の特性値とが関連付けられたデータとに基づいて、成膜条件決定部が犠牲膜形成条件を決定することにより、犠牲膜の厚さを変更することによって、不純物拡散領域へのイオン注入条件を変更することなく、所望の電気的特性を有するトランジスタを安定的に製造する半導体製造装置を得ることができる。

本発明によれば、ゲート電極の周囲に犠牲膜を形成する工程と、該犠牲膜を介してシリコン基板中に不純物をイオン注入し不純物拡散領域を形成する工程とを含む半導体装置の製造方法であって、犠牲膜を形成する工程は、ゲート電極のゲート長を測定する工程と、上記工程により得られたゲート長測定値とそのゲート長を有するトランジスタの所定の特性値とが関連づけられたデータと、犠牲膜形成条件とその犠牲膜形成条件を採用したときに得られる所定の特性値とが関連づけられたデータと、に基づいて、そのゲート長を有するトランジスタの所定の特性値を設計範囲内の値に調整するための犠牲膜形成条件を決定する工程と、上記工程において決定された犠牲膜形成条件に基づいて犠牲膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。

本発明によれば、ゲート長測定値とそのゲート長を有するトランジスタの所定の特性値とが関連付けられたデータと、犠牲膜決定条件と、その犠牲膜形成条件を採用したときに得られる所定の特性値とが関連付けられたデータとに基づいて、犠牲膜形成条件を決定することにより、犠牲膜の厚さを変更することによって、不純物拡散領域へのイオン注入条件を変更することなく、所望の電気的特性を有するトランジスタを安定的に製造することができる。

本発明によれば、所望の電気的特性を有するトランジスタが安定的に提供される。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

実施の形態
図１は、本実施形態に係るトランジスタ製造装置１５０の機能ブロック図である。

トランジスタ製造装置１５０は、トランジスタ製造装置１５０を制御するプロセス制御部１２０、ＣＭＯＳトランジスタのゲート電極１０４（図６）を形成するゲート電極形成部であるエッチング装置１２２を有する。

また、エッチング装置１２２により形成されたゲート電極１０４の寸法を測定する測定部１２４、測定部１２４により測定されたゲート電極１０４の寸法データが格納される第１の記憶部１２６、ゲート寸法の設計値データなどが格納される第２の記憶部１２８を有する。

さらに、第１の記憶部１２６に格納されるデータと第２の記憶部１２８に格納されるデータとを比較参照して、シリコン酸化膜１０６（図６）などの犠牲膜の成膜処理条件を決定する成膜条件決定部１３０、成膜条件決定部１３０により決定された成膜処理条件に基づいて成膜処理を行う成膜部１３１を有する。

また、成膜部１３１は、成膜処理装置１３４を制御する成膜処理装置制御部１３２、成膜処置装置制御部１３２により犠牲膜成膜処理を施す成膜処理装置１３４により構成される。以下、本実施形態においては、犠牲膜の成膜をＯ_２プラズマ処理を用いて行う形態について説明する。

プロセス制御部１２０は、ユーザからの指示に基づき、エッチング装置１２２を作動させて、ドライエッチングなどによりゲート電極１０４を形成させる。ここで、ドライエッチングの終点は、プロセス制御部１２０がその内部に有するクロック（不図示）を参照することで決定される。また、プロセス制御部１２０により、ドライエッチングの終了後、測定部１２４はゲート電極１０４の寸法を測定し、上記寸法のデータをプロセス制御部１２０を経由して第１の記憶部１２６に格納する。

測定部１２４は、たとえば、測長ＳＥＭ（ＣＤＳＥＭ）や光学顕微鏡などであり、ゲート電極１０４が形成された後に、形成されたゲート電極１０４のゲート長を測定する機能を有する。

第１の記憶部１２６は、測定部１２４により測定されたゲート電極１０４のゲート長の寸法データ（ゲート長測定値）を格納する機能を有する。

第２の記憶部１２８は、図２に示すような、犠牲膜形成条件であるテーブルデータ１６０を格納する機能を有する。

ここで、図２に示すように、テーブルデータ１６０は、以下のフィールドを有する。

ゲート電極１０４のゲート長の設計寸法（μｍ）のデータと、ゲート寸法（μｍ）のデータと、ＮＭＯＳトランジスタのオン電流変化量（μＡ／μｍ）のデータと、ＰＭＯＳトランジスタのオン電流変化量（μＡ／μｍ）のデータと、Ｏ_２プラズマ処理時間（ｓｅｃ）のデータとからなり、これらのデータが互いに関連づけられて第２の記憶部１２８に格納される。また、これらの関係は、Ｏ_２プラズマ処理時間（ｓｅｃ）と酸化量（Å）とのグラフ（図３）、ゲート測定寸法（μｍ）とトランジスタのオン電流（μＡ／μｍ）とのグラフ（図４）、Ｏ_２プラズマ処理時間（ｓｅｃ）とトランジスタのオン電流（μＡ／μｍ）とのグラフ（図５）に視覚的に表すことができる。

成膜条件決定部１３０は、第１の記憶部１２６に格納されたゲート長の寸法データと、第２の記憶部１２８に格納されたテーブルデータ１６０とを、第１の記憶部と第２の記憶部にアクセスし、上記データを取得し、比較参照することで、ＣＭＯＳトランジスタのオン電流などの電気的特性の設計値からの所定の範囲内になるように成膜処理条件を決定する。

成膜処理装置１３４は、成膜条件決定部１３０により決定された成膜処理条件に基づいて、Ｏ_２プラズマ処理を施し、ＳＤエクステンション領域やポケット領域上に犠牲膜を設ける機能を有する。

次に、図１、図６および図７を用いて、トランジスタ製造装置１５０を用いたトランジスタ製造方法について説明する。

図６は、本実施形態の工程断面図であり、図７は、本実施形態の工程フロー図である。

まず、シリコン基板１０１に既知の技術を用いてＳＴＩ（Shallow Trench Isolation）を形成し、素子分離領域１０２を形成する。次に、シリコン基板１０１上にスピンコート法などを用いてフォトレジスト層を形成し、パターニングした後、上記パターンをマスクとして、リンなどのＮ型不純物を注入してＮウェル領域（不図示）を形成する。ついで、Ａｓを注入してチャネル領域（不図示）を形成する。続いて、たとえば、窒素と酸素の混合雰囲気中で半導体基板１０１の表面を熱酸窒化して、ゲート絶縁膜１０３を成膜し、その上に後の工程でゲート電極１０４となるポリシリコン膜をＣＶＤ法などにより成膜する。次に、ポリシリコン膜上にフォトレジスト層を形成し、パターニングした後、上記パターンをマスクとしてポリシリコン膜をドライエッチングなどの手法を用いて加工することによりゲート電極１０４を形成する（図６（ａ））。ここで、ポリシリコン膜の加工は、トランジスタ製造装置１５０のプロセス制御部１２０が、ユーザの指示を受けて、エッチング装置１２２にポリシリコン膜をドライエッチングなどにより加工させる方法などを用いて行われる（Ｓ１０）。また、ドライエッチングなどの加工の終点はエッチング時間により決定され、エッチング時間はプロセス制御部１２０がその内部に有するクロック（不図示）を参照することで決定される。

次に、プロセス制御部１２０は、ドライエッチングなどにより形成されたゲート電極１０４のゲート長を、たとえば、測長ＳＥＭ（ＣＤＳＥＭ）や光学顕微鏡などの測定部１２４に測定させる（Ｓ２０）。ここで、プロセス制御部１２０は測定部１２４に測定指示を送出し（Ｓ２１）、測定されたゲート長のデータは測定部１２４からプロセス制御部１２０に送出される（Ｓ２２）。また、送出された測定されたゲート長のデータをプロセス制御部１２０が授受し、プロセス制御部１２０から第１の記憶部１２６に送出され、第１の記憶部１２６に格納される（Ｓ２３）。

Ｏ_２プラズマ処理を制御するためのデータ比較（Ｓ３０）は以下のように行う。すなわち、プロセス制御部１２０は成膜条件決定部１３０に測定部１２４による測定が終了したことを伝達し（Ｓ３１）、成膜条件決定部１３０はその伝達を受けて、第1の記憶部１２６と第２の記憶部１２８とにアクセスして、第１の記憶部１２６に格納されたゲート長の測定データと、第２の記憶部１２８に格納されたテーブルデータ１６０とを取得し（Ｓ３２、Ｓ３３、Ｓ３４、Ｓ３５）、これらを比較参照する。こうすることにより、成膜条件決定部はＮＭＯＳトランジスタのオン電流変化量などのＣＭＯＳトランジスタの特性の設計値からのずれ量が所定の範囲内になるように、フィードフォワードの手法を用いてプラズマ処理時間を決定する（Ｓ４０）。

具体的には、Ｏ_２プラズマ処理時間とシリコン基板１０１表面の酸化量との間に図３に示すような相関関係が得られた場合、Ａ領域の処理時間を用いる事により、Ｏ_２プラズマ処理時間に対して酸化量を細かく制御する事が可能になる。Ａ領域の下限の処理時間は、反応律速と供給律速の境界付近であり、上限は装置のスループット（１時間あたりの処理枚数）で決まる現実的な値である。図３の場合は、１５０秒〜５００秒がＡ領域の時間範囲になる。

一方、Ａ領域の処理時間と、ＮＭＯＳトランジスタのオン電流およびＰＭＯＳトランジスタのオン電流との間に、図５に示すような相関関係が得られた場合には、測定されたゲート電極寸法と目標の設計寸法（例えばＬ＝０．１３μｍ）とのトランジスタオン電流差を図４のグラフから算出して、その電流差を補正するために必要なプラズマ処理時間を求めることができる。

例えば、エッチング後のゲート電極寸法が目標（設計寸法Ｌ＝０．１３μｍ）よりも細め（Ｌ＝０．１２μｍ）に出来上がった場合には、図４よりＮＭＯＳトランジスタは２０μＡ／μｍ、ＰＭＯＳトランジスタは１０μＡ／μｍ程度、設計寸法で出来上がったトランジスタに対してオン電流が多くなることがわかる。この電流差を補正して（電流量を減少させて）、所望のオン電流を得るためには、図５のグラフを用いて、ＰＭＯＳトランジスタのオン電流変化量とＮＭＯＳトランジスタのオン電流変化量とを比較して、ゲート長の変化量に対するオン電流変化量の傾斜が大きいＮＭＯＳトランジスタのオン電流データを用いて、Ｏ_２プラズマ処理時間を算出すると標準時間の３００ｓｅｃを５００ｓｅｃに延ばせば良いことが判る。

一方、エッチング寸法が目標値より太めに出来上がった場合は、逆にＯ_２プラズマ処理を標準の処理時間より短くすることにより、オン電流が増えるように調整することができる。

ここで、ゲート長の測定データがテーブルデータ１６０に記載されていない数値であった場合には、以下のような算出方法でプラズマ処理時間を決定してもよい。たとえば、ゲート長の測定データが、０．１２２５μｍの場合には、ゲート長の寸法が０．１２０μｍの場合のＯ_２プラズマ処理時間である５００（ｓｅｃ）と、ゲート長の寸法が０．１２５μｍの場合のＯ_２プラズマ処理時間である４００（ｓｅｃ）との差分から、Ｏ_２プラズマ処理時間は４５０（ｓｅｃ）と算出される。

次いで、成膜処理装置制御部１３２は、成膜条件決定部１３０により決定された成膜処理条件に基づいて（Ｓ４１）、成膜処理装置１３４にポリシリコン膜をＯ_２プラズマ処理させて（Ｓ４２、Ｓ５０）、２〜３Å程度の薄いシリコン酸化膜１０６（犠牲膜）を形成する。（図６（ｂ）、（ｃ））。Ｏ_２プラズマ処理方法としては、例えば、酸素流量３，０００〜５，０００ｓｃｃｍ、パワー：１，０００Ｗ、圧力：１，０００ｍｍＴｏｒｒ、ウェハー温度１５０℃で数百秒間ウェハーを酸素ラジカル１０５雰囲気にさらす方法などがある。

続いて、２ｋｅＶ〜３ｋｅＶの条件のもと、４×１０^１４〜５×１０^１４ｃｍ^−２のドーズ量でヒ素（Ａｓ）およびフッ化ボロン（ＢＦ_２）などの不純物１０７をそれぞれＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの不純物拡散領域１０８にイオン注入する（図６（ｄ））。

さらにＮＭＯＳ領域にはフッ化ボロン（ＢＦ_２）を例えば３０ｋｅＶ、１．５×１０^１３ｃｍ^−２の条件で回転（垂直方向に対して約３０度）注入して、ポケット領域を形成する（図示せず）。またＰＭＯＳ領域にはヒ素（Ａｓ）を例えば８０ｋｅＶ、２×１０^１３ｃｍ^−２の条件で回転（垂直方向に対して約３０度）注入して、ポケット領域を形成する（図示せず）。

以上のプロセスにより、ＣＭＯＳトランジスタが製造される。

以下、本実施形態に係るトランジスタ製造装置１５０およびトランジスタ製造方法の効果について説明する。

従来の技術においては、ゲート電極の形状を走査型電子顕微鏡などを用いて測定して得られたゲート寸法に基づいてＳＤエクステンション領域やポケット領域へのイオン注入エネルギーやイオン注入量などのイオン注入条件を変えることによって、注入される不純物のシリコン基板内でのプロファイルを調整し、トランジスタオン電流を調整していた。一方、本実施形態に係るトランジスタ製造装置１５０およびトランジスタ製造方法においては、成膜条件決定部１３０が、第１の記憶部１２６と第２の記憶部１２８とにアクセスすることにより、第１の記憶部１２６に格納されたゲート寸法のデータと、第２の記憶部１２８に格納されたテーブルデータ１６０とを取得し、これらを比較参照する。こうすることにより、ＳＤエクステンション領域やポケット領域へのイオン注入エネルギーや不純物注入量などを変更することなく、Ｏ_２プラズマ処理時間を決定し、成膜処理装置制御部１３２が成膜処理装置１３４にＯ_２プラズマ処理をさせることで犠牲膜であるシリコン酸化膜１０６を形成することができる。ここで、シリコン基板１０１にイオン不純物が注入される際には、犠牲膜であるシリコン酸化膜１０６を介して注入される。ここで、シリコン酸化膜１０６の膜厚の変化量とＯ_２プラズマ処理時間の変化量との関係は鋭敏ではない。具体的には、Ｏ_２プラズマ処理時間の変化量は小さい場合には、膜厚の変化量も小さい。このため、プロセスマージンの広い（成長膜厚の処理時間依存性の小さい）反応律速領域の酸化条件を用いて、Ｏ_２プラズマ処理時間を調整することにより、不純物注入前に犠牲膜であるシリコン酸化膜１０６を制御性良く形成することができ、注入不純物のシリコン基板１０１内でのプロファイルを調整することができる。そのため、トランジスタの実効チャネル長や寄生抵抗を安定的に調整することができる。したがって、装置保証限界ぎりぎりで使用する低エネルギー範囲でのＳＤエクステンション注入補正などの手法を用いずに、プラズマ処理時間を調整することでトランジスタのオン電流値などの電気的特性値を所望の値に安定的に調整することができる。この結果、所望の電気的特性値を有するトランジスタを安定的に実現できる。

また、フィードフォワードの手法を用いることにより、測定して得られたゲート寸法に基づいて、当該ロットのシリコン基板１０１内での注入不純物のプロファイルを調整することができる。こうすることにより、同一ロット内でトランジスタの特性を設計値に近づけることができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

たとえば、上記実施形態においては、Ｏ_２プラズマ処理時間を調整することで、犠牲膜であるシリコン酸化膜１０６の厚さを調整して、所望の電気的特性値を有するトランジスタを得る形態について説明したが、ＣＶＤ法や熱酸化法を用いて犠牲膜を形成してもよく、その際、テーブルデータを用いたフィードフォワードの手法を用いることによって、シリコン酸化膜などの犠牲膜の厚さを調節してもよい。こうすることにより、装置保証限界ぎりぎりで使用する低エネルギー範囲でのＳＤエクステンション注入補正などの手法を用いずに成膜処理時間を調整することで、トランジスタのオン電流値などの電気的特性値を所望の値に調整することができる。この結果、所望の電気的特性を有するトランジスタを安定的に実現することができる。

また、上記実施形態においては、第２の格納部１２８に格納されたテーブルデータ１６０に記載されているＮＭＯＳトランジスタのオン電流変化量とＰＭＯＳトランジスタのオン電流変化量とを比較して、ゲート長の変化量に対するオン電流値変化量の大きいＮＭＯＳトランジスタのオン電流変化量を用いてプラズマ処理時間を決定する形態について説明したが、ゲート長の変化量に対するオン電流変化量の小さいトランジスタのオン電流変化量を用いてプラズマ処理時間を決定してもよいし、ＰＭＯＳトランジスタのオン電流変化量とＮＭＯＳトランジスタのオン電流変化量のうち、予め決められた一方を用いてプラズマ処理時間を決定してもよいし、ＮＭＯＳトランジスタのオン電流変化量とＰＭＯＳトランジスタのオン電流変化量との平均値を用いるなどにより両者を用いてプラズマ処理時間を決定してもよい。

本発明の実施の形態に係る半導体製造装置の機能を説明するためのブロック図である。 本発明の実施の形態に係る半導体製造装置に格納されたデータの構造を説明するための図である。 本発明の実施の形態に係るＯ_２プラズマ処理時間に対する酸化膜厚増加量を説明するための図である。 本発明の実施の形態に係る設計ゲート寸法を０．１３μｍとした時のトランジスタオン電流のＯ_２プラズマ処理時間依存を説明するための図面である。 本発明の実施の形態に係るトランジスタオン電流のゲート長依存性を説明するための図面である。 本発明の実施の形態に係る半導体装置の製造工程を説明するための断面図である。 本発明の実施の形態に係る半導体装置の製造工程を説明するためのフロー図である。 従来の半導体装置の製造工程を説明するための断面図である。

符号の説明

１０１ シリコン基板
１０２ 素子分離領域
１０３ ゲート酸化膜
１０４ ゲート電極
１０５ 酸素ラジカル
１０６ シリコン酸化膜
１０７ 不純物
１０８ 不純物拡散領域
１２０ プロセス制御部
１２２ エッチング装置
１２４ 測定部
１２６ 第１の記憶部
１２８ 第２の記憶部
１３０ 成膜条件決定部
１３１ 成膜部
１３２ 成膜処理装置制御部
１３４ 成膜処理装置
１５０ トランジスタ製造装置
１６０ テーブルデータ

Claims (7)

1. ゲート電極の周囲に犠牲膜を形成した後、該犠牲膜を介してシリコン基板中に不純物をイオン注入し不純物拡散領域を形成する工程を含むトランジスタの製造プロセスを実行する半導体製造装置であって、
   前記ゲート電極のゲート長を測定する測定部と、
   前記測定部により得られたゲート長測定値が格納される第１の記憶部と、
   前記ゲート長測定値と、そのゲート長を有する前記トランジスタの所定の特性値とが関連づけられて格納されるとともに、犠牲膜形成条件と、その犠牲膜形成条件を採用したときに得られる前記所定の特性値とが関連づけられて格納される第２の記憶部と、
   前記トランジスタの前記所定の特性値を設計範囲内の値に調整するための犠牲膜形成条件を決定する成膜条件決定部と、
   決定された前記犠牲膜形成条件に基づいて犠牲膜を形成する成膜部と、
   を備え、
   前記成膜条件決定部は、前記第１の記憶部にアクセスして前記ゲート長測定値を取得するとともに、前記第２の記憶部にアクセスして、前記ゲート長測定値に対応する前記犠牲膜形成条件を取得する
   ことを特徴とする半導体製造装置。
2. 請求項１に記載の半導体製造装置において、
   膜を加工することにより前記ゲート電極を形成するゲート電極形成部をさらに備え、
   前記ゲート電極の前記ゲート長が前記測定部により測定されることを特徴とする半導体製造装置。
3. 請求項１または２に記載の半導体製造装置において、
   前記所定の特性値が前記トランジスタのオン電流値であることを特徴とする半導体製造装置。
4. 請求項１乃至３いずれかに記載の半導体製造装置において、
   前記成膜部が、酸素プラズマ処理装置であることを特徴とする半導体製造装置。
5. 請求項１乃至３いずれかに記載の半導体製造装置において、
   前記成膜部が、ＣＶＤ処理装置であることを特徴とする半導体製造装置。
6. 請求項１乃至３いずれかに記載の半導体製造装置において、
   前記成膜部が、熱酸化処理装置であることを特徴とする半導体製造装置。
7. ゲート電極の周囲に犠牲膜を形成する工程と、該犠牲膜を介してシリコン基板中に不純物をイオン注入し不純物拡散領域を形成する工程とを含む半導体装置の製造方法であって、
   前記犠牲膜を形成する工程は、
   前記ゲート電極のゲート長を測定する工程と、
   前記工程により得られたゲート長測定値とそのゲート長を有するトランジスタの所定の特性値とが関連づけられたデータと、犠牲膜形成条件とその犠牲膜形成条件を採用したときに得られる所定の特性値とが関連づけられたデータと、に基づいて、そのゲート長を有する前記トランジスタの前記所定の特性値を設計範囲内の値に調整するための前記犠牲膜形成条件を決定する工程と、
   前記工程において決定された前記犠牲膜形成条件に基づいて前記犠牲膜を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。

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